CN115882820A - 滤波器电路和模数转换器 - Google Patents

Abstract

本发明涉及一种滤波器电路和模数转换器。滤波器电路通过采用CIC滤波器对待滤波信号降采样，再进一步通过依次交替的半带滤波器和N倍抽取单元，每一对相邻的半带滤波器和其后连接的N倍抽取单元配合，均可实现N倍降采样频率，相互配合，最终输出符合期望的采样率降低倍数的滤波信号至滤波信号接收设备，降低时延。该滤波器电路结构没有采用高阶数的FIR滤波器，也没有使用补偿滤波器修正高频部分的频谱，整体结构比较简单，节省整个数字滤波器电路的硬件资源，从而降低成本，且可以降低电路功耗以及保证较低***时延的效果。

Description

滤波器电路和模数转换器

技术领域

本发明涉及数字滤波技术领域，特别是涉及一种滤波器电路和模数转换器。

背景技术

传统技术中，用于Sigma-DeltaADC(Analog-to-Digital Converter，模数转换器)的高精度数字抽取滤波器可以分为两大类，一类使用CIC(Cascaded Integrator-Comb，级联积分梳状)滤波器，可以节省硬件开销，同时滤波器整体的群时延不会很大，但是过渡带较差，需要额外的滤波器进行补偿；另一类不使用CIC滤波器，依靠级联多个高阶数的FIR(Finite Impulse Response，有限长单位冲激响应)滤波器和抽取单元，使用大量硬件资源和处理时间来换取较好的过渡带性能。

对实时性要求较高的音频ADC来说，抽取滤波器的群时延应当尽可能小，即整个滤波器内的阶数应该比较低，所以，亟需提供一种无需大量硬件资源的低时延滤波器。

发明内容

基于此，有必要提供一种无需大量硬件资源且低时延的滤波器电路和模数转换器。

第一方面，提供了一种滤波器电路，包括CIC滤波器，若干个半带滤波器，以及若干个N倍抽取单元；N倍抽取单元的数量与半带滤波器的数量相同；其中，N为大于或等于2的整数；

CIC滤波器的输入端用于接入待滤波信号；

半带滤波器和N倍抽取单元依次间隔交替串接在CIC滤波器的输出端和滤波信号接收设备之间的串联通路上。

在其中一个实施例中，滤波器电路还包括：

高通滤波器，高通滤波器的输入端连接CIC滤波器指向滤波信号接收设备的串联通路上最后一个N倍抽取单元的输出端，高通滤波器的输出端用于连接滤波信号接收设备。

在其中一个实施例中，高通滤波器为IIR高通滤波器。

在其中一个实施例中，半带滤波器的数量为两个。

在其中一个实施例中，半带滤波器的阶数大于或等于20。

在其中一个实施例中，CIC滤波器为多级结构的CIC滤波器。

在其中一个实施例中，CIC滤波器的降采样倍数为基于期望的滤波器电路采样率降低倍数而配置的，CIC滤波器的阶数为基于期望的功耗和期望信噪比而配置的。

在其中一个实施例中，CIC滤波器的降采样倍数为16或32；CIC滤波器的阶数为2或3或4。

在其中一个实施例中，IIR高通滤波器的截止频率为可配置的。

第二方面，提供了一种模数转换器，包括模数转换模块，以及上述滤波器电路；

模数转换模块的输入端用于接入待转换模拟量信号，模数转换模块的输出端连接CIC滤波器的输入端，模数转换模块用于将接入的模拟量信号转换为数字量的待滤波信号。

上述滤波器电路和模数转换器，通过采用CIC滤波器对待滤波信号降采样，再进一步通过依次交替的半带滤波器和N倍抽取单元，每一对相邻的半带滤波器和其后连接的N倍抽取单元配合，均可实现N倍降采样频率，相互配合，最终输出符合期望的采样率降低倍数的滤波信号至滤波信号接收设备，降低时延。该滤波器电路结构没有采用高阶数的FIR滤波器，也没有使用补偿滤波器修正高频部分的频谱，整体结构比较简单，节省整个数字滤波器电路的硬件资源，从而降低成本，且可以降低电路功耗以及保证较低***时延的效果。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中滤波器电路的结构示意图之一；

图2为一个实施例中滤波器电路的结构示意图之二；

图3为一个实施例中滤波器电路的结构示意图之三；

图4为一个实施例中多级的CIC滤波器的结构示意图；

图5为图3的滤波器电路结构下，待滤波信号的示意图；

图6为图5输入下，滤波器电路输出的滤波信号的频谱图；

图7为图3的滤波器电路下的面积仿真结果示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

针对背景技术提出的问题，提供了一种滤波器电路，如图1所示，包括CIC滤波器20，若干个半带滤波器40，以及若干个N倍抽取单元60；N倍抽取单元60的数量与半带滤波器40的数量相同；其中，N为大于或等于2的整数。CIC滤波器20的输入端用于接入待滤波信号。半带滤波器40和N倍抽取单元60依次间隔交替串接在CIC滤波器20的输出端和滤波信号接收设备90之间的串联通路上。

其中，CIC滤波器20是FIR滤波器中一种，其使用了积分，梳状滤波器级联的方式。CIC滤波器20通常由一对或多对积分-梳状滤波器组成，在抽取CIC中，输入信号依次经过积分，降采样，以及与积分环节数目相同的梳状滤波器。CIC滤波器20的采样倍数和阶数可配置。CIC滤波器20降采样倍数R值的设置取决于用户希望将待滤波信号的采样率降低多少倍。如果R设置为32，那么整个滤波器电路可以实现128倍抽取倍数，如果R设置为16，整个滤波器电路可以实现64倍抽取倍数。CIC滤波器20的阶数n值会影响功耗与性能，更大的n值则需要更高的功耗，但是最终输出的待滤波信号(例如，音频信号)的SNR(Signal noiseratio，信噪比)会更高，n值的选择需要用户在功耗与性能之间进行权衡确定。

即在一个实施例中，CIC滤波器20的降采样倍数为基于期望的滤波器电路采样率降低倍数而配置的，CIC滤波器20的阶数为基于期望的功耗和期望信噪比而配置的。

半带滤波器40的阶数也可以配置，对于音频信号等对于低时延要求较高的待滤波信号来说，可采用阶数较低的半带滤波器40，例如，阶数为30的半带滤波器40，半带滤波器40的数量可以基于低时延要求进行配置，例如，可以采用两个半带滤波器40。半带滤波器40的结构可以都一样。半带滤波器40采用折叠运算的结构，只需要进行1次乘法运算，8次加法和乘法运算即可，有助于降低滤波器电路功耗，既保证了低时延，也可降低功耗。

每个半带滤波器40后面，接一个N倍抽取单元60。例如，2倍抽取单元62。由于每经过一次N倍抽取单元60，数据量都会变为之前的1/N，因此，选用该结构可以达到降低功耗的目的。

具体的，该滤波器电路，通过采用CIC滤波器20对待滤波信号降采样，再进一步通过依次交替的半带滤波器40和N倍抽取单元60，每一对相邻的半带滤波器40和其后连接的N倍抽取单元60配合，均可实现N倍降采样频率，相互配合，最终输出符合期望的采样率降低倍数的滤波信号至滤波信号接收设备90，降低时延。该滤波器电路结构没有采用高阶数的FIR滤波器，也没有使用补偿滤波器修正高频部分的频谱，整体结构比较简单，节省整个数字滤波器电路的硬件资源，从而降低成本，且可以降低电路功耗以及保证较低***时延的效果。

对于音频信号等待滤波信号，为进一步提高信号质量，在其中一个实施例中，如图2-3所示，滤波器电路还包括：高通滤波器80，高通滤波器80的输入端连接CIC滤波器20指向滤波信号接收设备90的串联通路上最后一个N倍抽取单元60的输出端，高通滤波器80的输出端用于连接滤波信号接收设备90。高通滤波器80用于滤除低频噪声。基于在最后一个N倍抽取单元60的输出端接高通滤波器80，可以进一步提高输出至滤波信号接收设备90的信号质量。这样的滤波器电路结构，无需使用补偿滤波器修正高频部分的频谱，结构简单，可节省整个数字滤波器电路的成本，降低电路功耗以及保证低时延的效果。

在其中一个实施例中，高通滤波器80为IIR高通滤波器82。IIR高通滤波器82为无限脉冲响应滤波器，能用于设计高通滤波，IIR高通滤波器82为可编程高通滤波器80，其系数可配置，从而改变截止频率fc。通过滤除应用于模数转换器场景下Sigma-Delta调制器可能引入的直流分量，保证音频信号质量的同时，基于IIR高通滤波器82的特点，引入的功耗和时延又很小。

在其中一个实施例中，半带滤波器40的数量为两个。当半带滤波器40的数量为两个时，应用在音频信号处理时，滤波器电路的整体结构比较简单，节省硬件资源，同时又实现降低电路功耗以及保证较低***时延的效果。

在其中一个实施例中，半带滤波器40的阶数大于或等于20。半带滤波器40的阶数可以是30、32、36等，根据仿真结果看，20阶以上的半带滤波器40可保证在0.25πrad/sample的通带内噪声抑制。适用于音频信号等待滤波信号的应用场景。半带滤波器40的阶数为偶数。半带滤波器40的阶数的选择，可参照CIC滤波器20的说明，可基于期望的功耗和期望信噪比而配置。

在其中一个实施例中，CIC滤波器20为多级结构的CIC滤波器20。通过多级CIC结构，可降低功耗。例如，如图4所示，CIC滤波器20环节为降32倍采样时，通过多级结构，可以将总的降32倍采样分成了五次降2倍采样(图示“↓2”)，每次降2倍采样之后的数据量都会减半，工作的时钟频率不变时，由于每次降2倍采样之后数据量减少，需要的运算次数会降低，因此，每级可以通过相应的门控在不需要运算的时候将时钟关闭，大幅降低功耗。CIC滤波器20的门控实现，可使用锁存结构的无毛刺门控单元实现。门控单元不输出时钟时，相应的电路停止工作，动态功耗为0。在CIC滤波器20内部有时钟分配模块，由很多门控单元组成，该时钟分配模块给CIC滤波器20的每一级分别提供时钟；该时钟分配模块通过相应的EN使能信号控制时钟的输出。

在其中一个实施例中，CIC滤波器20的降采样倍数为16或32；CIC滤波器20的阶数为2或3或4。用户可以通过软件编程，根据实际情况对该CIC滤波器20的降采样倍数和阶数进行配置。通过仿真测试，采用此处举例的降采样倍数和阶数时，可以在保证音频信号等性质的待滤波信号的信噪比的同时，降低时延。

在一个具体实施例中，CIC滤波器20的降采样倍数R＝32，阶数N＝4，差分延迟M＝1，实现方式为多相结构。由于多相结构的特点，整个CIC滤波器20内部各级电路输出的数据采样率是逐级递减的，因此，可以在CIC滤波器20内部每次降采样后，通过门控时钟的技术，将时钟在电路不需要进行计算的时候关闭，以达到降低CIC滤波器20整体功耗的效果。

在其中一个实施例中，高通滤波器80可选用IIR高通滤波器82，IIR高通滤波器82的截止频率为可配置的。IIR高通滤波器82的系数可通过寄存器配置，从而改变截止频率fc，也可以通过配置来旁路该部分。当应用于用于音频信号转换的模数转换器时，IIR高通滤波器82可滤除Sigma-Delta调制器可能引入的直流噪声分量，保证输出的音频信号的质量。采用1阶1级的IIR高通滤波器82可以有效降低整个滤波器的功耗和引入的时延。由于音频信号对线性相位要求不高，因此，在用于音频信号的滤波时，使用IIR高通滤波器82来去除直流分量是合适的选择。

例如，可采用1阶1级的IIR高通滤波器82。其表达式为：

y(n)＝b₀*x(n)+b₁*x(n-1)-a₁*y(n-1)

其中，b₀＝1-2^-N-1，b₁＝-(1-2^-N-1)，a₁＝-(1-2^-N)，即：

y(n)＝(1-2^-N-1)*x(n)-(1-2^-N-1)*x(n-1)+(1-2^-N)*y(n-1)；

其中，y(n)为IIR高通滤波器82的n级输出信号，x(n)为第n级输入信号。可以通过软件配置寄存器来改变IIR高通滤波器82的级数N，以调节截止频率fc的大小。

在一个实施例中，IIR高通滤波器82的级数N可约束在1～15之间，此时，用4bit寄存器可实现IIR高通滤波器82的系数15档可配置，从而实现IIR高通滤波器82的截止频率的多档可选。以如图3所示的滤波器电路的采样率fs＝40kHz为例，IIR高通滤波器82的阶数约束在1～15时，截止频率可以实现0.2Hz～4.1kHz之间可调节。

为了更好的说明本申请实施例提供的滤波器电路的工作过程，以附图3所示的具体电路为例，进行举例说明：

第一级为抽取倍数R为32的CIC滤波器20，当滤波器电路应用于模数转换器时，CIC滤波器20可将输出采样率为5.12MHz的Sigma-Delta模数转换器输入的单比特音频信号处理为采样率为160kHz的音频数据。第二级为第一个半带滤波器40，第三级为抽取倍数R为2的2倍抽取单元62，即单比特计数器和控制电路，音频信号在第三级之后采样率降为80kHz；第四级和第五级与第二级、第三级的结构相同，在经过第二个R为2的2倍抽取单元62之后，音频信号采样率降为40kHz。第六级为IIR高通滤波器82，滤除直流噪声信号。

其中，该CIC滤波器20采用多相结构，该结构与传统多级Hogenauer结构相比，可以在最后一个N倍抽取单元60之后，通过门控时钟，将电路的时钟在不需要计算的时候关闭。由于每经过一次N倍抽取单元60，数据量都会变为之前的一半，因此，选用该结构可以达到降低功耗的目的。整个滤波器电路使用的时钟频率为与模数转换器同源的时钟。例如，如图3中所示的5.12MHz，这样可以避免跨时钟域处理。在CIC滤波器20之后的模块中，由于电路时钟频率(5.12MHz)比数据采样率(例如，如图3所示的160kHz，80kHz以及40kHz)高很多，也可以使用门控时钟来降低滤波器电路的整体功耗。

第一级和第二级的半带滤波器40可选用30阶的半带滤波器40，系数量化方式均为12bit，量化后的系数分别为：12’hFFD，0，12’h006，0，12’hFF2，0，12’h01D，0，12’hFC9，0，12’h064，0，12’hF3A，0，12’h285，12’h400，12’h285，0，12’hF3A，0，12’h064，0，12’hFC9，0，12’h01D，0，12’hFF2，0，12’h006，0和12’hFFD。

第三级和第五级可均采用2倍抽取单元62，分别将第一级半带滤波器40和第二级半带滤波器40输出的音频数据采样率降频至80kHz和40kHz，从而降低时延，降采样抽取后的滤波信号经过IIR高通滤波器82进行直流噪声滤除后，输出至滤波信号接收设备90。

使用Matlab仿真得到的滤波器电路的性能如图5-6所示。图5为滤波器电路输入的待滤波信号，例如模数转换模块输出的数字量信号的比特流，采样率为5.12MHz，信号频率约为5.2kHz；图6为对图5对应的待滤波信号使用本申请提供的滤波器电路的Matlab模型进行处理后的输出信号的频谱图，即输出至滤波信号接收设备90的信号的频谱图。

图7为RTL电路(register transfer level，可以认为是使用verilog HDL描述的寄存器传输级数字电路代码)使用逻辑综合工具DC在55nm工艺下RVT，SS工艺角得到的面积报告(SS是corner的一种，一般有SS，FF和TT，使用不同的corner得到的面积报告会有差别)，在尚未进行PR(Place and Routing，布局布线)的条件下，图3所示的滤波器电路DC综合面积约为0.033mm²，说明滤波器电路的结构简单，体积小。

需要说明的是，此处举例，仅为帮助本领域技术人员了解本申请提供的滤波器电路的实现过程，但各部分组成的阶数、系数的配置，可根据实际需求进行配置。同样的，本申请实施例提供的滤波器电路，也可以适用于输出不同采样率的模数转换器。如图3中CIC滤波器20输入的单比特音频数据采样率为5.6448MHz，同样可以使用该结构，只需要将其内部时钟信号改为与同步的5.6448MHz，即可在滤波器电路的输出端得到44.1kHz的音频信号。

第二方面，提供了一种模数转换器，包括模数转换模块，以及上述滤波器电路；模数转换模块的输入端用于接入待转换模拟量信号，模数转换模块的输出端连接CIC滤波器20的输入端，模数转换模块用于将接入的模拟量信号转换为数字量的待滤波信号。

模数转换模块是指将模拟量信号转换为数字量信号的电路。滤波器电路，用于将模数转换模块输出的数字量的待滤波信号进行滤波后，送至滤波信号接收设备90。

其中，关于滤波器电路的释义，均可参见上述实施例中的描述。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种滤波器电路，其特征在于，包括CIC滤波器，若干个半带滤波器，以及若干个N倍抽取单元；所述N倍抽取单元的数量与所述半带滤波器的数量相同；其中，N为大于或等于2的整数；

所述CIC滤波器的输入端用于接入待滤波信号；

所述半带滤波器和所述N倍抽取单元依次间隔交替串接在所述CIC滤波器的输出端和滤波信号接收设备之间的串联通路上。

2.根据权利要求1所述的滤波器电路，其特征在于，还包括：

高通滤波器，所述高通滤波器的输入端连接所述CIC滤波器指向所述滤波信号接收设备的串联通路上最后一个所述N倍抽取单元的输出端，所述高通滤波器的输出端用于连接所述滤波信号接收设备。

3.根据权利要求2所述的滤波器电路，其特征在于，所述高通滤波器为IIR高通滤波器。

4.根据权利要求1所述的滤波器电路，其特征在于，所述半带滤波器的数量为两个。

5.根据权利要求1所述的滤波器电路，其特征在于，所述半带滤波器的阶数大于或等于20。

6.根据权利要求1所述的滤波器电路，其特征在于，所述CIC滤波器为多级结构的CIC滤波器。

7.根据权利要求1所述的滤波器电路，其特征在于，所述CIC滤波器的降采样倍数为基于期望的滤波器电路采样率降低倍数而配置的，所述CIC滤波器的阶数为基于期望的功耗和期望信噪比而配置的。

8.根据权利要求7所述的滤波器电路，其特征在于，所述CIC滤波器的降采样倍数为16或32；所述CIC滤波器的阶数为2或3或4。

9.根据权利要求3所述的滤波器电路，其特征在于，所述IIR高通滤波器的截止频率为可配置的。

10.一种模数转换器，其特征在于，包括模数转换模块，以及如权利要求1-9中任一项所述的滤波器电路；

所述模数转换模块的输入端用于接入待转换模拟量信号，所述模数转换模块的输出端连接所述CIC滤波器的输入端，所述模数转换模块用于将接入的模拟量信号转换为数字量的待滤波信号。

Images