JP2545594B2 - オペランドデータ先取り方式 - Google Patents
オペランドデータ先取り方式Info
- Publication number
- JP2545594B2 JP2545594B2 JP63305269A JP30526988A JP2545594B2 JP 2545594 B2 JP2545594 B2 JP 2545594B2 JP 63305269 A JP63305269 A JP 63305269A JP 30526988 A JP30526988 A JP 30526988A JP 2545594 B2 JP2545594 B2 JP 2545594B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- operand
- address
- unit
- address generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Advance Control (AREA)
Description
【発明の詳細な説明】 [概要] パイプライン制御を行なう情報処理装置のプロセッサ
におけるオペランドデータ先取り方式に関し、 データを取り込む時間がかからず、ハード量の増加、
また性能の低下のないオペランドデータ先取り方式を提
供することを目的とし、 命令コードを解析する命令デコード部と、オペランド
アドレスを生成するオペランドアドレス生成部と、マイ
クロ命令を保持しオペランドコード分岐を指示するオペ
ランド分岐指示部と、メモリリクエストを指示するリク
エスト指示部をもつマイクロ命令レジスタを有しメモリ
リクエスト回路にアドレス、メモリリクエストの送出を
行なう命令実行部と、を備えたパイプライン制御を行な
う情報処理装置のプロセッサにおいて、前記オペランド
アドレス生成部にオペランドアドレスが生成されたこと
を示すフラグを有するレジスタを設けて、前記オペラン
ド分岐指示部がオンで、アドレス生成フラグがオンのと
き、オペランド生成部によるメモリリクエストを有効と
するように構成した。
におけるオペランドデータ先取り方式に関し、 データを取り込む時間がかからず、ハード量の増加、
また性能の低下のないオペランドデータ先取り方式を提
供することを目的とし、 命令コードを解析する命令デコード部と、オペランド
アドレスを生成するオペランドアドレス生成部と、マイ
クロ命令を保持しオペランドコード分岐を指示するオペ
ランド分岐指示部と、メモリリクエストを指示するリク
エスト指示部をもつマイクロ命令レジスタを有しメモリ
リクエスト回路にアドレス、メモリリクエストの送出を
行なう命令実行部と、を備えたパイプライン制御を行な
う情報処理装置のプロセッサにおいて、前記オペランド
アドレス生成部にオペランドアドレスが生成されたこと
を示すフラグを有するレジスタを設けて、前記オペラン
ド分岐指示部がオンで、アドレス生成フラグがオンのと
き、オペランド生成部によるメモリリクエストを有効と
するように構成した。
[産業上の利用分野] 本発明は、パイプライン制御を行なう情報処理装置の
プロセッサにおけるオペランドデータ先取り方式に関す
る。
プロセッサにおけるオペランドデータ先取り方式に関す
る。
近年、コンピュータシステムの高速化の要求に伴い、
命令実行の高速化に対する要求が高まっている。
命令実行の高速化に対する要求が高まっている。
このため、プロセッサにおいて、1命令を複数のユニ
ットで実行し、同時に複数の命令を処理することが可能
なパイプライン方式による制御を行なうことが一般的と
なっている。
ットで実行し、同時に複数の命令を処理することが可能
なパイプライン方式による制御を行なうことが一般的と
なっている。
しかし、命令で必要とするメモリ内のデータ(オペラ
ンドデータ)をプロセッサに取り込むまでは命令の実行
が進められないために、オペランドデータを早期にとっ
て来る必要がある。
ンドデータ)をプロセッサに取り込むまでは命令の実行
が進められないために、オペランドデータを早期にとっ
て来る必要がある。
[従来の技術] パイプライン方式のプロセッサにおいては、各パイプ
ステージで独立にメモリアクセスを許すとパイプ間の資
源競合が発生するため、資源競合を起こさないような特
定のパイプステージのみ、メモリアクセスを可能として
いた。
ステージで独立にメモリアクセスを許すとパイプ間の資
源競合が発生するため、資源競合を起こさないような特
定のパイプステージのみ、メモリアクセスを可能として
いた。
したがって、命令のデコード、オペランドアクセスア
ドレス生成、命令実行にパイプラインステージを分割し
た場合には、命令実行ステージのみオペランドメモリア
クセスを可能としていた。
ドレス生成、命令実行にパイプラインステージを分割し
た場合には、命令実行ステージのみオペランドメモリア
クセスを可能としていた。
命令のデコード時や、アドレス生成時には、メモリア
クセスを必ずしも必要としない。しかし、メモリデータ
のアクセスは、CPUの動作スピードに比較して時間がか
かるため命令の高速化のために、メモリリード時のオペ
ランドデータのアクセスを、命令実行部に制御が移る前
に行っておきたいという要求がある。
クセスを必ずしも必要としない。しかし、メモリデータ
のアクセスは、CPUの動作スピードに比較して時間がか
かるため命令の高速化のために、メモリリード時のオペ
ランドデータのアクセスを、命令実行部に制御が移る前
に行っておきたいという要求がある。
また、パイプライン制御を行っているプロセサにおい
ては、各パイプの処理時間が異なる場合が一般的であ
り、上記アドレス生成部において、アドレスの生成が終
わっているにも係わらず、実行部で先行する命令が終了
しないために、メモリアクセスを行う命令がアドレス生
成部に留まるケースも頻発する。
ては、各パイプの処理時間が異なる場合が一般的であ
り、上記アドレス生成部において、アドレスの生成が終
わっているにも係わらず、実行部で先行する命令が終了
しないために、メモリアクセスを行う命令がアドレス生
成部に留まるケースも頻発する。
従って、従来例としては実行部以外では、オペランド
アクセスができない例とした。
アクセスができない例とした。
また、他の従来例としては、命令実行のパイプステー
ジをさらに細かく分割し、オペランドリードのためのパ
イプラインステージを設けていた。
ジをさらに細かく分割し、オペランドリードのためのパ
イプラインステージを設けていた。
[発明が解決しようとする課題] しかしながら、このようなパイプライン制御方式にあ
っては、前者の場合には、オペランドアクセスのための
アドレス生成がすでに終了しているのにもかかわらず、
オペランドアドレス生成部によるオペランドリードのた
めのリクエストを発行することができないため、メモリ
上のデータを取り込むまでに時間がかかるという問題点
があった。
っては、前者の場合には、オペランドアクセスのための
アドレス生成がすでに終了しているのにもかかわらず、
オペランドアドレス生成部によるオペランドリードのた
めのリクエストを発行することができないため、メモリ
上のデータを取り込むまでに時間がかかるという問題点
があった。
一方、後者の場合には、パイプライン制御の段数が増
大するため、パイプ毎に必要なデータを保持するデータ
レジスタの増加、制御回路の複雑化によりハード量が増
大し、特に小型のシステムにおいてはコストアップにな
るという問題点があり、また、命令分岐などによりパイ
プの乱れが発生した場合には、命令が再び実行されるま
でパイプの復旧時間が増大し、プロセッサの性能が低下
してしまうという問題点があった。
大するため、パイプ毎に必要なデータを保持するデータ
レジスタの増加、制御回路の複雑化によりハード量が増
大し、特に小型のシステムにおいてはコストアップにな
るという問題点があり、また、命令分岐などによりパイ
プの乱れが発生した場合には、命令が再び実行されるま
でパイプの復旧時間が増大し、プロセッサの性能が低下
してしまうという問題点があった。
本発明は、このような従来の問題点に鑑みてなされた
ものであって、データを取り込む時間がかからず、ハー
ド量の増加、また性能の低下のないオペランドデータの
先取り方式を提供することを目的としている。
ものであって、データを取り込む時間がかからず、ハー
ド量の増加、また性能の低下のないオペランドデータの
先取り方式を提供することを目的としている。
[課題を解決するための手段] 第1図は本発明の原理説明図である。
第1図において、6は命令コードを解析する命令デコ
ード部、7はオペランドアドレスを生成するオペランド
アドレス生成部、8はマイクロ命令を保持しオペランド
コード分岐を指示するオペランド分岐指示部16Bと、メ
モリリクエストを指示するリクエスト指示部16Cをもつ
マイクロ命令レジスタ16を有しメモリリクエスト回路に
アドレス、メモリリクエストの送出を行なう命令実行
部、13は前記オペランドアドレス生成部7に設けられオ
ペランドアドレスが生成されたことを示すフラグを有す
るレジスタである。
ード部、7はオペランドアドレスを生成するオペランド
アドレス生成部、8はマイクロ命令を保持しオペランド
コード分岐を指示するオペランド分岐指示部16Bと、メ
モリリクエストを指示するリクエスト指示部16Cをもつ
マイクロ命令レジスタ16を有しメモリリクエスト回路に
アドレス、メモリリクエストの送出を行なう命令実行
部、13は前記オペランドアドレス生成部7に設けられオ
ペランドアドレスが生成されたことを示すフラグを有す
るレジスタである。
[作用] 本発明においては、命令コードを命令デコード部にお
いてデコードし、デコードしたデータによりオペランド
アドレス生成部においてアドレスデータを生成し、生成
を終了したとき、アドレス生成フラグをオンとする。こ
の時、オペランド分岐指示部がオンであるときは、オペ
ランドアドレス生成部によるメモリリクエストを発行す
る。
いてデコードし、デコードしたデータによりオペランド
アドレス生成部においてアドレスデータを生成し、生成
を終了したとき、アドレス生成フラグをオンとする。こ
の時、オペランド分岐指示部がオンであるときは、オペ
ランドアドレス生成部によるメモリリクエストを発行す
る。
したがって、メモリ上のデータを取り込む時間を短縮
することができる。また、パイプライン制御の段数を増
加させる必要がないので、ハード量が増加することがな
く、またパイプの乱れなどによりプロセッサの性能が低
下することがない。
することができる。また、パイプライン制御の段数を増
加させる必要がないので、ハード量が増加することがな
く、またパイプの乱れなどによりプロセッサの性能が低
下することがない。
[実施例] 以下、本発明の実施例を図面に基づいて説明する。
第2図〜第4図は本発明の一実施例を示す図である。
第2図において、1は情報処理装置のプロセッサであ
り、プロセッサ1はデータバス2およびアドレスバス3
によりメモリ4に接続されている。プロセッサ1はメモ
リリクエスト回路5、命令デコード部6、オペランドア
ドレス生成部7および命令実行部8を有している。
り、プロセッサ1はデータバス2およびアドレスバス3
によりメモリ4に接続されている。プロセッサ1はメモ
リリクエスト回路5、命令デコード部6、オペランドア
ドレス生成部7および命令実行部8を有している。
メモリリクエスト回路5は命令実行部8からのメモリ
リクエストによりメモリ4にメモリリクエストを行なう
とともに、命令デコード部6に命令コードを出力する。
命令デコード部6はメモリリクエスト回路5からの命令
コードをバッファリングし、デコードしてオペランドア
ドレス生成部7にデコードデータを出力する。
リクエストによりメモリ4にメモリリクエストを行なう
とともに、命令デコード部6に命令コードを出力する。
命令デコード部6はメモリリクエスト回路5からの命令
コードをバッファリングし、デコードしてオペランドア
ドレス生成部7にデコードデータを出力する。
オペランドアドレス生成部7はデコードデータを保持
し、アドレス計算、変換を行なってアドレスデータを生
成し、またプリフェッチリクエストを生成し、命令実行
部8に送出する。命令実行部8はアドレスデータおよび
プリフェッチリクエストにより、メモリリクエスト回路
5にアドレスおよびメモリリクエストを送出する。
し、アドレス計算、変換を行なってアドレスデータを生
成し、またプリフェッチリクエストを生成し、命令実行
部8に送出する。命令実行部8はアドレスデータおよび
プリフェッチリクエストにより、メモリリクエスト回路
5にアドレスおよびメモリリクエストを送出する。
次に、第3図に基づいて命令デコード部6、オペラン
ドアドレス生成部7および命令実行部8の構成を説明す
る。
ドアドレス生成部7および命令実行部8の構成を説明す
る。
第3図において、6は前記命令デコード部であり、命
令デコード部6は、命令コードを保持する命令バッファ
9と、命令コードをデコードするデコード回路10を有し
ている。
令デコード部6は、命令コードを保持する命令バッファ
9と、命令コードをデコードするデコード回路10を有し
ている。
7は前記オペランドアドレス生成部であり、オペラン
ドアドレス生成部7は、デコードデータを保持するデコ
ードデータバッファ11と、アドレスデータを生成するア
ドレス生成回路12と、アドレス生成が行なわれることを
示すフラグを有するアドレス生成レジスタ13と、を有し
ている。
ドアドレス生成部7は、デコードデータを保持するデコ
ードデータバッファ11と、アドレスデータを生成するア
ドレス生成回路12と、アドレス生成が行なわれることを
示すフラグを有するアドレス生成レジスタ13と、を有し
ている。
8は前記命令実行部であり、命令実行部8は、アドレ
スデータを保持するアドレスバッファ14とマイクロ命令
を記憶する制御記憶部(CS)15と、次のアドレスを指示
するNA部16A、オペランド分岐を指示するオペランドコ
ード分岐指示部(OPB)16Bおよびメモリリクエストを指
示するリクエスト指示部(SRQ)16Cをもち、マイクロ命
令を保持するマイクロレジスタ(MIR)16と、前記アド
レス生成レジスタ13の出力およびOPB部16Bの出力が入力
するアンド回路17と、アンド回路17の出力およびSRQ部1
6Cの出力が入力するオア回路18と、マルチプレクサ19,2
0,21を有している。
スデータを保持するアドレスバッファ14とマイクロ命令
を記憶する制御記憶部(CS)15と、次のアドレスを指示
するNA部16A、オペランド分岐を指示するオペランドコ
ード分岐指示部(OPB)16Bおよびメモリリクエストを指
示するリクエスト指示部(SRQ)16Cをもち、マイクロ命
令を保持するマイクロレジスタ(MIR)16と、前記アド
レス生成レジスタ13の出力およびOPB部16Bの出力が入力
するアンド回路17と、アンド回路17の出力およびSRQ部1
6Cの出力が入力するオア回路18と、マルチプレクサ19,2
0,21を有している。
なお、制御記憶部15のアドレスは通常NA部16Aにより
指示され、OPB部16Bがオンのとき、アドレス生成部7か
らのアドレスにより、オペランドコード分岐を行なう。
また、アドレスバッファ14の入力も通常はマイクロ命令
によりセットされるが、OPB部16Bがオンのとき、アドレ
ス生成部7からのアドレスデータを選択する。また、命
令実行部8からのメモリリクエストはSRQ部16Cがオンの
とき、出力されるが、OPB部16Bがオンのきは、オペラン
ドアドレス生成部7からのアドレス生成フラグにより出
力される。
指示され、OPB部16Bがオンのとき、アドレス生成部7か
らのアドレスにより、オペランドコード分岐を行なう。
また、アドレスバッファ14の入力も通常はマイクロ命令
によりセットされるが、OPB部16Bがオンのとき、アドレ
ス生成部7からのアドレスデータを選択する。また、命
令実行部8からのメモリリクエストはSRQ部16Cがオンの
とき、出力されるが、OPB部16Bがオンのきは、オペラン
ドアドレス生成部7からのアドレス生成フラグにより出
力される。
次に、動作を説明する。
第4図は本発明の動作を説明するタイムチャートであ
る。
る。
第4図において、命令バッファ9にAという命令が入
ると、デコード回路10によりデコードされ、その結果が
デコードデータバッファ11にセットされる。同様に、次
の命令Bが命令バッファ9にセットされる。そのサイク
ルにおいてOPB部16Bがオンになり、アドレス生成フラグ
もオンになり、アンド回路17およびオア回路18を介して
メモリリクエストが出力される。そして、アドレスとし
ては、アドレス生成回路12で生成されたアドレがそのま
ま出力される。
ると、デコード回路10によりデコードされ、その結果が
デコードデータバッファ11にセットされる。同様に、次
の命令Bが命令バッファ9にセットされる。そのサイク
ルにおいてOPB部16Bがオンになり、アドレス生成フラグ
もオンになり、アンド回路17およびオア回路18を介して
メモリリクエストが出力される。そして、アドレスとし
ては、アドレス生成回路12で生成されたアドレがそのま
ま出力される。
その次のサイクルにおいて、アドレスバッファ14には
命令Aのアドレスがセットされ、同時に命令Bのデコー
ドデータがデコードデータバッファ11にセットされる。
命令Bのデコードデータがデコードデータバッファ11に
セットされた時点でアドレス生成フラグはオンになる
が、OPB部16Bがオフであるため、メモリリクエストは出
力されない。
命令Aのアドレスがセットされ、同時に命令Bのデコー
ドデータがデコードデータバッファ11にセットされる。
命令Bのデコードデータがデコードデータバッファ11に
セットされた時点でアドレス生成フラグはオンになる
が、OPB部16Bがオフであるため、メモリリクエストは出
力されない。
その次のサイクルにおいては、マイクロ命令によりア
ドレスバッファ14には命令A′がセットされるが、SRQ
部16Cがオンになっているため、メモリリクエストが送
出される。この時のアドレスはアドレスA′が選択され
る。
ドレスバッファ14には命令A′がセットされるが、SRQ
部16Cがオンになっているため、メモリリクエストが送
出される。この時のアドレスはアドレスA′が選択され
る。
次に、命令Aが終結し、OPB部16Bがオンとなったサイ
クルにおいては、アドレス生成フラグのオンにより、ア
ンド回路17、オア回路18を介してメモリリクエストが出
力され、命令Bのアドレスがアドレス生成部12からその
まま出力される。
クルにおいては、アドレス生成フラグのオンにより、ア
ンド回路17、オア回路18を介してメモリリクエストが出
力され、命令Bのアドレスがアドレス生成部12からその
まま出力される。
このように、命令実行部8に移るまえにオペランドア
ドレス生成部7でメモリリクエストを発行することがで
きるので、データ取り込みの時間を短縮化することがで
きる。この場合、パイプライン制御の段数を増加する必
要がないので、ハード量は増加することがなく、またプ
ロセッサ1の性能が低下することがない。
ドレス生成部7でメモリリクエストを発行することがで
きるので、データ取り込みの時間を短縮化することがで
きる。この場合、パイプライン制御の段数を増加する必
要がないので、ハード量は増加することがなく、またプ
ロセッサ1の性能が低下することがない。
図4のOPBは、命令実行部8が、次のマクロ命令を受
け付けられる事を示すビットであり、OPB部16Bの動作を
示す。
け付けられる事を示すビットであり、OPB部16Bの動作を
示す。
命令実行部8は、マクロ命令の処理が終わる時点でマ
イクロ命令により、当ビットをオンする。図3にある通
り、OPB部16Bがオンになると、デコードデータバッファ
(11)からのマイクロ命令先頭アドレス制御記憶部(1
5)のアドレスとする。
イクロ命令により、当ビットをオンする。図3にある通
り、OPB部16Bがオンになると、デコードデータバッファ
(11)からのマイクロ命令先頭アドレス制御記憶部(1
5)のアドレスとする。
なお、本実施例においては、アドレス生成フラグは、
デコード回路10によりセットしたが、これに限らずマイ
クロ命令によりセットしても良い。また、命令実行部8
の制御はハードワイヤードロジックにより行なっても良
く、またマイクロ命令のシーケンス制御もNA部16Aによ
り行なうのではなく、マイクロアドレスカウンタにより
行なっても良い。
デコード回路10によりセットしたが、これに限らずマイ
クロ命令によりセットしても良い。また、命令実行部8
の制御はハードワイヤードロジックにより行なっても良
く、またマイクロ命令のシーケンス制御もNA部16Aによ
り行なうのではなく、マイクロアドレスカウンタにより
行なっても良い。
[発明の効果] 以上説明してきたように、本発明によれば、オペラン
ドアドレス生成部によるメモリリクエストを実行するこ
とができるので、メモリ上のデータを取り込む時間を短
縮することができる。また、パイプライン制御の段数を
増加する必要がないので、ハード量が増加することがな
く、また、プロセッサの性能が低下することもない。
ドアドレス生成部によるメモリリクエストを実行するこ
とができるので、メモリ上のデータを取り込む時間を短
縮することができる。また、パイプライン制御の段数を
増加する必要がないので、ハード量が増加することがな
く、また、プロセッサの性能が低下することもない。
第1図は本発明の原理説明図、 第2図は本発明の一実施例を示すブロック図、 第3図は命令デコード部、オペランドアドレス生成部お
よび命令実行部の構成図、 第4図は動作を説明するためのタイムチャートである。 図中、 1……プロセッサ、 2……データバス、 3……アドレスバス、 4……メモリ、 5……メモリリクエスト回路、 6……命令デコード部、 7……オペランドアドレス生成部、 8……命令実行部、 9……命令バッファ、 10……デコード回路、 11……デコードデータバッファ、 12……アドレス生成回路、 13……アドレス生成レジスタ、 14……アドレスバッファ、 15……制御記憶部、 16……マイクロ命令レジスタ、 16A……NA部、 16B……OPB部(オペランド分岐指示部)、 16C……SRQ部(リクエスト指示部)、 17……アンド回路、 18……オア回路、 19〜21……マルチプレクサ。
よび命令実行部の構成図、 第4図は動作を説明するためのタイムチャートである。 図中、 1……プロセッサ、 2……データバス、 3……アドレスバス、 4……メモリ、 5……メモリリクエスト回路、 6……命令デコード部、 7……オペランドアドレス生成部、 8……命令実行部、 9……命令バッファ、 10……デコード回路、 11……デコードデータバッファ、 12……アドレス生成回路、 13……アドレス生成レジスタ、 14……アドレスバッファ、 15……制御記憶部、 16……マイクロ命令レジスタ、 16A……NA部、 16B……OPB部(オペランド分岐指示部)、 16C……SRQ部(リクエスト指示部)、 17……アンド回路、 18……オア回路、 19〜21……マルチプレクサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓已 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項1】命令コードを解析する命令デコード部
(6)と、オペランドアドレスを生成するオペランドア
ドレス生成部(7)と、マイクロ命令を保持しオペラン
ドコード分岐を指示するオペランド分岐指示部(16B)
と、メモリリクエストを指示するリクエスト指示部(16
C)をもつマイクロ命令レジスタ(16)を有しメモリリ
クエスト回路にアドレス、メモリリクエストの送出を行
なう命令実行部(8)と、を備えたパイプライン制御を
行なう情報処理装置のプロセッサにおいて、前記オペラ
ンドアドレス生成部(7)にオペランドアドレスが生成
されたことを示すフラグを有するレジスタ(13)を設け
て、前記オペランド分岐指示部(16B)がオンで、アド
レス生成フラグがオンのとき、オペランド生成部(7)
によるメモリリクエストを有効とするようにしたことを
特徴とするオペランドデータ先取り方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63305269A JP2545594B2 (ja) | 1988-11-30 | 1988-11-30 | オペランドデータ先取り方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63305269A JP2545594B2 (ja) | 1988-11-30 | 1988-11-30 | オペランドデータ先取り方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02148328A JPH02148328A (ja) | 1990-06-07 |
JP2545594B2 true JP2545594B2 (ja) | 1996-10-23 |
Family
ID=17943069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63305269A Expired - Fee Related JP2545594B2 (ja) | 1988-11-30 | 1988-11-30 | オペランドデータ先取り方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2545594B2 (ja) |
-
1988
- 1988-11-30 JP JP63305269A patent/JP2545594B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02148328A (ja) | 1990-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2550213B2 (ja) | 並列処理装置および並列処理方法 | |
JPS63131230A (ja) | 情報処理装置 | |
US4967338A (en) | Loosely coupled pipeline processor | |
US5313644A (en) | System having status update controller for determining which one of parallel operation results of execution units is allowed to set conditions of shared processor status word | |
US6301654B1 (en) | System and method for permitting out-of-order execution of load and store instructions | |
JP2653037B2 (ja) | データ処理システム | |
US20050102659A1 (en) | Methods and apparatus for setting up hardware loops in a deeply pipelined processor | |
JPH0743648B2 (ja) | 情報処理装置 | |
JPS63228225A (ja) | ディジタルコンピュータシステム | |
JP2545594B2 (ja) | オペランドデータ先取り方式 | |
JPH0512751B2 (ja) | ||
JP2999907B2 (ja) | マイクロプログラム制御方式の中央処理装置 | |
JP2772100B2 (ja) | 並列命令フェッチ機構 | |
JPH06131180A (ja) | 命令処理方式および命令処理装置 | |
JPH0524537B2 (ja) | ||
JP2819733B2 (ja) | 情報処理装置 | |
JP3471691B2 (ja) | マイクロ命令における分岐命令制御方式 | |
JP2503223B2 (ja) | 先行制御方式 | |
JPS5925264B2 (ja) | ベクトル命令処理方式 | |
JPS63293638A (ja) | データ処理装置 | |
JPS6153754B2 (ja) | ||
JPH03164945A (ja) | データ処理装置 | |
JPH0348535B2 (ja) | ||
JPH06314196A (ja) | 情報処理方法および装置 | |
JPH10187444A (ja) | データ処理装置及び方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |