JP2545594B2

JP2545594B2 - オペランドデータ先取り方式

Info

Publication number: JP2545594B2
Application number: JP63305269A
Authority: JP
Inventors: 一泰野々村; 敬人野田; 裕士神阪; 徹渡部; 巧竹野; 拓已丸山; 慎哉加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-30
Filing date: 1988-11-30
Publication date: 1996-10-23
Anticipated expiration: 2011-10-23
Also published as: JPH02148328A

Description

【発明の詳細な説明】［概要］パイプライン制御を行なう情報処理装置のプロセッサ
におけるオペランドデータ先取り方式に関し、データを取り込む時間がかからず、ハード量の増加、
また性能の低下のないオペランドデータ先取り方式を提
供することを目的とし、命令コードを解析する命令デコード部と、オペランド
アドレスを生成するオペランドアドレス生成部と、マイ
クロ命令を保持しオペランドコード分岐を指示するオペ
ランド分岐指示部と、メモリリクエストを指示するリク
エスト指示部をもつマイクロ命令レジスタを有しメモリ
リクエスト回路にアドレス、メモリリクエストの送出を
行なう命令実行部と、を備えたパイプライン制御を行な
う情報処理装置のプロセッサにおいて、前記オペランド
アドレス生成部にオペランドアドレスが生成されたこと
を示すフラグを有するレジスタを設けて、前記オペラン
ド分岐指示部がオンで、アドレス生成フラグがオンのと
き、オペランド生成部によるメモリリクエストを有効と
するように構成した。

［産業上の利用分野］本発明は、パイプライン制御を行なう情報処理装置の
プロセッサにおけるオペランドデータ先取り方式に関す
る。

近年、コンピュータシステムの高速化の要求に伴い、
命令実行の高速化に対する要求が高まっている。

このため、プロセッサにおいて、１命令を複数のユニ
ットで実行し、同時に複数の命令を処理することが可能
なパイプライン方式による制御を行なうことが一般的と
なっている。

しかし、命令で必要とするメモリ内のデータ（オペラ
ンドデータ）をプロセッサに取り込むまでは命令の実行
が進められないために、オペランドデータを早期にとっ
て来る必要がある。

［従来の技術］パイプライン方式のプロセッサにおいては、各パイプ
ステージで独立にメモリアクセスを許すとパイプ間の資
源競合が発生するため、資源競合を起こさないような特
定のパイプステージのみ、メモリアクセスを可能として
いた。

したがって、命令のデコード、オペランドアクセスア
ドレス生成、命令実行にパイプラインステージを分割し
た場合には、命令実行ステージのみオペランドメモリア
クセスを可能としていた。

命令のデコード時や、アドレス生成時には、メモリア
クセスを必ずしも必要としない。しかし、メモリデータ
のアクセスは、CPUの動作スピードに比較して時間がか
かるため命令の高速化のために、メモリリード時のオペ
ランドデータのアクセスを、命令実行部に制御が移る前
に行っておきたいという要求がある。

また、パイプライン制御を行っているプロセサにおい
ては、各パイプの処理時間が異なる場合が一般的であ
り、上記アドレス生成部において、アドレスの生成が終
わっているにも係わらず、実行部で先行する命令が終了
しないために、メモリアクセスを行う命令がアドレス生
成部に留まるケースも頻発する。

従って、従来例としては実行部以外では、オペランド
アクセスができない例とした。

また、他の従来例としては、命令実行のパイプステー
ジをさらに細かく分割し、オペランドリードのためのパ
イプラインステージを設けていた。

［発明が解決しようとする課題］しかしながら、このようなパイプライン制御方式にあ
っては、前者の場合には、オペランドアクセスのための
アドレス生成がすでに終了しているのにもかかわらず、
オペランドアドレス生成部によるオペランドリードのた
めのリクエストを発行することができないため、メモリ
上のデータを取り込むまでに時間がかかるという問題点
があった。

一方、後者の場合には、パイプライン制御の段数が増
大するため、パイプ毎に必要なデータを保持するデータ
レジスタの増加、制御回路の複雑化によりハード量が増
大し、特に小型のシステムにおいてはコストアップにな
るという問題点があり、また、命令分岐などによりパイ
プの乱れが発生した場合には、命令が再び実行されるま
でパイプの復旧時間が増大し、プロセッサの性能が低下
してしまうという問題点があった。

本発明は、このような従来の問題点に鑑みてなされた
ものであって、データを取り込む時間がかからず、ハー
ド量の増加、また性能の低下のないオペランドデータの
先取り方式を提供することを目的としている。

［課題を解決するための手段］第１図は本発明の原理説明図である。

第１図において、６は命令コードを解析する命令デコ
ード部、７はオペランドアドレスを生成するオペランド
アドレス生成部、８はマイクロ命令を保持しオペランド
コード分岐を指示するオペランド分岐指示部16Bと、メ
モリリクエストを指示するリクエスト指示部16Cをもつ
マイクロ命令レジスタ16を有しメモリリクエスト回路に
アドレス、メモリリクエストの送出を行なう命令実行
部、13は前記オペランドアドレス生成部７に設けられオ
ペランドアドレスが生成されたことを示すフラグを有す
るレジスタである。

［作用］本発明においては、命令コードを命令デコード部にお
いてデコードし、デコードしたデータによりオペランド
アドレス生成部においてアドレスデータを生成し、生成
を終了したとき、アドレス生成フラグをオンとする。こ
の時、オペランド分岐指示部がオンであるときは、オペ
ランドアドレス生成部によるメモリリクエストを発行す
る。

したがって、メモリ上のデータを取り込む時間を短縮
することができる。また、パイプライン制御の段数を増
加させる必要がないので、ハード量が増加することがな
く、またパイプの乱れなどによりプロセッサの性能が低
下することがない。

［実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図〜第４図は本発明の一実施例を示す図である。

第２図において、１は情報処理装置のプロセッサであ
り、プロセッサ１はデータバス２およびアドレスバス３
によりメモリ４に接続されている。プロセッサ１はメモ
リリクエスト回路５、命令デコード部６、オペランドア
ドレス生成部７および命令実行部８を有している。

メモリリクエスト回路５は命令実行部８からのメモリ
リクエストによりメモリ４にメモリリクエストを行なう
とともに、命令デコード部６に命令コードを出力する。
命令デコード部６はメモリリクエスト回路５からの命令
コードをバッファリングし、デコードしてオペランドア
ドレス生成部７にデコードデータを出力する。

オペランドアドレス生成部７はデコードデータを保持
し、アドレス計算、変換を行なってアドレスデータを生
成し、またプリフェッチリクエストを生成し、命令実行
部８に送出する。命令実行部８はアドレスデータおよび
プリフェッチリクエストにより、メモリリクエスト回路
５にアドレスおよびメモリリクエストを送出する。

次に、第３図に基づいて命令デコード部６、オペラン
ドアドレス生成部７および命令実行部８の構成を説明す
る。

第３図において、６は前記命令デコード部であり、命
令デコード部６は、命令コードを保持する命令バッファ
９と、命令コードをデコードするデコード回路10を有し
ている。

７は前記オペランドアドレス生成部であり、オペラン
ドアドレス生成部７は、デコードデータを保持するデコ
ードデータバッファ11と、アドレスデータを生成するア
ドレス生成回路12と、アドレス生成が行なわれることを
示すフラグを有するアドレス生成レジスタ13と、を有し
ている。

８は前記命令実行部であり、命令実行部８は、アドレ
スデータを保持するアドレスバッファ14とマイクロ命令
を記憶する制御記憶部（CS）15と、次のアドレスを指示
するNA部16A、オペランド分岐を指示するオペランドコ
ード分岐指示部（OPB）16Bおよびメモリリクエストを指
示するリクエスト指示部（SRQ）16Cをもち、マイクロ命
令を保持するマイクロレジスタ（MIR）16と、前記アド
レス生成レジスタ13の出力およびOPB部16Bの出力が入力
するアンド回路17と、アンド回路17の出力およびSRQ部1
6Cの出力が入力するオア回路18と、マルチプレクサ19,2
0,21を有している。

なお、制御記憶部15のアドレスは通常NA部16Aにより
指示され、OPB部16Bがオンのとき、アドレス生成部７か
らのアドレスにより、オペランドコード分岐を行なう。
また、アドレスバッファ14の入力も通常はマイクロ命令
によりセットされるが、OPB部16Bがオンのとき、アドレ
ス生成部７からのアドレスデータを選択する。また、命
令実行部８からのメモリリクエストはSRQ部16Cがオンの
とき、出力されるが、OPB部16Bがオンのきは、オペラン
ドアドレス生成部７からのアドレス生成フラグにより出
力される。

次に、動作を説明する。

第４図は本発明の動作を説明するタイムチャートであ
る。

第４図において、命令バッファ９にＡという命令が入
ると、デコード回路10によりデコードされ、その結果が
デコードデータバッファ11にセットされる。同様に、次
の命令Ｂが命令バッファ９にセットされる。そのサイク
ルにおいてOPB部16Bがオンになり、アドレス生成フラグ
もオンになり、アンド回路17およびオア回路18を介して
メモリリクエストが出力される。そして、アドレスとし
ては、アドレス生成回路12で生成されたアドレがそのま
ま出力される。

その次のサイクルにおいて、アドレスバッファ14には
命令Ａのアドレスがセットされ、同時に命令Ｂのデコー
ドデータがデコードデータバッファ11にセットされる。
命令Ｂのデコードデータがデコードデータバッファ11に
セットされた時点でアドレス生成フラグはオンになる
が、OPB部16Bがオフであるため、メモリリクエストは出
力されない。

その次のサイクルにおいては、マイクロ命令によりア
ドレスバッファ14には命令Ａ′がセットされるが、SRQ
部16Cがオンになっているため、メモリリクエストが送
出される。この時のアドレスはアドレスＡ′が選択され
る。

次に、命令Ａが終結し、OPB部16Bがオンとなったサイ
クルにおいては、アドレス生成フラグのオンにより、ア
ンド回路17、オア回路18を介してメモリリクエストが出
力され、命令Ｂのアドレスがアドレス生成部12からその
まま出力される。

このように、命令実行部８に移るまえにオペランドア
ドレス生成部７でメモリリクエストを発行することがで
きるので、データ取り込みの時間を短縮化することがで
きる。この場合、パイプライン制御の段数を増加する必
要がないので、ハード量は増加することがなく、またプ
ロセッサ１の性能が低下することがない。

図４のOPBは、命令実行部８が、次のマクロ命令を受
け付けられる事を示すビットであり、OPB部16Bの動作を
示す。

命令実行部８は、マクロ命令の処理が終わる時点でマ
イクロ命令により、当ビットをオンする。図３にある通
り、OPB部16Bがオンになると、デコードデータバッファ
（11）からのマイクロ命令先頭アドレス制御記憶部（1
5）のアドレスとする。

なお、本実施例においては、アドレス生成フラグは、
デコード回路10によりセットしたが、これに限らずマイ
クロ命令によりセットしても良い。また、命令実行部８
の制御はハードワイヤードロジックにより行なっても良
く、またマイクロ命令のシーケンス制御もNA部16Aによ
り行なうのではなく、マイクロアドレスカウンタにより
行なっても良い。

［発明の効果］以上説明してきたように、本発明によれば、オペラン
ドアドレス生成部によるメモリリクエストを実行するこ
とができるので、メモリ上のデータを取り込む時間を短
縮することができる。また、パイプライン制御の段数を
増加する必要がないので、ハード量が増加することがな
く、また、プロセッサの性能が低下することもない。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例を示すブロック図、第３図は命令デコード部、オペランドアドレス生成部お
よび命令実行部の構成図、第４図は動作を説明するためのタイムチャートである。図中、１……プロセッサ、２……データバス、３……アドレスバス、４……メモリ、５……メモリリクエスト回路、６……命令デコード部、７……オペランドアドレス生成部、８……命令実行部、９……命令バッファ、 10……デコード回路、 11……デコードデータバッファ、 12……アドレス生成回路、 13……アドレス生成レジスタ、 14……アドレスバッファ、 15……制御記憶部、 16……マイクロ命令レジスタ、 16A……NA部、 16B……OPB部（オペランド分岐指示部）、 16C……SRQ部（リクエスト指示部）、 17……アンド回路、 18……オア回路、 19〜21……マルチプレクサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡部徹神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者竹野巧神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者丸山拓已神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者加藤慎哉神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

(57)【特許請求の範囲】

【請求項１】命令コードを解析する命令デコード部
（６）と、オペランドアドレスを生成するオペランドア
ドレス生成部（７）と、マイクロ命令を保持しオペラン
ドコード分岐を指示するオペランド分岐指示部（16B）
と、メモリリクエストを指示するリクエスト指示部（16
C）をもつマイクロ命令レジスタ（16）を有しメモリリ
クエスト回路にアドレス、メモリリクエストの送出を行
なう命令実行部（８）と、を備えたパイプライン制御を
行なう情報処理装置のプロセッサにおいて、前記オペラ
ンドアドレス生成部（７）にオペランドアドレスが生成
されたことを示すフラグを有するレジスタ（13）を設け
て、前記オペランド分岐指示部（16B）がオンで、アド
レス生成フラグがオンのとき、オペランド生成部（７）
によるメモリリクエストを有効とするようにしたことを
特徴とするオペランドデータ先取り方式。