JPH06291262A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06291262A JPH06291262A JP9878893A JP9878893A JPH06291262A JP H06291262 A JPH06291262 A JP H06291262A JP 9878893 A JP9878893 A JP 9878893A JP 9878893 A JP9878893 A JP 9878893A JP H06291262 A JPH06291262 A JP H06291262A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- film
- conductive film
- electrically conductive
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高性能なＢｉＣＭＯＳＬＳＩ等にキャパシタ
を付加するにあたり、その性能向上を大幅な工程の増加
無しに実現する方法を開発し、高性能、低コストのＢｉ
ＣＭＯＳＬＳＩ等の実現を図ることができる半導体装置
の製造方法を提供する。 【構成】 第一の絶縁膜上に第一の電気伝導膜６，６０
を形成する工程と、前記第一の電気伝導膜を加工する工
程と、第二の絶縁膜１１を形成する工程と、第一の電気
伝導膜上の第二の絶縁膜に開口部を設ける工程と、誘電
膜１８を形成する工程とを含む半導体装置の製造方法。
を付加するにあたり、その性能向上を大幅な工程の増加
無しに実現する方法を開発し、高性能、低コストのＢｉ
ＣＭＯＳＬＳＩ等の実現を図ることができる半導体装置
の製造方法を提供する。 【構成】 第一の絶縁膜上に第一の電気伝導膜６，６０
を形成する工程と、前記第一の電気伝導膜を加工する工
程と、第二の絶縁膜１１を形成する工程と、第一の電気
伝導膜上の第二の絶縁膜に開口部を設ける工程と、誘電
膜１８を形成する工程とを含む半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、高精度容量を含む半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
【０００２】
【従来技術及びその欠点】近年、ＬＳＩの更なる大規模
化、高性能化が要求され、その中でＣＭＯＳの高集積、
低消費電力性とＢＩＰ（バイポーラトランジスタ）の高
速性の長所を兼ね備えたＢｉＣＭＯＳＬＳＩが注目され
ている。
化、高性能化が要求され、その中でＣＭＯＳの高集積、
低消費電力性とＢＩＰ（バイポーラトランジスタ）の高
速性の長所を兼ね備えたＢｉＣＭＯＳＬＳＩが注目され
ている。
【０００３】特に、高性能を要求される分野では、最先
端のＭＯＳ技術とＢＩＰ技術を一体化することが必要に
なり、ＭＯＳ構造としては、いわゆるＬＤＤ構造が、Ｂ
ＩＰ構造としては、いわゆるダブルポリシリコン構造が
採用されることになる。
端のＭＯＳ技術とＢＩＰ技術を一体化することが必要に
なり、ＭＯＳ構造としては、いわゆるＬＤＤ構造が、Ｂ
ＩＰ構造としては、いわゆるダブルポリシリコン構造が
採用されることになる。
【０００４】従来のＢｉＣＭＯＳＬＳＩ製造プロセスを
図２ないし図５を用いて詳細に説明すると、次のとおり
である。本図はダブルポリシリコン構造のバイポーラト
ランジスタとＰチャネルＭＯＳトランジスタ部のシリコ
ン基板の上部断面図である。
図２ないし図５を用いて詳細に説明すると、次のとおり
である。本図はダブルポリシリコン構造のバイポーラト
ランジスタとＰチャネルＭＯＳトランジスタ部のシリコ
ン基板の上部断面図である。
【０００５】図２を参照する。基板１のバイポーラトラ
ンジスタ部にＮ+ 埋め込み層２及び拡散層を形成する。
本埋め込み層２及び拡散層はＮＰＮトランジスタのコレ
クタ取り出しとして機能する。次に素子分離のためのＬ
ＯＣＯＳ酸化膜３及びＰ+ 拡散層４を形成した後に、ゲ
ート酸化膜５を形成する。ＬＯＣＯＳ酸化膜３としては
４００〜５００ｎｍの、ゲート酸化膜５は１０〜２０ｎ
ｍの膜厚を形成する。その後、ＣＶＤにより全面に１０
０〜２００ｎｍ程度の膜厚の第１層のＰｏｌｙＳｉ６を
形成した後、バイポーラトランジスタ部のベース、エミ
ッタ形成部分のＰｏｌｙＳｉ６／ゲート酸化膜５積層膜
を、既存のドライエッチング技術で開口する。
ンジスタ部にＮ+ 埋め込み層２及び拡散層を形成する。
本埋め込み層２及び拡散層はＮＰＮトランジスタのコレ
クタ取り出しとして機能する。次に素子分離のためのＬ
ＯＣＯＳ酸化膜３及びＰ+ 拡散層４を形成した後に、ゲ
ート酸化膜５を形成する。ＬＯＣＯＳ酸化膜３としては
４００〜５００ｎｍの、ゲート酸化膜５は１０〜２０ｎ
ｍの膜厚を形成する。その後、ＣＶＤにより全面に１０
０〜２００ｎｍ程度の膜厚の第１層のＰｏｌｙＳｉ６を
形成した後、バイポーラトランジスタ部のベース、エミ
ッタ形成部分のＰｏｌｙＳｉ６／ゲート酸化膜５積層膜
を、既存のドライエッチング技術で開口する。
【０００６】このようにＰｏｌｙＳｉ膜６は前記開口形
成時、ゲート酸化膜５の保護膜として機能する。従っ
て、ゲート酸化膜５を開口する際のレジスト剥離工程に
て、ゲート酸化膜が汚染されることによる耐圧不良等の
発生を防止できる。
成時、ゲート酸化膜５の保護膜として機能する。従っ
て、ゲート酸化膜５を開口する際のレジスト剥離工程に
て、ゲート酸化膜が汚染されることによる耐圧不良等の
発生を防止できる。
【０００７】次に図３を参照する。ＣＶＤにより１００
〜２００ｎｍの膜厚の第２層ＰｏｌｙＳｉ７を形成す
る。先の、ＣＶＤＰｏｌｙＳｉ６と合わせて、Ｐｏｌｙ
Ｓｉ膜厚の合計は、３００〜４００ｎｍとなる。
〜２００ｎｍの膜厚の第２層ＰｏｌｙＳｉ７を形成す
る。先の、ＣＶＤＰｏｌｙＳｉ６と合わせて、Ｐｏｌｙ
Ｓｉ膜厚の合計は、３００〜４００ｎｍとなる。
【０００８】ＭＯＳトランジスタ部のゲート電極部にＮ
+ イオン注入を、バイポーラトランジスタ部のベース電
極形成部分にＰ+ イオン注入を行った後、ＭＯＳのゲー
ト電極、バイポーラトランジスタ部のベース電極を残
し、既存のドライエッチング技術にて前記ＰｏｌｙＳｉ
７を加工する。次にＭＯＳ部にＰ- イオン注入を行い、
ＬＤＤ拡散層８を形成する。その後、ＣＶＤにより２０
０〜４００ｎｍの膜厚のＳｉＯ2 を形成し、既存のドラ
イエッチング技術にて異方性エッチングすることにより
ＬＤＤ用ＳｉＯ2 スペーサ９を形成する。
+ イオン注入を、バイポーラトランジスタ部のベース電
極形成部分にＰ+ イオン注入を行った後、ＭＯＳのゲー
ト電極、バイポーラトランジスタ部のベース電極を残
し、既存のドライエッチング技術にて前記ＰｏｌｙＳｉ
７を加工する。次にＭＯＳ部にＰ- イオン注入を行い、
ＬＤＤ拡散層８を形成する。その後、ＣＶＤにより２０
０〜４００ｎｍの膜厚のＳｉＯ2 を形成し、既存のドラ
イエッチング技術にて異方性エッチングすることにより
ＬＤＤ用ＳｉＯ2 スペーサ９を形成する。
【０００９】この時、バイポーラトランジスタのベー
ス、エミッタ形成領域は、ＰｏｌｙＳｉで被覆されてい
ることで、異方性エッチングにてＬＤＤ用ＳｉＯ2 スペ
ーサ９を形成する際、保護することが可能となりオーバ
ーエッチングにさらされることがない。従って、ＲＩＥ
ダメージに起因する素子の劣化、歩留まりの低下等の問
題は発生しない。次にＭＯＳ部にＰ+ イオン注入を行
い、ソース、ドレイン拡散層１０を形成する。
ス、エミッタ形成領域は、ＰｏｌｙＳｉで被覆されてい
ることで、異方性エッチングにてＬＤＤ用ＳｉＯ2 スペ
ーサ９を形成する際、保護することが可能となりオーバ
ーエッチングにさらされることがない。従って、ＲＩＥ
ダメージに起因する素子の劣化、歩留まりの低下等の問
題は発生しない。次にＭＯＳ部にＰ+ イオン注入を行
い、ソース、ドレイン拡散層１０を形成する。
【００１０】次に図４を参照する。ＣＶＤにより３００
〜４００ｎｍの膜厚のＳｉＯ2 １１を形成した後、バイ
ポーラトランジスタのベース、エミッタ形成領域のＳｉ
Ｏ2１１／ＰｏｌｙＳｉ７積層膜を既存のドライエッチ
ング技術でエッチング除去する。
〜４００ｎｍの膜厚のＳｉＯ2 １１を形成した後、バイ
ポーラトランジスタのベース、エミッタ形成領域のＳｉ
Ｏ2１１／ＰｏｌｙＳｉ７積層膜を既存のドライエッチ
ング技術でエッチング除去する。
【００１１】その後、ＣＶＤにより４００〜６００ｎｍ
の膜厚のＳｉＯ2 を形成し、既存のドライエッチング技
術にて異方性エッチングすることにより、エミッタ、ベ
ース電極分離用ＳｉＯ2 スペーサ１２を形成する。
の膜厚のＳｉＯ2 を形成し、既存のドライエッチング技
術にて異方性エッチングすることにより、エミッタ、ベ
ース電極分離用ＳｉＯ2 スペーサ１２を形成する。
【００１２】次に、ＣＶＤによりエミッタ形成用Ｐｏｌ
ｙＳｉ１３を形成し、既存のドライエッチング技術にて
加工する。前記ＰｏｌｙＳｉ１３へのイオン注入及び拡
散により、ベース１５及びエミッタ１４を形成する。こ
の時の熱処理により、同時にベース取り出し電極からＰ
+ 拡散しグラフトベース１６を形成すると共に、ＭＯＳ
部ソース、ドレイン拡散層１０を活性化させる。
ｙＳｉ１３を形成し、既存のドライエッチング技術にて
加工する。前記ＰｏｌｙＳｉ１３へのイオン注入及び拡
散により、ベース１５及びエミッタ１４を形成する。こ
の時の熱処理により、同時にベース取り出し電極からＰ
+ 拡散しグラフトベース１６を形成すると共に、ＭＯＳ
部ソース、ドレイン拡散層１０を活性化させる。
【００１３】次に図５を参照する。ＣＶＤにより３００
〜４００ｎｍの膜厚のＳｉＯ2 １７を形成した後、既存
の配線技術を用いて各電極を形成する。（図示せず。）
〜４００ｎｍの膜厚のＳｉＯ2 １７を形成した後、既存
の配線技術を用いて各電極を形成する。（図示せず。）
【００１４】一方、近年、バイポーラＥＣＬゲートの高
速、低消費化を図る技術として注目されているＡｃｔｉ
ｖｅ ｐｕｌｌ−ｄｏｗｎ回路等への適用の観点から、
従来のＢｉＣＭＯＳＬＳＩに高精度の容量を付加したい
要請があり、この場合単位面積あたりの容量値の大きさ
と制御性の良さから、ＳｉＮを誘電体として用いたＭＩ
Ｓキャパシタが有望である。ＢｉＣＭＯＳＬＳＩに高精
度の容量を付加したプロセスの従来例を図６ないし図８
を用いて説明する。図６ないし図８は、ＭＩＳキャパシ
タとチャネルＭＯＳトランジスタ部のシリコン基板の上
部断面図である。
速、低消費化を図る技術として注目されているＡｃｔｉ
ｖｅ ｐｕｌｌ−ｄｏｗｎ回路等への適用の観点から、
従来のＢｉＣＭＯＳＬＳＩに高精度の容量を付加したい
要請があり、この場合単位面積あたりの容量値の大きさ
と制御性の良さから、ＳｉＮを誘電体として用いたＭＩ
Ｓキャパシタが有望である。ＢｉＣＭＯＳＬＳＩに高精
度の容量を付加したプロセスの従来例を図６ないし図８
を用いて説明する。図６ないし図８は、ＭＩＳキャパシ
タとチャネルＭＯＳトランジスタ部のシリコン基板の上
部断面図である。
【００１５】図６を参照する。本図は前記説明した図２
から図４に対応する。本例では、ＭＩＳキャパシタ形成
部にはＮ+ 拡散層２ａが形成されている。
から図４に対応する。本例では、ＭＩＳキャパシタ形成
部にはＮ+ 拡散層２ａが形成されている。
【００１６】図７を参照する。ＭＩＳキャパシタ形成部
のＳｉＯ2 １１を既存のドライエッチング技術でエッチ
ング除去する。その後、ＣＶＤにより３０〜６０ｎｍの
膜厚のＳｉＮを形成し、既存のドライエッチング技術に
て加工することによりＭＩＳキャパシタ形成部にＳｉＮ
１８を残存させる。これにより図７の構造とする。次
に、図８に示すように、ＣＶＤにより３００〜４００ｎ
ｍの膜厚のＳｉＯ2１７を形成する。その後、既存の配
線技術を用いて各電極を形成する。（図示せず。）
のＳｉＯ2 １１を既存のドライエッチング技術でエッチ
ング除去する。その後、ＣＶＤにより３０〜６０ｎｍの
膜厚のＳｉＮを形成し、既存のドライエッチング技術に
て加工することによりＭＩＳキャパシタ形成部にＳｉＮ
１８を残存させる。これにより図７の構造とする。次
に、図８に示すように、ＣＶＤにより３００〜４００ｎ
ｍの膜厚のＳｉＯ2１７を形成する。その後、既存の配
線技術を用いて各電極を形成する。（図示せず。）
【００１７】しかしながら、前記方法には、以下の問題
点が存在する。 ＭＩＳキャパシタ用の誘電膜１８が基板Ｓｉ１と接続
されており、この部分が寄生容量として作用し、容量の
絶対値制御性の悪化や、基板バイアス依存性、周波数特
性の悪化を招く。 電極形成工程において、ＭＩＳ ＳｉＮ１８上のコン
タクトを、その他のコンタクトと別途形成することが必
要である（図８参照）。これは、既存のドライエッチン
グ技術にては、ＳｉＮ１８との高選択比を有したＳｉＯ
2 エッチング条件が無く、ＭＩＳ ＳｉＮ１８上のコン
タクト開口にはＨＦ系の溶液エッチングを用いることが
必要となり、微細加工に適さないためである。
点が存在する。 ＭＩＳキャパシタ用の誘電膜１８が基板Ｓｉ１と接続
されており、この部分が寄生容量として作用し、容量の
絶対値制御性の悪化や、基板バイアス依存性、周波数特
性の悪化を招く。 電極形成工程において、ＭＩＳ ＳｉＮ１８上のコン
タクトを、その他のコンタクトと別途形成することが必
要である（図８参照）。これは、既存のドライエッチン
グ技術にては、ＳｉＮ１８との高選択比を有したＳｉＯ
2 エッチング条件が無く、ＭＩＳ ＳｉＮ１８上のコン
タクト開口にはＨＦ系の溶液エッチングを用いることが
必要となり、微細加工に適さないためである。
【００１８】
【発明が解決しようとする課題】本発明は高性能なＢｉ
ＣＭＯＳＬＳＩ等の半導体装置にキャパシタを付加する
にあたり、その性能向上を大幅な工程の増加無しに実現
する方法を提供することで、高性能、低コストのＢｉＣ
ＭＯＳＬＳＩ等の実現を図ることができる半導体装置の
製造方法を得んとするものである。
ＣＭＯＳＬＳＩ等の半導体装置にキャパシタを付加する
にあたり、その性能向上を大幅な工程の増加無しに実現
する方法を提供することで、高性能、低コストのＢｉＣ
ＭＯＳＬＳＩ等の実現を図ることができる半導体装置の
製造方法を得んとするものである。
【００１９】
【課題を解決するための手段】本出願の請求項１の発明
は、第一の絶縁膜上に第一の電気伝導膜を形成する工程
と、前記第一の電気伝導膜を加工する工程と、第二の絶
縁膜を形成する工程と、第一の電気伝導膜上の第二の絶
縁膜に開口部を設ける工程と、誘電膜を形成する工程と
を含む半導体装置の製造方法であって、これにより上記
課題を達成するものである。
は、第一の絶縁膜上に第一の電気伝導膜を形成する工程
と、前記第一の電気伝導膜を加工する工程と、第二の絶
縁膜を形成する工程と、第一の電気伝導膜上の第二の絶
縁膜に開口部を設ける工程と、誘電膜を形成する工程と
を含む半導体装置の製造方法であって、これにより上記
課題を達成するものである。
【００２０】本出願の請求項２の発明は、第一の絶縁膜
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、誘電膜を形成する工程と、第二の電気伝導
膜を形成する工程を含む半導体装置の製造方法であっ
て、これにより上記課題を達成するものである。
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、誘電膜を形成する工程と、第二の電気伝導
膜を形成する工程を含む半導体装置の製造方法であっ
て、これにより上記課題を達成するものである。
【００２１】本出願の請求項３の発明は、第一の絶縁膜
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、誘電
膜を形成する工程とを含む半導体装置の製造方法であっ
て、これにより上記課題を達成するものである。
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、誘電
膜を形成する工程とを含む半導体装置の製造方法であっ
て、これにより上記課題を達成するものである。
【００２２】本出願の請求項４の発明は、第一の絶縁膜
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、前記
第二の電気伝導膜の表面を平坦化する工程と、誘電膜を
形成する工程とを含む半導体装置の製造方法であって、
これにより上記課題を達成するものである。
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、前記
第二の電気伝導膜の表面を平坦化する工程と、誘電膜を
形成する工程とを含む半導体装置の製造方法であって、
これにより上記課題を達成するものである。
【００２３】本出願の請求項５の発明は、第一の絶縁膜
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、誘電
膜を形成する工程と、第三の電気伝導膜を形成する工程
とを含む半導体装置の製造方法であって、これにより上
記課題を達成するものである。
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、誘電
膜を形成する工程と、第三の電気伝導膜を形成する工程
とを含む半導体装置の製造方法であって、これにより上
記課題を達成するものである。
【００２４】本出願の請求項６の発明は、第一の絶縁膜
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、前記
第二の電気伝導膜の表面を平坦化する工程と、誘電膜を
形成する工程と、第三の電気伝導膜を形成する工程を含
む半導体装置の製造方法であって、これにより上記課題
を達成するものである。
上に第一の電気伝導膜を形成する工程と、前記第一の電
気伝導膜を加工する工程と、第二の絶縁膜を形成する工
程と、第一の電気伝導膜上の第二の絶縁膜に開口部を設
ける工程と、第二の電気伝導膜を形成する工程と、前記
第二の電気伝導膜の表面を平坦化する工程と、誘電膜を
形成する工程と、第三の電気伝導膜を形成する工程を含
む半導体装置の製造方法であって、これにより上記課題
を達成するものである。
【００２５】本出願の請求項７の発明は、第一の電気伝
導膜もしくは第二、第三の電気伝導膜の少なくとも一方
をＭＯＳトランジスタのゲート電極と同時に形成するこ
とを特徴とする請求項１ないし６のいずれか記載の半導
体装置の製造方法であって、これにより上記課題を達成
するものである。
導膜もしくは第二、第三の電気伝導膜の少なくとも一方
をＭＯＳトランジスタのゲート電極と同時に形成するこ
とを特徴とする請求項１ないし６のいずれか記載の半導
体装置の製造方法であって、これにより上記課題を達成
するものである。
【００２６】本出願の請求項８の発明は、第一の電気伝
導膜もしくは第二、第三の電気伝導膜の少なくとも一方
をバイポーラトランジスタのベース電極と同時に形成す
ることを特徴とする請求項１ないし６のいずれか記載の
半導体装置の製造方法であって、これにより上記課題を
達成するものである。
導膜もしくは第二、第三の電気伝導膜の少なくとも一方
をバイポーラトランジスタのベース電極と同時に形成す
ることを特徴とする請求項１ないし６のいずれか記載の
半導体装置の製造方法であって、これにより上記課題を
達成するものである。
【００２７】本出願の請求項９の発明は、第一の電気伝
導膜もしくは第二、第三の電気伝導膜の少なくとも一方
をバイポーラトランジスタのエミッタ電極と同時に形成
することを特徴とする請求項１ないし６のいずれか記載
の半導体装置の製造方法であって、これにより上記課題
を達成するものである。
導膜もしくは第二、第三の電気伝導膜の少なくとも一方
をバイポーラトランジスタのエミッタ電極と同時に形成
することを特徴とする請求項１ないし６のいずれか記載
の半導体装置の製造方法であって、これにより上記課題
を達成するものである。
【００２８】本出願の請求項１０の発明は、第一の電気
伝導膜もしくは第二、第三の電気伝導膜をＰｏｌｙＳｉ
及びＰｏｌｙＳｉをを含む積層膜とした請求項１ないし
６のいずれか記載の半導体装置の製造方法であって、こ
れにより上記課題を達成するものである。
伝導膜もしくは第二、第三の電気伝導膜をＰｏｌｙＳｉ
及びＰｏｌｙＳｉをを含む積層膜とした請求項１ないし
６のいずれか記載の半導体装置の製造方法であって、こ
れにより上記課題を達成するものである。
【００２９】本出願の請求項１１の発明は、第一の電気
伝導膜もしくは第二、第三の電気伝導膜をａ−Ｓｉ及び
ａ−Ｓｉを含む積層膜とした請求項１ないし６のいずれ
か記載の半導体装置の製造方法であって、これにより上
記課題を達成するものである。
伝導膜もしくは第二、第三の電気伝導膜をａ−Ｓｉ及び
ａ−Ｓｉを含む積層膜とした請求項１ないし６のいずれ
か記載の半導体装置の製造方法であって、これにより上
記課題を達成するものである。
【００３０】
【作 用】本発明によれば、ＢｉＣＭＯＳＬＳＩに高精
度のキャパシタを付加するに際し、プロセスの大幅な追
加修正無しにこれを実現できる。具体的には、 （１）キャパシタ下部電極を、絶縁膜上に形成された電
気伝導膜とし、かつ前記電気伝導膜をＭＯＳのゲート電
極形成用のＰｏｌｙＳｉ等と兼用するようにできる。 （２）キャパシタの取り出し電極をバイポーラトランジ
スタのベース、エミッタ電極形成用のＰｏｌｙＳｉ等と
兼用することで、工程の追加無しにこれを行うことが可
能ならしめられる。
度のキャパシタを付加するに際し、プロセスの大幅な追
加修正無しにこれを実現できる。具体的には、 （１）キャパシタ下部電極を、絶縁膜上に形成された電
気伝導膜とし、かつ前記電気伝導膜をＭＯＳのゲート電
極形成用のＰｏｌｙＳｉ等と兼用するようにできる。 （２）キャパシタの取り出し電極をバイポーラトランジ
スタのベース、エミッタ電極形成用のＰｏｌｙＳｉ等と
兼用することで、工程の追加無しにこれを行うことが可
能ならしめられる。
【００３１】更に、同時に （３）キャパシタ下部電極表面の凹凸を減少し、容量値
のバラツキを減少することを同時に実現することが可能
である。
のバラツキを減少することを同時に実現することが可能
である。
【００３２】即ち、本発明の方法によれば、ＢｉＣＭＯ
ＳＬＳＩにプロセスの大幅な追加修正無しに、高精度の
キャパシタを付加することが可能となった。これによ
り、工程の追加によるコストアップが最低限となり、低
コスト、高性能ＬＳＩが実現可能となった。
ＳＬＳＩにプロセスの大幅な追加修正無しに、高精度の
キャパシタを付加することが可能となった。これによ
り、工程の追加によるコストアップが最低限となり、低
コスト、高性能ＬＳＩが実現可能となった。
【００３３】
【実施例】以下、本発明の具体的な実施例を図１を用い
て説明する。本図は、ＭＩＳキャパシタとチャネルＭＯ
Ｓトランジスタ部のシリコン基板の上部断面図である。
バイポーラトランジスタ形成部分は図２ないし図５の従
来例と同様であり、省略した。
て説明する。本図は、ＭＩＳキャパシタとチャネルＭＯ
Ｓトランジスタ部のシリコン基板の上部断面図である。
バイポーラトランジスタ形成部分は図２ないし図５の従
来例と同様であり、省略した。
【００３４】図１（ａ）を参照する。バイポーラトラン
ジスタ部にＮ+ 埋め込み層及び拡散層を形成する。本埋
め込み層及び拡散層はＮＰＮトランジスタのコレクタ取
り出しとして機能する（図示せず）。次に素子分離のた
めのＬＯＣＯＳ酸化膜３及びＰ+ 拡散層を形成した後に
ゲート酸化膜５を形成する。ＬＯＣＯＳ酸化膜３として
は４００〜５００ｎｍの、ゲート酸化膜５は１０〜２０
ｎｍの膜厚で形成する。その後、ＣＶＤにより全面に１
００〜２００ｎｍ程度の膜厚のＰｏｌｙＳｉ６を形成
し、バイポーラトランジスタ部のベース、エミッタ形成
部分のＰｏｌｙＳｉ６／ゲート酸化膜５積層膜を、既存
のドライエッチング技術で開口する。この時、Ｐｏｌｙ
Ｓｉ膜６は前記開口形成時、ゲート酸化膜の保護膜５と
して機能する。従って、ゲート酸化膜５を開口する際の
レジスト剥離工程にて、ゲート酸化膜が汚染されること
がなく、耐圧不良等の発生を防止できる。
ジスタ部にＮ+ 埋め込み層及び拡散層を形成する。本埋
め込み層及び拡散層はＮＰＮトランジスタのコレクタ取
り出しとして機能する（図示せず）。次に素子分離のた
めのＬＯＣＯＳ酸化膜３及びＰ+ 拡散層を形成した後に
ゲート酸化膜５を形成する。ＬＯＣＯＳ酸化膜３として
は４００〜５００ｎｍの、ゲート酸化膜５は１０〜２０
ｎｍの膜厚で形成する。その後、ＣＶＤにより全面に１
００〜２００ｎｍ程度の膜厚のＰｏｌｙＳｉ６を形成
し、バイポーラトランジスタ部のベース、エミッタ形成
部分のＰｏｌｙＳｉ６／ゲート酸化膜５積層膜を、既存
のドライエッチング技術で開口する。この時、Ｐｏｌｙ
Ｓｉ膜６は前記開口形成時、ゲート酸化膜の保護膜５と
して機能する。従って、ゲート酸化膜５を開口する際の
レジスト剥離工程にて、ゲート酸化膜が汚染されること
がなく、耐圧不良等の発生を防止できる。
【００３５】ＣＶＤにより１００〜２００ｎｍの膜厚の
ＰｏｌｙＳｉを形成する。先の、ＰｏｌｙＳｉＣＶＤと
合わせてＰｏｌｙＳｉ膜厚の合計は、３００〜４００ｎ
ｍとなる。
ＰｏｌｙＳｉを形成する。先の、ＰｏｌｙＳｉＣＶＤと
合わせてＰｏｌｙＳｉ膜厚の合計は、３００〜４００ｎ
ｍとなる。
【００３６】更に、必要に応じてゲート電極の抵抗を下
げる目的で、ＣＶＤにより全面に１００〜２００ｎｍ程
度の膜厚のＷ等の高融点金属のシリサイド膜６０を形成
する。
げる目的で、ＣＶＤにより全面に１００〜２００ｎｍ程
度の膜厚のＷ等の高融点金属のシリサイド膜６０を形成
する。
【００３７】ＭＯＳのゲート電極部にＮ+ イオン注入
を、バイポーラトランジスタ部のベース電極形成部分に
Ｐ+ イオン注入を行った後、キャパシタ下部電極、ＭＯ
Ｓのゲート電極、バイポーラトランジスタ部のベース電
極（図示せず）を残し、既存のドライエッチング技術に
て前記ＰｏｌｙＳｉ６もしくはＰｏｌｙＳｉ６／シリサ
イド６０積層構造を加工する。
を、バイポーラトランジスタ部のベース電極形成部分に
Ｐ+ イオン注入を行った後、キャパシタ下部電極、ＭＯ
Ｓのゲート電極、バイポーラトランジスタ部のベース電
極（図示せず）を残し、既存のドライエッチング技術に
て前記ＰｏｌｙＳｉ６もしくはＰｏｌｙＳｉ６／シリサ
イド６０積層構造を加工する。
【００３８】次に図１（ｂ）を参照する。図１（ｂ）の
ように、ＭＯＳ部にＰ- イオン注入を行い、ＬＤＤ拡散
層８を形成する。その後、ＣＶＤにより２００〜４００
ｎｍの膜厚のＳｉＯ2 を形成し、既存のドライエッチン
グ技術にて異方性エッチングすることによりＬＤＤ用Ｓ
ｉＯ2 スペーサ９を形成する。
ように、ＭＯＳ部にＰ- イオン注入を行い、ＬＤＤ拡散
層８を形成する。その後、ＣＶＤにより２００〜４００
ｎｍの膜厚のＳｉＯ2 を形成し、既存のドライエッチン
グ技術にて異方性エッチングすることによりＬＤＤ用Ｓ
ｉＯ2 スペーサ９を形成する。
【００３９】次にＭＯＳ部にＰ+ イオン注入を行い、ソ
ース、ドレイン拡散層１０を形成する。
ース、ドレイン拡散層１０を形成する。
【００４０】その後、ＣＶＤにより３００〜４００ｎｍ
の膜厚のＳｉＯ2 １１を形成した後、バイポーラトラン
ジスタのベース、エミッタ形成領域のＳｉＯ2 ／Ｐｏｌ
ｙＳｉ積層膜を既存のドライエッチング技術でエッチン
グ除去する。
の膜厚のＳｉＯ2 １１を形成した後、バイポーラトラン
ジスタのベース、エミッタ形成領域のＳｉＯ2 ／Ｐｏｌ
ｙＳｉ積層膜を既存のドライエッチング技術でエッチン
グ除去する。
【００４１】その後、ＣＶＤにより４００〜６００ｎｍ
の膜厚のＳｉＯ2 を形成し、既存のドライエッチング技
術にて異方性エッチングすることによりエミッタ、ベー
ス電極分離用ＳｉＯ2 スペーサを形成する。
の膜厚のＳｉＯ2 を形成し、既存のドライエッチング技
術にて異方性エッチングすることによりエミッタ、ベー
ス電極分離用ＳｉＯ2 スペーサを形成する。
【００４２】次に、図１（ｃ）に示すように、キャパシ
タ形成領域のＳｉＯ2 膜１１を既存のリソグラフィ及び
ドライエッチング技術にて開口した後、ＣＶＤにより３
０〜６０ｎｍの膜厚のＳｉＮを形成し、既存のドライエ
ッチング技術にて加工することによりＭＩＳキャパシタ
形成部にＳｉＮ１８を残存させる。
タ形成領域のＳｉＯ2 膜１１を既存のリソグラフィ及び
ドライエッチング技術にて開口した後、ＣＶＤにより３
０〜６０ｎｍの膜厚のＳｉＮを形成し、既存のドライエ
ッチング技術にて加工することによりＭＩＳキャパシタ
形成部にＳｉＮ１８を残存させる。
【００４３】その後、ＣＶＤによりエミッタ形成用Ｐｏ
ｌｙＳｉ１３を形成し、既存のドライエッチング技術に
て加工する。このＰｏｌｙＳｉ１３はバイポーラトラン
ジスタ部のエミッタ電極と共にキャパシタ部の上部電極
として機能する。
ｌｙＳｉ１３を形成し、既存のドライエッチング技術に
て加工する。このＰｏｌｙＳｉ１３はバイポーラトラン
ジスタ部のエミッタ電極と共にキャパシタ部の上部電極
として機能する。
【００４４】前記ＰｏｌｙＳｉへのイオン注入及び拡散
によりベース及びエミッタを形成する。この時の熱処理
により、同時にベース取り出し電極からＰ+ を拡散しグ
ラフトベースを形成すると共に、ＭＯＳ部ソース、ドレ
イン拡散層を活性化させる。ここまでの工程でバイポー
ラ部は、図４と同様の構造になる。
によりベース及びエミッタを形成する。この時の熱処理
により、同時にベース取り出し電極からＰ+ を拡散しグ
ラフトベースを形成すると共に、ＭＯＳ部ソース、ドレ
イン拡散層を活性化させる。ここまでの工程でバイポー
ラ部は、図４と同様の構造になる。
【００４５】ＣＶＤにより３００〜４００ｎｍの膜厚の
ＳｉＯ2 を形成した後、既存の配線技術を用いて各電極
を形成する（図示せず）。この時、キャパシタ電極部は
従来と異なり、ＰｏｌｙＳｉ１３で被覆されているた
め、電極窓形成時の異方性エッチング時にＳｉＮ１８が
エッチングされることがなくなり、他の電極と同時形成
が可能となる。
ＳｉＯ2 を形成した後、既存の配線技術を用いて各電極
を形成する（図示せず）。この時、キャパシタ電極部は
従来と異なり、ＰｏｌｙＳｉ１３で被覆されているた
め、電極窓形成時の異方性エッチング時にＳｉＮ１８が
エッチングされることがなくなり、他の電極と同時形成
が可能となる。
【００４６】上記実施例では、キャパシタ誘電膜を、Ｐ
ｏｌｙＳｉもしくはＰｏｌｙＳｉ／シリサイド積層構造
の上に直接ＣＶＤした（図１（ｂ））が、この場合 （１）キャパシタ下部電極の凹凸が容量バラツキの原因
となる。 （２）シリサイド上にキャパシタ誘電膜を堆積する際の
熱ストレスでシリサイド剥離が発生することがある。
ｏｌｙＳｉもしくはＰｏｌｙＳｉ／シリサイド積層構造
の上に直接ＣＶＤした（図１（ｂ））が、この場合 （１）キャパシタ下部電極の凹凸が容量バラツキの原因
となる。 （２）シリサイド上にキャパシタ誘電膜を堆積する際の
熱ストレスでシリサイド剥離が発生することがある。
【００４７】この改善策として、 キャパシタ誘電膜を堆積する前にポリッシュ等の方法
で下部電極を平坦化する。 キャパシタ誘電膜を堆積する前に電気伝導膜を低温で
堆積しシリサイド膜を被覆する 方法を採用すれば良い。特にの電気伝導膜として、ａ
−Ｓｉ膜を用いると、低温堆積を可能とすると共に、表
面凹凸発生が抑制される長所があり好ましい。
で下部電極を平坦化する。 キャパシタ誘電膜を堆積する前に電気伝導膜を低温で
堆積しシリサイド膜を被覆する 方法を採用すれば良い。特にの電気伝導膜として、ａ
−Ｓｉ膜を用いると、低温堆積を可能とすると共に、表
面凹凸発生が抑制される長所があり好ましい。
【００４８】なお、工程によっては、上記電気伝導膜を
バイポーラ部のベース取り出し電極、あるいはエミッタ
取り出し電極と兼用できることは言うまでも無い。
バイポーラ部のベース取り出し電極、あるいはエミッタ
取り出し電極と兼用できることは言うまでも無い。
【００４９】本実施例によれば、ＢｉＣＭＯＳＬＳＩに
高精度のキャパシタを付加するに際し、 （１）キャパシタ下部電極を、絶縁膜上に形成された電
気伝導膜とし、かつ前記電気伝導膜をＭＯＳのゲート電
極形成用のＰｏｌｙＳｉ等と兼用し、高性能、低コスト
を同時に実現できた。 （２）キャパシタの取り出し電極をバイポーラトランジ
スタのベース、エミッタ電極形成用のＰｏｌｙＳｉ等と
兼用することで、工程の追加無しに行い、かつキャパシ
タ絶縁膜を前記ＰｏｌｙＳｉ等で被覆することで、電極
窓形成時の異方性エッチング時にキャパシタ絶縁膜がエ
ッチングされることを防止し、他の電極との同時形成が
可能となった。 （３）キャパシタ下部電極表面の凹凸を減少し、容量値
のバラツキを減少することを同時に実現する手段を提供
することが可能となる。
高精度のキャパシタを付加するに際し、 （１）キャパシタ下部電極を、絶縁膜上に形成された電
気伝導膜とし、かつ前記電気伝導膜をＭＯＳのゲート電
極形成用のＰｏｌｙＳｉ等と兼用し、高性能、低コスト
を同時に実現できた。 （２）キャパシタの取り出し電極をバイポーラトランジ
スタのベース、エミッタ電極形成用のＰｏｌｙＳｉ等と
兼用することで、工程の追加無しに行い、かつキャパシ
タ絶縁膜を前記ＰｏｌｙＳｉ等で被覆することで、電極
窓形成時の異方性エッチング時にキャパシタ絶縁膜がエ
ッチングされることを防止し、他の電極との同時形成が
可能となった。 （３）キャパシタ下部電極表面の凹凸を減少し、容量値
のバラツキを減少することを同時に実現する手段を提供
することが可能となる。
【００５０】
【発明の効果】本発明によれば、高性能なＢｉＣＭＯＳ
ＬＳＩ等にキャパシタを付加するにあたり、その性能向
上を大幅な工程の増加無しに実現し、高性能、低コスト
のＢｉＣＭＯＳＬＳＩ等を実現できる半導体装置の製造
方法を提供することができる。
ＬＳＩ等にキャパシタを付加するにあたり、その性能向
上を大幅な工程の増加無しに実現し、高性能、低コスト
のＢｉＣＭＯＳＬＳＩ等を実現できる半導体装置の製造
方法を提供することができる。
【図１】実施例１の工程を示す。
【図２】従来例の工程を示す（１）。
【図３】従来例の工程を示す（２）。
【図４】従来例の工程を示す（３）。
【図５】従来例の工程を示す（４）。
【図６】従来例の工程を示す（１）。
【図７】従来例の工程を示す（２）。
【図８】従来例の工程を示す（３）。
６，６０ 第一の電気伝導膜 １１ 第二の絶縁膜 １８ 誘電膜
Claims (11)
- 【請求項１】第一の絶縁膜上に第一の電気伝導膜を形成
する工程と、 前記第一の電気伝導膜を加工する工程と、第二の絶縁膜
を形成する工程と、 第一の電気伝導膜上の第二の絶縁膜に開口部を設ける工
程と、誘電膜を形成する工程とを含む半導体装置の製造
方法。 - 【請求項２】第一の絶縁膜上に第一の電気伝導膜を形成
する工程と、 前記第一の電気伝導膜を加工する工程と、第二の絶縁膜
を形成する工程と、 第一の電気伝導膜上の第二の絶縁膜に開口部を設ける工
程と、誘電膜を形成する工程と、第二の電気伝導膜を形
成する工程を含む半導体装置の製造方法。 - 【請求項３】第一の絶縁膜上に第一の電気伝導膜を形成
する工程と、 前記第一の電気伝導膜を加工する工程と、第二の絶縁膜
を形成する工程と、 第一の電気伝導膜上の第二の絶縁膜に開口部を設ける工
程と、第二の電気伝導膜を形成する工程と、誘電膜を形
成する工程とを含む半導体装置の製造方法。 - 【請求項４】第一の絶縁膜上に第一の電気伝導膜を形成
する工程と、 前記第一の電気伝導膜を加工する工程と、第二の絶縁膜
を形成する工程と、 第一の電気伝導膜上の第二の絶縁膜に開口部を設ける工
程と、第二の電気伝導膜を形成する工程と、前記第二の
電気伝導膜の表面を平坦化する工程と、 誘電膜を形成する工程とを含む半導体装置の製造方法。 - 【請求項５】第一の絶縁膜上に第一の電気伝導膜を形成
する工程と、 前記第一の電気伝導膜を加工する工程と、第二の絶縁膜
を形成する工程と、 第一の電気伝導膜上の第二の絶縁膜に開口部を設ける工
程と、第二の電気伝導膜を形成する工程と、誘電膜を形
成する工程と、第三の電気伝導膜を形成する工程を含む
半導体装置の製造方法。 - 【請求項６】第一の絶縁膜上に第一の電気伝導膜を形成
する工程と、 前記第一の電気伝導膜を加工する工程と、第二の絶縁膜
を形成する工程と、 第一の電気伝導膜上の第二の絶縁膜に開口部を設ける工
程と、第二の電気伝導膜を形成する工程と、前記第二の
電気伝導膜の表面を平坦化する工程と、誘電膜を形成す
る工程と、第三の電気伝導膜を形成する工程を含む半導
体装置の製造方法。 - 【請求項７】第一の電気伝導膜もしくは第二、第三の電
気伝導膜の少なくとも一方をＭＯＳトランジスタのゲー
ト電極と同時に形成することを特徴とする請求項１ない
し６のいずれか記載の半導体装置の製造方法。 - 【請求項８】第一の電気伝導膜もしくは第二、第三の電
気伝導膜の少なくとも一方をバイポーラトランジスタの
ベース電極と同時に形成することを特徴とする請求項１
ないし６のいずれか記載の半導体装置の製造方法。 - 【請求項９】第一の電気伝導膜もしくは第二、第三の電
気伝導膜の少なくとも一方をバイポーラトランジスタの
エミッタ電極と同時に形成することを特徴とする請求項
１ないし６のいずれか記載の半導体装置の製造方法。 - 【請求項１０】第一の電気伝導膜もしくは第二、第三の
電気伝導膜をＰｏｌｙＳｉまたはＰｏｌｙＳｉをを含む
積層膜とした請求項１ないし６のいずれか記載の半導体
装置の製造方法。 - 【請求項１１】第一の電気伝導膜もしくは第二、第三の
電気伝導膜をａ−Ｓｉまたはａ−Ｓｉを含む積層膜とし
た請求項１ないし６のいずれか記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9878893A JPH06291262A (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
| KR1019940001626A KR940018967A (ko) | 1993-01-30 | 1994-01-29 | 반도체장치 및 그 제조방법 |
| US08/189,191 US5414291A (en) | 1993-01-30 | 1994-01-31 | Semiconductor device and process for fabricating the same |
| US08/323,873 US5622887A (en) | 1993-01-30 | 1994-10-17 | Process for fabricating BiCMOS devices including passive devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9878893A JPH06291262A (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291262A true JPH06291262A (ja) | 1994-10-18 |
Family
ID=14229116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9878893A Pending JPH06291262A (ja) | 1993-01-30 | 1993-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291262A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0843355A1 (fr) * | 1996-11-19 | 1998-05-20 | STMicroelectronics S.A. | Fabrication de circuits intégrés bipolaires/CMOS et d'un condensateur |
| EP0849792A1 (fr) * | 1996-12-20 | 1998-06-24 | STMicroelectronics S.A. | Procédé BiCMOS avec capacité |
| US6025219A (en) * | 1997-03-31 | 2000-02-15 | Nec Corporation | Method of manufacturing a semiconductor device having MOS transistor and bipolar transistor in mixture on the same substrate |
| US6180442B1 (en) | 1996-11-19 | 2001-01-30 | Sgs-Thomson Microelectronics S.A. | Bipolar transistor with an inhomogeneous emitter in a BICMOS integrated circuit method |
| US6204104B1 (en) | 1997-11-21 | 2001-03-20 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| JP2006054402A (ja) * | 2004-08-16 | 2006-02-23 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-03-31 JP JP9878893A patent/JPH06291262A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156594A (en) * | 1996-11-19 | 2000-12-05 | Sgs-Thomson Microelectronics S.A. | Fabrication of bipolar/CMOS integrated circuits and of a capacitor |
| FR2756103A1 (fr) * | 1996-11-19 | 1998-05-22 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| US6180442B1 (en) | 1996-11-19 | 2001-01-30 | Sgs-Thomson Microelectronics S.A. | Bipolar transistor with an inhomogeneous emitter in a BICMOS integrated circuit method |
| EP0843355A1 (fr) * | 1996-11-19 | 1998-05-20 | STMicroelectronics S.A. | Fabrication de circuits intégrés bipolaires/CMOS et d'un condensateur |
| FR2757683A1 (fr) * | 1996-12-20 | 1998-06-26 | Sgs Thomson Microelectronics | Transistor bipolaire et capacite |
| EP0849792A1 (fr) * | 1996-12-20 | 1998-06-24 | STMicroelectronics S.A. | Procédé BiCMOS avec capacité |
| US6187646B1 (en) | 1996-12-20 | 2001-02-13 | Sgs-Thomson Microelectroncis S.A. | Method of manufacturing a capacitor as part of an integrated semiconductor circuit |
| US6376883B1 (en) | 1996-12-20 | 2002-04-23 | Sgs-Thomson Microelectronics S.A. | Bipolar transistor and capacitor |
| US6025219A (en) * | 1997-03-31 | 2000-02-15 | Nec Corporation | Method of manufacturing a semiconductor device having MOS transistor and bipolar transistor in mixture on the same substrate |
| US6204104B1 (en) | 1997-11-21 | 2001-03-20 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US6307227B2 (en) | 1997-11-21 | 2001-10-23 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| JP2006054402A (ja) * | 2004-08-16 | 2006-02-23 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP4669246B2 (ja) * | 2004-08-16 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6043157A (en) | Semiconductor device having dual gate electrode material and process of fabrication thereof | |
| US20080217665A1 (en) | Semiconductor device structure having enhanced performance fet device | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| JP3496648B2 (ja) | ポリシリコン−ポリシリコン・キャパシタ，ｍｏｓトランジスタ，バイポーラ・トランジスタを同時に形成する方法 | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| JP2001156290A (ja) | 半導体装置 | |
| JP2509690B2 (ja) | 半導体装置 | |
| JPH11317527A (ja) | 半導体装置及びその製造方法 | |
| JP2895845B2 (ja) | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 | |
| JPH06291262A (ja) | 半導体装置の製造方法 | |
| JPH11135799A (ja) | 半導体集積回路及びその製造方法 | |
| US5179031A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| JPH06104272A (ja) | 半導体装置及び製造方法 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JP2000332250A (ja) | 半導体装置およびその製造方法 | |
| JP2002164343A (ja) | 改良した誘電特性を有する電子回路構造 | |
| JPH03274733A (ja) | 低注入ドレーン電界郊果トランジスタを取り入れた集積回路の製造方法 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| JPH08172139A (ja) | 半導体装置製造方法 | |
| JP3132455B2 (ja) | 半導体装置の製造方法 | |
| JPH11330473A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3200978B2 (ja) | 半導体装置の製造方法 | |
| JP2000183177A (ja) | 半導体装置の製造方法 | |
| JPH06232352A (ja) | 半導体装置の製造方法 | |
| JPH06120431A (ja) | バイポーラトランジスタ及び半導体装置の製造方法 |