JPH0628425B2 - Image display device drive circuit - Google Patents
Image display device drive circuitInfo
- Publication number
- JPH0628425B2 JPH0628425B2 JP61115079A JP11507986A JPH0628425B2 JP H0628425 B2 JPH0628425 B2 JP H0628425B2 JP 61115079 A JP61115079 A JP 61115079A JP 11507986 A JP11507986 A JP 11507986A JP H0628425 B2 JPH0628425 B2 JP H0628425B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- row
- counter
- column
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は液晶マトリクスパネル等の画像表示装置の駆動
回路に関する。The present invention relates to a drive circuit for an image display device such as a liquid crystal matrix panel.
（ロ）従来の技術 第３図は液晶ＴＶ装置に用いられるアクティブマトリク
ス液晶パネルによる液晶表示装置の駆動回路を示す図で
あり、この様な回路は例えば特開昭57-41078号公報に記
載されている。(B) Prior Art FIG. 3 is a diagram showing a drive circuit of a liquid crystal display device using an active matrix liquid crystal panel used in a liquid crystal TV device. Such a circuit is described in, for example, Japanese Patent Laid-Open No. 57-41078. ing.
同図において、アクティブマトリクス型の液晶パネル
（１）は×方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−ｓｉ）よりなるＴ
ＦＴ（薄膜トランジスタ）（１ａ）及び液晶電極（１
ｂ）が図示の如くマトリクス状に接続され、各行
（Ｇ１、Ｇ２…Ｇｍ）及び各列（Ｄ１、Ｄ２…Ｄｎ）は
夫々、行ドライバ（２）及び列ドライバ（３）に接続さ
れている。前記行ドライバはｍ段のシフトレジスタ（２
ａ）及び出力回路（２ｂ）により構成され、前記列ドラ
イバはｎ段のシフトレジスタ（３ａ）、サンプルホール
ド回路（３ｂ）及び出力回路（３ｃ）により構成され
る。（４）は同期制御回路であり、水平同期信号（Ｈ
ｐ）及び垂直同期信号（Ｖｐ）に基づいて、第１、第２
スタートパルス（ＳＴ１）（ＳＴ２）及び第１、第２ク
ロックパルス（ＣＰ１）（ＣＰ２）を作成する。In the figure, an active matrix type liquid crystal panel (1) has pixels in n columns in the x direction and m rows in the y direction.
T composed of × n amorphous silicon (a-si)
FT (thin film transistor) (1a) and liquid crystal electrode (1
b) are connected in a matrix as shown, and each row (G 1 , G 2 ... Gm) and each column (D 1 , D 2 ... Dn) is connected to a row driver (2) and a column driver (3), respectively. Has been done. The row driver is an m-stage shift register (2
a) and an output circuit (2b), and the column driver includes an n-stage shift register (3a), a sample hold circuit (3b), and an output circuit (3c). (4) is a synchronization control circuit, which is a horizontal synchronization signal (H
p) and the vertical synchronization signal (Vp) based on the first and second
A start pulse (ST 1 ) (ST 2 ) and first and second clock pulses (CP 1 ) (CP 2 ) are created.
第４図は行ドライバの各波形を示す図であり同図（ａ）
は映像信号を表わし、垂直同期信号（Ｖｐ）及び水平同
期信号（Ｈｐ）が重畳されている。図中、Ｔ１は垂直同
期信号区間、Ｔ２は垂直帰線区間、Ｔ３は映像信号区間
である。FIG. 4 is a diagram showing each waveform of the row driver.
Represents a video signal, on which a vertical synchronizing signal (Vp) and a horizontal synchronizing signal (Hp) are superimposed. In the figure, T 1 is a vertical synchronizing signal section, T 2 is a vertical blanking section, and T 3 is a video signal section.
シフトレジスタ（２ａ）には第４図（ｂ）（ｃ）に示す
垂直同期信号に同期した第１スタートパルス（ＳＴ１）
及び水平同期信号に同期した第１クロックパルス（ＣＰ
１）が与えられ、各行Ｇ１、Ｇ２…には（ｄ）（ｅ）
（ｆ）に示す如く１Ｈ（１水平期間）づつずらされた電
圧波形が印加される。この電圧波形により水平帰線区間
において各行のＴＦＴ（１ａ）を順次オンさせ各画素に
液晶駆動電圧を印加する。The shift register (2a) has a first start pulse (ST 1 ) synchronized with the vertical synchronizing signal shown in FIGS. 4 (b) and 4 (c).
And the first clock pulse (CP
1 ) and each row G 1 , G 2 ... Has (d) (e)
As shown in (f), voltage waveforms shifted by 1H (one horizontal period) are applied. With this voltage waveform, the TFTs (1a) in each row are sequentially turned on in the horizontal blanking interval to apply the liquid crystal drive voltage to each pixel.
一方、列ドライバ（３）の各部波形は第５図に示すよう
になる。列ドライブは各１Ｈ区間において同じ動作をく
りかえす。第５図（ａ）はＴ３における１Ｈ区間を引き
延ばして描いた映像信号である。図中、Ｔ４は水平同期
信号区間及び水平帰線区間、Ｔ５は映像情報の含まれる
区間である。On the other hand, the waveform of each part of the column driver (3) is as shown in FIG. The column drive repeats the same operation in each 1H section. FIG. 5A shows a video signal drawn by extending the 1H section at T 3 . In the figure, T 4 is a horizontal synchronizing signal section and a horizontal blanking section, and T 5 is a section containing video information.
シフトレジスタ（３ａ）には第５図（ｂ）（ｃ）に示す
水平同期信号に同期した第２スタートパルス（ＳＴ２）
及びその周期τ＝Ｔ５／ｎの周波数の第２クロックパル
スが与えられ、シフトレジスタ（３ａ）の各段の出力に
は同図（ｄ）（ｅ）（ｆ）に示すように順次τづつずら
されたパルスが出力される。サンプルホールド回路（３
ｂ）の各段は対応する各段の前記シフトレジスタの出力
により制御され、該出力の立下りにより映像信号の電圧
値をサンプルし次のサンプル時まで（１Ｈの間）ホール
ドする。出力回路（３ｃ）はサンプルホールド回路の出
力を受けて緩衝増巾し列電極を駆動する。The shift register (3a) has a second start pulse (ST 2 ) synchronized with the horizontal synchronizing signal shown in FIGS.
And a second clock pulse having a frequency of its period τ = T 5 / n is given, and the output of each stage of the shift register (3a) is sequentially incremented by τ as shown in (d), (e) and (f) of FIG. The staggered pulses are output. Sample and hold circuit (3
Each stage of b) is controlled by the output of the shift register of the corresponding stage, and the voltage value of the video signal is sampled by the fall of the output and held until the next sampling time (for 1 H). The output circuit (3c) receives the output of the sample-hold circuit, buffers and increases the width, and drives the column electrode.
上述の液晶表示装置の製造工程中に液晶パネル内及び駆
動回路内でのショート、或いは断線等の故障が発生する
と、シフトレジスタは故障発生ライン以降のラインにシ
フトパルスを発生させることができなくなりパネル全体
が動作不能となり歩留りを著しく低下させてしまう。When a failure such as a short circuit or a disconnection occurs in the liquid crystal panel and the drive circuit during the manufacturing process of the above liquid crystal display device, the shift register cannot generate the shift pulse in the line after the failure occurrence panel. The whole becomes inoperable and the yield is remarkably reduced.
（ハ）発明が解決しようとする問題点 本発明は上述の点に鑑み為されたものでありマトリクス
パネル或いは駆動回路に故障が発生しても正常にパネル
を動作させ、歩留りを向上させることを目的とする。(C) Problems to be Solved by the Invention The present invention has been made in view of the above points, and it is an object of the present invention to operate the panel normally even if a failure occurs in the matrix panel or the drive circuit to improve the yield. To aim.
（ニ）問題点を解決するための手段 本発明はクロックパルスをカウントして２進カウント値
及びその反転出力を導出するカウンタと、前記各行及び
若しくは各列の両端に接続され、前記カウンタ出力をデ
コードして各行及び若しくは各列に前記クロックパルス
に同期して順次シフトするパルスを発生せしめる一対の
デコーダとを備える。(D) Means for Solving the Problems The present invention provides a counter for counting clock pulses to derive a binary count value and its inverted output, and a counter connected to both ends of each row and / or each column to output the counter output. A pair of decoders that decode and generate pulses that are sequentially shifted in each row and / or column in synchronization with the clock pulse are provided.
（ホ）作用 上述の手段によりマトリクスパネル或いはデコーダ内で
故障が発生しても各行及び若しくは各列は両端から同一
の信号が印加されているため正常に動作する。(E) Action Even if a failure occurs in the matrix panel or the decoder by the above-mentioned means, the same signal is applied from both ends to each row and / or each column so that the row and / or column operates normally.
（ヘ）実施例 以下、図面に従い本発明の一実施例を説明する。(F) Embodiment One embodiment of the present invention will be described below with reference to the drawings.
第１図は本実施例における液晶表示装置の駆動回路を示
すブロック図であり、第３図と同一部分には同一符号を
付し説明を省略する。FIG. 1 is a block diagram showing a drive circuit of a liquid crystal display device in the present embodiment. The same parts as those in FIG. 3 are designated by the same reference numerals and the description thereof will be omitted.
同図において、(50)は同期制御回路（４）からの第１ス
タートパルス（ＳＴ１）により第１クロックパルス（Ｃ
Ｄ１）のカウントを開始し、２進カウント出力（Ａ）
（Ｂ）を出力すると共に反転出力（）（）を出力す
る第１カウンタ、(51)(51)はこの第１カウンタ出力をデ
コードして、各行Ｇ１、Ｇ２…の左右に第１クロックパ
ルス（ＣＰ１）毎に順次ハイとなるパルスを夫々、出力
する第１デコーダ、(60)は前記同期制御回路（４）から
の第２スタートパルス（ＳＴ２）及び第２クロックパル
ス（ＣＰ２）に基づいて２進カウント出力を出力する第
２カウンタ、(61)(61)はこの第２カウンタ出力をデコー
ドして各列Ｄ１、Ｄ２…の上下に第２クロックパルス
（ＣＰ２）毎に順次ハイとなるパルスを夫々、出力する
第２デコーダである。本実施例においては従来のシフト
レジスタに相当する機能を２進カウンタ及びデコーダに
置き換えている。よって、第１カウンタ(50)、第１デコ
ータ(51)及び出力回路(52)により行ドライバ（５）が構
成され、第２カウント(60)、第２デコーダ(61)、サンプ
ルホールド回路(62)及び出力回路(63)により列ドライバ
（６）が構成される。そして、前記第１、第２デコーダ
(51)(61)、出力回路(52)(63)及びサンプルホールド回路
(62)は液晶パネル（１）と同一基板上に且つ同一工程で
ａ−ＳｉＴＦＴにより形成される。In the figure, (50) is the first clock pulse (C) generated by the first start pulse (ST 1 ) from the synchronization control circuit (4).
Start counting D 1 ) and output binary count (A)
The first counters (51) and (51) that output (B) and the inverted output () () decode the output of the first counter, and output the first clock to the left and right of each row G 1 , G 2 ... A first decoder (60) that outputs a pulse that sequentially becomes high for each pulse (CP 1 ), a (60) is a second start pulse (ST 2 ) and a second clock pulse (CP 2 ) from the synchronization control circuit (4). ), A second counter for outputting a binary count output, (61) (61) decodes the second counter output and outputs a second clock pulse (CP 2 ) above and below each column D 1 , D 2 ... It is a second decoder that outputs pulses that sequentially become high every time. In this embodiment, the function corresponding to the conventional shift register is replaced with a binary counter and a decoder. Therefore, the row driver (5) is constituted by the first counter (50), the first decoder (51) and the output circuit (52), and the second count (60), the second decoder (61), the sample hold circuit (62). ) And the output circuit (63) form a column driver (6). Then, the first and second decoders
(51) (61), output circuit (52) (63) and sample hold circuit
(62) is formed of a-SiTFT on the same substrate as the liquid crystal panel (1) and in the same step.
第２図に第１デコーダの具体的回路と共に行ドライバの
動作を説明する。第１カウンタ(50)からの２進カウント
出力（Ａ）、（Ｂ）及びそれらの反転出力（）（）
の各ラインと各行Ｇ１、Ｇ２…とがマトリクス状に交叉
しており各行にはＡＮＤゲートを構成する２個のＴＦＴ
が直列に配されている。更に各行には負荷ＴＦＴ
（Ｔ９）〜（Ｔ１２）が接続され、その出力には出力回
路(52)が各行毎に接続されている。FIG. 2 illustrates the operation of the row driver together with the specific circuit of the first decoder. Binary count outputs (A), (B) and their inverted outputs () () from the first counter (50)
, And the rows G 1 , G 2, ... Cross each other in a matrix, and each row has two TFTs forming an AND gate.
Are arranged in series. Furthermore, each row has a load TFT
(T 9 ) to (T 12 ) are connected, and an output circuit (52) is connected to each output for each row.
今、カウンタ出力が“００”のとき、（Ａ）（Ｂ）が共
に“０”で（）（）が共に“１”となり、ＴＦＴ
（Ｔ１）（Ｔ２）（Ｔ４）（Ｔ５）がオンとなるため、
行（Ｇ１）のみがローとなる。次に、カウンタ出力が
“０１”のとき（Ａ）（）が共に“０”で（）
（Ｂ）が共に“１”となりＴＦＴ（Ｔ２）（Ｔ４）（Ｔ
７）がオンとなるため、行（Ｇ２）がローとなる。この
ようにカウンタ出力が順次インクリメントしていくと、
順次次の行がローとなって選択され、次段の出力回路で
反転増巾されてその行の液晶パネル内のＴＦＴが駆動さ
れる。Now, when the counter output is "00", both (A) and (B) are "0" and both () and () are "1", and the TFT
(T 1 ) (T 2 ) (T 4 ) (T 5 ) is turned on,
Only row (G 1 ) is low. Next, when the counter output is "01" (A) and () are both "0" ()
Both (B) become "1" and TFT (T 2 ) (T 4 ) (T
7 ) is turned on, causing row (G 2 ) to go low. When the counter output is sequentially incremented in this way,
The next row is sequentially selected to be low and selected, and the output circuit in the next stage inverts and increases the width to drive the TFT in the liquid crystal panel of that row.
そして、全ての行の駆動が終了し、次のスタート信号に
より第１カウンタ(50)がリセットされると、次のフレー
ムの走査が開始される。Then, when the driving of all the rows is completed and the first counter (50) is reset by the next start signal, the scanning of the next frame is started.
尚、第２図ではデコーダ(51)及び出力回路(52)を左側の
分しか示していないが実際は第１図の如く左右対称に配
されており、１つの行は左右から同じ信号により駆動さ
れる。Although the decoder (51) and the output circuit (52) are shown only on the left side in FIG. 2, they are actually arranged symmetrically as shown in FIG. 1, and one row is driven by the same signal from the left and right. It
従って、液晶パネル（１）の走査ラインがどこか１ケ所
で断線があってもライン両側から信号が供給されている
ためライン全体に信号が供給され表示は完全に行なわれ
る。また、アクティブマトリクスの中で走査ラインと信
号ラインがどこかでショートした時には、その部分を走
査ライン上で信号ラインをまたいだ２ケ所を切断するこ
とによりライン欠陥を点欠陥に変えることができる。Therefore, even if the scanning line of the liquid crystal panel (1) is broken at one place, the signal is supplied from both sides of the line, so that the signal is supplied to the entire line and the display is completely performed. Further, when the scanning line and the signal line are short-circuited somewhere in the active matrix, the line defect can be changed into a point defect by cutting the portion at two places on the scanning line across the signal line.
次にデコーダ側で故障が発生した場合について述べる。
まずカウンタからのコード信号ラインとデコーダのＡＮ
Ｄゲートのラインとの間でショートした場合は、ＡＮＤ
ゲートのライン配線をコード信号ラインの両側で切断す
れば、もう一方のデコーダからの出力の供給により故障
を来たさない。また、ＡＮＤゲートのラインのどこで断
線しても前述同様にもう一方のデコーダの出力で補償で
きる。Next, the case where a failure occurs on the decoder side will be described.
First, the code signal line from the counter and the AN of the decoder
When short-circuited with the D gate line, AND
If the line wiring of the gate is cut on both sides of the code signal line, the output from the other decoder does not cause a failure. Moreover, wherever the line of the AND gate is broken, the output of the other decoder can be used for compensation as described above.
更に、デコーダのコード信号ライン上で断線が発生して
も、コード信号はマトリクスの上下から供給されている
ため動作に支障を来たさない。Furthermore, even if a disconnection occurs on the code signal line of the decoder, the code signal is supplied from above and below the matrix so that the operation is not hindered.
更にコード信号ライン上で、２ケ所で断線が起きた場
合、その２点間に存在するＡＮＤゲートラインに対応す
る出力回路の出力ラインをレーザー等で切断すれば、故
障ラインはオープンとなり他方のデコーダからの信号で
駆動できる。Furthermore, if a disconnection occurs at two points on the code signal line, disconnect the output line of the output circuit corresponding to the AND gate line existing between the two points with a laser or the like to open the failure line and open the other decoder. It can be driven by the signal from.
尚、上述の如くデコーダのマトリクスの上下からコード
信号を印加する方法は、同様に列ドライバのデコーダ(6
1)に適用できることは明白である。As described above, the method of applying the code signal from above and below the matrix of the decoder is similar to the decoder (6
It is obvious that it can be applied to 1).
（ト）発明の効果 上述の如く本発明に依れば、製造工程中にマトリクスパ
ネル或いは駆動回路内で断線或いはショート等の故障が
発生してもほとんど支障なく動作させることができるた
め、従来の駆動回路にシフトレジスタを用いたものに比
べて大巾に歩留りを向上させることが可能となる。(G) Effects of the Invention As described above, according to the present invention, even if a failure such as a disconnection or a short circuit occurs in the matrix panel or the driving circuit during the manufacturing process, the operation can be performed without any trouble. The yield can be greatly improved as compared with the case where a shift register is used for the driving circuit.
第１図は本発明一実施例における液晶表示装置の駆動回
路を示すブロック図、第２図は第１デコーダの具体的回
路図、第３図は従来の駆動回路を示す図、第４図は行ド
ライバの要部波形図、第５図は列ドライバの要部波形図
である。 （１）……液晶パネル、（４）……同期制御回路、
（２）（５）……行ドライバ、（３）（６）……列ドラ
イバ、(51)(61)……デコーダ、(52)(63)……出力回路FIG. 1 is a block diagram showing a drive circuit of a liquid crystal display device according to an embodiment of the present invention, FIG. 2 is a concrete circuit diagram of a first decoder, FIG. 3 is a view showing a conventional drive circuit, and FIG. FIG. 5 is a main part waveform diagram of the row driver, and FIG. 5 is a main part waveform diagram of the column driver. (1) …… Liquid crystal panel, (4) …… Synchronous control circuit,
(2) (5) …… row driver, (3) (6) …… column driver, (51) (61) …… decoder, (52) (63) …… output circuit
Claims (1)
アクティブマトリクスパネルの各行及び各列を夫々所定
周波数のクロックパルスにより選択して前記各画素を駆
動してなる画像表示装置の駆動回路において、前記クロ
ックパルスをカウントして２進カウント値及びその反転
出力を導出するカウンタと、前記各行及び若しくは各列
の両端に夫々接続され、カウンタ出力をデコードして前
記各行及び若しくは各列に、前記クロックパルスに同期
して順次シフトするパルスを発生せしめる一対のデコー
ダとを備える画像表示装置の駆動回路。1. A drive circuit for an image display device, comprising: driving each pixel by selecting each row and each column of an active matrix panel in which a plurality of pixels are arranged in a matrix by a clock pulse of a predetermined frequency. , A counter that counts the clock pulse and derives a binary count value and its inverted output, and a counter that is connected to both ends of each row and / or column and decodes the counter output to each row and / or column. A drive circuit for an image display device, comprising a pair of decoders for generating pulses that are sequentially shifted in synchronization with clock pulses.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115079A JPH0628425B2 (en) | 1986-05-20 | 1986-05-20 | Image display device drive circuit |
| EP87902776A EP0269744B1 (en) | 1986-05-13 | 1987-05-12 | Circuit for driving an image display device |
| CA000536940A CA1294075C (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display apparatus |
| DE3750870T DE3750870T2 (en) | 1986-05-13 | 1987-05-12 | DRIVING CIRCUIT OF AN IMAGE DISPLAY DEVICE. |
| KR1019880700025A KR900009055B1 (en) | 1986-05-13 | 1987-05-12 | Image display device |
| PCT/JP1987/000294 WO1987007067A1 (en) | 1986-05-13 | 1987-05-12 | Circuit for driving an image display device |
| US07/411,234 US5051739A (en) | 1986-05-13 | 1987-05-12 | Driving circuit for an image display apparatus with improved yield and performance |
| AU73947/87A AU588693B2 (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115079A JPH0628425B2 (en) | 1986-05-20 | 1986-05-20 | Image display device drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62271569A JPS62271569A (en) | 1987-11-25 |
| JPH0628425B2 true JPH0628425B2 (en) | 1994-04-13 |
Family
ID=14653659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61115079A Expired - Fee Related JPH0628425B2 (en) | 1986-05-13 | 1986-05-20 | Image display device drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628425B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625976B2 (en) * | 1987-11-10 | 1997-07-02 | セイコーエプソン株式会社 | Driving method of flat panel display |
| US5751261A (en) * | 1990-12-31 | 1998-05-12 | Kopin Corporation | Control system for display panels |
| US6320568B1 (en) | 1990-12-31 | 2001-11-20 | Kopin Corporation | Control system for display panels |
| US5801672A (en) * | 1993-09-09 | 1998-09-01 | Kabushiki Kaisha Toshiba | Display device and its driving method |
| JPH11338439A (en) * | 1998-03-27 | 1999-12-10 | Semiconductor Energy Lab Co Ltd | Driving circuit of semiconductor display device and semiconductor display device |
| US6452577B1 (en) | 1998-11-06 | 2002-09-17 | Kopin Corporation | Microdisplay viewer |
| US6999057B2 (en) | 2000-02-22 | 2006-02-14 | Kopin Corporation | Timing of fields of video |
| KR101166819B1 (en) | 2005-06-30 | 2012-07-19 | 엘지디스플레이 주식회사 | A shift register |
-
1986
- 1986-05-20 JP JP61115079A patent/JPH0628425B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62271569A (en) | 1987-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3476241B2 (en) | Display method of active matrix type display device | |
| US5801673A (en) | Liquid crystal display device and method for driving the same | |
| KR900009055B1 (en) | Image display device | |
| US4779085A (en) | Matrix display panel having alternating scan pulses generated within one frame scan period | |
| JP2833546B2 (en) | Liquid crystal display | |
| JP3191093B2 (en) | Color filter pixel array structure, liquid crystal display device using the same, and method of driving the same | |
| JPH05216441A (en) | Horizontal scanning circuit with function for eliminating fixed duplicate pattern | |
| JPH06317807A (en) | Matrix display device and its driving method | |
| US5710571A (en) | Non-overlapped scanning for a liquid crystal display | |
| US5298913A (en) | Ferroelectric liquid crystal display device and driving system thereof for driving the display by an integrated scanning method | |
| JPH0628425B2 (en) | Image display device drive circuit | |
| JPH0766249B2 (en) | Driving method for liquid crystal display device | |
| JPH07140933A (en) | Method for driving liquid crystal display device | |
| JPH0628426B2 (en) | Image display device drive circuit | |
| JP3202345B2 (en) | Liquid crystal display | |
| WO2005013252A1 (en) | Display device and drive method thereof | |
| JPH07253566A (en) | Liquid crystal display device | |
| JPH0766252B2 (en) | Image display device drive circuit | |
| JPH0766256B2 (en) | Image display device | |
| JP3742442B2 (en) | Display control method and circuit for liquid crystal display panel | |
| JP3532703B2 (en) | Liquid crystal display device and driving method thereof | |
| JPH09325738A (en) | Liquid crystal display device and its driving method | |
| JP3064586B2 (en) | Interlace scanning circuit | |
| JPH0546123A (en) | Liquid crystal driving device | |
| JPH0695624A (en) | Method for driving anti-ferroelectric liquid crystal panel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |