JPH0766256B2 - Image display device - Google Patents
Image display deviceInfo
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- JPH0766256B2 JPH0766256B2 JP61219982A JP21998286A JPH0766256B2 JP H0766256 B2 JPH0766256 B2 JP H0766256B2 JP 61219982 A JP61219982 A JP 61219982A JP 21998286 A JP21998286 A JP 21998286A JP H0766256 B2 JPH0766256 B2 JP H0766256B2
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は液晶マトリックスパネルを用いた画像表示装置
に関する。The present invention relates to an image display device using a liquid crystal matrix panel.
（ロ） 従来の技術 第６図は液晶TV装置に用いられるアクティブマトリック
ス液晶パネルを採用した液晶表示装置を示す図であり、
この様な装置は例えば特開昭57−41078号公報に記載さ
れている。(B) Prior Art FIG. 6 is a diagram showing a liquid crystal display device employing an active matrix liquid crystal panel used in a liquid crystal TV device,
Such a device is described, for example, in Japanese Patent Laid-Open No. 57-41078.
同図において、アクティブマトリックス型の液晶パネル
（１）はＸ方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−si）よりなるTFT
（薄膜トランジスタ）（1a）及び液晶電極（1b）が図示
の如くマトリクス状に接続され、各行（G1,G2、……G
m）及び各列（D1、D2、……Dn）は夫々、行ドライバ
（２）及び列ドライバ（３）に接続されている。前記行
ドライバはｍ段のシフトレジスタ（2a）及び出力回路
（2b）により構成され、前記列ドライバはｎ段のシフト
レジスタ（3a）、サンプルホールド回路（3b）及び出力
回路（3c）により構成される。（４）は同期制御回路で
あり、水平同期信号（Hp）及び垂直同期信号（Vp）に基
づいて第１、第２スタートパルス（ST1）（ST2）及び第
１、第２クロックパルス（CP1）（CP2）を作成する。In the figure, an active matrix type liquid crystal panel (1) has pixels in n columns in the X direction and m rows in the Y direction.
× n TFT made of amorphous silicon (a-si)
(Thin film transistor) (1a) and liquid crystal electrode (1b) are connected in a matrix as shown in the drawing, and each row (G 1 , G 2 , ... G)
m) and each column (D 1 , D 2 , ... Dn) are connected to a row driver (2) and a column driver (3), respectively. The row driver includes an m-stage shift register (2a) and an output circuit (2b), and the column driver includes an n-stage shift register (3a), a sample hold circuit (3b) and an output circuit (3c). It Reference numeral (4) is a synchronization control circuit, which is based on the horizontal synchronization signal (Hp) and the vertical synchronization signal (Vp) and is based on the first and second start pulses (ST 1 ) (ST 2 ) and the first and second clock pulses ( Create CP 1 ) (CP 2 ).
第７図は行ドライバの各波形を示す図であり同図（ａ）
は映像信号を表わし、第６図の垂直同期信号（Vp）及び
水平同期信号（Hp）が重畳されている。図中、T1は垂直
同期信号区間、T2は垂直帰線区間、T3は映像信号区間で
ある。FIG. 7 is a diagram showing each waveform of the row driver.
Represents a video signal, on which the vertical synchronizing signal (Vp) and the horizontal synchronizing signal (Hp) of FIG. 6 are superimposed. In the figure, T 1 is a vertical synchronizing signal section, T 2 is a vertical blanking section, and T 3 is a video signal section.
シフトレジスタ（2a）には第７図（ｂ）（ｃ）の垂直同
期信号に同期した第１スタートパルス（ST1）及び水平
同期信号に同期した第１クロックパルス（CP1）が与え
られ、各行G1、G2……には（ｄ）（ｅ）（ｆ）に示す如
く1H（１水平期間）づつずらされた電圧波形が印加され
る。この電圧波形により水平帰線区間において各行のTF
T（1a）を順次ONさせ各画素に液晶駆動電圧を印加す
る。The shift register (2a) is given the first start pulse (ST 1 ) synchronized with the vertical synchronizing signal and the first clock pulse (CP 1 ) synchronized with the horizontal synchronizing signal of FIGS. 7 (b) and (c), Voltage waveforms shifted by 1H (one horizontal period) are applied to the rows G 1 , G 2, ... As shown in (d), (e), (f). This voltage waveform causes the TF of each row in the horizontal blanking interval.
The liquid crystal drive voltage is applied to each pixel by sequentially turning on T (1a).
一方、列ドライバ（３）の各部波形は第８図に示すよう
になる。列ドライバは各1H区間において同じ動作をくり
かえる。第８図（ａ）はT3における1H区間を引き延ばし
て描いた映像信号である。図中、T4は水平同期信号区間
及び水平帰線区間、T5は映像情報の含まれる区間であ
る。On the other hand, the waveform of each part of the column driver (3) is as shown in FIG. The column driver repeats the same operation in each 1H section. FIG. 8A shows a video signal drawn by extending the 1H section at T 3 . In the figure, T 4 is a horizontal synchronizing signal section and a horizontal blanking section, and T 5 is a section including video information.
シフトレジスタ（3a）には第８図（ｂ）（ｃ）に示す水
平同期信号に同期した第２スタートパルス（ST2）及び
その周期τ＝T5/nの周波数の第２クロックパルス（CP
2）が与えられ、シフトレジスタ（3a）の各段の出力に
は同図（ｄ）（ｅ）（ｆ）に示すように順次τづつずら
されたパルスが出力される。サンプルホールド回路（3
b）の各段は対応する各段の前記シフトレジスタの出力
により制御され、該出力の立下りにより映像信号の電圧
値をサンプルし次のサンプル時まで（1Hの間）ホールド
する。出力回路（3c）はサンプルホールド回路の出力を
受けて緩衝増巾し列電極を駆動する。Figure 8 is a shift register (3a) (b) a second start pulse in synchronism with the horizontal synchronizing signal shown in (c) (ST 2) and a second clock pulse of the frequency of the periodic τ = T5 / n (CP
2) is given, and the pulses shifted by τ are sequentially output to the output of each stage of the shift register (3a) as shown in (d), (e) and (f) of FIG. Sample and hold circuit (3
Each stage of b) is controlled by the output of the shift register of the corresponding stage, and the voltage value of the video signal is sampled by the fall of the output and held until the next sampling time (for 1H). The output circuit (3c) receives the output of the sample and hold circuit, buffers and increases the width, and drives the column electrodes.
上述の駆動回路におけるシフトレジスタはデータの転送
はシフトレジスタ一段当り４個のトランジスタをクロッ
ク（φ、）により順次スイッチすることにより行なわ
れるため、トランジスタ１段当りの遅延時間はクロック
周期の1/4以内としなければ動作しない。即ち、前記ト
ランジスタには比較的スイッチング速度の速いものが必
要となるため、液晶パネル（１）に用いられているａ−
SiTFTの様なスイッチング速度の遅いトランジスタは用
いることができなかった。In the shift register in the above drive circuit, data transfer is performed by sequentially switching four transistors per shift register stage with a clock (φ,), so the delay time per transistor stage is 1/4 of the clock cycle. If it is not within the range, it will not work. That is, since the transistor needs to have a relatively high switching speed, a- used in the liquid crystal panel (1) is required.
A transistor with a slow switching speed such as SiTFT could not be used.
この為、本願出願人は、駆動回路の一部に比較的スイッ
チング速度の遅いトランジスタを用いることのできる画
像表示装置をすでに提案している（特願昭61−10896
9）。斯る既提案の画像表示装置は第４図に示す如くシ
フトレジスタを用いないで、クロックパルスをカウント
して２進カウント値及びその反転出力を導出するカウン
タ（50）（60）と、このカウンタ出力をデコードしてマ
トリックスパネル（１）の各行及び若しくは各列に前記
クロックパルスに同期して順次シフトするパルスを発生
せしめるデコーダ（51）（61）とで駆動回路を構成した
ものである。Therefore, the applicant of the present application has already proposed an image display device in which a transistor having a relatively slow switching speed can be used as a part of a driving circuit (Japanese Patent Application No. 61-10896).
9). Such an already proposed image display device does not use a shift register as shown in FIG. 4, but counters (50) (60) for counting clock pulses and deriving a binary count value and its inverted output, and this counter. A drive circuit is configured with decoders (51) (61) that decode the output and generate pulses that are sequentially shifted in synchronization with the clock pulse in each row and / or column of the matrix panel (1).
（ハ） 発明が解決しようとする問題点 上述の如き既提案の従来装置に於いては、そのデコーダ
（51）（61）にはカウンタ（50）（60）からの出力とし
て、第５図に示す如く、各ビットの信号線a,bのみなら
ず、それ等の反転信号，が入力される。即ち、カウ
ンタ（50）あるいは（60）がＮビットカウンタであった
なら、デコーダ（51）への入力として2N本が必要とな
り、この2N本の信号線がデコーダ（51）のトランジスタ
のゲートに結合されるのである。従って、信号線の増加
によりデコーダ（51）回路の構成の複雑化を招いたり、
製造歩留りの低下を来たす惧れがあった。(C) Problems to be Solved by the Invention In the previously proposed conventional apparatus as described above, the decoders (51) (61) have the outputs from the counters (50) (60) as shown in FIG. As shown, not only the signal lines a and b for each bit, but also their inverted signals are input. That is, if the counter (50) or (60) is an N-bit counter, 2N lines are required as an input to the decoder (51), and these 2N signal lines are connected to the gates of the transistors of the decoder (51). Is done. Therefore, the increase in the number of signal lines leads to a complicated configuration of the decoder (51) circuit,
There was a fear of lowering the manufacturing yield.
（ニ） 問題点を解決する為の手段 本発明の画像表示装置は、前記クロックパルスをカウン
トして２進カウント値を導出するカウンタと、このカウ
ンタ出力をデコードして前記各行及び若しくは各列に、
前記クロックパルスに同期して順次シフトするパルスを
発生せしめるデコーダとをアクティブマトリックスパネ
ル上に並設してなり、該デコーダをカウンタの２進カウ
ント値に応答するｐチャンネル薄膜トランジスタとｎチ
ャンネル薄膜トランジスタとで構成したものである。(D) Means for Solving the Problems The image display device of the present invention includes a counter that counts the clock pulse to derive a binary count value, and a counter output that is decoded to display in each row and / or column. ,
A decoder for generating pulses that are sequentially shifted in synchronization with the clock pulse is arranged in parallel on the active matrix panel, and the decoder is composed of a p-channel thin film transistor and an n-channel thin film transistor which respond to a binary count value of the counter. It was done.
（ホ） 作用 本発明の画像表示装置によれば、カウンタの２進カウン
ト値をそのまま、即ち反転せずにｐチャンネル並びにｎ
チャンネルの薄膜トランジスタにてデコードでき、２進
カウント値の反転出力を用いないでよい。従って、デコ
ーダ回路へのカウンタからの入力線を半減せしめられ
る。(E) Operation According to the image display device of the present invention, the binary count value of the counter is kept unchanged, that is, without being inverted, the p channel and the n channel.
It can be decoded by the thin film transistor of the channel, and it is not necessary to use the inverted output of the binary count value. Therefore, the input line from the counter to the decoder circuit can be halved.
（ヘ） 実 施 例 第１図及び第２図に本発明の画像表示装置の駆動回路の
異なる実施例を示す。第１図に於いて、２進カウントの
第１のビットａは第１及び第３の行信号線のｐ型TFT（1
1）（31）、第２及び第４の行信号線のｎ型TFT（21）
（41）の各ゲートに接続され、第２のビットｂは第１及
び第２の行信号線のｐ型TFT（12）（22）、第３及び第
４の行信号線のｎ型TFT（32）（42）の各ゲートに接続
されている。(F) Example FIG. 1 and FIG. 2 show different examples of the drive circuit of the image display device of the present invention. In FIG. 1, the first bit a of the binary count is the p-type TFT (1) of the first and third row signal lines.
1) (31), n-type TFT of the second and fourth row signal lines (21)
The second bit b is connected to each gate of (41), and the second bit b is a p-type TFT (12) (22) of the first and second row signal lines, and an n-type TFT (of the third and fourth row signal lines. 32) (42) connected to each gate.
今、カウンタ（50）は２ビット４出力構成であり、カウ
ンタが０の時その出力はａ＝“0"、ｂ＝“0",カウンタ
が１の時その出力はａ＝“1"、ｂ＝“0",カウンタが２
の時その出力はａ＝“0",b＝“1",カウンタが３の時そ
の出力はａ＝“1",b＝“1"と真理値を設定した場合、こ
のデコーダ（51）では“0"に相当する負の電圧信号がｐ
チャンネルTFTをONとし、“1"に相当する正の電圧信号
がｎチャンネルTFTをONとする。従って、今カウンタが
０の時TFT（11）（12）（22）（31）がON、TFT（21）
（32）（41）（42）がOFFとなるので、デコーダ（51）
からの４出力g1〜g4の内のON状態のTFT（11）（12）が
作用する第１の出力信号g1のみがHighとなる。従って、
ｎチャンネルTFT（14）（15）（24）（25）（34）（3
5）（44）（45）によって構成された出力回路（52）で
は、TFT（14）がONするので、４ゲート信号｛G1〜G4）
の内、第１のゲート信号G1のみがHighとなる。Now, the counter (50) has a 2-bit 4-output configuration. When the counter is 0, the output is a = "0", b = "0", and when the counter is 1, the output is a = "1", b. = "0", counter is 2
When the output is a = "0", b = "1", and when the counter is 3, the output is a = "1", b = "1" When the truth value is set, this decoder (51) The negative voltage signal corresponding to "0" is p
The channel TFT is turned on, and a positive voltage signal corresponding to "1" turns on the n-channel TFT. Therefore, when the counter is 0 now, TFT (11) (12) (22) (31) is ON, TFT (21)
Since (32) (41) (42) is turned off, the decoder (51)
Only the first output signal g 1 to 4 of the ON state of the output g 1 ~g 4 TFT (11) (12) acts from becomes High. Therefore,
n-channel TFT (14) (15) (24) (25) (34) (3
5) In the output circuit (52) composed of (44) and (45), since the TFT (14) is turned on, four gate signals {G 1 to G 4 )
Among them, only the first gate signal G 1 becomes High.
次にカウンタ（50）が０から１に歩進したなら、デコー
ダ（51）のTFT（12）（21）（22）（41）がON、TFT（1
1）（31）（32）（42）がOFFとなり、出力信号g2のみが
High、従ってゲート信号G2のみがHighとなる。Next, if the counter (50) advances from 0 to 1, the TFTs (12) (21) (22) (41) of the decoder (51) are turned on and the TFT (1
1) (31) (32) (42) is turned off and only output signal g 2
High, and therefore only the gate signal G 2 becomes High.
このようにしてカウンタ（50）の歩進に従って、ゲート
信号G1〜G4が順次Highとなり、液晶パネルを駆動するの
である。In this way, the gate signals G 1 to G 4 sequentially become High according to the step of the counter (50) to drive the liquid crystal panel.
又、第２図の実施例に於いて、第１図の実施例と異なる
所はその出力回路（52′）にある。即ち該回路（52′）
はｐチャンネルTFT（14）（24）（34）（44）とｎチャ
ンネルTFT（15）（25）（35）（45）とを相補的に接続
したものであり、スイッチングの時以外はｐチャンネル
TFTかｎチャンネルTFTかの何れかのTFTがOFFとなってい
るので、電流消費が小さい。The embodiment of FIG. 2 differs from the embodiment of FIG. 1 in its output circuit (52 '). That is, the circuit (52 ')
Is a complementary connection of p-channel TFT (14) (24) (34) (44) and n-channel TFT (15) (25) (35) (45), except when switching
Since either the TFT or the n-channel TFT is OFF, the current consumption is small.
第３図にｐチャンネルTFTとｎチャンネルTFTとを同一基
板、即ちアクティブマトリクスパネル上に形成する工程
を示す。同図（ａ）に示す如く、まずアクティブマトリ
ックスパネルのガラス基板（ｓ）上にTFTのソース及び
ドレイン電極となるITO又は金からなる導電層（100）を
付け所定のパターンにフォトリソグラフィーによりパタ
ーンニングする。次に同図（ｂ）に示す如く、ｎチャン
ネルTFTのソース、ドレイン極（200）（200）となるｎ
型のアモルファスシリコンを付けパターンニングする。
この上にｐ型チャンネルTFTのソース、ドレイン極（30
0）（300）となるｐ型のアモルファスシリコンを付け先
のｎ型のアモルファスシリコン（200）（200）が残存す
るように同図（ｃ）に示す如く、パターニングする。FIG. 3 shows a process of forming a p-channel TFT and an n-channel TFT on the same substrate, that is, an active matrix panel. As shown in FIG. 3A, first, a conductive layer (100) made of ITO or gold to be the source and drain electrodes of a TFT is attached on a glass substrate (s) of an active matrix panel and patterned into a predetermined pattern by photolithography. To do. Next, as shown in FIG. 2B, the source and drain poles of the n-channel TFT (200) (200)
Apply a pattern of amorphous silicon and pattern.
On top of this, p-channel TFT source and drain electrodes (30
The p-type amorphous silicon to be 0) (300) is patterned as shown in FIG. 7C so that the n-type amorphous silicon (200) (200) at the tip end is left.
さらに、同図（ｄ）に示す如く、両TFTの動作領域（40
0）となるｉ型（真性）のアモルファスシリコンを付け
パターンニングする。同図（ｅ）に示す如くこの上にゲ
ート絶縁膜（５）となるSiO2,Si3N4等の絶縁膜を付け
る。最後に、同図（ｆ）に示す如く、ゲート電極（60
0）となるアルミニウムの如き導電層を付けパターンニ
ングする。Further, as shown in FIG.
Patterning is performed by applying i-type (intrinsic) amorphous silicon which is 0). As shown in FIG. 7E, an insulating film such as SiO 2 , Si 3 N 4 or the like, which will be the gate insulating film (5), is formed on this. Finally, as shown in FIG.
0) and pattern with a conductive layer such as aluminum.
以上の説明に於いては、ゲート信号線側の駆動回路につ
いて本発明を実施しておりますが、ドレイン信号線側の
駆動回路に採用し得る事は云うまでもない。In the above description, the present invention is applied to the drive circuit on the gate signal line side, but it goes without saying that it can be used for the drive circuit on the drain signal line side.
（ト） 発明の効果 本発明の画像表示装置によれば、デコーダをｐチャンネ
ル薄膜トランジスタとｎチャンネル薄膜トランジスタと
の組合せ回路にて構成しているので、カウンタからの２
進カウント値を用いてその反転出力を用いないで、デコ
ードできる。従って、デコーダ回路へのカウンタからの
入力線を半減せしめて、デコーダの構成の簡略化、並び
に簡略化に伴って配線の交差点が少なくなるので配線間
の短絡または配線の断線の低減が可能となり、歩留の改
善が図れる。(G) Effect of the Invention According to the image display device of the present invention, since the decoder is composed of a combination circuit of a p-channel thin film transistor and an n-channel thin film transistor, the counter from the counter is
Decoding is possible without using the inverted output of the binary count value. Therefore, the number of input lines from the counter to the decoder circuit is halved, the decoder configuration is simplified, and the number of wiring intersections is reduced due to the simplification, so that it is possible to reduce short-circuits between wirings or disconnection of wirings. Yield can be improved.
第１図及び第２図は本発明の画像表示装置の駆動部分の
異なる実施例の回路図、第３図（ａ）乃至（ｆ）は本発
明装置の製造工程順の断面図、第４図は既提案装置のブ
ロック図、第５図は既提案装置の駆動部分回路図、第６
図は従来装置のブロック図、第７図及び第８図は信号波
形図である。 （１）……マトリクスパネル、（50）（60）……カウン
タ、（51）（61）……デコーダ、（52）（63）……出力
回路。1 and 2 are circuit diagrams of different embodiments of the driving portion of the image display device of the present invention, FIGS. 3 (a) to 3 (f) are cross-sectional views in the order of manufacturing steps of the device of the present invention, and FIG. Is a block diagram of the proposed device, FIG. 5 is a drive partial circuit diagram of the proposed device, FIG.
FIG. 7 is a block diagram of a conventional device, and FIGS. 7 and 8 are signal waveform diagrams. (1) Matrix panel, (50) (60) ... counter, (51) (61) ... decoder, (52) (63) ... output circuit.
Claims (2)
たアクティブマトリックスパネルの各行及び各列を夫々
所定周波数のクロックパルスにより選択して前記各画素
を駆動してなる画像表示装置において、前記クロックパ
ルスをカウントして２進カウント値を導出するカウンタ
と、このカウンタ出力をデコードして前記各行及び若し
くは各列に、前記クロックパルスに同期して順次シフト
するパルスを発生せしめるデコーダとを上記アクティブ
マトリックスパネル上に並設してなり、該デコーダを、
カウンタの２進カウンタ値に応答する、デコーダの出力
内容を決定する選択的に配列されたｐチャンネル薄膜ト
ランジスタとｎチャンネル薄膜トランジスタとで構成し
た事を特徴とする画像表示装置。1. An image display device in which each row and each column of an active matrix panel in which a plurality of pixels are arranged in a matrix are selected by a clock pulse of a predetermined frequency to drive each pixel, The active matrix includes a counter that counts pulses and derives a binary count value, and a decoder that decodes the output of the counter and generates, in each of the rows and / or columns, pulses that are sequentially shifted in synchronization with the clock pulse. The decoders are arranged side by side on the panel,
An image display device comprising a p-channel thin film transistor and an n-channel thin film transistor, which are selectively arranged to determine an output content of a decoder in response to a binary counter value of a counter.
膜トランジスタとｎチャンネル薄膜トランジスタとで構
成してなる特許請求の範囲第１項記載の画像表示装置。2. The image display device according to claim 1, wherein the output circuit of the decoder comprises a p-channel thin film transistor and an n-channel thin film transistor.
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ID=16744068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219982A Expired - Lifetime JPH0766256B2 (en) | 1986-05-13 | 1986-09-17 | Image display device |
Country Status (1)
| Country | Link |
|---|---|
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| US3967928A (en) * | 1974-03-22 | 1976-07-06 | The Dow Chemical Company | Method for quantitatively analyzing substances containing elements other than carbon, hydrogen and oxygen and volatile organic compounds |
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1986
- 1986-09-17 JP JP61219982A patent/JPH0766256B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6373295A (en) | 1988-04-02 |
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