JPH0628297B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0628297B2 JPH0628297B2 JP58222039A JP22203983A JPH0628297B2 JP H0628297 B2 JPH0628297 B2 JP H0628297B2 JP 58222039 A JP58222039 A JP 58222039A JP 22203983 A JP22203983 A JP 22203983A JP H0628297 B2 JPH0628297 B2 JP H0628297B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- region
- impurity region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造方法に関し、特にＣＭＯＳＩ
Ｃの高集積化に好適な製造方法に関するものである。
Ｃの高集積化に好適な製造方法に関するものである。
従来ＣＭＯＳＩＣの製造に際し、第１図に示すようにＮ
型シリコン基板の一主面にＰ型ウエル２を形成し、表面
に薄い酸化膜３を形成した後、気相成長法によりＳｉ3
Ｎ4膜を被着し、能動素子領域となるべき領域にこのＳ
ｉ3Ｎ4５、６を残すべく加工し、さらにＮ型領域を覆う
ごとくホトレジスト膜９を形成し、これとＳｉ3Ｎ4膜
５、６をマスクとして選択的にＰ型不純物１０を導入
し、寄生チャネル防止層１１を形成していた。
型シリコン基板の一主面にＰ型ウエル２を形成し、表面
に薄い酸化膜３を形成した後、気相成長法によりＳｉ3
Ｎ4膜を被着し、能動素子領域となるべき領域にこのＳ
ｉ3Ｎ4５、６を残すべく加工し、さらにＮ型領域を覆う
ごとくホトレジスト膜９を形成し、これとＳｉ3Ｎ4膜
５、６をマスクとして選択的にＰ型不純物１０を導入
し、寄生チャネル防止層１１を形成していた。
この場合、寄生チャネル防止層１１形成にホトレジスト
工程を少なくとも１つ必要とし、Ｐ型ウエル２周辺の素
子分離にマスク合せ余裕を見込む必要があるため工程が
複雑で高集積化に不向きであった。
工程を少なくとも１つ必要とし、Ｐ型ウエル２周辺の素
子分離にマスク合せ余裕を見込む必要があるため工程が
複雑で高集積化に不向きであった。
本発明の目的は上記従来の問題を解決し、安定度が高く
簡略な工程で高集積化に適したＣＭＯＳＩＣの製造法を
提供することにある。
簡略な工程で高集積化に適したＣＭＯＳＩＣの製造法を
提供することにある。
上記目的を達成するため本発明は、ＣＭＯＳの寄生チャ
ネル防止層を自己整合で安定に形成することを特徴とす
る。このためＰ型ウエル領域２上とそれ以外の領域上と
で厚さの異なる酸化膜を形成し、膜厚差を利用して選択
的にイオン打込みを行なう。この酸化膜厚は厳しく制御
する必要があり、特にＳｉ3Ｎ4膜加工時のオーバーエッ
チを防止するためＳｉ3Ｎ4とＳｉＯ2のエッチ速度比の
極めて大なるエッチガスを反応ガスに用いるものであ
る。
ネル防止層を自己整合で安定に形成することを特徴とす
る。このためＰ型ウエル領域２上とそれ以外の領域上と
で厚さの異なる酸化膜を形成し、膜厚差を利用して選択
的にイオン打込みを行なう。この酸化膜厚は厳しく制御
する必要があり、特にＳｉ3Ｎ4膜加工時のオーバーエッ
チを防止するためＳｉ3Ｎ4とＳｉＯ2のエッチ速度比の
極めて大なるエッチガスを反応ガスに用いるものであ
る。
本発明を実施例を用いて詳細に説明する。
第２Ａ図のように、公知のホトエッチングおよび酸化、
拡散技術によりＮ型シリコン基板１にＰ型ウエル２を形
成し、Ｐ型ウエル２上の酸化膜４は薄く例えば厚さ３０
ｎｍ、それ以外の領域上の酸化膜３は厚く、たとえば厚
さ１００ｎｍとする。
拡散技術によりＮ型シリコン基板１にＰ型ウエル２を形
成し、Ｐ型ウエル２上の酸化膜４は薄く例えば厚さ３０
ｎｍ、それ以外の領域上の酸化膜３は厚く、たとえば厚
さ１００ｎｍとする。
次いで、Ｓｉ3Ｎ4膜を公知の気相成長技術により被着さ
せた後、ＣＨ2Ｆ2をエッチングガスとしホトエッチし、
第２Ｂ図のごとくＳｉ3Ｎ4膜５、６を形成する。次に、
３０ｎｍの酸化膜４は十分透過するが、１００ｎｍの酸
化膜３は透過しないようなエネルギーを持ったＰ型不純
物イオン１２、例えば１５keVのボロン、あるいは６０k
eVのＢＦ2イオンを打込む。
せた後、ＣＨ2Ｆ2をエッチングガスとしホトエッチし、
第２Ｂ図のごとくＳｉ3Ｎ4膜５、６を形成する。次に、
３０ｎｍの酸化膜４は十分透過するが、１００ｎｍの酸
化膜３は透過しないようなエネルギーを持ったＰ型不純
物イオン１２、例えば１５keVのボロン、あるいは６０k
eVのＢＦ2イオンを打込む。
次いで、第２Ｃ図のように公知の選択酸化技術によっ
て、素子分離用のフィールド酸化膜３３、３４を選択的
に形成する。このようにすれば、寄生チャネル防止層１
１を自己整合で形成できる。またＳｉ3Ｎ4膜５、６下の
ＳｉＯ2膜厚は薄い方が望ましい。なぜなら、その後の
選択酸化時のバーズピークの伸びを小さく押え高集積化
の点で有利であるからである。Ｓｉ3Ｎ4膜５、６加工時
にＳｉ3Ｎ4とＳｉＯ2のエッチング選択比が小なる場合
には、下地ＳｉＯ2膜３、４のオーバエッチによる膜厚
減少を大きく見込まねばならず酸化膜３、４を厚く設定
せざるを得なくなり高集積化に不利となる。さらに、寄
生チャネル防止層１１形成のためのイオン打込のエネル
ギーの余裕度が小さくなる。本発明においては、Ｓｉ3
Ｎ4膜加工にＣＨ2Ｆ2というＳｉＯ2に対し高選択にＳｉ
3Ｎ4をエッチできるガスを用いるので、厚いＳｉＯ2膜
３と薄いＳｉＯ2膜４との膜厚差を維持できるため、寄
生チャネル防止層１１を自己整合で高精度に形成でき、
プロセスが安定化し、高精度かつ高歩留りで半導体装置
を製造できる。
て、素子分離用のフィールド酸化膜３３、３４を選択的
に形成する。このようにすれば、寄生チャネル防止層１
１を自己整合で形成できる。またＳｉ3Ｎ4膜５、６下の
ＳｉＯ2膜厚は薄い方が望ましい。なぜなら、その後の
選択酸化時のバーズピークの伸びを小さく押え高集積化
の点で有利であるからである。Ｓｉ3Ｎ4膜５、６加工時
にＳｉ3Ｎ4とＳｉＯ2のエッチング選択比が小なる場合
には、下地ＳｉＯ2膜３、４のオーバエッチによる膜厚
減少を大きく見込まねばならず酸化膜３、４を厚く設定
せざるを得なくなり高集積化に不利となる。さらに、寄
生チャネル防止層１１形成のためのイオン打込のエネル
ギーの余裕度が小さくなる。本発明においては、Ｓｉ3
Ｎ4膜加工にＣＨ2Ｆ2というＳｉＯ2に対し高選択にＳｉ
3Ｎ4をエッチできるガスを用いるので、厚いＳｉＯ2膜
３と薄いＳｉＯ2膜４との膜厚差を維持できるため、寄
生チャネル防止層１１を自己整合で高精度に形成でき、
プロセスが安定化し、高精度かつ高歩留りで半導体装置
を製造できる。
上記説明から明らかなように、本以明によればＣＭＯＳ
における寄生チャネル防止層形成が自己整合形成できる
ため、ホトレジ工程が省略できる等工程が簡略化される
とともに高集積化が実現できる。
における寄生チャネル防止層形成が自己整合形成できる
ため、ホトレジ工程が省略できる等工程が簡略化される
とともに高集積化が実現できる。
また、Ｓｉ3Ｎ4膜のエッチングＣＨ2Ｆ2を用いることに
より下地ＳｉＯ2を過剰にエッチすることがなく極めて
安定にそのＳｉＯ2膜厚を制御でき、プロセスの安定度
が向上に極めて有効である。
より下地ＳｉＯ2を過剰にエッチすることがなく極めて
安定にそのＳｉＯ2膜厚を制御でき、プロセスの安定度
が向上に極めて有効である。
第１図は、従来技術によるＣＭＯＳ寄生チャネル防止層
を説明するための図、第２Ａ図〜第２Ｃ図は、本発明の
実施例を示す工程図である。 １……Ｎ型シリコン基板、２……Ｐ型ウエル、 ３，４，３３，３４……酸化膜、 ５，６……Ｓｉ3Ｎ4膜、７，８，９……ホトレジスト
膜、１０，１２……Ｐ型不純物イオン、 １１……Ｐ型寄生チャネル防止層。
を説明するための図、第２Ａ図〜第２Ｃ図は、本発明の
実施例を示す工程図である。 １……Ｎ型シリコン基板、２……Ｐ型ウエル、 ３，４，３３，３４……酸化膜、 ５，６……Ｓｉ3Ｎ4膜、７，８，９……ホトレジスト
膜、１０，１２……Ｐ型不純物イオン、 １１……Ｐ型寄生チャネル防止層。
Claims (1)
- 【請求項１】半導体基板の所定の領域にホトエッチング
および酸化、拡散により所定の導電型の不純物領域を形
成し、該不純物領域の上に薄い酸化膜を形成し、それ以
外の領域には厚い酸化膜を形成する第１の工程と、 上記薄い酸化膜と上記厚い酸化膜の上にＳｉ3Ｎ4膜を形
成した後、上記不純物領域の周辺部の上記Ｓｉ3Ｎ4膜を
除去する第２の工程と、 しかる後、上記厚い酸化膜は通過せずに上記薄い酸化膜
を通過する如きエネルギーで上記不純物領域と同じ導電
型の不純物をイオン打ち込みすることにより上記不純物
領域の上記周辺部に寄生チャネル防止層を自己整合で形
成する第３の工程と、 上記寄生チャネル防止層の形成の後、上記Ｓｉ3Ｎ4膜を
マスクとした選択酸化により、上記不純物領域の上記周
辺部の近傍に素子分離用フィールド酸化膜を自己整合で
形成する第４の工程とを含み、 上記Ｓｉ3Ｎ4膜の除去は、ＣＨ2Ｆ2を反応ガスとするド
ライエッチングによって行われることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222039A JPH0628297B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222039A JPH0628297B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115257A JPS60115257A (ja) | 1985-06-21 |
| JPH0628297B2 true JPH0628297B2 (ja) | 1994-04-13 |
Family
ID=16776122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222039A Expired - Lifetime JPH0628297B2 (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628297B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012779B2 (ja) * | 1976-04-28 | 1985-04-03 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS56118366A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Preparation of semiconductor device |
| US4282648A (en) * | 1980-03-24 | 1981-08-11 | Intel Corporation | CMOS process |
-
1983
- 1983-11-28 JP JP58222039A patent/JPH0628297B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60115257A (ja) | 1985-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61237422A (ja) | 半導体装置の製造方法 | |
| US4847213A (en) | Process for providing isolation between CMOS devices | |
| JP2521611B2 (ja) | ツインウェルを有するｃｍｏｓの製造方法 | |
| JPH0648716B2 (ja) | 集積回路装置の製法 | |
| JPS5975659A (ja) | 半導体装置の製造方法 | |
| JPH0628282B2 (ja) | 半導体装置の製造方法 | |
| JPS6040702B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0628297B2 (ja) | 半導体装置の製造方法 | |
| JPS63122156A (ja) | 半導体集積回路の製造方法 | |
| JPS628028B2 (ja) | ||
| JPS6244862B2 (ja) | ||
| JPH097967A (ja) | 半導体装置の製造方法 | |
| JPS628029B2 (ja) | ||
| JPH07321193A (ja) | 半導体装置の製造方法 | |
| JPH023306B2 (ja) | ||
| JPH0248146B2 (ja) | ||
| JP2828710B2 (ja) | 半導体装置の製造方法 | |
| JPS62248236A (ja) | 半導体装置の製造方法 | |
| JPS6211504B2 (ja) | ||
| JPS582047A (ja) | 半導体装置の製造方法 | |
| JPS6032990B2 (ja) | 半導体装置の製造方法 | |
| JPH0464182B2 (ja) | ||
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| JPS62269352A (ja) | 半導体装置の製造方法 | |
| JPS639381B2 (ja) |