JPH0628246A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0628246A JPH0628246A JP3150760A JP15076091A JPH0628246A JP H0628246 A JPH0628246 A JP H0628246A JP 3150760 A JP3150760 A JP 3150760A JP 15076091 A JP15076091 A JP 15076091A JP H0628246 A JPH0628246 A JP H0628246A
- Authority
- JP
- Japan
- Prior art keywords
- storage unit
- speed
- data
- storage
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】プロセッサからのアクセス頻度の高いデータを
高速記憶部３０へ格納し、その他のデータは記憶部４０
に格納する。 【効果】低コストで高速アクセスを行なえる。
高速記憶部３０へ格納し、その他のデータは記憶部４０
に格納する。 【効果】低コストで高速アクセスを行なえる。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関する。
【０００２】
【従来の技術】従来、この種の記憶装置は、高速記憶部
をまったく持たないかまたは記憶部全てが高速なもので
構成されていた。
をまったく持たないかまたは記憶部全てが高速なもので
構成されていた。
【０００３】
【発明が解決しようとする課題】上述した従来の記憶装
置は、高速記憶部を持たない場合は使用頻度の高いデー
タについても高速アクセスする手段がないため全体の処
理速度のネックとなり、また、全ての記憶部を高速なも
ので構成した場合、記憶容量が大きくとれずコストも高
くなるという欠点がある。
置は、高速記憶部を持たない場合は使用頻度の高いデー
タについても高速アクセスする手段がないため全体の処
理速度のネックとなり、また、全ての記憶部を高速なも
ので構成した場合、記憶容量が大きくとれずコストも高
くなるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の記憶装置は、通
常の記憶部に加えて高速記憶部と、記憶制御部を有し、
更に記憶制御部内に高速記憶部のアドレス割り付けのた
めの割り付け設定手段と、アドレス変換手段と、通常の
記憶部と高速記憶部間のデータ転送を行うデータ転送手
段と、各データに対するアクセス回数をカウントするカ
ウント手段と、アクセス回数設定手段と、カウント値と
設定アクセス回数の比較手段と、前記データ転送をリフ
レッシュ動作に代えてまたは平行して実行するリフレッ
シュ制御手段を有している。
常の記憶部に加えて高速記憶部と、記憶制御部を有し、
更に記憶制御部内に高速記憶部のアドレス割り付けのた
めの割り付け設定手段と、アドレス変換手段と、通常の
記憶部と高速記憶部間のデータ転送を行うデータ転送手
段と、各データに対するアクセス回数をカウントするカ
ウント手段と、アクセス回数設定手段と、カウント値と
設定アクセス回数の比較手段と、前記データ転送をリフ
レッシュ動作に代えてまたは平行して実行するリフレッ
シュ制御手段を有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
記憶制御部１０において、プロセッサからのリクエスト
／コマンド，アドレス，データを入力端子１，３，４か
らそれぞれ取り込むとリクエスト受付回路１１は、タイ
ミング制御回路１２、アドレス制御回路１６、データ制
御回路１７へ制御信号を出力し、コマンドに応じた書込
み／読出し動作を高速記憶部３０または記憶部４０に対
して実行する。プロセッサからのアクセス頻度の高いデ
ータを高速記憶部３０へ格納することにより処理速度が
向上するため、あらかじめ使用頻度の高いアドレス領域
が判明している場合には、入力端子２からアドレス割り
付け情報を割り付け設定回路１３へ入力する。アドレス
変換回路１６は割り付け設定回路１３からの設定を保持
し、高速記憶部３０のアドレス内に使用頻度の高いアド
レス領域を変換する。
る。図１は本発明の一実施例を示すブロック図である。
記憶制御部１０において、プロセッサからのリクエスト
／コマンド，アドレス，データを入力端子１，３，４か
らそれぞれ取り込むとリクエスト受付回路１１は、タイ
ミング制御回路１２、アドレス制御回路１６、データ制
御回路１７へ制御信号を出力し、コマンドに応じた書込
み／読出し動作を高速記憶部３０または記憶部４０に対
して実行する。プロセッサからのアクセス頻度の高いデ
ータを高速記憶部３０へ格納することにより処理速度が
向上するため、あらかじめ使用頻度の高いアドレス領域
が判明している場合には、入力端子２からアドレス割り
付け情報を割り付け設定回路１３へ入力する。アドレス
変換回路１６は割り付け設定回路１３からの設定を保持
し、高速記憶部３０のアドレス内に使用頻度の高いアド
レス領域を変換する。
【０００６】プロセッサからの書込時にデータごとの使
用頻度が判明している場合には、プロセッサ側からデー
タと同期して送られる割り付け情報を入力端子２から割
り付け設定回路１３へ取り込む。割り付け設定回路１３
はアドレス変換回路１５，リクエスト受付け回路１１へ
それぞれ制御信号を出力する。アドレス変換回路１６は
割り付け設定回路１５からの出力によりアドレスを高速
記憶部３０のアドレスに変換し、また、リクエスト受付
回路１１はタイミング制御回路１２，アドレス制御回路
１６，データ制御回路１７を制御して高速記憶部３０へ
の書込みを実行する。
用頻度が判明している場合には、プロセッサ側からデー
タと同期して送られる割り付け情報を入力端子２から割
り付け設定回路１３へ取り込む。割り付け設定回路１３
はアドレス変換回路１５，リクエスト受付け回路１１へ
それぞれ制御信号を出力する。アドレス変換回路１６は
割り付け設定回路１５からの出力によりアドレスを高速
記憶部３０のアドレスに変換し、また、リクエスト受付
回路１１はタイミング制御回路１２，アドレス制御回路
１６，データ制御回路１７を制御して高速記憶部３０へ
の書込みを実行する。
【０００７】この時アドレス変換回路１６は変換したア
ドレス情報を割り付け設定回路１３が解除するまで保持
する。また、読出し後、データの使用頻度が下がること
が判明している場合には、読出し時のリクエストと同期
してプロセッサ側から割り付け解除情報を入力端子２を
介して割り付け設定回路１３へ入力する。割り付け設定
回路１３は、アドレス変換回路１５の該当するアドレス
を変換対象から解除し、またリクエスト受付け回路１１
を介してタイミング制御回路１２，アドレス制御１６，
データ制御回路１７を制御し高速記憶部３０から入出力
端子５を介したプロセッサへの読出しデータの転送及び
高速記憶部３０から読出したデータの記憶部４０への移
動を行う。
ドレス情報を割り付け設定回路１３が解除するまで保持
する。また、読出し後、データの使用頻度が下がること
が判明している場合には、読出し時のリクエストと同期
してプロセッサ側から割り付け解除情報を入力端子２を
介して割り付け設定回路１３へ入力する。割り付け設定
回路１３は、アドレス変換回路１５の該当するアドレス
を変換対象から解除し、またリクエスト受付け回路１１
を介してタイミング制御回路１２，アドレス制御１６，
データ制御回路１７を制御し高速記憶部３０から入出力
端子５を介したプロセッサへの読出しデータの転送及び
高速記憶部３０から読出したデータの記憶部４０への移
動を行う。
【０００８】プロセッサからのアクセスと非同期に各デ
ータの高速記憶部３０への設定・解除を行う場合、デー
タごとの割り付け解除情報を入力端子２を介して割り付
け設定回路１３へ取り込む。割り付け設定回路１３はリ
クエスト受付け回路１１へ高速記憶部３０と記憶部４０
とのデータ移動を起動する。
ータの高速記憶部３０への設定・解除を行う場合、デー
タごとの割り付け解除情報を入力端子２を介して割り付
け設定回路１３へ取り込む。割り付け設定回路１３はリ
クエスト受付け回路１１へ高速記憶部３０と記憶部４０
とのデータ移動を起動する。
【０００９】リクエスト受付け回路１１は、タイミング
制御回路１２，アドレス制御回路１６，データ制御回路
１７を制御して、設定の場合には記憶部４０からのデー
タの読出し及び高速記憶部３０へのデータの書込みを行
い、設定解除の場合は高速記憶部３０からデータの読出
し及び記憶部４０へのデータの書込みを行う。また、割
り付け設定回路１３は、アドレス変換回路１５の該当ア
ドレスの変換情報のクリアを行う。
制御回路１２，アドレス制御回路１６，データ制御回路
１７を制御して、設定の場合には記憶部４０からのデー
タの読出し及び高速記憶部３０へのデータの書込みを行
い、設定解除の場合は高速記憶部３０からデータの読出
し及び記憶部４０へのデータの書込みを行う。また、割
り付け設定回路１３は、アドレス変換回路１５の該当ア
ドレスの変換情報のクリアを行う。
【００１０】高速記憶部３０を効率的に使うためには、
実際の使用頻度に応じたデータの格納が必要であり、か
つ、その設定の負担からプロセッサを解放するため本装
置内でダイナミックに高速記憶部３０と記憶部４０間の
データ移動をする必要がある。そのため、各データまた
はアドレス領域に対して一定期間内のアクセス頻度をカ
ウント回路１８で監視する。入力端子５からアクセス回
数設定回路２０へ設定した一定期間内の基準アクセス回
数とカウント回路１８の各カウント値を比較回路１９で
比較し一定期間内のカウント数が基準アクセス回数を越
えた場合比較回路１９から割り付け設定回路１３へ出力
信号を出力する。
実際の使用頻度に応じたデータの格納が必要であり、か
つ、その設定の負担からプロセッサを解放するため本装
置内でダイナミックに高速記憶部３０と記憶部４０間の
データ移動をする必要がある。そのため、各データまた
はアドレス領域に対して一定期間内のアクセス頻度をカ
ウント回路１８で監視する。入力端子５からアクセス回
数設定回路２０へ設定した一定期間内の基準アクセス回
数とカウント回路１８の各カウント値を比較回路１９で
比較し一定期間内のカウント数が基準アクセス回数を越
えた場合比較回路１９から割り付け設定回路１３へ出力
信号を出力する。
【００１１】該当データまたはアドレス領域が記憶部４
０上に有る場合には、割り付け設定回路１３は該当デー
タまたはアドレス領域の高速記憶部３０へのデータ移動
のためリクエスト受付け回路１１を起動し、また、アド
レス割り付けの設定をアドレス変換回路に対して行う。
また、高速記憶部３０上に割り付けられた各データまた
はアドレス領域へのアクセスが基準アクセス回数以下の
場合、比較回路１９は割り付け設定回路１３へ出力し、
割り付け設定回路１３はアドレス変換回路１５への設定
解除及びリクエスト受付け回路１１への高速記憶部３０
から記憶部４０へのデータ移動の起動を出力する。これ
により使用頻度の高いデータまたはアドレス領域が高速
記憶部へ割り付けられる状態が保たれる。
０上に有る場合には、割り付け設定回路１３は該当デー
タまたはアドレス領域の高速記憶部３０へのデータ移動
のためリクエスト受付け回路１１を起動し、また、アド
レス割り付けの設定をアドレス変換回路に対して行う。
また、高速記憶部３０上に割り付けられた各データまた
はアドレス領域へのアクセスが基準アクセス回数以下の
場合、比較回路１９は割り付け設定回路１３へ出力し、
割り付け設定回路１３はアドレス変換回路１５への設定
解除及びリクエスト受付け回路１１への高速記憶部３０
から記憶部４０へのデータ移動の起動を出力する。これ
により使用頻度の高いデータまたはアドレス領域が高速
記憶部へ割り付けられる状態が保たれる。
【００１２】上記データ移動がプロセッサのアクセスと
競合するのを避けるための各記憶部の未使用期間に行わ
れることが必要である。記憶部に使用される記憶素子が
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の場
合には、一定期間ごとにリフレッシュ動作を行うことが
必要であり、上記データ移動が発生した場合、割り付け
制御回路１３からリフレッシュ制御回路１４へ制御信号
を出力してリフレッシュ実行時間にリフレッシュ動作の
代りまたはリフレッシュと平行して上記データ転送を行
うことによりプロセッサとのアクセス競合を回避するこ
とができる。
競合するのを避けるための各記憶部の未使用期間に行わ
れることが必要である。記憶部に使用される記憶素子が
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の場
合には、一定期間ごとにリフレッシュ動作を行うことが
必要であり、上記データ移動が発生した場合、割り付け
制御回路１３からリフレッシュ制御回路１４へ制御信号
を出力してリフレッシュ実行時間にリフレッシュ動作の
代りまたはリフレッシュと平行して上記データ転送を行
うことによりプロセッサとのアクセス競合を回避するこ
とができる。
【００１３】
【発明の効果】以上説明したように本発明は、通常の大
容量の記憶部と比較的小容量の高速記憶部とを持ち、記
憶制御部が使用頻度の高いデータを高速記憶部内に置く
ことにより、高速記憶部の使用効率を高め装置の記憶容
量を小さくすることなく比較的低コストに高速アクセス
を行う記憶装置を実現できる効果がある。
容量の記憶部と比較的小容量の高速記憶部とを持ち、記
憶制御部が使用頻度の高いデータを高速記憶部内に置く
ことにより、高速記憶部の使用効率を高め装置の記憶容
量を小さくすることなく比較的低コストに高速アクセス
を行う記憶装置を実現できる効果がある。
【図１】本発明の一実施例を示すブロック図である。
１〜６ 入出力端子 １０ 記憶制御部 １１ リクエスト受付回路 １２ タイミング制御回路 １３ 優先度設定回路 １４ リフレッシュ制御回路 １５ 割り付け設定回路 １６ アドレス変換回路 １７ アドレス制御回路 １８ データ制御回路 １９ カウント回路 ２０ アクセス回数設定回路 ２１ 比較回路 ３０ 高速記憶部 ４０ 記憶部
Claims (7)
- 【請求項１】 通常の記憶部と、小容量の高速にアクセ
スが可能な高速記憶部と、前記記憶部及び前記高速記憶
部の制御を行う記憶制御部を有することを特徴とする記
憶装置。 - 【請求項２】 前記記憶制御部は、高速記憶部を本記憶
装置内の任意のアドレスに割り付けるアドレス変換手段
と、アドレス変換のための設定を行う割り付け設定手段
を有する請求項１記載の記憶装置。 - 【請求項３】 前記割り付け設定手段は、個々の格納デ
ータの前記高速記憶部への割り付け・設定・解除を行
い、また、通常の記憶部と高速記憶部間のデータ転送を
行うデータ転送手段を有する請求項２記載の記憶装置。 - 【請求項４】 前記割り付け設定手段は書込みまたは読
出し動作に同期して割り付けの設定・解除を行う請求項
３記載の記憶装置。 - 【請求項５】 前記割り付け設定手段は、書込み及び読
出し動作に非同期に割り付けの設定・解除を行う請求項
３記載の記憶装置。 - 【請求項６】 前記記憶制御部は各記憶部に格納された
各データに対して一定期間内のアクセス回数をカウント
するカウンタと、前記カウンタのカウント値と設定され
たアクセス回数の比較を行う比較手段と、前記比較手段
で前記カウント値と比較するアクセス回数を設定するア
クセス回数設定手段を有し、前記比較手段における比較
結果から前記割り付け設定手段が割り付けの設定及び解
除を行う請求項４または５記載の記憶装置。 - 【請求項７】 前記記憶制御部は、割り付けの設定及び
解除時高速記憶部から通常の記憶部へのデータ転送をリ
フレッシュ動作時にリフレッシュ動作に代えてまたは平
行して実行するためのリフレッシュ制御手段を有し、前
記データ転送とプロセッサからのアクセスとの競合を避
ける請求項４，５または６記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150760A JPH0628246A (ja) | 1991-06-24 | 1991-06-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150760A JPH0628246A (ja) | 1991-06-24 | 1991-06-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628246A true JPH0628246A (ja) | 1994-02-04 |
Family
ID=15503818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150760A Pending JPH0628246A (ja) | 1991-06-24 | 1991-06-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628246A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
| JP2006059403A (ja) * | 2004-08-18 | 2006-03-02 | Nec Micro Systems Ltd | 半導体装置及び半導体装置のリフレシュ処理方法 |
| JP2009048613A (ja) * | 2007-08-14 | 2009-03-05 | Samsung Electronics Co Ltd | ソリッドステートメモリ、それを含むコンピュータシステム及びその動作方法 |
| JP2011164669A (ja) * | 2010-02-04 | 2011-08-25 | Nec Corp | メモリアクセス制御システムおよびメモリアクセス制御方法 |
| US8010739B2 (en) | 2007-09-28 | 2011-08-30 | Denso Corporation | Electronic device and program for operating the same |
| US8023012B2 (en) | 2004-08-23 | 2011-09-20 | Fujifilm Corporation | Image capture device correcting defective pixel information |
| JP2014182674A (ja) * | 2013-03-21 | 2014-09-29 | Nec Corp | 記憶装置および記憶方法 |
-
1991
- 1991-06-24 JP JP3150760A patent/JPH0628246A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
| JP2006059403A (ja) * | 2004-08-18 | 2006-03-02 | Nec Micro Systems Ltd | 半導体装置及び半導体装置のリフレシュ処理方法 |
| US8023012B2 (en) | 2004-08-23 | 2011-09-20 | Fujifilm Corporation | Image capture device correcting defective pixel information |
| JP2009048613A (ja) * | 2007-08-14 | 2009-03-05 | Samsung Electronics Co Ltd | ソリッドステートメモリ、それを含むコンピュータシステム及びその動作方法 |
| US8626996B2 (en) | 2007-08-14 | 2014-01-07 | Samsung Electronics Co., Ltd. | Solid state memory (SSM), computer system including an SSM, and method of operating an SSM |
| KR101498673B1 (ko) * | 2007-08-14 | 2015-03-09 | 삼성전자주식회사 | 반도체 드라이브, 그것의 데이터 저장 방법, 그리고 그것을포함한 컴퓨팅 시스템 |
| US9208079B2 (en) | 2007-08-14 | 2015-12-08 | Samsung Electronics Co., Ltd. | Solid state memory (SSM), computer system including an SSM, and method of operating an SSM |
| US8010739B2 (en) | 2007-09-28 | 2011-08-30 | Denso Corporation | Electronic device and program for operating the same |
| JP2011164669A (ja) * | 2010-02-04 | 2011-08-25 | Nec Corp | メモリアクセス制御システムおよびメモリアクセス制御方法 |
| JP2014182674A (ja) * | 2013-03-21 | 2014-09-29 | Nec Corp | 記憶装置および記憶方法 |
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