JP4313456B2 - メモリ制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、クロックに同期してデータ転送を行なうＳＲＡＭ（シンクロナスダイナミックＲＡＭ）を制御する回路であって、特に、制御回路とＳＤＲＡＭの間の信号線数を最小限に抑えつつ、シンクロナスＤＲＡＭの実質のバスバンド幅を向上させるメモリ制御装置に関する。
【０００２】
【従来の技術】
従来から、データを記憶するメモリ装置の１つとして使用されているＳＤＲＡＭは、クロックに同期した連続的なデータ転送が可能であり、バースト転送を指示すると、指定したバイト数分のデータ転送を１クロック単位で連続して行なうことができる。
【０００３】
なお、ＳＤＲＡＭの仕様に関して記載されている文献としては、例えば、「ＮＥＣ μＰＤ４５１６４２１データシート（１９９５，ＮＥＣ）や、特開平６−７６５６７号公報「半導体記憶装置および同期型半導体記憶装置」等が存在する。
【０００４】
このような、ＳＤＲＡＭを用いたシステムにおいてデータ転送能力を向上させる１つの手法として、複数のＳＤＲＡＭを用いて、データを複数のＳＤＲＡＭに分割して格納し、複数のＳＤＲＡＭを同時に動作させる手法がある。
【０００５】
しかしながら、この手法は、バースト長を十分長くとれる連続領域への転送に適用する場合は問題ないが、バースト長が短いランダムアクセスの場合には、ＳＤＲＡＭの性能を十分発揮させることができず、実質的にはデータ転送能力が向上しないという問題がある。
【０００６】
そこで、データ転送能力を向上させるもう１つの手法として、複数のＳＤＲＡＭに異なる種類のデータを分離して格納し、それらを独立に制御する手法がある。
【０００７】
このような手法を用いたメモリ制御装置について以下説明する。
【０００８】
図５において、転送要求ユニット５０１Ａ〜転送要求ユニット５０１Ｃには外部から、あるいは以下の説明するＳＤＲＡＭから処理を必要とするデータが入力されており当該処理後にＳＤＲＡＭ５１０ａ、ＳＤＲＡＭ５１０ｂへの転送あるいは、外部機器への出力がなされる。
【０００９】
転送要求ユニット５０１Ａ〜５０１Ｃは所定の処理をしようとするとき、あるいは所定の処理が完了すると、ＳＤＲＡＭ５１０ａ、ＳＤＲＡＭ５１０ｂからの読みだし、またはＳＤＲＡＭへの書き込みに関するアクセス要求（開始アドレス、転送サイズ、転送方向、実行優先度）をメモリ制御装置５００に入力する。
【００１０】
上記メモリ制御装置５００では、上記アクセス要求を受けた、アービトレーション手段５０５は、当該３つの転送要求ユニット１０１Ａ〜１０１Ｃからの転送要求の中から優先度が高くかつ異なるメモリ装置に対するアクセスを要求している２つの要求を選択し、その２つの転送要求に対応するアクセス開始要求（開始アドレス、転送サイズ、転送方向）をコマンド生成手段５０６ａおよびコマンド生成手段５０６ｂに出力する。
【００１１】
コマンド生成手段５０６ａは、アービトレーション手段５０５から出力されたアクセス開始要求ａに応じてＳＤＲＡＭ５１０ａを制御するチップ選択信号ＣＳａおよびコマンドａを出力する。
【００１２】
また、コマンド生成手段５０６ｂは、アービトレーション手段５０５から出力されたアクセス開始要求ｂに応じてＳＤＲＡＭ５１０ｂを制御するチップ選択信号ＣＳｂおよびコマンドｂを出力する。
【００１３】
ＳＤＲＡＭ５１０ａおよびＳＤＲＡＭ５１０ｂは、メモリ制御装置５０４からコマンドおよびＳＤＲＡＭ選択信号（ＣＳａまたはＣＳｂ）を入力して動作するシンクロナス・ダイナミック・ランダム・アクセス・メモリである。上記のようにＳＤＲＡＭ５１０ａおよびＳＤＲＡＭ５１０ｂにチップ選択信号ＣＳａ，ＣＳｂおよびコマンドａ，ｂが入力されると稼働し、以下に説明するデータ転送手段５０８ａ，５０８ｂを介して、転送要求ユニット５０１Ａ〜５０１Ｃとのデータ転送を実行することになる。
【００１４】
上記データ転送手段５０８ａは、ＳＤＲＡＭ５１０ａへの書き込み時は、データバスを経由して転送要求ユニット５０１Ａ〜５０１Ｃのいずれかから書き込みデータを入力して、メモリデータバスａ経由でＳＤＲＡＭ５１０ａへ転送し、ＳＤＲＡＭ５１０ａからの読み出し時は、メモリデータバスａ経由でＳＤＲＡＭ５１０ａから読み出しデータを入力して、データバス経由で転送要求ユニット５０１Ａ〜Ｃのいずれかへ転送する。
【００１５】
データ転送手段５０８ｂも上記データ転送手段５０８ａと同様に動作するが、アクセス対象はＳＤＲＡＭ５１０ｂとなり、メモリデータバスｂを使用することになる。
【００１６】
以上のような構成により、従来のメモリ制御装置では、アービトレーション手段５０５によって３つの転送要求ユニット５０１Ａ〜５０１Ｃよりの転送要求の中から優先度が高くかつ異なるメモリ装置に対するアクセスを要求している２つの転送要求を選択し、上記２つのアクセスを、２つのコマンド生成手段５０６ａ、５０６ｂによって完全に独立に制御することにより、２つのＳＤＲＡＭを独立に動作させることが可能となり、複数の転送要求ユニットから同時に異なるＳＤＲＡＭにアクセス要求があった場合にメモリのバスバンドが向上するという効果を備えている。
【００１７】
尚、上記の構成の転送要求ユニット５０１Ａ〜５０１Ｃ、メモリ制御装置５００、ＳＤＲＡＭ５１０ａ、５１０ｂは例えば以下のような用途に適用する。
【００１８】
すなわち、例えば転送要求ユニット５１０Ａは例えばＤＶＤドライブに接続され、当該ＤＶＤドライブよりの圧縮画像データの入力があるとＤＲＡＭ５１０ａへの書き込み要求を出す。メモリ制御装置５００は、この要求に基づいてＤＲＡＭ５１０ａへの書き込み処理を実行する。このように書き込まれた圧縮画像データは次いで、例えば、転送要求ユニット５０１Ｂよりの読み出し要求に基づいて転送され、該転送要求ユニット５０１Ｂで原画像データにデコードされる。ここで、該デコードが完了すると、当該転送要求ユニット５０１ＢはＤＲＡＭ５１０ｂへの書き込み要求を出し、この要求に基づいて上記原画像データはＤＲＡＭ５１０ｂに転送される。ついで、上記ＤＲＡＭ５１０ｂに格納された原画像データが、転送要求ユニット５０１Ｃよりの読み出し要求に基づいて転送され、転送要求ユニット５０１Ｃよりテレビモニタ等に出力される。上記の各書き込み要求、読み出し要求は、上記メモリ制御装置５００によって処理される。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリ制御装置においては、ＳＤＲＡＭの数だけコマンド送信用の信号線を必要とするため、メモリ制御装置とＳＤＲＡＭの間の信号線数が増大するという問題点を有していた。
【００２０】
それ故、本発明の目的は、ＳＤＲＡＭなどの同期型メモリ装置を用いたメモリサブシステムにおいて、メモリ制御装置とメモリ装置の間の信号線数を最小限に抑えつつ、バースト長が短い場合においてもメモリの実効バスバンド幅を向上することができるメモリ制御装置を提供することである。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下の手段を採用している。すなわち、アービトレーション手段では、従来と同様、複数のデータ転送要求ユニットよりの複数のデータ転送要求の中から異なるメモリ装置に対するアクセスを要求している転送要求を複数選択して、コマンド生成手段に通知する。コマンド生成手段では、上記選択された複数のデータ転送要求に対応するメモリ装置制御コマンドを同時に生成するようにする。また、ルール判定手段を備えて、メモリ装置の仕様に基づいて各々のメモリ装置に対して次のコマンドが発行可能か否かを判定する構成としておく。
【００２２】
コマンド選択手段では、上記ルール判定手段の判定と優先度に基づいて、次のコマンドを発行可能なメモリ装置に対するメモリ制御コマンドの中から１つを選択して複数のメモリ装置へ同時に出力するとともに、上記選択されたコマンドに対応するメモリ装置に対するチップ選択信号を有効にする。
【００２３】
これによって、複数のメモリ装置に対するコマンドピンは共通となり、ＬＳＩのピン数を減少させることが可能である。
【００２４】
上記においては、各メモリ装置は共通のコマンドピンから得られることなるコマンドに基づいて個別に動作することになるが、複数のメモリ装置に対応してコマンド生成手段が１つコマンドを発行して、当該複数のメモリ装置を共通の転送データに対応して同時に作動させることもできる。これによって、サイズの大きなデータを複数のメモリ装置に分割して書き込むことができ、また、当該分割して書き込まれたデータを同時に読み出して、もとのデータを復元することもできる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
【００２６】
（実施の形態１）
図１は、本発明の第１の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【００２７】
図１において、所定数（この例では３つ）の転送要求ユニット１０１Ａ〜１０１Ｃは、上記従来例と同様ＳＤＲＡＭからの読みだし、またはＳＤＲＡＭへの書き込みに関するアクセス要求（開始アドレス、転送サイズ、転送方向、実行優先度）を生成して以下に説明するメモリ制御装置１００に入力する。
【００２８】
上記メモリ制御装置１００のアービトレーション手段１０３は、上記従来のメモリ制御装置５００と同様に、上記所定数の転送要求ユニット１０１Ａ〜１０１Ｃからの転送要求の中から優先度が高くかつ異なるＳＤＲＡＭに対するアクセスを要求している２つの転送要求を選択し、その２つの転送要求に対応するアクセス開始要求（開始アドレス、転送サイズ、転送方向）をコマンド生成手段１０５に出力する。
【００２９】
コマンド生成手段１０５は、上記アービトレーション手段１０３が選択した２つの要求に基づいて、その２つの転送要求に対応するコマンドａ，コマンドｂを生成してコマンド選択手段１０６に入力する。
【００３０】
上記コマンド選択手段１０６は、以下に説明するコマンド発行ルール判定手段１０９からの情報（コマンドａ，コマンドｂの発行が可能か否か）およびコマンドａ，コマンドｂの実行優先度をもとに、コマンド生成手段から得た２つのコマンドを時分割的に１つずつ選択して、１組のコマンドピンよりＳＤＲＡＭ１１０ａおよび１１０ｂに出力するとともに、選択したコマンドに対応するチップ選択信号ＣＳａまたはＣＳｂを時分割的に有効（図２の例ではLow ）にする。
【００３１】
尚、チップ選択信号ＣＳａは、ＳＤＲＡＭ１１０ａの選択信号で、あり、また、選択信号ＣＳｂは、ＳＤＲＡＭ１１０ｂの選択信号であり、従来と同様、それぞれＳＤＲＡＭ１１０ａ、１１０ｂに対応した選別個の組のピンより出力される。
【００３２】
データ転送手段１０７ａおよびデータ転送手段１０７ｂの動作は上記従来技術と同様であるので。ここでは説明を省略する。
【００３３】
コマンド発行ルール判定手段１０９は、使用するＳＤＲＡＭの仕様に応じて、上記２つのＳＤＲＡＭに対して次のコマンドが発行可能か否かの情報を生成し、コマンド選択手段１０６へ出力する。
【００３４】
例えば、ＣＡＳレイテンシ＝３のＳＤＲＡＭを使用した場合に、ＳＤＲＡＭ１１０ａ（または１１０ｂ）に対してアクティブコマンドが発行された時には、それに続く２サイクルの間はＳＤＲＡＭ１１０ａ（または１１０ｂ）へのコマンド発行は禁止状態となる。従って、コマンド発行ルール判定手段１０９は、該２サイクルの間はＳＤＲＡＭ１１０ａ（または１１０ｂ）へのアクセスを禁止するようコマンド選択手段１０６に指示を出すようになっている。
【００３５】
図２は、上記第１の実施形態に係るメモリ制御装置の動作タイミングの一例を示すタイミングチャートである。
【００３６】
以下、図１および図２を参照して更に説明する。
【００３７】
まず最初に、転送要求ユニット１０１Ａがメモリ装置１１０ａから４バイトのデータの読み出し要求を出し、転送要求ユニット１０１Ｂがメモリ装置１１０ｂへ４バイトのデータの書き込み要求を出力し、実行優先度は、転送要求ユニット１０１Ａのアクセス要求の方が高いとする。この状況下ではアービトレーション手段１０３は、他に実行優先度がより高い転送要求がない限り、ＳＤＲＡＭ１１０ａに対するアクセス開始要求とＳＤＲＡＭ１１０ｂに対応するアクセス開始要求をコマンド生成手段１０５に出力することになる。
【００３８】
また、ＳＤＲＡＭ１１０ａおよびＳＤＲＡＭ１１０ｂのデータバス幅は８ビットとし、ＣＡＳレイテンシ＝３、バースト長＝４とする。
【００３９】
上記アクセス開始要求を受けたコマンド生成手段１０５は、コマンドａとして、ＳＤＲＡＭ１１０ａへのアクティブコマンドＡａとＳＤＲＡＭ１１０ａへのリードコマンドＲａをこの順序で生成し、コマンド選択手段１０６へ出力し、また、コマンドｂとして、ＳＤＲＡＭ１１０ｂへのアクティブコマンドＡｂとＳＤＲＡＭ１１０ｂへのライトコマンドＷｂをこの順序で生成し、コマンド選択手段１０６へ出力する。さらに、コマンドａには、コマンドｂより優先して実行するという情報が属性として付加されているものとする。
【００４０】
コマンド選択手段１０６は、まずサイクル２（図２(a) 参照）において、コマンドａを選択して、図２(e) に示すようにＳＤＲＡＭ１１０ａ、１１０ｂにアクティブコマンドＡａを出力するとともに、図２(b) に示すようにチップ選択信号ＣＳａをアクティブにする。これにより、上記コマンドａはＳＤＲＡＭ１１０ａに受け入れられるが、ＳＤＲＡＭ１１０ｂには受け入れられないことになり、ＳＤＲＡＭ１１０ａのアクティベートが実行される。
【００４１】
上記したように、アクティブコマンドが発行された時には、それに続く２サイクルの間はＳＤＲＡＭ１１０ａ（または１１０ｂ）へのコマンド発行は禁止状態となる。従って、サイクル３ではコマンド発行ルール判定手段１０９から、ＳＤＲＡＭ１１０ａへのコマンド発行は禁止状態である旨の情報が出力されており、それにより、コマンド選択手段１０６は、ＳＲＡＭ１０６に対応するコマンドｂを選択して、図２(e) に示すように、ＳＤＲＡＭ１１０ｂにアクティブコマンドＡｂを出力し、図２(d) に示すようにチップ選択信号ＣＳｂをアクティブにする。これにより、ＳＤＲＡＭ１１０ｂのアクティベートが実行される。
【００４２】
サイクル４では、コマンド発行ルール判定手段１０９から、両方のＳＤＲＡＭともにコマンド発行は禁止状態である旨の情報が出力されており、それにより、コマンド選択手段１０６は、上記チップ選択信号ＣＳａ、ＣＳｂをインアクティブにする。
【００４３】
次いで、上記サイクル２で発行したアクティブコマンドＡａに対応して、サイクル５で、ＳＤＲＡＭ１１０ａへのコマンド発行が可状態となるので、コマンド選択手段１０６は、コマンドａを選択して、ＳＤＲＡＭ１１０ａにリードコマンドＲａを出力し、これによって、ＳＤＲＡＭ１１０ａはサイクル８からメモリデータバスａに上記バースト長４のリードデータｒ１，ｒ２，ｒ３，ｒ４を出力し、このデータは、データ転送手段１０７ａによって転送要求ユニットＡに転送される。尚、ＳＤＲＡＭ１１０ａにリードコマンドが入力されると、読み出し対象のデータは一旦ＳＤＲＡＭ１１０ａ内のバッファに落とされた後、読み出される。従って、図２(e),(f) に示すように、リードコマンドＲａが発行されてから所定サイクル（この場合３サイクル）後にデータの読み出しがなされることになる。
【００４４】
続いて、上記サイクル３で発行したアクティブコマンドＡｂに対応して、サイクル６で、ＳＤＲＡＭ１１０ｂへのコマンド発行が許可状態となる。ここで、コマンドａは存在しないので、コマンド選択手段１０６は、コマンドｂを選択して、ＳＤＲＡＭ１１０ｂにライトコマンドＷｂを出力し、これによって、図２(e),(g) に示すように、データ転送手段１０７ｂは、転送要求ユニットＢから入力したライトデータｗ１，ｗ２，ｗ３，ｗ４をサイクル６からメモリデータバスｂに出力する。
【００４５】
以上のように、本発明の第１の実施の形態に係るメモリ制御装置は、コマンド選択手段１０６がコマンド発行ルール判定手段１０９からコマンド発行可否の情報を入力して、その情報と実行優先度によって、ＳＤＲＡＭ１１０ａへのコマンドであるコマンドａとＳＤＲＡＭ１１０ｂへのコマンドであるコマンドｂのどちらか一方を選択して、コマンドとして２つのＳＤＲＡＭ１１０ａ，１１０ｂへ出力し、選択したコマンドに対応するＳＤＲＡＭの選択信号ＣＳａまたはＣＳｂをアクティブにすることにより、共通のコマンド信号で２つのＳＤＲＡＭを独立に制御する。
【００４６】
これにより、２つのＳＤＲＡＭ１１０ａ，１１０ｂへのコマンド信号を共用できるため、メモリ制御装置とＳＤＲＡＭとの間の信号線数を削減することができる。
【００４７】
なお、上記実施の形態１においては、転送要求ユニットの数は３であったが、２または４以上の構成にしてもよい。また、ＳＤＲＡＭは２つであったが、３つ以上の構成にしてもよい。
【００４８】
（実施の形態２）
図３は、本発明の第２の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【００４９】
図３において、コマンド生成手段３０１は、アービトレーション手段１０３を介して、例えば転送要求ユニット１０１Ｃから転送要求があった場合には、その転送要求のみを選択して、コマンドａを生成する。この時、コマンドａに２つのＳＤＲＡＭ１１０ａ，１１０ｂに同時にアクセスする旨の属性情報を付加する。また、例えば、転送要求ユニット１０１Ａ、１０１Ｂからの転送要求があった場合には、２つの転送要求を共に選択し、その２つの転送要求に対応するコマンドａ，コマンドｂを生成する。この時、コマンドａ，コマンドｂには、特定のＳＤＲＡＭに個別にアクセスする旨の属性情報を付加する。
【００５０】
コマンド選択手段３０２は、コマンド生成手段３０１から１つのＳＤＲＡＭ１１０ａ、１１０ｂに個別にアクセスする旨の属性情報を持ったコマンド（この例では上記コマンドｂ）が出力された場合には、コマンド発行ルール判定手段１０９からの情報（コマンドａ，コマンドｂの発行が可能か否か）およびコマンドａ，コマンドｂの実行優先度をもとに、コマンド生成手段３０１から入力した２つのコマンドのうち１つを選択してＳＤＲＡＭ１１０ａまたは１１０ｂへ出力し、選択したコマンドに対応するＳＤＲＡＭ選択信号（ＣＳａまたはＣＳｂ）を有効にする。この後の動作手順は図２を参照して上記実施の形態で説明した通りであるので、重ねての説明を省略する。
【００５１】
一方、コマンド生成手段３０１から２つのＳＤＲＡＭに同時にアクセスする旨の属性情報を持つコマンド（この場合コマンドａ）が出力された場合には、コマンド発行ルール判定手段１０９からの情報（コマンドａ，コマンドｂの発行が可能か否か）をもとに、コマンド生成手段から入力したコマンドａをそのままＳＤＲＡＭ１１０ａと１１０ｂへ出力し、２つのチップ選択信号ＣＳａとＣＳｂを同時に有効にする。
【００５２】
転送要求ユニット１０１Ａまたは転送要求ユニット１０１ＢとＳＤＲＡＭ１１０ａ、１１０ｂ間のデータ転送をする場合のデータ転送手段３０３ａの動作は、上記した第１の実施の形態と同じであるので、ここでは説明を省略する。
【００５３】
また、転送要求ユニット１０１ＣからＳＤＲＡＭ１１０ａ、１１０ｂにデータ転送する場合は、データ転送手段３０３ａはコマンド選択手段３０２よりその旨の通知を受けて、メモリデータバスａとメモリデータバスｂの両方にデータを分割してＳＤＲＡＭ１１０ａ、１１０ｂに同時に転送する。この分割は例えば１バイトずつのデータをＳＤＲＡＭ１１０ａ、１１０ｂに交互に振り分けるようにし、それぞれをＳＤＲＡＭ１１０ａ、１１０ｂの同じアドレスに書き込むようにするが、この方法はすでに公知であるので、ここでは詳しい説明を省略する。
【００５４】
更に、ＳＤＲＡＭ１１０ａ、１１０ｂから転送要求ユニット１０１Ｃにデータ転送する場合には、データ転送手段３０３ａはコマンド選択手段３０２よりその旨の通知を受けて、メモリデータバスａとメモリデータバスｂの両方から得られる上記分割されたデータを復元して、転送要求ユニットＣに転送するようになっている。ここでの復元方法についてもすでに公知であるので、ここでは説明を省略する。
【００５５】
データ転送手段３０３ｂは、転送要求ユニット１０１Ａまたは転送要求ユニット１０１ＢとＳＤＲＡＭ１１０ａ、１１０ｂ間のデータ転送をする場合の時については、上記した第１の実施の形態と同じように動作する。また、上記転送要求ユニット１０１ＣとＳＤＲＡＭ１１０ａ、１１０ｂ間のデータ転送時には使用されない。
【００５６】
コマンド発行ルール判定手段１０９の機能は上記第１の実施の形態と同様である。
【００５７】
図４は、本第２の実施形態に係るメモリ制御装置の動作タイミングの一例を示すタイミングチャートである。
【００５８】
以下、図３および図４を参照しながら説明する。
【００５９】
まず最初に、転送要求ユニット１０１ＡがＳＤＲＡＭ１１０ａから４バイトのデータのリードをアクセス要求として出力し、転送要求ユニット１０１ＢがＳＤＲＡＭ１１０ｂから４バイトのデータのリードをアクセス要求として出力し、転送要求ユニット１０３ＣがＳＤＲＡＭ１１０ａとＳＤＲＡＭ１１０ｂの両方への１６バイトのデータのライトをアクセス要求として出力し、実行優先度は、転送要求ユニットＣの出力するアクセス要求、転送要求ユニットＡの出力するアクセス要求，転送要求ユニットＢの出力するアクセス要求の順に高いとする。
【００６０】
また、ＳＤＲＡＭ１１０ａおよびＳＤＲＡＭ１１０ｂのメモリデータバス幅は８ビットとし、ＣＡＳレイテンシ＝３、バースト長＝４とする。この場合、図４に示したように、まず最初に実行優先度の最も高い転送要求ユニットＣのデータをＳＤＲＡＭ１１０ａおよび１１０ｂに転送することが実行される。
【００６１】
この時、図４(e) に示すように、２サイクルにおいてまず、ＳＤＲＡＭ１１０ａとＳＤＲＡＭ１１０ｂの両方へのアクティブコマンドＡａｂがコマンド選択手段３０２より出力されるとともに、図４(c),(d) に示すように、チップ選択信号ＣＳａとチップ選択信号ＣＳｂが同時にアクティブになる。その３サイクル後の５サイクルにおいて、１６バイトのデータのライトアクセス要求Ｗａｂがコマンド選択手段３０２より出力され、このときも、チップ選択信号ＣＳａとチップ選択信号ＣＳｂが同時にアクティブになる。
【００６２】
上記コマンドＡａｂを受けて２つのＳＤＲＡＭ１１０ａとＳＤＲＡＭ１１０ｂが同時に稼働状態となるとともに、上記コマンドＡａｂは上記データ転送手段３０３ａにも入力され、これを受けて図４(f),(g) に示すように、ＳＤＲＡＭ１１０ａとＳＤＲＡＭ１１０ｂの２つが同時に動作し、また、データ転送手段３０３ａは転送要求ユニットＣよりのデータを、メモリデータバスａとメモリデータバスｂに分割してＳＤＲＡＭ１１０ａとＳＤＲＡＭ１１０ｂに転送する（サイクル５〜サイクル１２）。尚、図４においては１バイトずつのデータＷ１，Ｗ２‥をその順番に交互にメモリデータバスａとメモリデータバスｂに割り振っている。
【００６３】
尚、上記１６バイトの書き込みは、ＳＤＲＡＭ１１０ａ、１１０ｂのバッファに対してなされるので、該バッファからＳＤＲＡＭの本体に書き込みをする必要上、サイクル１３で両方のＳＤＲＡＭ１１０ａ、１１０ｂに対してがプリチャージが起動している（サイクル１５参照）。
【００６４】
次いで、サイクル１６以降で、ＳＤＲＡＭ１１０ａから転送要求ユニット１０１Ａへの転送と、ＳＤＲＡＭ１１０ｂから転送要求ユニットＢへの転送が、１サイクルずれて、並行して実行される（サイクル１６〜サイクル２８）。 以上のように、本発明の第２の実施の形態に係るメモリ制御装置は、ＳＤＲＡＭに対する１回あたりのデータ転送サイズに応じて、データ転送サイズが大きい場合には、複数のＳＤＲＡＭに並列にデータを格納して、複数のＳＤＲＡＭを同時に動作させて１つのデータ転送を行ない、データ転送サイズが小さい場合には、１つのＳＤＲＡＭのみにデータを格納して、複数のＳＤＲＡＭを独立に制御して複数のデータ転送を同時に行なう。
【００６５】
この実施の形態はサイズの大きなデータの転送に対して有効であり、バースト長も長くしてオーバヘッドを最短にしている。また、コマンド生成手段の出力するコマンドに、複数（２つ）のＳＤＲＡＭを同時に使用するか、個別に使用するかの情報を載せることで、バースト長の長短に応じてオーバヘッドを最小とするＳＤＲＡＭへの格納方法を選択可能であり、メモリの実行バスバンド幅を向上させることができる。
【００６６】
更に、この実施の形態において、特定の転送要求ユニットよりの転送要求に基づいて、２つのＳＤＲＡＭにアクセスするようにしたが、本実施の形態はこれに限定されるものではなく、例えば、特定のデータに２つのＤＲＡＭを同時に使用する旨のデータを書き込んでおき、当該データがいずれの転送要求ユニットを使用しても、２つのＤＲＡＭを同時に使用することができるようにすることもできる。また、２つのＤＲＡＭを同時に使用することとしたが、更に多くのＤＲＡＭを同時に使用るようにしてもよいことは勿論である。
【００６７】
【発明の効果】
以上説明したように、本発明はＳＤＲＡＭへのコマンドピンを共用化することにより、メモリ制御装置のピン数ぴょびメモリ制御装置とＳＤＲＡＭとの間の信号線数を削減することができる。
【００６８】
更に、データサイズの大小やバースト長の長短に応じて、複数のメモリ装置を個別にを使用するか、共通に使用するかを選択できるようにすることによって、オーバヘッドを最小とするＳＤＲＡＭへの格納方法を選択可能であり、これによって、メモリの実行バスバンド幅を向上させることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【図２】第１の実施形態に係るメモリ制御装置の動作手順を示すタイミングチャートである。
【図３】第２の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【図４】第２の実施形態に係るメモリ制御装置の動作手順を示すタイミングチャートである。
【図５】従来のメモリ制御装置の構成の一例を示すブロック図である。
【符号の説明】
１０１Ａ，１０１Ｂ，１０１Ｃ…転送要求ユニット
１０５…コマンド生成手段
１０６…コマンド選択手段
１０７ａ，１０７ｂ…データ転送手段
１０９…コマンド発行ルール判定手段
３０１…コマンド生成手段
３０２…コマンド選択手段
３０３ａ，３０３ｂ…データ転送手段

Claims (3)

1. クロックに同期して複数のデータ転送要求ユニットと複数のダイナミック型メモリ装置間のデータ転送を制御するメモリ制御装置において、
   上記複数のデータ転送要求ユニットよりの複数のデータ転送要求の中から異なるメモリ装置に対するアクセスを要求している転送要求を複数選択するアービトレーション手段と、
   上記アービトレーション手段が選択した複数のデータ転送要求に対応するメモリ装置制御コマンドを同時に生成するコマンド生成手段と、
   メモリ装置の仕様に基づいて各々のメモリ装置に対して次のコマンドが発行可能か否かを判定するルール判定手段と、
   上記ルール判定手段の判定と優先度に基づいて、次のコマンドを発行可能なメモリ装置に対するメモリ制御コマンドの中から１つを選択して複数のメモリ装置へ同時に出力するとともに、上記選択されたコマンドに対応するメモリ装置に対するチップ選択信号を有効にするコマンド選択手段とを備えたことを特徴とするメモリ制御装置。
2. 上記コマンドが、複数のメモリ装置への同時アクセス要求を含んでいるとともに、該複数のメモリ装置に対応する上記チップ選択信号を同時に有効にする上記コマンド選択手段を備えるとともに、所定長のデータを上記同時に選択されたメモリ装置の数に分割して当該複数のメモリ装置に書き込み、また、分割されたデータを複数のメモリ装置より同時に読み出して復元する請求項１に記載に記載のメモリ制御装置。
3. 特定のデータ転送要求ユニットよりのデータ転送要求に対応して、複数のメモリ装置が同時に稼働する状態とする請求項２に記載のメモリ制御装置。

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