JPH06275895A - レーザダイオード駆動制御回路 - Google Patents
レーザダイオード駆動制御回路Info
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- JPH06275895A JPH06275895A JP5058786A JP5878693A JPH06275895A JP H06275895 A JPH06275895 A JP H06275895A JP 5058786 A JP5058786 A JP 5058786A JP 5878693 A JP5878693 A JP 5878693A JP H06275895 A JPH06275895 A JP H06275895A
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Abstract
(57)【要約】 (修正有)
【目的】 レーザダイオード駆動制御回路において、駆
動電流を可変させた場合でも、制御素子での無駄な消費
電力が発生せず、安定した制御動作を行う。 【構成】 レーザダイオード駆動制御回路100のレー
ザダイオード10には、電圧可変電圧源5からの電源電
圧が供給される。電源電圧制御部100aは、FET駆
動回路1の駆動端子間電圧VDSをモニタし、その結果に
基づいて電圧可変電圧源5の電源電圧VDDを制御するこ
とにより、間接的にFET駆動回路1の駆動端子間電圧
VDSを制御している。その制御された電源電圧は、直列
接続のレーザダイオード10及びFET駆動回路1に印
加され、その結果、レーザダイオード10の負荷特性が
変化し、その負荷特性の変化に応じてFET駆動回路1
の動作点も移動する。このため、駆動電流Iを低減する
と、FETでの消費電力は、その低減に応じて約半分の
消費電力となる。
動電流を可変させた場合でも、制御素子での無駄な消費
電力が発生せず、安定した制御動作を行う。 【構成】 レーザダイオード駆動制御回路100のレー
ザダイオード10には、電圧可変電圧源5からの電源電
圧が供給される。電源電圧制御部100aは、FET駆
動回路1の駆動端子間電圧VDSをモニタし、その結果に
基づいて電圧可変電圧源5の電源電圧VDDを制御するこ
とにより、間接的にFET駆動回路1の駆動端子間電圧
VDSを制御している。その制御された電源電圧は、直列
接続のレーザダイオード10及びFET駆動回路1に印
加され、その結果、レーザダイオード10の負荷特性が
変化し、その負荷特性の変化に応じてFET駆動回路1
の動作点も移動する。このため、駆動電流Iを低減する
と、FETでの消費電力は、その低減に応じて約半分の
消費電力となる。
Description
【0001】
【産業上の利用分野】本発明はレーザダイオードの駆動
制御を行うレーザダイオード駆動制御回路に関し、特に
FET(電界効果トランジスタ)を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
制御を行うレーザダイオード駆動制御回路に関し、特に
FET(電界効果トランジスタ)を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
【0002】
【従来の技術】レーザダイオードは、例えば固体レーザ
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平4−59798号公報に開示されているACC
(automatic current control )方式によるものと、特
開平2−159780号公報に開示されているAPC
(automatic power control)方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図6、図7及び図8を用いて説
明する。
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平4−59798号公報に開示されているACC
(automatic current control )方式によるものと、特
開平2−159780号公報に開示されているAPC
(automatic power control)方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図6、図7及び図8を用いて説
明する。
【0003】図6は従来のACC方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路101のレーザダイオード
10aには、FET駆動回路11及び電流モニタ回路6
1が直列に接続されて、そのレーザダイオード10a、
FET駆動回路11及び電流モニタ回路61間に所定の
電源電圧VDDが印加される。電流モニタ回路61は、そ
のときの駆動電流Iをモニタすると共に電圧VM に変換
し、電流制御回路81はそのモニタ電圧VM と基準電圧
源91からの基準電圧Vref とを比較し、その差分によ
り差動信号VDを出力して駆動電流Iを制御する。この
ように、レーザダイオード10aを流れる駆動電流Iを
検出して制御することによって安定したレーザ光を得る
ことができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路101のレーザダイオード
10aには、FET駆動回路11及び電流モニタ回路6
1が直列に接続されて、そのレーザダイオード10a、
FET駆動回路11及び電流モニタ回路61間に所定の
電源電圧VDDが印加される。電流モニタ回路61は、そ
のときの駆動電流Iをモニタすると共に電圧VM に変換
し、電流制御回路81はそのモニタ電圧VM と基準電圧
源91からの基準電圧Vref とを比較し、その差分によ
り差動信号VDを出力して駆動電流Iを制御する。この
ように、レーザダイオード10aを流れる駆動電流Iを
検出して制御することによって安定したレーザ光を得る
ことができる。
【0004】図7は従来のAPC方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路102のレーザダイオード
10bには、FET駆動回路12が直列に接続されて、
そのレーザダイオード10b及びFET駆動回路12間
に所定の電源電圧VDDが印加される。フォトダイオード
62は、そのときのレーザダイオード10bのレーザ光
を受光し、そのモニタ電流IM は可変抵抗RM によって
モニタ電圧信号VM に変換され差動回路82に入力され
る。差動回路82は、そのモニタ電圧信号VM と、基準
電圧源92からの基準電圧Vref とを比較し、その差分
により差動信号VD を出力して駆動電流Iを制御する。
このように、レーザダイオード10bのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路102のレーザダイオード
10bには、FET駆動回路12が直列に接続されて、
そのレーザダイオード10b及びFET駆動回路12間
に所定の電源電圧VDDが印加される。フォトダイオード
62は、そのときのレーザダイオード10bのレーザ光
を受光し、そのモニタ電流IM は可変抵抗RM によって
モニタ電圧信号VM に変換され差動回路82に入力され
る。差動回路82は、そのモニタ電圧信号VM と、基準
電圧源92からの基準電圧Vref とを比較し、その差分
により差動信号VD を出力して駆動電流Iを制御する。
このように、レーザダイオード10bのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
【0005】ここで、上記の駆動電流Iを所望の電流値
に制御する場合について、図8を用いて説明する。図8
は駆動電流IをFET駆動回路を用いて制御する場合の
説明図である。図において、FET特性曲線8aは、F
ET駆動回路11または12におけるFETのゲート電
圧(差動信号)VD をパラメータとするドレイン−ソー
ス間電圧V DS(以下、「駆動端子間電圧VDS」とい
う。)と駆動電流Iとの関係を示す。FETは、図に示
すように、オン抵抗が正となる特性を有している。
に制御する場合について、図8を用いて説明する。図8
は駆動電流IをFET駆動回路を用いて制御する場合の
説明図である。図において、FET特性曲線8aは、F
ET駆動回路11または12におけるFETのゲート電
圧(差動信号)VD をパラメータとするドレイン−ソー
ス間電圧V DS(以下、「駆動端子間電圧VDS」とい
う。)と駆動電流Iとの関係を示す。FETは、図に示
すように、オン抵抗が正となる特性を有している。
【0006】負荷線8bは、レーザダイオード10aま
たは10bにおける負荷特性を示している。レーザダイ
オード10aまたは10bには、FETでの電圧降下分
VDSを電源電圧VDDから差し引いた電圧(VDD−VDS)
とほぼ同等の電圧が印加しており、負荷線8bは、その
電圧(VDD−VDS)と駆動電流Iとの関係を示す。
たは10bにおける負荷特性を示している。レーザダイ
オード10aまたは10bには、FETでの電圧降下分
VDSを電源電圧VDDから差し引いた電圧(VDD−VDS)
とほぼ同等の電圧が印加しており、負荷線8bは、その
電圧(VDD−VDS)と駆動電流Iとの関係を示す。
【0007】FETの動作点は、FET特性曲線8aと
負荷線8bとの交点で決まる。ゲート電圧VD をVD1と
したときのFETの動作点はP1となるので、FET及
びレーザダイオードには、FETの飽和領域での駆動電
流I1 が流れ、そのときの駆動端子間電圧はVDS1 とな
る。
負荷線8bとの交点で決まる。ゲート電圧VD をVD1と
したときのFETの動作点はP1となるので、FET及
びレーザダイオードには、FETの飽和領域での駆動電
流I1 が流れ、そのときの駆動端子間電圧はVDS1 とな
る。
【0008】FETの動作点は、FETのゲート電圧V
D に応じて負荷線8b上を移動する。ゲート電圧(差動
信号)VD は、さらに基準電圧Vref に応じて変化する
ので、基準電圧Vref によって駆動電流Iを制御するこ
とができる。したがって、駆動電流IをI2 に制御する
場合は、FETのゲート電圧VD がVD2となるように基
準電圧Vref を設定すればよい。そのときの駆動端子間
電圧VDSはVDS2 となる。この駆動電流Iの制御によっ
て、レーザダイオード10aまたは10bでのレーザ光
の発光量を所望の量まで低減することができる。
D に応じて負荷線8b上を移動する。ゲート電圧(差動
信号)VD は、さらに基準電圧Vref に応じて変化する
ので、基準電圧Vref によって駆動電流Iを制御するこ
とができる。したがって、駆動電流IをI2 に制御する
場合は、FETのゲート電圧VD がVD2となるように基
準電圧Vref を設定すればよい。そのときの駆動端子間
電圧VDSはVDS2 となる。この駆動電流Iの制御によっ
て、レーザダイオード10aまたは10bでのレーザ光
の発光量を所望の量まで低減することができる。
【0009】
【発明が解決しようとする課題】ところで、上記方式に
よる場合、駆動電流IをI1 としたときのFETでの消
費電力(=VDS1 ×I1 )は、図8の斜線8cで示す面
積分に相当し、また、駆動電流IをI2 としたときの消
費電力(=VDS2 ×I2 )は、斜線8dで示す面積分に
相当し、駆動電流IをI1 からI2 に低減しても、FE
Tでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流IをI1からI2 に低
減してレーザダイオード10aまたは10bでの消費電
力が低減しても、FETでの消費電力は逆に増大する。
この傾向は、駆動電流I1 を約半分に低減するときによ
り顕著に現れる。
よる場合、駆動電流IをI1 としたときのFETでの消
費電力(=VDS1 ×I1 )は、図8の斜線8cで示す面
積分に相当し、また、駆動電流IをI2 としたときの消
費電力(=VDS2 ×I2 )は、斜線8dで示す面積分に
相当し、駆動電流IをI1 からI2 に低減しても、FE
Tでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流IをI1からI2 に低
減してレーザダイオード10aまたは10bでの消費電
力が低減しても、FETでの消費電力は逆に増大する。
この傾向は、駆動電流I1 を約半分に低減するときによ
り顕著に現れる。
【0010】このFETでの消費電力の増大は、無駄な
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
【0011】また、レーザダイオード10aまたは10
bに大電流を流したい場合には、FETに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
るが、その場合、コレクタ−エミッタ間電圧VCEに必ず
1〜3Vが発生するので、その装置効率の低下はより顕
著になる。
bに大電流を流したい場合には、FETに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
るが、その場合、コレクタ−エミッタ間電圧VCEに必ず
1〜3Vが発生するので、その装置効率の低下はより顕
著になる。
【0012】本発明はこのような点に鑑みてなされたも
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
【0013】
【課題を解決するための手段】本発明では上記課題を解
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗が正である制御素子
と、前記制御素子の駆動端子電圧を検出し監視電圧とし
て出力する監視電圧出力手段と、前記監視電圧出力手段
からの監視電圧と予め設定した基準電圧の差分に応じて
差動信号を出力する差動信号出力手段と、前記差動信号
を受けて前記制御素子の駆動端子電圧が前記基準電圧に
対応する電圧に制御されるように前記レーザダイオード
及び前記制御素子に供給する電源電圧を制御する電源電
圧制御手段と、前記制御素子の駆動電流を所定の駆動電
流に制御する駆動電流制御手段と、を有することを特徴
とするレーザダイオード駆動制御回路が、提供される。
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗が正である制御素子
と、前記制御素子の駆動端子電圧を検出し監視電圧とし
て出力する監視電圧出力手段と、前記監視電圧出力手段
からの監視電圧と予め設定した基準電圧の差分に応じて
差動信号を出力する差動信号出力手段と、前記差動信号
を受けて前記制御素子の駆動端子電圧が前記基準電圧に
対応する電圧に制御されるように前記レーザダイオード
及び前記制御素子に供給する電源電圧を制御する電源電
圧制御手段と、前記制御素子の駆動電流を所定の駆動電
流に制御する駆動電流制御手段と、を有することを特徴
とするレーザダイオード駆動制御回路が、提供される。
【0014】
【作用】レーザダイオードに直列に、オン抵抗が正であ
る制御素子が接続される。監視電圧出力手段は、その制
御素子の駆動端子電圧を検出し監視電圧として出力す
る。差動信号出力手段は、その監視電圧出力手段からの
監視電圧と予め設定した基準電圧の差分に応じて差動信
号を出力する。電源電圧制御手段は、その差動信号を受
けて、制御素子の駆動端子電圧が基準電圧に対応する電
圧に制御されるように、レーザダイオード及び制御素子
に供給する電源電圧を制御する。
る制御素子が接続される。監視電圧出力手段は、その制
御素子の駆動端子電圧を検出し監視電圧として出力す
る。差動信号出力手段は、その監視電圧出力手段からの
監視電圧と予め設定した基準電圧の差分に応じて差動信
号を出力する。電源電圧制御手段は、その差動信号を受
けて、制御素子の駆動端子電圧が基準電圧に対応する電
圧に制御されるように、レーザダイオード及び制御素子
に供給する電源電圧を制御する。
【0015】駆動電流制御手段は、電源電圧を制御する
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
【0016】すなわち、制御素子の駆動電流を大きな駆
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
【0017】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図1は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路100は、レーザダイオード10
の駆動制御を行うための回路であり、そのレーザダイオ
ード10には、FET駆動回路1及び電流モニタ回路6
が直列に接続され、電圧可変電圧源5からの電源電圧が
供給されている。
明する。図1は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路100は、レーザダイオード10
の駆動制御を行うための回路であり、そのレーザダイオ
ード10には、FET駆動回路1及び電流モニタ回路6
が直列に接続され、電圧可変電圧源5からの電源電圧が
供給されている。
【0018】FET駆動回路1は、レーザダイオード1
0に流れる駆動電流Iを制御するために設けられ、FE
T(電界効果トランジスタ)で構成されている。このF
ET駆動回路1の駆動端子間電圧VDSを制御するため
に、電源電圧制御部100aが設けられている。電源電
圧制御部100aは、FET駆動回路1の駆動端子間電
圧VDSをモニタし、その結果に基づいて電圧可変電圧源
5の電源電圧VDDを制御することにより、間接的にFE
T駆動回路1の駆動端子間電圧VDSを制御している。
0に流れる駆動電流Iを制御するために設けられ、FE
T(電界効果トランジスタ)で構成されている。このF
ET駆動回路1の駆動端子間電圧VDSを制御するため
に、電源電圧制御部100aが設けられている。電源電
圧制御部100aは、FET駆動回路1の駆動端子間電
圧VDSをモニタし、その結果に基づいて電圧可変電圧源
5の電源電圧VDDを制御することにより、間接的にFE
T駆動回路1の駆動端子間電圧VDSを制御している。
【0019】すなわち、電源電圧制御部100aのFE
T電圧モニタ回路2は、FET駆動回路1の駆動端子間
電圧VDSをモニタし、そのモニタ電圧VM1を差動積分増
幅回路3に出力する。差動積分増幅回路3は、そのモニ
タ電圧VM1と、基準電圧源4において予め設定した基準
電圧Vref1との差分に応じて差動積分信号VD1を出力す
る。電圧可変電圧源5は、パルス周波数可変型の電源電
圧であり、その差動積分信号VD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード10、FET駆動回路1及び電流モニタ回
路6に印加される。その結果、レーザダイオード10の
負荷特性が変化し、その負荷特性の変化に応じてFET
駆動回路1の動作点も移動する。その詳細は後述する。
T電圧モニタ回路2は、FET駆動回路1の駆動端子間
電圧VDSをモニタし、そのモニタ電圧VM1を差動積分増
幅回路3に出力する。差動積分増幅回路3は、そのモニ
タ電圧VM1と、基準電圧源4において予め設定した基準
電圧Vref1との差分に応じて差動積分信号VD1を出力す
る。電圧可変電圧源5は、パルス周波数可変型の電源電
圧であり、その差動積分信号VD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード10、FET駆動回路1及び電流モニタ回
路6に印加される。その結果、レーザダイオード10の
負荷特性が変化し、その負荷特性の変化に応じてFET
駆動回路1の動作点も移動する。その詳細は後述する。
【0020】FET駆動回路1の駆動電流Iを制御する
ために、上記の電源電圧制御部100aとは別個に、A
CC方式による駆動電流制御部100bが設けられる。
駆動電流制御部100bの電流モニタ回路6は、FET
駆動回路1の駆動電流Iをモニタしてモニタ電圧VM に
変換し電流制御回路8に出力する。電流制御回路8は、
そのモニタ電圧VM と、基準電圧源9において予め設定
した基準電圧Vref2との差分を差動増幅し、その差動信
号VD をFET駆動回路1に出力する。なお、差動信号
VD はFET駆動回路1におけるFETのゲート電圧と
なる。FET駆動回路1は、その差動信号VD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード10の負荷特性との関連で決ま
る。FET駆動回路1は、その動作点での駆動電流I及
び駆動端子間電圧VDSで動作する。レーザダイオード1
0の駆動電流は、そのFET駆動回路1の駆動電流Iで
制御される。
ために、上記の電源電圧制御部100aとは別個に、A
CC方式による駆動電流制御部100bが設けられる。
駆動電流制御部100bの電流モニタ回路6は、FET
駆動回路1の駆動電流Iをモニタしてモニタ電圧VM に
変換し電流制御回路8に出力する。電流制御回路8は、
そのモニタ電圧VM と、基準電圧源9において予め設定
した基準電圧Vref2との差分を差動増幅し、その差動信
号VD をFET駆動回路1に出力する。なお、差動信号
VD はFET駆動回路1におけるFETのゲート電圧と
なる。FET駆動回路1は、その差動信号VD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード10の負荷特性との関連で決ま
る。FET駆動回路1は、その動作点での駆動電流I及
び駆動端子間電圧VDSで動作する。レーザダイオード1
0の駆動電流は、そのFET駆動回路1の駆動電流Iで
制御される。
【0021】なお、差動積分増幅回路3の時定数は、電
流制御回路8の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路3からの差動積分
信号V D1に応じて変化する駆動端子間電圧VDSの変化よ
り、電流制御回路8からの差動信号VD2に応じて変化す
る駆動電流Iの変化の方が速くなる。したがって、駆動
電流Iの制御時における動作点の移動が速やかに行われ
る。
流制御回路8の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路3からの差動積分
信号V D1に応じて変化する駆動端子間電圧VDSの変化よ
り、電流制御回路8からの差動信号VD2に応じて変化す
る駆動電流Iの変化の方が速くなる。したがって、駆動
電流Iの制御時における動作点の移動が速やかに行われ
る。
【0022】特に、駆動電流Iは、電源電圧制御部10
0aによる電源電圧VDDを制御する制御ループと、FE
Tのゲート電圧(差動信号VD ) を制御する駆動電流制
御部100bの2つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路3の時定数は、電流
制御回路8の時定数より2桁程度大きい値とする。
0aによる電源電圧VDDを制御する制御ループと、FE
Tのゲート電圧(差動信号VD ) を制御する駆動電流制
御部100bの2つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路3の時定数は、電流
制御回路8の時定数より2桁程度大きい値とする。
【0023】次に、上記の駆動電流Iの制御について、
図2を用いて説明する。図2は駆動電流Iを制御する場
合の説明図である。図において、FET特性曲線2a
は、FET駆動回路1におけるFETの差動信号(ゲー
ト電圧)VD をパラメータとする駆動端子間電圧(ドレ
イン−ソース間電圧)VDSと駆動電流Iとの関係を示
す。FETは、図に示すように、オン抵抗が正となる特
性を有している。
図2を用いて説明する。図2は駆動電流Iを制御する場
合の説明図である。図において、FET特性曲線2a
は、FET駆動回路1におけるFETの差動信号(ゲー
ト電圧)VD をパラメータとする駆動端子間電圧(ドレ
イン−ソース間電圧)VDSと駆動電流Iとの関係を示
す。FETは、図に示すように、オン抵抗が正となる特
性を有している。
【0024】負荷線2bは、レーザダイオード10にお
ける負荷特性を示している。レーザダイオード10に
は、FETでの電圧降下分VDSを電源電圧VDDから差し
引いた電圧(VDD−VDS)とほぼ同等の電圧が印加して
おり、負荷線2bは、その電圧(VDD−VDS)と駆動電
流Iとの関係を示す。
ける負荷特性を示している。レーザダイオード10に
は、FETでの電圧降下分VDSを電源電圧VDDから差し
引いた電圧(VDD−VDS)とほぼ同等の電圧が印加して
おり、負荷線2bは、その電圧(VDD−VDS)と駆動電
流Iとの関係を示す。
【0025】FETの動作点は、FET特性曲線2aと
負荷線2bとの交点で決まる。差動信号VD がVD1のと
きのFETの動作点はP1となるので、FET及びレー
ザダイオード10には、FETの飽和領域での駆動電流
I1 が流れ、そのときの駆動端子間電圧VDSはVDS1 と
なる。
負荷線2bとの交点で決まる。差動信号VD がVD1のと
きのFETの動作点はP1となるので、FET及びレー
ザダイオード10には、FETの飽和領域での駆動電流
I1 が流れ、そのときの駆動端子間電圧VDSはVDS1 と
なる。
【0026】ここで、駆動電流I1 を約半分のI2 に低
減する制御について説明する。先ず、FETの差動信号
VD がVD2となるように、基準電圧Vref2を設定する。
そのとき、FET特性曲線が2aから2a1 に変化する
ので駆動端子間電圧VDS1 は、負荷線2bに沿って増加
しようとする。しかし、電源電圧制御部100aにより
VDS1 は、常に一定に保たれるので、電源電圧VDDは、
VDD1 まで下がり、レーザダイオード10の負荷線2b
は、矢印20で示すように移動して、新たな負荷線2b
1 となる。その結果、FETの動作点は、矢印21に沿
って点P3まで下がる。この時点で、レーザダイオード
10には、FETの飽和領域での駆動電流I2 が流れ、
そのときの駆動端子間電圧VDSは動作点P1での駆動端
子間電圧VDS1 と同一のVDS1 に保持される。
減する制御について説明する。先ず、FETの差動信号
VD がVD2となるように、基準電圧Vref2を設定する。
そのとき、FET特性曲線が2aから2a1 に変化する
ので駆動端子間電圧VDS1 は、負荷線2bに沿って増加
しようとする。しかし、電源電圧制御部100aにより
VDS1 は、常に一定に保たれるので、電源電圧VDDは、
VDD1 まで下がり、レーザダイオード10の負荷線2b
は、矢印20で示すように移動して、新たな負荷線2b
1 となる。その結果、FETの動作点は、矢印21に沿
って点P3まで下がる。この時点で、レーザダイオード
10には、FETの飽和領域での駆動電流I2 が流れ、
そのときの駆動端子間電圧VDSは動作点P1での駆動端
子間電圧VDS1 と同一のVDS1 に保持される。
【0027】このような駆動電流Iの制御を行うレーザ
ダイオード駆動制御回路1において、FETでの消費電
力は、次のようになる。駆動電流IをI1 としたときの
FETでの消費電力(=VDS1 ×I1 )は、図2の斜線
2cで示す面積分に相当し、また、駆動電流IをI2 と
したときの消費電力(=VDS1 ×I2 )は、斜線2dで
示す面積分に相当し、駆動電流IをI1 からI2 に低減
すると、FETでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
ダイオード駆動制御回路1において、FETでの消費電
力は、次のようになる。駆動電流IをI1 としたときの
FETでの消費電力(=VDS1 ×I1 )は、図2の斜線
2cで示す面積分に相当し、また、駆動電流IをI2 と
したときの消費電力(=VDS1 ×I2 )は、斜線2dで
示す面積分に相当し、駆動電流IをI1 からI2 に低減
すると、FETでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
【0028】図3は図1のレーザダイオード駆動制御回
路の回路例を示す図である。図において、FETQに
は、例えば消費電力をより低く抑えることができるパワ
ーMOS形FETが使用される。FETQのドレイン端
子に接続された抵抗R1は、接地された抵抗R3と共
に、演算増幅器OP1の非反転入力端子に接続され、一
方のソース端子に接続された抵抗R2は、演算増幅器O
P1の反転入力端子に接続される。演算増幅器OP1
は、抵抗R4によって負帰還され、その出力電圧はFE
TQのモニタ電圧VM1として抵抗R5を介して演算増幅
器OP2の反転入力端子に入力される。一方、演算増幅
器OP2の非反転入力端子には、基準電圧源V1から得
られる基準電圧Vref1が抵抗R6を介して入力される。
この演算増幅器OP2の反転入力端子と出力端子との間
には、コンデンサCが接続されて差動積分の演算を行
い、差動積分信号VD1を出力する。ここで、コンデンサ
C及び抵抗R5による積分回路を設けたのは、図1の説
明で述べたように、電源電圧VDDを制御する差動積分信
号VD1の時定数を後述のFETのゲート電圧(差動信号
VD) の時定数より大きくするためである。なお、基準
電圧Vref1は、FETQのオン抵抗付近の飽和領域内で
発生する駆動端子間電圧VDSの演算増幅器OP1で増幅
倍したときの平均値に設定される。
路の回路例を示す図である。図において、FETQに
は、例えば消費電力をより低く抑えることができるパワ
ーMOS形FETが使用される。FETQのドレイン端
子に接続された抵抗R1は、接地された抵抗R3と共
に、演算増幅器OP1の非反転入力端子に接続され、一
方のソース端子に接続された抵抗R2は、演算増幅器O
P1の反転入力端子に接続される。演算増幅器OP1
は、抵抗R4によって負帰還され、その出力電圧はFE
TQのモニタ電圧VM1として抵抗R5を介して演算増幅
器OP2の反転入力端子に入力される。一方、演算増幅
器OP2の非反転入力端子には、基準電圧源V1から得
られる基準電圧Vref1が抵抗R6を介して入力される。
この演算増幅器OP2の反転入力端子と出力端子との間
には、コンデンサCが接続されて差動積分の演算を行
い、差動積分信号VD1を出力する。ここで、コンデンサ
C及び抵抗R5による積分回路を設けたのは、図1の説
明で述べたように、電源電圧VDDを制御する差動積分信
号VD1の時定数を後述のFETのゲート電圧(差動信号
VD) の時定数より大きくするためである。なお、基準
電圧Vref1は、FETQのオン抵抗付近の飽和領域内で
発生する駆動端子間電圧VDSの演算増幅器OP1で増幅
倍したときの平均値に設定される。
【0029】差動積分信号VD1は、パルス周波数可変型
である電圧可変電圧源50に入力される。その電圧検出
回路51に入力された差動積分信号VD1は、ホトカプラ
52を経由してスイッチング回路53に送られる。一
方、整流回路56では商用の交流ACを整流し、直流電
圧をスイッチング回路53へ出力する。この直流電圧は
スイッチング回路53で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ52からの信号によって
制御される。すなわち、差動積分信号VD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス54を経由し、平滑回路55で平滑されて、
差動積分信号VD1に対応する直流電源電圧V DDに変換さ
れ、レーザダイオード10に出力される。なお、スイッ
チング回路53は、整流回路56でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
である電圧可変電圧源50に入力される。その電圧検出
回路51に入力された差動積分信号VD1は、ホトカプラ
52を経由してスイッチング回路53に送られる。一
方、整流回路56では商用の交流ACを整流し、直流電
圧をスイッチング回路53へ出力する。この直流電圧は
スイッチング回路53で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ52からの信号によって
制御される。すなわち、差動積分信号VD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス54を経由し、平滑回路55で平滑されて、
差動積分信号VD1に対応する直流電源電圧V DDに変換さ
れ、レーザダイオード10に出力される。なお、スイッ
チング回路53は、整流回路56でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
【0030】ここで、電圧可変電圧源50をパルス周波
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとFETQの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとFETQの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
【0031】このようにしてFETQの駆動端子間電圧
VDSは負帰還され、モニタ電圧VM1は基準電圧Vref1に
制御され、FETQの駆動端子間電圧VDSが所定の電圧
に制御される。すなわち、FETQの駆動端子間電圧V
DSが増大すると、モニタ電圧VM1も増大し、差動積分信
号VD1は積分時間に従って徐々に下がり、この差動積分
信号VD1に対応して電源電圧VDDが下がることによっ
て、FETQの駆動端子間電圧VDSを減少させる。モニ
タ電圧VM1が減少すると、この逆の動作を行い、モニタ
電圧VM1は基準電圧Vref1に等しく制御される。
VDSは負帰還され、モニタ電圧VM1は基準電圧Vref1に
制御され、FETQの駆動端子間電圧VDSが所定の電圧
に制御される。すなわち、FETQの駆動端子間電圧V
DSが増大すると、モニタ電圧VM1も増大し、差動積分信
号VD1は積分時間に従って徐々に下がり、この差動積分
信号VD1に対応して電源電圧VDDが下がることによっ
て、FETQの駆動端子間電圧VDSを減少させる。モニ
タ電圧VM1が減少すると、この逆の動作を行い、モニタ
電圧VM1は基準電圧Vref1に等しく制御される。
【0032】基準電圧Vref1をFETQのオン抵抗付近
の飽和領域内で発生する駆動端子間電圧VDSに対応する
電圧に近くなるように調整することで、FETQの作動
効率を高めることができる。
の飽和領域内で発生する駆動端子間電圧VDSに対応する
電圧に近くなるように調整することで、FETQの作動
効率を高めることができる。
【0033】FETQのソース端子側には、接地された
極低抵抗の抵抗R7が接続される。その抵抗R7の一方
の端子は、抵抗R8を介して演算増幅器OP3の非反転
入力端子に、接地された抵抗R13と共に接続される。
抵抗R7の他方の端子は抵抗R9を介して演算増幅器O
P3の反転入力端子に接続される。演算増幅器OP3
は、抵抗R10によって負帰還され、その出力電圧はF
ETQの駆動電流Iのモニタ電圧VM として抵抗R11
を介して演算増幅器OP4の反転入力端子に入力され
る。一方、演算増幅器OP4の非反転入力端子には、基
準電圧源V2から得られる基準電圧Vref2が抵抗R12
を介して入力される。演算増幅器OP4は、差動増幅し
てその差動信号VD を出力する。差動信号VD は、抵抗
R14を経由してFETQのゲートに入力し、FETQ
は、その差動信号VD によって通電度を変化させる。そ
の変化は、駆動端子間電圧VDSの変化より速くなる。こ
れは、演算増幅器OP2の時定数を、演算増幅器OP4
の時定数より大きく設定したことによる。すなわち、図
1で説明したように、電源電圧VDDを制御する演算増幅
器OP2の時定数をFETのゲート電圧を制御する演算
増幅器OP4の時定数より2桁程度大きくすることで2
つの制御ループ(電源電圧VDDを制御する制御ループ
と、FETのゲート電圧(差動電圧VD ) を制御する制
御ループ)の干渉を防止している。
極低抵抗の抵抗R7が接続される。その抵抗R7の一方
の端子は、抵抗R8を介して演算増幅器OP3の非反転
入力端子に、接地された抵抗R13と共に接続される。
抵抗R7の他方の端子は抵抗R9を介して演算増幅器O
P3の反転入力端子に接続される。演算増幅器OP3
は、抵抗R10によって負帰還され、その出力電圧はF
ETQの駆動電流Iのモニタ電圧VM として抵抗R11
を介して演算増幅器OP4の反転入力端子に入力され
る。一方、演算増幅器OP4の非反転入力端子には、基
準電圧源V2から得られる基準電圧Vref2が抵抗R12
を介して入力される。演算増幅器OP4は、差動増幅し
てその差動信号VD を出力する。差動信号VD は、抵抗
R14を経由してFETQのゲートに入力し、FETQ
は、その差動信号VD によって通電度を変化させる。そ
の変化は、駆動端子間電圧VDSの変化より速くなる。こ
れは、演算増幅器OP2の時定数を、演算増幅器OP4
の時定数より大きく設定したことによる。すなわち、図
1で説明したように、電源電圧VDDを制御する演算増幅
器OP2の時定数をFETのゲート電圧を制御する演算
増幅器OP4の時定数より2桁程度大きくすることで2
つの制御ループ(電源電圧VDDを制御する制御ループ
と、FETのゲート電圧(差動電圧VD ) を制御する制
御ループ)の干渉を防止している。
【0034】このようにしてFETQの駆動電流Iは負
帰還されて、モニタ電圧VM は基準電圧Vref2に制御さ
れ、その結果、駆動電流I及びレーザダイオード10の
レーザ光出力が制御される。
帰還されて、モニタ電圧VM は基準電圧Vref2に制御さ
れ、その結果、駆動電流I及びレーザダイオード10の
レーザ光出力が制御される。
【0035】次に、本発明の第2の実施例として駆動電
流IをAPC方式により制御する場合について図4を用
いて説明する。図4は本発明の第2の実施例を示す図で
ある。図3に示した第1の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第1
の実施例との相違点は、FETQの駆動電流Iを検出す
る代わりに、レーザダイオード10のレーザ光を検出
し、その検出結果に基づいてFETQの駆動電流Iを制
御するようにした点である。図において、フォトダイオ
ード40は、レーザダイオード10のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗RM によっ
てモニタ電圧VM に変換され、抵抗R11を介して演算
増幅器OP4の反転入力端子に入力される。このAPC
方式の負帰還回路によってFETQの駆動電流I及びレ
ーザダイオード10のレーザ光出力が制御される。
流IをAPC方式により制御する場合について図4を用
いて説明する。図4は本発明の第2の実施例を示す図で
ある。図3に示した第1の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第1
の実施例との相違点は、FETQの駆動電流Iを検出す
る代わりに、レーザダイオード10のレーザ光を検出
し、その検出結果に基づいてFETQの駆動電流Iを制
御するようにした点である。図において、フォトダイオ
ード40は、レーザダイオード10のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗RM によっ
てモニタ電圧VM に変換され、抵抗R11を介して演算
増幅器OP4の反転入力端子に入力される。このAPC
方式の負帰還回路によってFETQの駆動電流I及びレ
ーザダイオード10のレーザ光出力が制御される。
【0036】図5は本発明の第3の実施例を示す図であ
る。図3に示した第1の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源50をサイリスタで構
成した点である。演算増幅器OP2から出力された差動
積分信号VD1は、サイリスタ構成の電圧可変電圧源50
aに入力される。そのパルス可変回路51aに入力され
た差動積分信号VD1は、可変パルス信号に変換される。
すなわち、差動積分信号が大のときはパルス幅が広く、
小のときはパルス幅が狭くなる。この可変パルス信号に
よって商用の交流ACをサイリスタ回路52aで位相制
御する。位相制御された交流電圧はトランス53aを経
由して、平滑回路55aで平滑されて差動積分信号VD1
に対応する直流電源電圧VDDに変換され、レーザダイオ
ード10に出力される。
る。図3に示した第1の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源50をサイリスタで構
成した点である。演算増幅器OP2から出力された差動
積分信号VD1は、サイリスタ構成の電圧可変電圧源50
aに入力される。そのパルス可変回路51aに入力され
た差動積分信号VD1は、可変パルス信号に変換される。
すなわち、差動積分信号が大のときはパルス幅が広く、
小のときはパルス幅が狭くなる。この可変パルス信号に
よって商用の交流ACをサイリスタ回路52aで位相制
御する。位相制御された交流電圧はトランス53aを経
由して、平滑回路55aで平滑されて差動積分信号VD1
に対応する直流電源電圧VDDに変換され、レーザダイオ
ード10に出力される。
【0037】上記の説明では、駆動電流Iの制御をAC
C方式またはAPC方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、APC方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ACC方式で駆動電流Iの制御を行うことができる。
C方式またはAPC方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、APC方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ACC方式で駆動電流Iの制御を行うことができる。
【0038】
【発明の効果】以上説明したように本発明では、レーザ
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
【0039】したがって、制御素子での消費電力を大幅
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
【図1】本発明のレーザダイオード駆動制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図2】駆動電流Iを制御する場合の説明図である。
【図3】図1のレーザダイオード駆動制御回路の回路例
を示す図である。
を示す図である。
【図4】本発明の第2の実施例を示す図である。
【図5】本発明の第3の実施例を示す図である。
【図6】従来のACC方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図7】従来のAPC方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図8】駆動電流IをFET駆動回路を用いて制御する
場合の説明図である。
場合の説明図である。
1 FET駆動回路 2 FET電圧モニタ回路 3 差動積分増幅回路 4,9 基準電圧源 5,50,50a 電圧可変電圧源 6 電流モニタ回路 8 電流制御回路 10 レーザダイオード 100 レーザダイオード駆動制御回路 Q FET OP1,OP2,OP3,OP4 演算増幅器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年5月11日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 レーザダイオード駆動制御回路
【特許請求の範囲】
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はレーザダイオードの駆動
制御を行うレーザダイオード駆動制御回路に関し、特に
FET(電界効果トランジスタ)を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
制御を行うレーザダイオード駆動制御回路に関し、特に
FET(電界効果トランジスタ)を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
【0002】
【従来の技術】レーザダイオードは、例えば固体レーザ
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平4−59798号公報に開示されているACC
(automatic current control )方式によるものと、特
開平2−159780号公報に開示されているAPC
(automatic power control)方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図6、図7及び図8を用いて説
明する。
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平4−59798号公報に開示されているACC
(automatic current control )方式によるものと、特
開平2−159780号公報に開示されているAPC
(automatic power control)方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図6、図7及び図8を用いて説
明する。
【0003】図6は従来のACC方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路101のレーザダイオード
10aには、FET駆動回路11及び電流モニタ回路6
1が直列に接続されて、そのレーザダイオード10a、
FET駆動回路11及び電流モニタ回路61間に所定の
電源電圧VDDが印加される。電流モニタ回路61は、そ
のときの駆動電流Iをモニタすると共に電圧VM に変換
し、電流制御回路81はそのモニタ電圧VM と基準電圧
源91からの基準電圧Vref とを比較し、その差分によ
り差動信号VDを出力して駆動電流Iを制御する。この
ように、レーザダイオード10aを流れる駆動電流Iを
検出して制御することによって安定したレーザ光を得る
ことができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路101のレーザダイオード
10aには、FET駆動回路11及び電流モニタ回路6
1が直列に接続されて、そのレーザダイオード10a、
FET駆動回路11及び電流モニタ回路61間に所定の
電源電圧VDDが印加される。電流モニタ回路61は、そ
のときの駆動電流Iをモニタすると共に電圧VM に変換
し、電流制御回路81はそのモニタ電圧VM と基準電圧
源91からの基準電圧Vref とを比較し、その差分によ
り差動信号VDを出力して駆動電流Iを制御する。この
ように、レーザダイオード10aを流れる駆動電流Iを
検出して制御することによって安定したレーザ光を得る
ことができる。
【0004】図7は従来のAPC方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路102のレーザダイオード
10bには、FET駆動回路12が直列に接続されて、
そのレーザダイオード10b及びFET駆動回路12間
に所定の電源電圧VDDが印加される。フォトダイオード
62は、そのときのレーザダイオード10bのレーザ光
を受光し、そのモニタ電流IM は可変抵抗RM によって
モニタ電圧信号VM に変換され差動回路82に入力され
る。差動回路82は、そのモニタ電圧信号VM と、基準
電圧源92からの基準電圧Vref とを比較し、その差分
により差動信号VD を出力して駆動電流Iを制御する。
このように、レーザダイオード10bのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路102のレーザダイオード
10bには、FET駆動回路12が直列に接続されて、
そのレーザダイオード10b及びFET駆動回路12間
に所定の電源電圧VDDが印加される。フォトダイオード
62は、そのときのレーザダイオード10bのレーザ光
を受光し、そのモニタ電流IM は可変抵抗RM によって
モニタ電圧信号VM に変換され差動回路82に入力され
る。差動回路82は、そのモニタ電圧信号VM と、基準
電圧源92からの基準電圧Vref とを比較し、その差分
により差動信号VD を出力して駆動電流Iを制御する。
このように、レーザダイオード10bのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
【0005】ここで、上記の駆動電流Iを所望の電流値
に制御する場合について、図8を用いて説明する。図8
は駆動電流IをFET駆動回路を用いて制御する場合の
説明図である。図において、FET特性曲線8aは、F
ET駆動回路11または12におけるFETのゲート電
圧(差動信号)VD をパラメータとするドレイン−ソー
ス間電圧V DS(以下、「駆動端子間電圧VDS」とい
う。)と駆動電流Iとの関係を示す。FETは、オン抵
抗の温度係数が正となる特性を有している。
に制御する場合について、図8を用いて説明する。図8
は駆動電流IをFET駆動回路を用いて制御する場合の
説明図である。図において、FET特性曲線8aは、F
ET駆動回路11または12におけるFETのゲート電
圧(差動信号)VD をパラメータとするドレイン−ソー
ス間電圧V DS(以下、「駆動端子間電圧VDS」とい
う。)と駆動電流Iとの関係を示す。FETは、オン抵
抗の温度係数が正となる特性を有している。
【0006】負荷線8bは、レーザダイオード10aま
たは10bにおける負荷特性を示している。レーザダイ
オード10aまたは10bには、FETでの電圧降下分
VDSを電源電圧VDDから差し引いた電圧(VDD−VDS)
とほぼ同等の電圧が印加しており、負荷線8bは、その
電圧(VDD−VDS)と駆動電流Iとの関係を示す。
たは10bにおける負荷特性を示している。レーザダイ
オード10aまたは10bには、FETでの電圧降下分
VDSを電源電圧VDDから差し引いた電圧(VDD−VDS)
とほぼ同等の電圧が印加しており、負荷線8bは、その
電圧(VDD−VDS)と駆動電流Iとの関係を示す。
【0007】FETの動作点は、FET特性曲線8aと
負荷線8bとの交点で決まる。ゲート電圧VD をVD1と
したときのFETの動作点はP1となるので、FET及
びレーザダイオードには、FETの能動領域での駆動電
流I1 が流れ、そのときの駆動端子間電圧はVDS1 とな
る。
負荷線8bとの交点で決まる。ゲート電圧VD をVD1と
したときのFETの動作点はP1となるので、FET及
びレーザダイオードには、FETの能動領域での駆動電
流I1 が流れ、そのときの駆動端子間電圧はVDS1 とな
る。
【0008】FETの動作点は、FETのゲート電圧V
D に応じて負荷線8b上を移動する。ゲート電圧(差動
信号)VD は、さらに基準電圧Vref に応じて変化する
ので、基準電圧Vref によって駆動電流Iを制御するこ
とができる。したがって、駆動電流IをI2 に制御する
場合は、FETのゲート電圧VD がVD2となるように基
準電圧Vref を設定すればよい。そのときの駆動端子間
電圧VDSはVDS2 となる。この駆動電流Iの制御によっ
て、レーザダイオード10aまたは10bでのレーザ光
の発光量を所望の量まで低減することができる。
D に応じて負荷線8b上を移動する。ゲート電圧(差動
信号)VD は、さらに基準電圧Vref に応じて変化する
ので、基準電圧Vref によって駆動電流Iを制御するこ
とができる。したがって、駆動電流IをI2 に制御する
場合は、FETのゲート電圧VD がVD2となるように基
準電圧Vref を設定すればよい。そのときの駆動端子間
電圧VDSはVDS2 となる。この駆動電流Iの制御によっ
て、レーザダイオード10aまたは10bでのレーザ光
の発光量を所望の量まで低減することができる。
【0009】
【発明が解決しようとする課題】ところで、上記方式に
よる場合、駆動電流IをI1 としたときのFETでの消
費電力(=VDS1 ×I1 )は、図8の斜線8cで示す面
積分に相当し、また、駆動電流IをI2 としたときの消
費電力(=VDS2 ×I2 )は、斜線8dで示す面積分に
相当し、駆動電流IをI1 からI2 に低減しても、FE
Tでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流IをI1からI2 に低
減してレーザダイオード10aまたは10bでの消費電
力が低減しても、FETでの消費電力は逆に増大する。
この傾向は、駆動電流I1 を約半分に低減するときによ
り顕著に現れる。
よる場合、駆動電流IをI1 としたときのFETでの消
費電力(=VDS1 ×I1 )は、図8の斜線8cで示す面
積分に相当し、また、駆動電流IをI2 としたときの消
費電力(=VDS2 ×I2 )は、斜線8dで示す面積分に
相当し、駆動電流IをI1 からI2 に低減しても、FE
Tでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流IをI1からI2 に低
減してレーザダイオード10aまたは10bでの消費電
力が低減しても、FETでの消費電力は逆に増大する。
この傾向は、駆動電流I1 を約半分に低減するときによ
り顕著に現れる。
【0010】このFETでの消費電力の増大は、無駄な
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
【0011】また、レーザダイオード10aまたは10
bに大電流を流したい場合には、FETに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
ることもあるが、その場合、コレクタ−エミッタ間電圧
VCEに必ず1〜3Vが発生するので、その装置効率の低
下はより顕著になる。
bに大電流を流したい場合には、FETに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
ることもあるが、その場合、コレクタ−エミッタ間電圧
VCEに必ず1〜3Vが発生するので、その装置効率の低
下はより顕著になる。
【0012】本発明はこのような点に鑑みてなされたも
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
【0013】
【課題を解決するための手段】本発明では上記課題を解
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗の温度係数が正である
制御素子と、前記制御素子の駆動端子電圧を検出し監視
電圧として出力する監視電圧出力手段と、前記監視電圧
出力手段からの監視電圧と予め設定した基準電圧の差分
に応じて差動信号を出力する差動信号出力手段と、前記
差動信号を受けて前記制御素子の駆動端子電圧が前記基
準電圧に対応する電圧に制御されるように前記レーザダ
イオード及び前記制御素子に供給する電源電圧を制御す
る電源電圧制御手段と、前記制御素子の駆動電流を所定
の駆動電流に制御する駆動電流制御手段と、を有するこ
とを特徴とするレーザダイオード駆動制御回路が、提供
される。
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗の温度係数が正である
制御素子と、前記制御素子の駆動端子電圧を検出し監視
電圧として出力する監視電圧出力手段と、前記監視電圧
出力手段からの監視電圧と予め設定した基準電圧の差分
に応じて差動信号を出力する差動信号出力手段と、前記
差動信号を受けて前記制御素子の駆動端子電圧が前記基
準電圧に対応する電圧に制御されるように前記レーザダ
イオード及び前記制御素子に供給する電源電圧を制御す
る電源電圧制御手段と、前記制御素子の駆動電流を所定
の駆動電流に制御する駆動電流制御手段と、を有するこ
とを特徴とするレーザダイオード駆動制御回路が、提供
される。
【0014】
【作用】レーザダイオードに直列に、オン抵抗の温度係
数が正である制御素子が接続される。監視電圧出力手段
は、その制御素子の駆動端子電圧を検出し監視電圧とし
て出力する。差動信号出力手段は、その監視電圧出力手
段からの監視電圧と予め設定した基準電圧の差分に応じ
て差動信号を出力する。電源電圧制御手段は、その差動
信号を受けて、制御素子の駆動端子電圧が基準電圧に対
応する電圧に制御されるように、レーザダイオード及び
制御素子に供給する電源電圧を制御する。
数が正である制御素子が接続される。監視電圧出力手段
は、その制御素子の駆動端子電圧を検出し監視電圧とし
て出力する。差動信号出力手段は、その監視電圧出力手
段からの監視電圧と予め設定した基準電圧の差分に応じ
て差動信号を出力する。電源電圧制御手段は、その差動
信号を受けて、制御素子の駆動端子電圧が基準電圧に対
応する電圧に制御されるように、レーザダイオード及び
制御素子に供給する電源電圧を制御する。
【0015】駆動電流制御手段は、電源電圧を制御する
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
【0016】すなわち、制御素子の駆動電流を大きな駆
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
【0017】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図1は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路100は、レーザダイオード10
の駆動制御を行うための回路であり、そのレーザダイオ
ード10には、FET駆動回路1及び電流モニタ回路6
が直列に接続され、電圧可変電圧源5からの電源電圧が
供給されている。
明する。図1は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路100は、レーザダイオード10
の駆動制御を行うための回路であり、そのレーザダイオ
ード10には、FET駆動回路1及び電流モニタ回路6
が直列に接続され、電圧可変電圧源5からの電源電圧が
供給されている。
【0018】FET駆動回路1は、レーザダイオード1
0に流れる駆動電流Iを制御するために設けられ、FE
T(電界効果トランジスタ)で構成されている。このF
ET駆動回路1の駆動端子間電圧VDSを制御するため
に、電源電圧制御部100aが設けられている。電源電
圧制御部100aは、FET駆動回路1の駆動端子間電
圧VDSをモニタし、その結果に基づいて電圧可変電圧源
5の電源電圧VDDを制御することにより、間接的にFE
T駆動回路1の駆動端子間電圧VDSを制御している。
0に流れる駆動電流Iを制御するために設けられ、FE
T(電界効果トランジスタ)で構成されている。このF
ET駆動回路1の駆動端子間電圧VDSを制御するため
に、電源電圧制御部100aが設けられている。電源電
圧制御部100aは、FET駆動回路1の駆動端子間電
圧VDSをモニタし、その結果に基づいて電圧可変電圧源
5の電源電圧VDDを制御することにより、間接的にFE
T駆動回路1の駆動端子間電圧VDSを制御している。
【0019】すなわち、電源電圧制御部100aのFE
T電圧モニタ回路2は、FET駆動回路1の駆動端子間
電圧VDSをモニタし、そのモニタ電圧VM1を差動積分増
幅回路3に出力する。差動積分増幅回路3は、そのモニ
タ電圧VM1と、基準電圧源4において予め設定した基準
電圧Vref1との差分に応じて差動積分信号VD1を出力す
る。電圧可変電圧源5は、パルス周波数可変型の電源電
圧であり、その差動積分信号VD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード10、FET駆動回路1及び電流モニタ回
路6に印加される。その結果、レーザダイオード10の
負荷特性が変化し、その負荷特性の変化に応じてFET
駆動回路1の動作点も移動する。その詳細は後述する。
T電圧モニタ回路2は、FET駆動回路1の駆動端子間
電圧VDSをモニタし、そのモニタ電圧VM1を差動積分増
幅回路3に出力する。差動積分増幅回路3は、そのモニ
タ電圧VM1と、基準電圧源4において予め設定した基準
電圧Vref1との差分に応じて差動積分信号VD1を出力す
る。電圧可変電圧源5は、パルス周波数可変型の電源電
圧であり、その差動積分信号VD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード10、FET駆動回路1及び電流モニタ回
路6に印加される。その結果、レーザダイオード10の
負荷特性が変化し、その負荷特性の変化に応じてFET
駆動回路1の動作点も移動する。その詳細は後述する。
【0020】FET駆動回路1の駆動電流Iを制御する
ために、上記の電源電圧制御部100aとは別個に、A
CC方式による駆動電流制御部100bが設けられる。
駆動電流制御部100bの電流モニタ回路6は、FET
駆動回路1の駆動電流Iをモニタしてモニタ電圧VM に
変換し電流制御回路8に出力する。電流制御回路8は、
そのモニタ電圧VM と、基準電圧源9において予め設定
した基準電圧Vref2との差分を差動増幅し、その差動信
号VD をFET駆動回路1に出力する。なお、差動信号
VD はFET駆動回路1におけるFETのゲート電圧と
なる。FET駆動回路1は、その差動信号VD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード10の負荷特性との関連で決ま
る。FET駆動回路1は、その動作点での駆動電流I及
び駆動端子間電圧VDSで動作する。レーザダイオード1
0の駆動電流は、そのFET駆動回路1の駆動電流Iで
制御される。
ために、上記の電源電圧制御部100aとは別個に、A
CC方式による駆動電流制御部100bが設けられる。
駆動電流制御部100bの電流モニタ回路6は、FET
駆動回路1の駆動電流Iをモニタしてモニタ電圧VM に
変換し電流制御回路8に出力する。電流制御回路8は、
そのモニタ電圧VM と、基準電圧源9において予め設定
した基準電圧Vref2との差分を差動増幅し、その差動信
号VD をFET駆動回路1に出力する。なお、差動信号
VD はFET駆動回路1におけるFETのゲート電圧と
なる。FET駆動回路1は、その差動信号VD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード10の負荷特性との関連で決ま
る。FET駆動回路1は、その動作点での駆動電流I及
び駆動端子間電圧VDSで動作する。レーザダイオード1
0の駆動電流は、そのFET駆動回路1の駆動電流Iで
制御される。
【0021】なお、差動積分増幅回路3の時定数は、電
流制御回路8の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路3からの差動積分
信号V D1に応じて変化する駆動端子間電圧VDSの変化よ
り、電流制御回路8からの差動信号VD2に応じて変化す
る駆動電流Iの変化の方が速くなる。したがって、駆動
電流Iの制御時における動作点の移動が速やかに行われ
る。
流制御回路8の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路3からの差動積分
信号V D1に応じて変化する駆動端子間電圧VDSの変化よ
り、電流制御回路8からの差動信号VD2に応じて変化す
る駆動電流Iの変化の方が速くなる。したがって、駆動
電流Iの制御時における動作点の移動が速やかに行われ
る。
【0022】特に、駆動電流Iは、電源電圧制御部10
0aによる電源電圧VDDを制御する制御ループと、FE
Tのゲート電圧(差動信号VD ) を制御する駆動電流制
御部100bの2つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路3の時定数は、電流
制御回路8の時定数より2桁程度大きい値とする。
0aによる電源電圧VDDを制御する制御ループと、FE
Tのゲート電圧(差動信号VD ) を制御する駆動電流制
御部100bの2つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路3の時定数は、電流
制御回路8の時定数より2桁程度大きい値とする。
【0023】次に、上記の駆動電流Iの制御について、
図2を用いて説明する。図2は駆動電流Iを制御する場
合の説明図である。図において、FET特性曲線2a
は、FET駆動回路1におけるFETの差動信号(ゲー
ト電圧)VD をパラメータとする駆動端子間電圧(ドレ
イン−ソース間電圧)VDSと駆動電流Iとの関係を示
す。FETは、オン抵抗の温度係数が正となる特性を有
している。
図2を用いて説明する。図2は駆動電流Iを制御する場
合の説明図である。図において、FET特性曲線2a
は、FET駆動回路1におけるFETの差動信号(ゲー
ト電圧)VD をパラメータとする駆動端子間電圧(ドレ
イン−ソース間電圧)VDSと駆動電流Iとの関係を示
す。FETは、オン抵抗の温度係数が正となる特性を有
している。
【0024】負荷線2bは、レーザダイオード10にお
ける負荷特性を示している。レーザダイオード10に
は、FETでの電圧降下分VDSを電源電圧VDDから差し
引いた電圧(VDD−VDS)とほぼ同等の電圧が印加して
おり、負荷線2bは、その電圧(VDD−VDS)と駆動電
流Iとの関係を示す。
ける負荷特性を示している。レーザダイオード10に
は、FETでの電圧降下分VDSを電源電圧VDDから差し
引いた電圧(VDD−VDS)とほぼ同等の電圧が印加して
おり、負荷線2bは、その電圧(VDD−VDS)と駆動電
流Iとの関係を示す。
【0025】FETの動作点は、FET特性曲線2aと
負荷線2bとの交点で決まる。差動信号VD がVD1のと
きのFETの動作点はP1となるので、FET及びレー
ザダイオード10には、FETの能動領域での駆動電流
I1 が流れ、そのときの駆動端子間電圧VDSはVDS1 と
なる。
負荷線2bとの交点で決まる。差動信号VD がVD1のと
きのFETの動作点はP1となるので、FET及びレー
ザダイオード10には、FETの能動領域での駆動電流
I1 が流れ、そのときの駆動端子間電圧VDSはVDS1 と
なる。
【0026】ここで、駆動電流I1 を約半分のI2 に低
減する制御について説明する。先ず、FETの差動信号
VD がVD2となるように、基準電圧Vref2を設定する。
そのとき、FET特性曲線が2aから2a1 に変化する
ので駆動端子間電圧VDS1 は、負荷線2bに沿って増加
しようとする。しかし、電源電圧制御部100aにより
VDS1 は、常に一定に保たれるので、電源電圧VDDは、
VDD1 まで下がり、レーザダイオード10の負荷線2b
は、矢印20で示すように移動して、新たな負荷線2b
1 となる。その結果、FETの動作点は、矢印21に沿
って点P3まで下がる。この時点で、レーザダイオード
10には、FETの能動領域での駆動電流I2 が流れ、
そのときの駆動端子間電圧VDSは動作点P1での駆動端
子間電圧VDS1 と同一のVDS1 に保持される。
減する制御について説明する。先ず、FETの差動信号
VD がVD2となるように、基準電圧Vref2を設定する。
そのとき、FET特性曲線が2aから2a1 に変化する
ので駆動端子間電圧VDS1 は、負荷線2bに沿って増加
しようとする。しかし、電源電圧制御部100aにより
VDS1 は、常に一定に保たれるので、電源電圧VDDは、
VDD1 まで下がり、レーザダイオード10の負荷線2b
は、矢印20で示すように移動して、新たな負荷線2b
1 となる。その結果、FETの動作点は、矢印21に沿
って点P3まで下がる。この時点で、レーザダイオード
10には、FETの能動領域での駆動電流I2 が流れ、
そのときの駆動端子間電圧VDSは動作点P1での駆動端
子間電圧VDS1 と同一のVDS1 に保持される。
【0027】このような駆動電流Iの制御を行うレーザ
ダイオード駆動制御回路1において、FETでの消費電
力は、次のようになる。駆動電流IをI1 としたときの
FETでの消費電力(=VDS1 ×I1 )は、図2の斜線
2cで示す面積分に相当し、また、駆動電流IをI2 と
したときの消費電力(=VDS1 ×I2 )は、斜線2dで
示す面積分に相当し、駆動電流IをI1 からI2 に低減
すると、FETでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
ダイオード駆動制御回路1において、FETでの消費電
力は、次のようになる。駆動電流IをI1 としたときの
FETでの消費電力(=VDS1 ×I1 )は、図2の斜線
2cで示す面積分に相当し、また、駆動電流IをI2 と
したときの消費電力(=VDS1 ×I2 )は、斜線2dで
示す面積分に相当し、駆動電流IをI1 からI2 に低減
すると、FETでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
【0028】図3は図1のレーザダイオード駆動制御回
路の回路例を示す図である。図において、FETQに
は、例えば消費電力をより低く抑えることができるパワ
ーMOS形FETが使用される。FETQのドレイン端
子に接続された抵抗R1は、接地された抵抗R3と共
に、演算増幅器OP1の非反転入力端子に接続され、一
方のソース端子に接続された抵抗R2は、演算増幅器O
P1の反転入力端子に接続される。演算増幅器OP1
は、抵抗R4によって負帰還され、その出力電圧はFE
TQのモニタ電圧VM1として抵抗R5を介して演算増幅
器OP2の反転入力端子に入力される。一方、演算増幅
器OP2の非反転入力端子には、基準電圧源V1から得
られる基準電圧Vref1が抵抗R6を介して入力される。
この演算増幅器OP2の反転入力端子と出力端子との間
には、コンデンサCが接続されて差動積分の演算を行
い、差動積分信号VD1を出力する。ここで、コンデンサ
C及び抵抗R5による積分回路を設けたのは、図1の説
明で述べたように、電源電圧VDDを制御する差動積分信
号VD1の時定数を後述のFETのゲート電圧(差動信号
VD) の時定数より大きくするためである。なお、基準
電圧Vref1は、FETQのオン抵抗付近の能動領域内で
発生する駆動端子間電圧VDSの演算増幅器OP1で増幅
倍したときの平均値に設定される。
路の回路例を示す図である。図において、FETQに
は、例えば消費電力をより低く抑えることができるパワ
ーMOS形FETが使用される。FETQのドレイン端
子に接続された抵抗R1は、接地された抵抗R3と共
に、演算増幅器OP1の非反転入力端子に接続され、一
方のソース端子に接続された抵抗R2は、演算増幅器O
P1の反転入力端子に接続される。演算増幅器OP1
は、抵抗R4によって負帰還され、その出力電圧はFE
TQのモニタ電圧VM1として抵抗R5を介して演算増幅
器OP2の反転入力端子に入力される。一方、演算増幅
器OP2の非反転入力端子には、基準電圧源V1から得
られる基準電圧Vref1が抵抗R6を介して入力される。
この演算増幅器OP2の反転入力端子と出力端子との間
には、コンデンサCが接続されて差動積分の演算を行
い、差動積分信号VD1を出力する。ここで、コンデンサ
C及び抵抗R5による積分回路を設けたのは、図1の説
明で述べたように、電源電圧VDDを制御する差動積分信
号VD1の時定数を後述のFETのゲート電圧(差動信号
VD) の時定数より大きくするためである。なお、基準
電圧Vref1は、FETQのオン抵抗付近の能動領域内で
発生する駆動端子間電圧VDSの演算増幅器OP1で増幅
倍したときの平均値に設定される。
【0029】差動積分信号VD1は、パルス周波数可変型
である電圧可変電圧源50に入力される。その電圧検出
回路51に入力された差動積分信号VD1は、ホトカプラ
52を経由してスイッチング回路53に送られる。一
方、整流回路56では商用の交流ACを整流し、直流電
圧をスイッチング回路53へ出力する。この直流電圧は
スイッチング回路53で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ52からの信号によって
制御される。すなわち、差動積分信号VD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス54を経由し、平滑回路55で平滑されて、
差動積分信号VD1に対応する直流電源電圧V DDに変換さ
れ、レーザダイオード10に出力される。なお、スイッ
チング回路53は、整流回路56でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
である電圧可変電圧源50に入力される。その電圧検出
回路51に入力された差動積分信号VD1は、ホトカプラ
52を経由してスイッチング回路53に送られる。一
方、整流回路56では商用の交流ACを整流し、直流電
圧をスイッチング回路53へ出力する。この直流電圧は
スイッチング回路53で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ52からの信号によって
制御される。すなわち、差動積分信号VD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス54を経由し、平滑回路55で平滑されて、
差動積分信号VD1に対応する直流電源電圧V DDに変換さ
れ、レーザダイオード10に出力される。なお、スイッ
チング回路53は、整流回路56でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
【0030】ここで、電圧可変電圧源50をパルス周波
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとFETQの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとFETQの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
【0031】このようにしてFETQの駆動端子間電圧
VDSは負帰還され、モニタ電圧VM1は基準電圧Vref1に
制御され、FETQの駆動端子間電圧VDSが所定の電圧
に制御される。すなわち、FETQの駆動端子間電圧V
DSが増大すると、モニタ電圧VM1も増大し、差動積分信
号VD1は積分時間に従って徐々に下がり、この差動積分
信号VD1に対応して電源電圧VDDが下がることによっ
て、FETQの駆動端子間電圧VDSを減少させる。モニ
タ電圧VM1が減少すると、この逆の動作を行い、モニタ
電圧VM1は基準電圧Vref1に等しく制御される。
VDSは負帰還され、モニタ電圧VM1は基準電圧Vref1に
制御され、FETQの駆動端子間電圧VDSが所定の電圧
に制御される。すなわち、FETQの駆動端子間電圧V
DSが増大すると、モニタ電圧VM1も増大し、差動積分信
号VD1は積分時間に従って徐々に下がり、この差動積分
信号VD1に対応して電源電圧VDDが下がることによっ
て、FETQの駆動端子間電圧VDSを減少させる。モニ
タ電圧VM1が減少すると、この逆の動作を行い、モニタ
電圧VM1は基準電圧Vref1に等しく制御される。
【0032】基準電圧Vref1をFETQのオン抵抗付近
の能動領域内で発生する駆動端子間電圧VDSに対応する
電圧に近くなるように調整することで、FETQの作動
効率を高めることができる。
の能動領域内で発生する駆動端子間電圧VDSに対応する
電圧に近くなるように調整することで、FETQの作動
効率を高めることができる。
【0033】FETQのソース端子側には、接地された
極低抵抗の抵抗R7が接続される。その抵抗R7の一方
の端子は、抵抗R8を介して演算増幅器OP3の非反転
入力端子に、接地された抵抗R13と共に接続される。
抵抗R7の他方の端子は抵抗R9を介して演算増幅器O
P3の反転入力端子に接続される。演算増幅器OP3
は、抵抗R10によって負帰還され、その出力電圧はF
ETQの駆動電流Iのモニタ電圧VM として抵抗R11
を介して演算増幅器OP4の反転入力端子に入力され
る。一方、演算増幅器OP4の非反転入力端子には、基
準電圧源V2から得られる基準電圧Vref2が抵抗R12
を介して入力される。演算増幅器OP4は、差動増幅し
てその差動信号VD を出力する。差動信号VD は、抵抗
R14を経由してFETQのゲートに入力し、FETQ
は、その差動信号VD によって通電度を変化させる。そ
の変化は、駆動端子間電圧VDSの変化より速くなる。こ
れは、演算増幅器OP2の時定数を、演算増幅器OP4
の時定数より大きく設定したことによる。すなわち、図
1で説明したように、電源電圧VDDを制御する演算増幅
器OP2の時定数をFETのゲート電圧を制御する演算
増幅器OP4の時定数より2桁程度大きくすることで2
つの制御ループ(電源電圧VDDを制御する制御ループ
と、FETのゲート電圧(差動電圧VD ) を制御する制
御ループ)の干渉を防止している。
極低抵抗の抵抗R7が接続される。その抵抗R7の一方
の端子は、抵抗R8を介して演算増幅器OP3の非反転
入力端子に、接地された抵抗R13と共に接続される。
抵抗R7の他方の端子は抵抗R9を介して演算増幅器O
P3の反転入力端子に接続される。演算増幅器OP3
は、抵抗R10によって負帰還され、その出力電圧はF
ETQの駆動電流Iのモニタ電圧VM として抵抗R11
を介して演算増幅器OP4の反転入力端子に入力され
る。一方、演算増幅器OP4の非反転入力端子には、基
準電圧源V2から得られる基準電圧Vref2が抵抗R12
を介して入力される。演算増幅器OP4は、差動増幅し
てその差動信号VD を出力する。差動信号VD は、抵抗
R14を経由してFETQのゲートに入力し、FETQ
は、その差動信号VD によって通電度を変化させる。そ
の変化は、駆動端子間電圧VDSの変化より速くなる。こ
れは、演算増幅器OP2の時定数を、演算増幅器OP4
の時定数より大きく設定したことによる。すなわち、図
1で説明したように、電源電圧VDDを制御する演算増幅
器OP2の時定数をFETのゲート電圧を制御する演算
増幅器OP4の時定数より2桁程度大きくすることで2
つの制御ループ(電源電圧VDDを制御する制御ループ
と、FETのゲート電圧(差動電圧VD ) を制御する制
御ループ)の干渉を防止している。
【0034】このようにしてFETQの駆動電流Iは負
帰還されて、モニタ電圧VM は基準電圧Vref2に制御さ
れ、その結果、駆動電流I及びレーザダイオード10の
レーザ光出力が制御される。
帰還されて、モニタ電圧VM は基準電圧Vref2に制御さ
れ、その結果、駆動電流I及びレーザダイオード10の
レーザ光出力が制御される。
【0035】次に、本発明の第2の実施例として駆動電
流IをAPC方式により制御する場合について図4を用
いて説明する。図4は本発明の第2の実施例を示す図で
ある。図3に示した第1の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第1
の実施例との相違点は、FETQの駆動電流Iを検出す
る代わりに、レーザダイオード10のレーザ光を検出
し、その検出結果に基づいてFETQの駆動電流Iを制
御するようにした点である。図において、フォトダイオ
ード40は、レーザダイオード10のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗RM によっ
てモニタ電圧VM に変換され、抵抗R11を介して演算
増幅器OP4の反転入力端子に入力される。このAPC
方式の負帰還回路によってFETQの駆動電流I及びレ
ーザダイオード10のレーザ光出力が制御される。
流IをAPC方式により制御する場合について図4を用
いて説明する。図4は本発明の第2の実施例を示す図で
ある。図3に示した第1の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第1
の実施例との相違点は、FETQの駆動電流Iを検出す
る代わりに、レーザダイオード10のレーザ光を検出
し、その検出結果に基づいてFETQの駆動電流Iを制
御するようにした点である。図において、フォトダイオ
ード40は、レーザダイオード10のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗RM によっ
てモニタ電圧VM に変換され、抵抗R11を介して演算
増幅器OP4の反転入力端子に入力される。このAPC
方式の負帰還回路によってFETQの駆動電流I及びレ
ーザダイオード10のレーザ光出力が制御される。
【0036】図5は本発明の第3の実施例を示す図であ
る。図3に示した第1の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源50をサイリスタで構
成した点である。演算増幅器OP2から出力された差動
積分信号VD1は、サイリスタ構成の電圧可変電圧源50
aに入力される。そのパルス可変回路51aに入力され
た差動積分信号VD1は、可変パルス信号に変換される。
すなわち、差動積分信号VD1 が大のときパルス信号は商
用の交流ACの位相に対して遅延時間が短くなり、小の
ときは遅延時間が長くなる。この可変パルス信号によっ
て商用の交流ACをサイリスタ回路52aで位相制御す
る。位相制御された交流電圧はトランス53aを経由し
て、平滑回路55aで平滑されて差動積分信号VD1に対
応する直流電源電圧VDDに変換され、レーザダイオード
10に出力される。
る。図3に示した第1の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源50をサイリスタで構
成した点である。演算増幅器OP2から出力された差動
積分信号VD1は、サイリスタ構成の電圧可変電圧源50
aに入力される。そのパルス可変回路51aに入力され
た差動積分信号VD1は、可変パルス信号に変換される。
すなわち、差動積分信号VD1 が大のときパルス信号は商
用の交流ACの位相に対して遅延時間が短くなり、小の
ときは遅延時間が長くなる。この可変パルス信号によっ
て商用の交流ACをサイリスタ回路52aで位相制御す
る。位相制御された交流電圧はトランス53aを経由し
て、平滑回路55aで平滑されて差動積分信号VD1に対
応する直流電源電圧VDDに変換され、レーザダイオード
10に出力される。
【0037】上記の説明では、駆動電流Iの制御をAC
C方式またはAPC方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、APC方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ACC方式で駆動電流Iの制御を行うことができる。
C方式またはAPC方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、APC方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ACC方式で駆動電流Iの制御を行うことができる。
【0038】
【発明の効果】以上説明したように本発明では、レーザ
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
【0039】したがって、制御素子での消費電力を大幅
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
【図面の簡単な説明】
【図1】本発明のレーザダイオード駆動制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図2】駆動電流Iを制御する場合の説明図である。
【図3】図1のレーザダイオード駆動制御回路の回路例
を示す図である。
を示す図である。
【図4】本発明の第2の実施例を示す図である。
【図5】本発明の第3の実施例を示す図である。
【図6】従来のACC方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図7】従来のAPC方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図8】駆動電流IをFET駆動回路を用いて制御する
場合の説明図である。
場合の説明図である。
【符号の説明】 1 FET駆動回路 2 FET電圧モニタ回路 3 差動積分増幅回路 4,9 基準電圧源 5,50,50a 電圧可変電圧源 6 電流モニタ回路 8 電流制御回路 10 レーザダイオード 100 レーザダイオード駆動制御回路 Q FET OP1,OP2,OP3,OP4 演算増幅器
【手続補正2】
【補正対象書類名】図面
【補正対象項目名】図4
【補正方法】変更
【補正内容】
【図4】
Claims (5)
- 【請求項1】 レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、 前記レーザダイオードに直列に接続され、オン抵抗が正
である制御素子と、 前記制御素子の駆動端子電圧を検出し監視電圧として出
力する監視電圧出力手段と、 前記監視電圧出力手段からの監視電圧と予め設定した基
準電圧の差分に応じて差動信号を出力する差動信号出力
手段と、 前記差動信号を受けて前記制御素子の駆動端子電圧が前
記基準電圧に対応する電圧に制御されるように前記レー
ザダイオード及び前記制御素子に供給する電源電圧を制
御する電源電圧制御手段と、 前記制御素子の駆動電流を所定の駆動電流に制御する駆
動電流制御手段と、 を有することを特徴とするレーザダイオード駆動制御回
路。 - 【請求項2】 前記電源電圧制御手段は、スイッチング
回路を用いたパルス周波数可変型電圧可変電圧源である
ことを特徴とする請求項1記載のレーザダイオード駆動
制御回路。 - 【請求項3】 前記電源電圧制御手段は、サイリスタ回
路を用いたパルス周波数可変型電圧可変電圧源であるこ
とを特徴とする請求項1記載のレーザダイオード駆動制
御回路。 - 【請求項4】 前記差動信号出力手段は前記駆動電流制
御手段に対して時定数が大きくなるように設定されるこ
とを特徴とする請求項1記載のレーザダイオード駆動制
御回路。 - 【請求項5】 前記制御素子はパワーMOS形FETで
あることを特徴とする請求項1記載のレーザダイオード
駆動制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05878693A JP3280111B2 (ja) | 1993-03-18 | 1993-03-18 | レーザダイオード駆動制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05878693A JP3280111B2 (ja) | 1993-03-18 | 1993-03-18 | レーザダイオード駆動制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06275895A true JPH06275895A (ja) | 1994-09-30 |
JP3280111B2 JP3280111B2 (ja) | 2002-04-30 |
Family
ID=13094265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05878693A Expired - Fee Related JP3280111B2 (ja) | 1993-03-18 | 1993-03-18 | レーザダイオード駆動制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3280111B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011125659A1 (ja) | 2010-03-31 | 2011-10-13 | 株式会社フジクラ | 光源駆動装置およびファイバレーザー装置 |
US8121160B2 (en) | 2008-03-19 | 2012-02-21 | Sumitomo Electric Industries, Ltd. | Driver circuit for semiconductor laser diode driven in differential mode |
US10511144B2 (en) | 2016-03-09 | 2019-12-17 | Shimadzu Corporation | Semiconductor light-emitting device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5504764B2 (ja) | 2009-09-02 | 2014-05-28 | 株式会社リコー | レーザダイオード駆動装置 |
-
1993
- 1993-03-18 JP JP05878693A patent/JP3280111B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8121160B2 (en) | 2008-03-19 | 2012-02-21 | Sumitomo Electric Industries, Ltd. | Driver circuit for semiconductor laser diode driven in differential mode |
WO2011125659A1 (ja) | 2010-03-31 | 2011-10-13 | 株式会社フジクラ | 光源駆動装置およびファイバレーザー装置 |
JP2011216707A (ja) * | 2010-03-31 | 2011-10-27 | Fujikura Ltd | 光源駆動装置およびファイバレーザー装置 |
CN102844944A (zh) * | 2010-03-31 | 2012-12-26 | 株式会社藤仓 | 光源驱动装置以及光纤激光装置 |
US8542711B2 (en) | 2010-03-31 | 2013-09-24 | Fujikura Ltd. | Fiber laser device |
US10511144B2 (en) | 2016-03-09 | 2019-12-17 | Shimadzu Corporation | Semiconductor light-emitting device |
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Publication number | Publication date |
---|---|
JP3280111B2 (ja) | 2002-04-30 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |