JPH08255107A - ディスプレイコントローラ - Google Patents

Abstract

(57)【要約】 【課題】２ポートＶＲＡＭを使用せずにイメージデータ
のリード／ライト転送の効率向上を図り、安価で高性能
のディスプレイコントローラを実現する。 【解決手段】ＶＲＡＭの代わりに、シンクロナスＤＲＡ
Ｍ３０が画面イメージを格納するビデオメモリとして使
用される。シンクロナスＤＲＡＭ３０を制御するメモリ
制御回路１４には、ページヒット検出機構を含むアドレ
ス制御回路１４３とコマンド制御回路１４４が設けられ
ており、これらによってシンクロナスＤＲＡＭ３０のア
クセスサイクルをアドレス値に応じて切換えるためのコ
マンド発生制御が行なわれる。よって、シーケンシャル
アクセスの場合にはプリチャージサイクルが挿入される
のを防止でき、これによってシンクロナスＤＲＡＭ３０
のアクセス効率を向上することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はディスプレイコン
トローラに関し、特にパーソナルコンピュータのデイス
プレイモニタを制御するディスプレイコントローラに関
する。

【０００２】

【従来の技術】近年、携帯可能なラップトップタイプま
たはノートブックタイプのポータブルパーソナルコンピ
ュータが種々開発されている。従来、この種のコンピュ
ータに使用されるディスプレイコントローラとしては、
６４０×４８０ドット程度の中解像度表示をサポートす
るものが主流であった。最近では、高度なグラフィカル
ユーザインタフェースを実現するために、例えば、１０
２４×７６８ドットまたは１２８０×１０２４ドットと
いった高解像度表示をサポートできるディスプレイコン
トローラも開発されている。

【０００３】このような高解像度のグラフィクス表示を
サポートするディスプレイコントローラにおいては、文
字や図形などの画面イメージを保持するためのビデオメ
モリとして、デュアルポートＶＲＡＭが良く使用されて
いる。

【０００４】デュアルポートＶＲＡＭは、互いに独立し
てアクセス可能なパラレルポートとシリアルポートを有
している。パラレルポートはデュアルポートＶＲＡＭの
メモリセルアレイをランダムアクセスするためのポート
であり、表示データの更新に使用される。シリアルポー
トは、メモリセルアレイから１行分の表示データをシリ
アル出力するためのたものであり、画面リフレッシュの
ための表示データ読み出しに利用される。

【０００５】このような構成のデュアルポートＶＲＡＭ
は、画面リフレッシュ処理と画像データの更新処理との
競合の問題を回避できるという点で高解像度グラフィク
ス表示に好適である。

【０００６】しかしながら、このようなデュアルポート
ＶＲＡＭを使用すると、パラレルポートの制御の他にシ
リアルポートの制御も必要となることから、ディスプレ
イコントローラ内に組み込むメモリ制御ロジックの構成
が非常に複雑となる。この事は、ディスプレイコントロ
ーラを１チップＬＳＩによって実現する上で、チップ面
積の増大、コストアップという問題を引き起こす原因と
なっている。

【０００７】そこで、最近では、デュアルポートＶＲＡ
Ｍに代わるメモリとして、シンクロナスＤＲＡＭが注目
されている。シンクロナスＤＲＡＭは、シリアルポート
は持たないが、パラレルポートを介したデータ転送を比
較的高速に実行できるという特徴を持つ。このため、シ
ンクロナスＤＲＡＭを使用すれば、通常のＤＲＡＭを使
用した場合よりも画面リフレッシュ処理と画像データの
更新処理とを高次元で両立でき、且つデュアルポートＶ
ＲＡＭを使用した場合よりもメモリ制御ロジックを簡単
化できる。

【０００８】ところが、シンクロナスＤＲＡＭ用の従来
のメモリ制御ロジックのアーキテクチャは、シンクロナ
スＤＲＡＭをビデオメモリとして使用することを前提と
したものではなく、あくまでシンクロナスＤＲＡＭをラ
ンダムアクセスすることを中心に設計されている。シン
クロナスＤＲＡＭに対する従来のアクセス制御の手順は
次の通りである。

【０００９】すなわち、シンクロナスＤＲＡＭの動作状
態は、全てコマンドによって制御される。コマンドに
は、バンクアクティブコマンド、リード／ライトコマン
ド、およびバンクプリチャージコマンドがある。これら
３つのコマンドは、シンクロナスＤＲＡＭに対する１回
のアクセスサイクルにおいて順番に発生される。

【００１０】バンクアクティブコマンドは、シンクロナ
スＤＲＡＭ内の２つのバンクのうちの１つのバンクを選
択すると共に、そのバンク内のページ（行）をロウアド
レスで選択してそれをアクティブにすることを指定する
コマンドである。リード／ライトコマンドはページ内の
カラムを指定してそれをリード／ライトするためのリー
ド／ライトサイクルの実行を指定し、またプリチャージ
コマンドはリード／ライトアクセスされたページをプリ
チャージすることを指定するコマンドである。

【００１１】本来は、プリチャージコマンドによって実
行されるプリチャージサイクルは、アクセス対象のペー
ジが異なる場合にのみ行えばよく、同一ページに対する
連続アクセスであれば実行する必要はない。

【００１２】しかし、前述したように従来のメモリ制御
ロジックはランダムアクセスを前提として設計されてい
るため、アドレス値に応じてシンクロナスＤＲＡＭのア
クセス手順を切換えるためのコマンド制御ロジックは組
み込まれていない。

【００１３】このため、従来では、シンクロナスＤＲＡ
Ｍに対するアクセスサイクルを繰り返し実行する場合に
おいては、アクセス対象のページつまりロウアドレスの
値に関係なく、前回のリード／ライトサイクルと次回の
リード／ライトサイクルとの間には常にバンクプリチャ
ージサイクルとバンクアクティブサイクルが挿入されて
いた。

【００１４】したがって、従来のメモリ制御ロジックで
は、シンクロナスＤＲＡＭのアクセス効率、特にシーケ
ンシャルアクセス時のアクセス効率が悪化する問題があ
る。また、最近のシステムでは、ＰＣＩバスなどのよう
な高速ローカルバスにディスプレイコントローラを接続
して使用するケースが増えている。このため、ビデオメ
モリからシステムへのデータ読み出し動作も、バースト
転送などによって高速に行なうことが望まれている。シ
ンクロナスＤＲＡＭはバースト転送機能をチップ自体に
備えているので、この点からもシンクロナスＤＲＡＭを
ビデオメモリとして使用することは有効である。

【００１５】ところが、シンクロナスＤＲＡＭ自体のバ
ースト転送機能はその制御の自由度が低いので、表示デ
ータ更新のためのリード／ライト、画面リフレッシュの
ための表示データリード、などのような性質の異なる種
々のアクセスが行なわれるビデオメモリとして利用する
場合には実際上十分ではない。

【００１６】したがって、低コストで且つ十分に高性能
のディスプレイコントローラを実現するためには、前述
したようなシンクロナスＤＲＡＭのアクセス手順を切換
えるためのコマンド制御に加え、ビデオメモリのアクセ
スに適した自由度の高いバースト転送機能を、メモリ制
御ロジック内に実現することが望まれる。

【００１７】

【発明が解決しようとする課題】従来では、シンクロナ
スＤＲＡＭに対するアクセスサイクルを繰り返し実行す
る場合においては、前回のリード／ライトサイクルと次
回のリード／ライトサイクルとの間に常にバンクプリチ
ャージサイクルとバンクアクティブサイクルが挿入され
てしまい、シンクロナスＤＲＡＭのアクセス効率、特に
シーケンシャルアクセス時のアクセス効率が悪化する問
題があった。また、従来では、ビデオメモリアクセスに
好適なデータ転送機能が設けられておらず、十分なデー
タ転送機能を実現することができなかった。

【００１８】この発明はこのような点に鑑みてなされた
もので、シンクロナスＤＲＡＭのアクセス手順を切換え
るためのコマンド制御やビデオメモリアクセスに好適な
データ転送機能を実現するための回路をシンクロナスＤ
ＲＡＭ用のメモリ制御ロジック内に実現し、これによっ
て低コストで且つ十分に高性能のディスプレイコントロ
ーラを提供することを目的とする。

【００１９】

【課題を解決するための手段および作用】この発明は、
シンクロナスＤＲＡＭをビデオメモリとして使用し、コ
ンピュータシステムのディスプレイモニタを制御するデ
ィスプレイコントローラにおいて、前記ビデオメモリに
対するイメージデータのリードまたはライトを要求する
各種メモリアクセスデバイスからのリード／ライト要求
に応じて、前記シンクロナスＤＲＡＭをアクセスするメ
モリ制御手段を具備し、このメモリ制御手段は、前回の
ビデオメモリアクセスサイクルにおけるメモリアクセス
デバイスからのメモリアドレスと次回のビデオメモリア
クセスサイクルにおけるメモリアクセスデバイスからの
メモリアドレスとを比較し、その比較結果に応じてペー
ジヒット／ページミスを検出するページヒット検出手段
と、このページヒット検出手段の検出結果に応じて前記
シンクロナスＤＲＡＭを動作制御するためのコマンドを
発生するコマンド制御手段であって、ページミスが検出
された時はプリチャージコマンドを発生して前回のビデ
オメモリアクセスサイクルと次回のビデオメモリアクセ
スサイクルとの間にプリチャージサイクルを挿入し、ペ
ージヒットが検出された時は前回のビデオメモリアクセ
スサイクルと次回のビデオメモリアクセスサイクルとの
間にプリチャージサイクルが挿入されないように前記プ
リチャージコマンドの発生を禁止するコマンド制御手段
とを具備することを特徴とする。

【００２０】このディスプレイコントローラにおいて
は、シンクロナスＤＲＡＭが画面イメージを格納するビ
デオメモリとして使用されている。シンクロナスＤＲＡ
Ｍを制御するメモリ制御手段には、ページヒット検出手
段とコマンド制御手段が設けられており、これらによっ
てシンクロナスＤＲＡＭのアクセスサイクルをアドレス
値に応じて切換えるためのコマンド発生制御が行なわれ
る。

【００２１】すなわち、ページヒット検出手段によって
ページミスの発生が検出されたならば、通常通り、プリ
チャージコマンドが発生されて、前回のビデオメモリア
クセスサイクルと次回のビデオメモリアクセスサイクル
との間にプリチャージサイクルが挿入されるが、ページ
ヒットであれば、プリチャージコマンドは発生されず
に、直ちに次回のビデオメモリアクセスサイクルのため
のリード／ライトコマンドが発生される。

【００２２】従って、シーケンシャルアクセスの場合に
はプリチャージサイクルが挿入されるのを防止でき、こ
れによってシンクロナスＤＲＡＭを高速にアクセスする
ことが可能となる。

【００２３】また、メモリ制御手段には、リードモード
においてシンクロナスＤＲＡＭのリードアクセスサイク
ルを所定回繰り返し実行するリード転送制御手段を設け
る事が好ましい。このリード転送制御手段には、メモリ
アクセスデバイスから供給されるメモリアドレスの値を
所定値単位で順次増分するアドレスカウンタを利用でき
る。

【００２４】この構成によれば、メモリ制御手段内でメ
モリアドレス値が自動的にインクリメントできるので、
ＣＰＵ、アクセラレータ、表示回路などのメモリアクセ
スデバから供給されるリードアドレスをスタートアドレ
スとして、それに続く複数の番地からデータを連続して
読み出すことができる。よって、シンクロナスＤＲＡＭ
のリードデータ転送速度を大幅に高速化できる。特に、
アドレスカウンタによるアドレス値の増分単位をディス
プレイコントローラの表示モードに応じて変化させるこ
とにより、前述の高速リード転送を様々な表示モードに
適用することができる。

【００２５】さらに、リード転送制御手段には、所定回
数の連続するリード転送によって異なるバウンダリ内の
記憶位置がアクセスされるのを防止するために、アドレ
スカウンタの出力等に応じて前記所定回数の連続するリ
ードアクセスサイクルの実行をその中の任意のサイクル
までで終了させるリード転送停止手段を設けることが望
ましい。

【００２６】これにより、高速リード転送中にページミ
スが生じて、プリチャージサイクルを挿入しなければな
らなくなるという事態を防止できる。したがって、この
リード転送停止手段を用いた高速リード転送は、ページ
を跨がって１画面分の表示データをリードすることが必
要な画面リフレッシュのためのリード転送に好適であ
る。

【００２７】また、リード転送停止手段の代わりに、ア
ドレスカウンタからのアドレス値がバウンダリ内の最終
記憶位置に達した時にアドレスカウンタの値をバウンダ
リ内の先頭記憶位置に戻すラップラウンド手段を設けて
も良い。このラップラウンド手段を用いることにより所
定回数の連続するリードアクセスサイクルによって同一
のバウンダリ内の全ての記憶位置が必ずリードアクセス
される。

【００２８】ラップラウンド手段を用いた高速リード転
送は、例えばＣＰＵによる表示データリードに好適であ
る。ほとんどのＣＰＵによるメモリアクセスは、例えば
ディスプレイコントローラ内部のキャッシュやシステム
のキャッシュを経由して行なわれている。したがって、
ラップラウンド手段を用いた高速リード転送を用いれ
ば、ＣＰＵからのアドレスで指定されたイメージデータ
を含む例えば１キャッシュライン分の表示データをキャ
ッシュに効率良く転送することができる。

【００２９】また、前述のラップラウンド手段を用いた
高速リード転送は、シンクロナスＤＲＡＭに限らず、Ｄ
ＲＡＭなどでビデオメモリを構成した場合においても非
常に有効であり、システム性能を向上することができ
る。

【００３０】さらに、ＣＰＵやアクセラレラレータによ
るビデオメモリに対するライトアクセスはランダムアク
セスの場合が多く、またリードアクセスはシーケンシャ
ルアクセスの場合が多いので、ライトの場合にはＣＰＵ
やアクセラレラレータからのメモリアドレスをそのまま
使用してビデオメモリをアクセスし、リードの場合には
アドレスカウンタの出力を用いたバーストリードを行な
うことが望ましい。

【００３１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施例を説明する。図１にはこの発明の一実施例に係わ
るディスプレイコントローラを利用した表示制御サブシ
ステムの全体の構成が示されている。この表示制御サブ
システム４は、ＸＧＡ仕様に準拠したものであり、ポー
タブルコンビュータ本体に標準装備されるフラットパネ
ルディスプレイ４０およびポータブルコンピュータ本体
に着脱自在に接続されるカラーＣＲＴディスプレイ５０
双方に対する表示制御を行なう。表示制御サブシステム
４は、図示のように、ＰＣＩバス３に接続されている。

【００３２】表示制御サブシステム４には、ディスプレ
イコントローラ１０、およびシンクロナスＤＲＡＭ３０
が設けられている。これらディスプレイコントローラ１
０およびシンクロナスＤＲＡＭ３０は、図示しない回路
基板上に搭載されている。

【００３３】ディスプレイコントローラ１０はゲートア
レイによって実現される１個のＬＳＩであり、この表示
制御システム４の主要部を成す。このディスプレイコン
トローラ１０は、ホストＣＰＵ１からの指示に従ってフ
ラットパネルディスプレイ４０およびカラーＣＲＴディ
スプレイ５０を制御する。また、このディスプレイコン
トローラ１０は、バスマスタとして機能し、システムメ
モリ２を直接アクセスすることができる。

【００３４】シンクロナスＤＲＡＭ３０は、クロック同
期式オペレーション、コマンドによる動作モード制御、
２バンクメモリセルアレイ構成という特徴を持つメモリ
であり、ここでは、フラットパネルディスプレイ４０ま
たはカラーＣＲＴディスプレイ５０に表示すべき画面イ
メージを格納するビデオメモリとして使用される。ビデ
オメモリを構成するシンクロナスＤＲＡＭ３０は、例え
ば、２５６Ｋ×１６ビット構成のシンクロナスＤＲＡＭ
チップを２個並列接続することによって実現できる。こ
の場合、３２ビット幅単位でデータのリード／ライトが
行なわれる。

【００３５】ＸＧＡ仕様に適合したアプリケーションプ
ログラム等で作成されたイメージデータは、パックドピ
クセル方式によってシンクロナスＤＲＡＭ３０に格納さ
れる。このパックドピクセル方式は、メモリ上の連続す
る複数のビットで１画素を表す色情報マッピング形式で
あり、例えば、１画素を１，２，４，８，１６、または
２４ビットで表す方式が採用されている。一方、ＶＧＡ
仕様のイメージデータは、ＶＧＡ仕様に適合したアプリ
ケーションプログラム等で作成されるものであり、メモ
リプレーン方式によってシンクロナスＤＲＡＭ３０に格
納される。このメモリプレーン方式は、メモリ領域を同
一アドレスで指定される複数のプレーンに分割し、これ
らプレーンに各画素の色情報を割り当てる方式である。
例えば、４プレーンを持つ場合には、１画素は、各プレ
ーン毎に１ビットづつの合計４ビットのデータによって
表現される。

【００３６】また、シンクロナスＤＲＡＭ３０には、テ
キストデータも格納される。１文字分のテキストデータ
は、ＸＧＡ、ＶＧＡのどちらの仕様においても，８ビッ
トのコードと８ビットのアトリビュートからなる合計２
バイトのサイズを持つ。アトリビュートは、フォアグラ
ンドの色を指定する４ビットデータとバックグランドの
色を指定する４ビットデータから構成されている。

【００３７】ディスプレイコントローラ１０は、レジス
タ制御回路１１、システムバスインターフェース１２、
グラフィクスアクセラレータ１３、メモリ制御回路１
４、ＣＲＴコントローラ（ＣＲＴＣ）１６、スプライト
メモリ１９、シリアライザ２０、ラッチ回路２１、フォ
アグランド／バックグランドマルチプレクサ２２、グラ
フィック／テキストマルチプレクサ２３、カラーパレッ
ト制御回路２４、スプライトカラーレジスタ２５、ＣＲ
Ｔビデオマルチプレクサ２６、スプライト制御回路２
７、フラットパネルエミュレーション回路２８、および
ＤＡＣ（Ｄ／Ａコンバータ）３５から構成されている。

【００３８】レジスタ制御回路１１は、システムバスイ
ンターフェース１２を介してＰＣＩバス３からのアドレ
スおよびデータを受けとり、アドレスのデコード、およ
びそのデコード結果によって指定される各種レジスタに
対するリード／ライト制御を行なう。

【００３９】システムバスインターフェース１２は、Ｐ
ＣＩバス３を介してホストＣＰＵ１とのインターフェー
ス制御を行なうものであり、バースト転送をサポートし
ている。さらに、システムバスインターフェース１２に
は、キャッシュ１２１が内蔵されている。このキャッシ
ュ１２１は、ＣＰＵ１やアクセラレータ１３とシンクロ
ナスＤＲＡＭ３０との間のイメージデータの転送を高速
にするために利用されるものであり、シンクロナスＤＲ
ＡＭ３０のイメージデータの一部を保持する。ＣＰＵ１
やアクセラレータ１３によってリード要求されたイメー
ジデータがキャッシュ１２１に存在する場合は、そのキ
ャッシュ１２１からイメージデータが読み出されてＣＰ
Ｕ１またはアクセラレータ１３に転送される。この場
合、シンクロナスＤＲＡＭ３０はリードアクセスされな
い。

【００４０】グラフィクスアクセラレータ１３は、ＣＰ
Ｕ１からの指示に応答して、シンクロナスＤＲＡＭ３０
中のイメージデータに対してさまざまな描画機能を提供
する。このアクセラレータ１３は、ＢＩＴＢＩＬＴ等の
画素のブロック転送、線描画、領域の塗りつぶし、画素
間の論理／算術演算、画面の切り出し、マップのマス
ク、Ｘ−Ｙ座標でのアドレッシング、ページングによる
メモリ管理機能等を有している。このアクセラレータ１
３には、ＶＧＡ／ＸＧＡ互換のデータ演算回路１３１、
２次元アドレス発生回路１３１、およびページングユニ
ット１３３が設けられている。

【００４１】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３１は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３１は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
２次元アドレス発生回路１３１が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット１３３は、ページン
グのためにＴＬＢを備えている。

【００４２】メモリ制御回路１４はシンクロナスＤＲＡ
Ｍ３０をアクセス制御するためのものであり、ＣＰＵ
１、およびアクセラレータ１３からのイメージデータの
リード／ライト要求に従ってシンクロナスＤＲＡＭ３０
をリード／ライトアクセスすると共に、ＣＲＴＣ１６か
らの表示位置アドレスに従って、画面リフレッシュのた
めにシンクロナスＤＲＡＭ３０をリードアクセスする。

【００４３】このメモリ制御回路１４には、シンクロナ
スＤＲＡＭ３０に対するアクセス効率を高めるためのア
ドレス制御ロジックおよひコマンド制御ロジックが組み
込まれている。これらロジックは、プリチャージサイク
ルの挿入無しでシンクロナスＤＲＡＭ３０に対する複数
回のリード／ライトサイクルを連続して実行することを
可能する。また、メモリ制御回路１４は、アドレスカウ
ンタを内蔵しており、リードアドレスをスタートアドレ
スとしてそれに続く複数の番地からデータを連続して読
み出すバーストリード転送機能を有している。

【００４４】メモリ制御回路１４とシンクロナスＤＲＡ
Ｍ３０間のデータバス幅は、ＰＣＩバス３のデータ転送
幅と同じ３２ビットに設定されている。このようなメモ
リ制御回路１４の構成はこの発明の特徴とする部分であ
り、その詳細は図２以降で説明する。

【００４５】ＣＲＴコントローラ１６、スプライトメモ
リ１９、シリアライザ２０、ラッチ回路２１、フォアグ
ランド／バックグランドマルチプレクサ２２、グラフィ
ック／テキストマルチプレクサ２３、カラーパレット制
御回路２４、スプライトカラーレジスタ２５、ＣＲＴビ
デオマルチプレクサ２６、スプライト制御回路２７、フ
ラットパネルエミュレーション回路２８、およびＤＡＣ
（Ｄ／Ａコンバータ）３５は、画面リフレッシシュのた
めに、シンクロナスＳＲＡＭ３０からイメージデータを
リードしてそれをビデオ信号に変換する表示制御回路を
構成する。

【００４６】ＣＲＴコントローラ（ＣＲＴＣ）１６は、
フラットパネルディスプレイ４０またはＣＲＴディスプ
レイ５０を制御するための各種表示タイミング信号（水
平同期信号、垂直同期信号等）や、シンクロナスＤＲＡ
Ｍ３０から画面表示すべきイメージデータを読み出すた
めの表示アドレスを発生する。

【００４７】スプライトメモリ１９には、グラフィクス
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、シンクロナ
スＤＲＡＭ３０から読み出されたテキストデータのコー
ドがインデックスとしてスプライトメモリ１９に供給さ
れ、そのコードに対応するフォントが読み出される。

【００４８】シリアライザ２０は、シンクロナスＤＲＡ
Ｍ３０から読み出された複数画素分のパラレルピクセル
データをピクセル単位（シリアル）に分割して出力する
ためのパラレル／シリアル変換回路であり、グラフィク
スモードでは、シンクロナスＤＲＡＭ３０から読み出さ
れるイメージデータとスプライトメモリ１９から読み出
されるスプライトデータをそれぞれパラレル／シリアル
変換し、テキストモードでは、スプライトメモリ１９か
ら読み出されるフォントデータをパラレル／シリアル変
換する。

【００４９】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてシンクロナスＤＲＡＭ３０から読み出さ
れるテキストデータのアトリビュートを保持する。フォ
アグランド／バックグランドマルチプレクサ２２は、テ
キストモードにおいてアトリビュートのフォアグランド
色（前面色）／バックグランド色（背景色）の一方を選
択する。この選択は、シリアライザ２０から出力される
フォントデータの値“１”（フォアグランド），“０”
（バックグランド）によって制御される。グラフィック
／テキストマルチプレクサ２３は、グラフィクスモード
とテキストモードの切替えを行なうためのものであり、
グラフィクスモードにおいてはシリアライザ２０から出
力されるメモリデータを選択し、テキストモードにおい
てはフォアグランド／バックグランドマルチプレクサ２
２の出力を選択する。

【００５０】カラーパレット制御回路２４は、グラフィ
クスまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路２４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ８ビットから構成され
る２４ビットのカラーデータが格納されている。

【００５１】グラフィクスモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ８ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ８ビットから構成されるカラーデー
タに変換される。

【００５２】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ８ビットから構成されるカラーデータに
変換される。

【００５３】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットまたは２４ビットから構成さ
れるダイレクトカラーモードがあり、この場合には、そ
のピクセルデータは、カラーパレット制御回路２４を介
さずに、ＣＲＴビデオマルチプレクサ２６に直接供給さ
れる。

【００５４】スプライトカラーレジスタ２５は、ハード
ウェアカーソルなどのスプライト表示色を指定するスプ
ライト表示データを格納する。ＣＲＴビデオマルチプレ
クサ２６は、ＣＲＴビデオ表示出力を選択するものであ
り、カラーパレット制御回路２４の出力、シリアライザ
２０からのダイレクトカラー出力、スプライト表示デー
タ、または外部ビデオデータの選択を行なう。この選択
動作は、ＣＲＴＣ１６からの表示タイミング信号によっ
て制御される。外部ビデオデータは、例えば表示制御シ
ステム４の外部から入力される動画などのビデオデータ
である。スプライト制御回路２７は、シリアライザ２０
によってパラレル／シリアル変換されたスプライトデー
タに従ってスプライトカラーレジスタ２５のスプライト
表示データを出力する。

【００５５】フラットパネルエミュレーション回路２８
は、ＣＲＴビデオ出力を変換してフラットパネルディス
プレイ４０用のフラットビデオデータを生成する。ＤＡ
Ｃ３５は、ＣＲＴビデオマルチプレクサ２６から出力さ
れるＣＲＴビデオデータをアナログＲ，Ｇ，Ｂ信号に変
換してＣＲＴディスプレイ５０に供給する。

【００５６】次に、図２を参照して、メモリ制御回路１
４の具体的な構成を説明する。メモリ制御回路１４は、
イメージデータのリード／ライトを要求する複数のメモ
リアクセスデバイス（ＣＰＵ１、アクセラレータ１３、
表示回路）それぞれからメモリアドレス（ＡＤＤＲＥＳ
Ｓ）、アクセスモード（ＭＯＤＥ）、データ（ＤＡＴ
Ａ）を受け取り、シンクロナスＤＲＡＭのアクセスに必
要なコマンドを発行する。アクセスモード（ＭＯＤＥ）
は、リード／ライトの種別の指定、およびメモリ制御回
路１４が有する３つのリードモード（シングルモード、
バウンダリストップモード、ラップラウンドモード）の
１つを選択するために利用される。

【００５７】メモリ制御回路１４は、図示のように、ア
ービタ１４１、マルチプレクサ１４２、アドレス制御回
路１４３、およびコマンド制御回路１４４を備えてい
る。アービタ１４１は、複数のメモリアクセスデバイス
によるビデオメモリアクセスの競合を調停するためのロ
ジックであり、それら複数のメモリアクセスデバイスか
ら出力されるビデオメモリアクセス要求（ＲＥＱ）の中
の１つを選択し、そのデバイスに対してアクセス許可信
号（ＡＣＫ）を発行する。

【００５８】マルチプレクサ１４２は、複数のメモリア
クセスデバイスそれぞれからのメモリアドレス（ＡＤＤ
ＲＥＳＳ）、アクセスモード（ＭＯＤＥ）、およびデー
タ（ＤＡＴＡ）の中から、アービタ１４１によってアク
セス許可されたデバイスからのメモリアドレス（ＡＤＤ
ＲＥＳＳ）、アクセスモード（ＭＯＤＥ）、およびデー
タ（ＤＡＴＡ）を選択する。

【００５９】アドレス制御回路１４３は、シンクロナス
ＤＲＡＭ３０に与えるアドレス値を制御するためのロジ
ックであり、マルチプレクサ１４２によって選択された
メモリアドレスをシンクロナスＤＲＡＭ３０の物理アド
レスＡＤＲＳ（ロウアドレス、カラムアドレス）に変換
する。また、アドレス制御回路１４３は、前回のメモリ
アクセスサイクルにおけるロウドレスを保持し、そのロ
ウアドレスと今回のメモリアクセスサイクルにおけるロ
ウアドレスとの一致の有無に応じてページヒット／ミス
を判定する。ページミスならばバンクイネーブル要求信
号ＢＥＱが発生されるが、ページヒットならばバンクイ
ネーブル要求信号ＢＥＱは発生されない。

【００６０】ここで、ページヒットとは、前回のメモリ
アクセスサイクルにおけるロウアドレスと今回のメモリ
アクセスサイクルにおけるロウアドレスとが一致するこ
と、つまりシンクロナスＤＲＡＭ３０の同一バンクにお
ける同一ページが連続してアクセスされることを意味す
る。一方、ページミスとは、前回のメモリアクセスサイ
クルにおけるロウアドレスと今回のメモリアクセスサイ
クルにおけるロウアドレスとが一致しないこと、つまり
前回と今回とでシンクロナスＤＲＡＭ３０の異なるバン
ク、または同一バンクにおける異なるページがアクセス
されることを意味する。

【００６１】さらに、アドレス制御回路１４３は、シン
クロナスＤＲＡＭ３０を連続アクセスするためのバース
ト転送機能を実現するために、アドレスカウンタを有し
ている。このアドレスカウンタは、マルチプレクサ１４
２によって選択されたメモリアドレスに対応するカラム
アドレスの値を順次インクリメントして、複数個の連続
したカラムアドレスを生成する。この連続アドレスは、
シンクロナスＤＲＡＭ３０をリードアクセスする場合に
利用される。一方、シンクロナスＤＲＡＭ３０をライト
アクセスする場合においては、マルチプレクサ１４２に
よって選択されたメモリアドレスがそのまま利用され、
アドレスカウンタは利用されない。

【００６２】コマンド制御回路１４４は、シンクロナス
ＤＲＡＭ３０を動作制御するための各種コマンドを発生
する。これらコマンドには、バンクアクティブコマン
ド、リード／ライトコマンド、およびバンクプリチャー
ジコマンドがある。

【００６３】バンクアクティブコマンドは、シンクロナ
スＤＲＡＭ３０内の２つのバンクのうちの１つのバンク
を選択すると共に、そのバンク内のページ（行）をロウ
アドレスで選択してそれをアクティブにすることを指定
するコマンドである。リード／ライトコマンドは、ペー
ジ内のカラムを指定してそれをリード／ライトするため
のリード／ライトサイクルの実行を指定するコマンドで
ある。バンクプリチャージコマンドは、リード／ライト
アクセスされたページをプリチャージすることを指定す
るコマンドである。

【００６４】コマンド制御回路１４４によるこれらコマ
ンドの発生は、アドレス制御回路１４３からのバンクイ
ネーブル要求信号（ＢＥＱ）によって制御される。すな
わち、シンクロナスＤＲＡＭ３０に対するリードライト
サイクルを複数回実行する場合において、もしページミ
スが発生したならば、前回のリード／ライトサイクルが
終了してからバンクプリチャージコマンドおよびバンク
アクティブコマンドが発生された後に、次回のリード／
ライトサイクルのためのリード／ライトコマンドが発生
される。一方、ページヒットであれば、前回のリード／
ライトサイクル終了後、直ぐに次回のリード／ライトサ
イクルのためのリード／ライトコマンドが発生される。
このようなコマンド発生シーケンスの切換りの様子を図
３に示す。図３から分かるように、ページミスの場合に
は、前回のリードライトサイクルと次回のリードライト
サイクルとの間にバンクプリチャージサイクルとバンク
アクティブサイクルが必ず挿入されるが、ページヒット
の場合には、バンクプリチャージサイクルおよびバンク
アクティブサイクルは省略される。

【００６５】さらに、コマンド制御回路１４４から発生
されるコマンドには、モードレジスタセットコマンドも
ある。このモードレジスタセットコマンドは、シンクロ
ナスＤＲＡＭ３０の動作モードを初期設定するためのコ
マンドであり、システムの電源投入やシステムリセット
時にリセット信号の解除に応答して発生される。これに
よりシンクロナスＤＲＡＭ３０内のモードレジスタに、
ＣＡＳ遅延量（２クロック、３クロック、または４クロ
ック）、アドレッシングモード（シーケンシャルモー
ド、またはインタリーブモード）、バーストモード（バ
ースト長＝０，２，４，または８）の内容を指定するモ
ード情報が設定される。このモード情報の内容はレジス
タ１４５に予め格納されており、リセット信号の解除に
応答してアドレス制御回路１４３からのアドレスＡＤＲ
ＳによってシンクロナスＤＲＡＭ３０に通知され、その
シンクロナスＤＲＡＭ３０内のモードレジスタに設定さ
れる。

【００６６】ここで、シーケンシャルモードとは、シン
クロナスＤＲＡＭ３０の２つのバンクに含まれる全ての
ページに対してシーケンシャルにアドレスを配置するモ
ードである。このシーケンシャルモードでは、２つのバ
ンクが同時に動作することはない。また、インタリーブ
モードは、シンクロナスＤＲＡＭ３０の２つのバンクの
一方のプリチャージサイクル中に他方のバンクのアクテ
ィブサイクルを実行できるように、ページ単位で２つの
バンクに交互にアドレスを配置するモードである。この
インタリーブモードは２つのバンクの同時動作を可能に
するので、シーケンシャルモードよりも高速アクセスが
可能となるが、その分だけ電力消費も多くなる。シーケ
ンシャルモードとインタリーブモードのどちらのモード
においても、前述したページヒット判定によるコマンド
発生の制御を適用することができる。

【００６７】しかし、インタリーブモードを使用しなく
てもこの実施例のページヒット判定によるコマンド発生
制御だけでアクセス効率を十分に高めることができるの
で、電力消費を低減する観点から、この実施例ではシー
ケンシャルモードを利用することにする。

【００６８】バーストモードは、シンクロナスＤＲＡＭ
３０自体のアドレスインクリメント機能を利用してバー
スト転送を行なうモードである。この実施例では、アド
レス制御回路１４３のアドレスカウンタを利用してバー
スト転送を行なうので、シンクロナスＤＲＡＭ３０のバ
ーストモードは利用しない。したがって、シンクロナス
ＤＲＡＭ３０の初期設定時には、バースト長＝０に設定
される。

【００６９】次に、図４を参照して、アドレス制御回路
１４３の具体的な構成を説明する。図４に示されている
ように、アドレス制御回路１４３には、ページヒット検
出回路２０１、アドレスカウンタ２０２、アドレスマル
チプレクサ２０３、ラッチ回路２０４などが含まれてい
る。

【００７０】ページヒット検出回路２０１は、ラッチ回
路２０１ａ、およびロウアドレスコンパレータ２０１ｂ
を備えている。ラッチ回路２０１ａは、前回のメモリア
クセスサイクルにおけるロウドレス（ＲＡ）を保持す
る。ロウアドレスコンパレータ２０１ｂは、ラッチ回路
２０１ａで保持されている前回のメモリアクセスサイク
ルにおけるロウドレス（ＲＡ）と、ラッチ回路２０４で
保持されている現在のメモリアクセスサイクルにおける
ロウドレス（ＲＡ）とを比較する。ラッチ回路２０１ａ
で保持されているロウアドレスの値は、ロウアドレスコ
ンパレータ２０１ｂによってページミスが検出された
時、その時にラッチ回路２０４で保持されている現在の
メモリアクセスサイクルにおけるロウドレス（ＲＡ）に
切換えられる。

【００７１】アドレスカウンタ２０２は、インクリメン
ト定数マルチプレクサ２０２ａ、アドレス加算器２０２
ｂ、カラムアドレスマルチプレクサ２０２ｃ、およびフ
リップフロップ２０２ｄを備えている。

【００７２】インクリメント定数マルチプレク２０２ａ
は、アドレスカウンタ２０２によるアドレスカウントア
ップ単位を規定するために、３つのインクリメント定数
（＋１、＋２、＋４）の中の１つを選択する。この選択
動作は、ＣＰＵ１によって指定されたディスプレイモー
ドに応じて自動的に行なわれる。

【００７３】アドレス加算器２０２ｂは、シンクロナス
ＤＲＡＭ３０に供給するカラムアドレスの値を順次カウ
ントアップするために、フリップフロップ２０２ｄによ
って保持されているカラムアドレスマルチプレクサ２０
２ｃの出力値に、インクリメント定数マルチプレク２０
２ａによって選択されたインクリメント定数を加算す
る。

【００７４】カラムアドレスマルチプレクサ２０２ｃ
は、シンクロナスＤＲＡＭ３０に供給するアドレスを切
換えるために、モードレジスタ１４５のモード情報、ロ
ウアドレスＲＡ、カラムアドレスＣＡ、およびアドレス
カウンタ出力ＣＡＸの中の１つを選択してシンクロナス
ＤＲＡＭ３０にＡＤＲＡとして供給する。このカラムア
ドレスマルチプレクサ２０２ｃのアドレス選択動作とメ
モリサイクルとの関係を図５に示す。

【００７５】図５に示されているように、シンクロナス
ＤＲＡＭ３０を初期設定するためのモード設定サイクル
においてはモードレジスタ１４５のモード情報が選択さ
れる。また、シンクロナスＤＲＡＭ３０のバンクを選択
するバンクアクティブサイクルにおいては、マルチプレ
クサ１４２によって選択されたメモリアドレスに含まれ
るロウアドレスＲＡが選択される。ライトアクセスサイ
クルにおいては、マルチプレクサ１４２によって選択さ
れたメモリアドレスに含まれるカラムアドレスＣＡが選
択される。シングルリードアクセスサイクルにおいて
は、マルチプレクサ１４２によって選択されたメモリア
ドレスに含まれるカラムアドレスＣＡが選択される。バ
ーストリードアクセスサイクルにおいては、１回目のリ
ードサイクルではマルチプレクサ１４２によって選択さ
れたメモリアドレスに含まれるカラムアドレスＣＡが選
択されるが、２回目の以降のリードサイクルではアドレ
スカウンタ２０２の出力ＣＡＸが選択される。

【００７６】次に、図６のタイミングチャートを参照し
て、シンクロナスＤＲＡＭ３０に対するイメージデータ
のリード／ライトアクセス動作を説明する。ここでは、
連続する４回のリード／ライト転送をメモリサイクルの
最小単位とし、その４回のリード／ライト転送において
は必ず同一ページがアドレス指定される場合を想定して
説明する。

【００７７】メモリ制御回路１４は、まず、シンクロナ
スＤＲＡＭ３０に対してバンクアクティブコマンドＢＡ
を発生して、ロウアドレスを指定する。この場合、マル
チプレクサ１４２によって選択されたメモリアドレスの
上位ビット部からなるロウアドレスの値Ｒａが、アドレ
スマルチプレクサ２０３によって選択される。

【００７８】この後、メモリ制御回路１４は、シンクロ
ナスＤＲＡＭ３０に対してリード／ライトコマンド（Ｒ
／Ｗ）を発生すると共に、カラムアドレスを指定する。
この場合、マルチプレクサ１４２によって選択されたメ
モリアドレスの下位ビット部からなるカラムアドレスの
値ａ１が、アドレスマルチプレクサ２０３によって選択
される。カラムアドレスが指定されると、シンクロナス
ＤＲＡＭ３０はリード／ライト動作を開始する。

【００７９】メモリ制御回路１４は、カラムアドレスを
順次指定し直しながら、シンクロナスＤＲＡＭ３０に４
回のリード／ライト動作を実行させる。この場合、カラ
ムアドレスａ２〜ａ４としては、ライトモードではマル
チプレクサ１４２によって選択されるメモリアドレスの
下位ビット部からなるカラムアドレスＣＡが使用され、
リードモードではアドレスカウンタ出力ＣＡＸが使用さ
れる。これにより、４回のリード／ライト転送を含むメ
モリサイクルが終了する。

【００８０】４回目のリード／ライト転送と並行して、
次のメモリサイクルのためのロウアドレスの値Ｒｂと前
回のメモリサイクルにおけるロウアドレスの値Ｒａとの
一致の有無がページヒット検出回路２０１によって調べ
られる。ページミスであれば、ページヒット検出回路２
０１からバンクイネーブル要求信号（ＢＥＱ）が発生さ
れる。そして、コマンド制御回路１４４によって前回の
メモリサイクルでアクセスされたページをプリチャージ
するためのバンクプリチャージコマンドＰＲ、および次
のメモリアクセスサイクルでアクセスされるバンクおよ
びページを指定するためのバンクアクティブコマンドＢ
Ａが発生される。バンクアクティブコマンドＢＡが発生
された時、マルチプレクサ１４２によって選択された新
たなメモリアドレスの上位ビット部からなるロウアドレ
スの値Ｒｂが、アドレスマルチプレクサ２０３によって
選択される。

【００８１】この後、メモリ制御回路１４は、シンクロ
ナスＤＲＡＭ３０に対してリード／ライトコマンド（Ｒ
／Ｗ）を発生すると共に、カラムアドレスを指定する。
この場合、マルチプレクサ１４２によって選択されたメ
モリアドレスの下位ビット部からなるカラムアドレスの
値ｂ１が、アドレスマルチプレクサ２０３によって選択
される。カラムアドレスが指定されると、シンクロナス
ＤＲＡＭ３０はリード／ライト動作を開始する。

【００８２】メモリ制御回路１４は、カラムアドレスを
順次指定し直しながら、シンクロナスＤＲＡＭ３０に４
回のリード／ライト動作を実行させる。この場合、カラ
ムアドレスａ２〜ａ４としては、ライトモードではマル
チプレクサ１４２によって選択されるメモリアドレスの
下位ビット部からなるカラムアドレスＣＡが使用され、
リードモードではアドレスカウンタ出力ＣＡＸが使用さ
れる。これにより、４回のリード／ライト転送を含む２
回目のメモリサイクルが終了する。

【００８３】２回目のメモリサイクルにおける４回目の
リード／ライト転送と並行して、次のメモリサイクルの
ためのロウアドレスの値Ｒｃと前回のメモリサイクルに
おけるロウアドレスの値Ｒｂとの一致の有無がページヒ
ット検出回路２０１によって調べられる。ページヒット
であれば、ページヒット検出回路２０１からバンクイネ
ーブル要求信号（ＢＥＱ）は発生されない。そして、コ
マンド制御回路１４４によって直ぐに次のメモリサイク
ルのためのリード／ライトコマンド（Ｒ／Ｗ）が発生さ
れると共に、カラムアドレスが指定される。

【００８４】このように、ページヒットの場合には、プ
リチャージサイクルおよびバンクアクティブコマンドは
挿入されないので、メモリアクセス効率を高めることが
できる。

【００８５】次に、メモリ制御回路１４がサポートする
３つのリードモード（シングルモード、バウンダリスト
ップモード、ラップラウンドモード）について説明す
る。前述したように、リードモードでは、スタートアド
レスを指定すると、それ以降のアドレスがアドレスカウ
ンタ２０２によって自動的に生成されて所定回数（例え
ば、４回）のリード転送が行なわれる。

【００８６】［シングルリードモード］このモードは指
定したスタートアドレスのリード転送を１回だけ行なっ
てメモリサイクルを終了するモードである。

【００８７】［バウンダリストップモード］このモード
は、４回のリード転送を最小メモリサイクルとするバー
スト転送モードの１つであるが、その４回のリード転送
によって異なるバウンダリ内の記憶位置がアクセスされ
ないように、カラムアドレスの値に応じて、４回の連続
するリード転送の実行をその中の任意の転送サイクルま
でで終了させるモードである。

【００８８】ここでは、１回のリード転送で読み出され
るデータサイズは３２ビット（ダブルワード）であり、
１回のリードサイクルで４回のリード転送が行なわれる
ので、１つのバウンダリは４ダブルワード（＝３２ビッ
ト×４）となる。各バウンダリの最初の番地のダブルワ
ードデータはカラムアドレスの下位２ビット＝“００”
で指定され、第２番目の番地のダブルワードデータは
“０１”、第３番目の番地のダブルワードデータは“１
０”、最後の番地のダブルワードデータは“１１”で指
定される。

【００８９】したがって、カラムアドレスの下位２ビッ
トが“１１”になると、それ以降のアドレスインクリメ
ントは実行されず、そこでサイクルが終了される。図７
には、このバウンダリストップモードにおけるメモリサ
イクルとスタートアドレスとの関係が示されている。

【００９０】図７のサイクル１では、スタートアドレス
に含まれるカラムアドレスの下位２ビットが“０１”で
あるので、リード転送は３回で打ち切られる。サイクル
２およびサイクル３では、スタートアドレスに含まれる
カラムアドレスの下位２ビットが“００”であるので、
４回のリード転送が全て実行される。

【００９１】このバウンダリストップモードを利用すれ
ば、４回のリード転送によって異なるバウンダリ内の記
憶位置がアクセスされることがない。したがって、アド
レスをインクリメントしている途中でカラムアドレスか
らロウアドレスへの桁上がりが生じ、メモリサイクル中
にページミスが発生するという事態を防止できる。

【００９２】よって、このバウンダリストップモード
は、ページを跨がって１画面分の表示データをリードす
ることが必要な画面リフレッシュのためのリード転送に
好適である。

【００９３】図９は４回のバウンダリストップ転送を示
すタイミングチャートである。同図において、（ａ）は
クロック信号を、（ｄ）はロウアドレス信号を、（ｅ）
はカラムアドレス信号を、（ｊ）はサイクルの終了を示
すＲＤ＿ＬＡＳＴ信号である。その他の信号は図４に示
すアドレス制御回路により生成される内部の生成信号で
あり、ここでは直接関係無いのでその説明を省略する。
このタイミングチャートでは、（ｅ）に示すカラムアド
レスａ１、ａ２が出力されたところでアドレスがバウン
ダリ境界に来たと判断し、（ｋ）に示すようにサイクル
の打ち切りを示すＲＤ＿ＬＡＳＴ信号が出力される。こ
の結果、４回リードするところ、２回でリードを終了す
る。そして、（ｌ）に示すように、プリチャージコマン
ドおよびバンクアクティブコマンドが出力される。そし
て、次のサイクル（ロウアドレスＲ）では、初期アドレ
ス（カラムアドレスｂ１）からスタートするので、
（ｌ）に示すように４回のリード転送がすべて実行され
る。

【００９４】［ラップラウンドモード］このモードはＣ
ＰＵリードに適したモードである。ＣＰＵによるメモリ
アクセスはリードバッファを経由して行われている。Ｃ
ＰＵはメモリデータを読み出すときに、まずそのデータ
をリードバッファに読み出して、それから、そのデータ
と同一バウンダリ内にある他のデータも一緒にまとめて
読み出しておく。そしてその後バッファから始めのデー
タを読み出す。次のデータ読み出しの時には、リードア
ドレスとバッファに転送されているデータのアドレスを
比較して、ヒットした場合は、バッファから直接そのデ
ータを読み出し、ミスした場合にはＳＤＲＡＭに対して
同様のリードアクセスを要求する。このため、このモー
ドでは、デバイスより渡されたアドレスをスタートアド
レスとしてそれと同一バウンダリである４ＷＤのデータ
（下位２ビットのみが異なるような番地のデータ）を全
てアクセスできるようなラップラウンドアドレスを作り
出している。

【００９５】このモードは、バウンダリストップモード
と同様に４回のリード転送を最小メモリサイクルとする
バースト転送モードの１つであるが、カラムアドレスの
下位２ビットが“１１”になった時、それを“００”に
戻してアドレスカウンタ２０２によるアドレスインクリ
メント動作を続けるモードである。このラップラウンド
モードによって発生されるアドレス値とスタートアドレ
スとの関係の一例を図８に示す。

【００９６】図８において、ケース１では、スタートア
ドレスが４×ダブルワードバウンダリの先頭番地を指定
する値“００００”であるので、ラップラウンドは実行
されず、スタートアドレスに後続する連続した３つのア
ドレス値“０００１”、“００１０”、“００１１”が
アドレスカウンタ２０２によって発生される。

【００９７】ケース２では、スタートアドレスが４×ダ
ブルワードバウンダリの最終番地を指定する値“００１
１”であるので、アドレスカウンタ２０２の出力値は
“００００”に戻され、そこからカウントアップが開始
される。よって、スタートアドレス“００１１”に引き
続き、スタートアドレスよりも若い３つのアドレス値
“００００”、“０００１”、“００１０”がアドレス
カウンタ２０２によって発生される。

【００９８】ケース３では，スタートアドレスが４ダブ
ルワードバウンダリの３番目の番地を指定する”１０１
０”であるのでアドレスカウンタ２０２の出力値は４番
目の番地である”１０１１”がアドレスカウンタ２０２
により発生され，１番目の番地”１０００”に戻され，
２番目の番地”１００１”が発生される。同様にして，
ケース４ではスタートアドレスが４ダブルワードバウン
ダリの２番目の番地を指定する”１００１”であるので
アドレスカウンタ２０２の出力値は３番目の番地であ
る”１０１０”が発生され、さらに４番目の番地であ
る”１０１１”が発生される。

【００９９】図１０は４回のラップラウンド転送を示す
タイミングチャートである。図１０（ｅ）に示すように
カラムアドレスａ１、ａ２、ａ３、ａ４が出力される。
（例えば図８に示すケース３の場合にはａ１＝”１０１
０”、ａ２＝”１０１１”、ａ３＝”１０００”、ａ４
＝”１００１”が出力される。）そして、サイクルの終
了を示すＲＤ＿ＬＡＳＴ信号はカラムアドレスａ４が出
力された時点で出力される。この結果、図１０（ｌ）に
示すように、同一バウンダリ内にある４ドのデータがリ
ードされる。

【０１００】このように、ラップラウンドモードを利用
すれば、４回のリード転送によって同一バウンダリ内の
全ての記憶位置のデータを読み出すことができる。この
ラップラウンドモードは、ＣＰＵ１またはアクセラレー
タ１３によるイメージデータのリードに好適である。こ
れは、次の理由による。

【０１０１】すなわち、ＣＰＵ１またはアクセラレータ
１３によるイメージデータのリードにおいては、シンク
ロナスＤＲＡＭ３０から読み出されたイメージデータは
一旦キャッシュメモリ１２１に保持され、そのキャッシ
ュメモリ１２１からＣＰＵ１またはアクセラレータ１３
に転送される。

【０１０２】ＣＰＵ１またはアクセラレータ１３による
次のリードアクセスでは、キャッシュヒット／ミスが判
定され、キャッシュヒットであればシンクロナスＤＲＡ
Ｍ３０のリードアクセスは行なわれずに、キャッシュメ
モリ１２１から直ぐにデータが読み出される。ミスヒッ
トであれば、シンクロナスＤＲＡＭ３０に対するリード
サイクルが実行され、ＣＰＵ１またはアクセラレータ１
３からのスタートアドレスで指定されたイメージデータ
を含む１キャッシュライン分のイメージデータ（４ダブ
ルワード）を効率良くキャッシュ１２１に転送すること
ができる。

【０１０３】なお、ディスプレイコントローラ内にキャ
ッシュを持たない表示制御サブシステムの場合には、シ
ンクロナスＤＲＡＭ３０から連続して読み出される４ダ
ブルワードのイメージデータは、システム内の１次キャ
ッシュ、または２次キャッシュ、もしくは、それに相当
する各種バッファなどを経由して、ＣＰＵ１に転送され
ることになる。したがって、ラップラウンドモードは、
キャッシュを持たない表示制御サブシステムにも適用す
ることができる。

【０１０４】［テキストリードモード］このモードでは
データの上位ワード（１６ビット）と下位ワード（１６
ビット）を時分割で読み出されるように構成されてい
る。これは、図１１に示すように上位ワードにフォント
データが格納され、下位ワードにキャラクターコードお
よび属性データが格納されている。このため別々に読み
出す必要がある。

【０１０５】図１２は４回テキストリードを示すタイミ
ングチャートである。テキストデータの場合、コードデ
ータは連続したアドレスであるが、フォントデータはラ
ンダムなアドレスであり、このため、コードに対するア
クティブコマンドおよびフォントデータに対するアクテ
ィブコマンドが別々に出力され、リードも同図（ｉ）お
よび（ｗ）に示すようにコードのリードとフォントデー
タのリードが別々に行われる。なお、（ｉ）および
（ｗ）に示すＰｆはオートプリチャージ信号である。上
述したようにコードデータは連続しているのでヒットす
る確率が高いが、フォントデータはランダムなので、ミ
スヒットする確率が高い。このため、ミスヒットを判定
してからバンクプリチャージコマンドを出力すると、時
間的に遅れを生じるので、通常のバンクプリチャージコ
マンドとは別に、read with autoprecharge というコマ
ンドが実行される。このread with autoprecharge のコ
マンドはＳＤＲＡＭのメモリリード／ライトコマンドの
１つとしてＳＤＲＡＭとして備わっているものである。

【０１０６】［ランダムライトモード］このモードでは
ライトサイクル中、次のリクエストが何も来てなければ
プリチャージサイクルが実行される。

【０１０７】図１３は４回のランダムライト転送を示す
タイミングチャートである。同図（ｈ）に示すようにラ
イトコマンドのリクエストが出力されて、（ｉ）に示す
ライトサイクルの終了を示すＷＴ＿ＬＡＳＴの信号がさ
れ、（ｊ）に示す４回目のライトコマンドが出力された
ときに、次のライトコマンドのリクエストが出力されて
いなければ、プリチャージサイクル（ＰＲ）が実行され
る。

【０１０８】［コンティニュアスライトモード］図１４
は４回のコンティニュアスライト転送を示すタイミング
チャートである。

【０１０９】このモードはアクセラレータのライト転送
の中のＢｉｔＢｌｔと呼ばれる矩形転送のように、連続
的にライト転送することがわかっている時に適するモー
ドである。このモードを指定すると、ライト転送を連続
して行うという情報が与えられて図１４（ｉ）に示すよ
うにライトサイクル終了後に、プリチャージサイクルは
挿入されず、次のリクエストを待つ。

【０１１０】図１５は図２に示すコマンド制御回路１４
４に含まれる、ＳＤＲＡＭの動作スペックを満足させる
ための回路である。ＳＤＲＡＭに対して出力される。ア
クティブコマンド、プリチャージコマンド、リフレッシ
ュコマンド、リードライトコマンド等のコマンド間に
は、満足させなければならない最小時間が規定されてい
る。これらの規定時間はＳＤＲＡＭの品種により異なる
値を取る。図１５に示す制御回路は使用するＳＤＲＡＭ
の品種と動作周波数を指定するだけで、規定を満足する
ようなアクセスを可能とする。

【０１１１】図１５に示す制御回路は、内部動作が次の
状態に遷移すると同時にＳＤＲＡＭに対するコマンドを
発生させるように制御しており、さらに内部に複数のカ
ウンタを持ち各コマンド発生からの時間をカウントして
いる。いま次の状態への遷移条件の中にカウンタの出力
が規定時間を満足した値になっている（ＰＡＳ＊）こと
を加えることによって、規定時間を満足したアクセスの
流れを実現している。

【０１１２】図１５においてカウンタ１４４１はバンク
アクティブコマンドに応答してカウントを開始する。カ
ウンタ１４４１の出力はコマンドが発生してから現在ま
での経過時間を示している。ゲート回路１１４３は、種
々のＳＤＲＡＭの規定値を満足する信号を出力する。例
えば、バンクアクティブコマンドが出力されてから２ク
ロック目にリードライトコマンドを出力するように規定
されたＳＤＲＡＭの場合には、カウンタ１４４１が２ク
ロックカウントすると”１”信号を出力する。ゲート回
路１１４３からの各信号はマルチプレクサ１４４５に出
力される。レジスタ１４４７には、ＳＤＲＡＭの品種及
び動作周波数に応じた値が設定される。マルチプレクサ
１４４５はレジスタ１４４７からの値に応じて対応する
出力を、次の状態に遷移するための条件信号（ＰＡＳ
＊）として出力する。

【０１１３】図１６はメモリ制御回路１４の内部動作の
状態を示す図である。パワーオンの状態ではＳＤＲＡＭ
３０の動作が開始される。ＳＤＲＡＭレジスタセットの
状態ではＳＤＲＡＭのモードレジスタセットが実行され
る。セルフリフレッシュはセルフリフレッシュが実行中
の状態である。アイドルはデバイスからのリクエスト待
ち状態を示す。バンクチェックはバンク比較を行う状態
である。オートリフレッシュはオートリフレッシュを実
行中の状態である。ＡＣＫプリチャージはリクエストが
受け付けられ、プリチャージが実行中であることを示す
状態である。バンクアクティブはバンクアクティブ実行
中を示す状態である。ライトはライト転送実行中を示す
状態である。リードはリード転送実行中を示す状態であ
る。ウエイトはリードデータの出力の終了待ちを示す状
態である。ＮＯＰプリチャージはリクエストが無く、プ
リチャージ実行の状態を示す。図１７は図１６に示す各
状態の状態遷移図である。また、図１８は図１７に示す
状態遷移の遷移条件を示したものである。

【０１１４】

【発明の効果】以上説明したように、この発明によれ
ば、シンクロナスＤＲＡＭのアクセス手順を切換えるた
めのコマンド制御ロジックがシンクロナスＤＲＡＭ用の
メモリ制御ロジック内に実現されている。このため、シ
ーケンシャルアクセスの場合にはプリチャージサイクル
が挿入されるのを防止でき、これによってシンクロナス
ＤＲＡＭを高速にアクセスすることが可能となる。

【０１１５】また、メモリ制御手段内でメモリアドレス
値が自動的にインクリメントできるので、ＣＰＵ、アク
セラレータ、表示回路などのメモリアクセスデバイスか
ら供給されるリードアドレスをスタートアドレスとし
て、それに続く複数の番地からデータを連続して読み出
すことができる。よって、シンクロナスＤＲＡＭのリー
ドデータ転送速度を大幅に高速化できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るディスプレイコント
ローラを用いた表示制御サブシステムの構成を示すブロ
ック図。

【図２】同実施例のディスプレイコントローラに設けら
れたメモリ制御回路の構成を示すブロック図。

【図３】同実施例のディスプレイコントローラにおける
シンクロナスＤＲＡＭに対するアクセス制御の手順を説
明するための図。

【図４】図２のメモリ制御回路に設けられたアドレス制
御回路の構成を示すブロック図。

【図５】図４のアドレス制御回路によるアドレス選択動
作を説明するための図。

【図６】同実施例のディスプレイコントローラによるシ
ンクロナスＤＲＡＭのアクセス動作を説明するタイミン
グチャート。

【図７】同実施例のディスプレイコントローラにおいて
シンクロナスＤＲＡＭをリードアクセスする時に使用さ
れるバウンダリストップモードを説明するための図。

【図８】同実施例のディスプレイコントローラにおいて
シンクロナスＤＲＡＭをリードアクセスする時に使用さ
れるラップラウンドモードを説明するための図。

【図９】４回のバウンダリストップ転送を示すタイミン
グチャート。

【図１０】４回のラップラウンド転送を示すタイミング
チャート。

【図１１】テキストデータの格納状態を示す図。

【図１２】コードデータとフォントデータのペアの転送
を４回行う４回テキストリードのタイミングを示すタイ
ミングチャート。

【図１３】４回のランダムライト転送を示すタイミング
チャート。

【図１４】４回のコンティニュアスライト転送を示すタ
イミングチャート。

【図１５】各種ＳＤＲＡＭの仕様により規定されるタイ
ミング時間を満足するようにコマンドを発生させるため
の制御回路を示すブロック図。

【図１６】メモリ制御回路１４の内部動作の状態を示す
図。

【図１７】図１５に示す各状態の状態遷移図である。

【図１８】図１７に示す状態遷移の遷移条件を示す図で
ある。

【符号の説明】

１…ＣＰＵ、１０…ディスプレイコントローラ、１３…
アクセラレータ、１４…メモリ制御回路、３０…シンク
ロナスＤＲＡＭ、１２１…キャシュメモリ、１４１…ア
ービタ、１４２…マルチプレクサ、１４３…アドレス制
御回路、１４４…コマンド制御回路、２０１…ページヒ
ット検出回路、２０２…アドレスカウンタ。

Claims (14)

【特許請求の範囲】
1. 【請求項１】シンクロナスＤＲＡＭをビデオメモリとし
   て使用し、コンピュータシステムのディスプレイモニタ
   を制御するディスプレイコントローラにおいて、 前記ビデオメモリに対するイメージデータのリードまた
   はライトを要求する各種メモリアクセスデバイスからの
   リード／ライト要求に応じて、前記シンクロナスＤＲＡ
   Ｍをアクセスするメモリ制御手段を具備し、 このメモリ制御手段は、 前回のビデオメモリアクセスサイクルにおけるメモリア
   クセスデバイスからのメモリアドレスと今回のビデオメ
   モリアクセスサイクルにおけるメモリアクセスデバイス
   からのメモリアドレスとを比較し、その比較結果に応じ
   てページヒット／ページミスを検出するページヒット検
   出手段と、 このページヒット検出手段の検出結果に応じて前記シン
   クロナスＤＲＡＭを動作制御するためのコマンドを発生
   するコマンド制御手段であって、ページミスが検出され
   た時はプリチャージコマンドを発生して前回のビデオメ
   モリアクセスサイクルと次回のビデオメモリアクセスサ
   イクルとの間にプリチャージサイクルを挿入し、ページ
   ヒットが検出された時は前回のビデオメモリアクセスサ
   イクルと次回のビデオメモリアクセスサイクルとの間に
   プリチャージサイクルが挿入されないように前記プリチ
   ャージコマンドの発生を禁止するコマンド制御手段とを
   具備することを特徴とするディスプレイコントローラ。
2. 【請求項２】前記コマンド制御手段は、 ページミスが検出された時は前回のビデオメモリアクセ
   スサイクル終了後に前回のビデオメモリアクセスサイク
   ルでアクセスされたバンクをプリチャージするためのブ
   リチャージコマンドおよび次回のビデオメモリアクセス
   サイクルでアクセスされるバンクおよびページを選択す
   るためのバンクアクティブコマンドを発生した後に前記
   選択されたページをアクセスするためのリード／ライト
   コマンドを発生し、 ページヒットが検出された時は前記バンクプリチャージ
   コマンドおよびバンクアクティブコマンドを発生せずに
   前回のビデオメモリアクセスサイクル終了直後に前記リ
   ード／ライトコマンドを発生することを特徴とする請求
   項１記載のディスプレイコントローラ。
3. 【請求項３】前記メモリ制御手段は、 前記メモリアクセスデバイスから前記ビデオメモリに対
   するリードアクセス要求が発行された時、前記シンクロ
   ナスＤＲＡＭから前記メモリアクセスデバイスにイメー
   ジデータを読み出すためのリード転送が連続して所定回
   繰り返されるリードサイクルを実行するリード転送制御
   手段をさらに具備し、 このリード転送制御手段は、 前記メモリアクセスデバイスによって指定されたスター
   トアドレスの値を所定値単位で順次増分して前記シンク
   ロナスＤＲＡＭに供給するアドレスカウンタと、 前記ディスプレイコントローラの表示モードに応じて、
   前記アドレスカウンタによるアドレス値の増分単位を変
   化させる手段とを含むことを特徴とする請求項１記載の
   ディスプレイコントローラ。
4. 【請求項４】前記リード転送制御手段は、 前記リードサイクルに含まれる所定回数の連続するリー
   ド転送によって異なるバウンダリ内の番地がアクセスさ
   れないように、前記スタートアドレスまたは前記アドレ
   スカウンタの出力に応じて、任意のリード転送回数まで
   で前記リードサイクルを終了させるリード転送停止手段
   をさらに具備することを特徴とする請求項３記載のディ
   スプレイコントローラ。
5. 【請求項５】前記リード転送制御手段は、 前記所定回数の連続するリード転送によって同一のバウ
   ンダリ内の全ての番地がアクセスされるように、前記ス
   タートアドレスまたは前記アドレスカウンタから出力さ
   れるアドレス値が前記バウンダリ内の最終記憶位置に達
   した時に、前記アドレスカウンタの値を前記バウンダリ
   内の先頭番地に戻すラップラウンド手段をさらに具備す
   ることを特徴とする請求項３記載のディスプレイコント
   ローラ。
6. 【請求項６】シンクロナスＤＲＡＭをビデオメモリとし
   て使用し、コンピュータシステムのディスプレイモニタ
   を制御するディスプレイコントローラにおいて、 前記ビデオメモリに対するイメージデータのリードまた
   はライトを要求する各種メモリアクセスデバイスからの
   リード／ライト要求に応じて、前記シンクロナスＤＲＡ
   Ｍをアクセスするメモリ制御手段を具備し、 このメモリ制御手段は、 前回のビデオメモリアクセスサイクルにおけるメモリア
   クセスデバイスからのメモリアドレスと今回のビデオメ
   モリアクセスサイクルにおけるメモリアクセスデバイス
   からのメモリアドレスとを比較し、その比較結果に応じ
   てページヒット／ページミスを検出するページヒット検
   出手段と、 このページヒット検出手段の検出結果に応じて前記シン
   クロナスＤＲＡＭを動作制御するためのコマンドを発生
   するコマンド制御手段であって、ページミスが検出され
   た時はプリチャージコマンドを発生して前回のビデオメ
   モリアクセスサイクルと次回のビデオメモリアクセスサ
   イクルとの間にプリチャージサイクルを挿入し、ページ
   ヒットが検出された時は前回のビデオメモリアクセスサ
   イクルと次回のビデオメモリアクセスサイクルとの間に
   プリチャージサイクルが挿入されないように前記プリチ
   ャージコマンドの発生を禁止するコマンド制御手段と、 前記メモリアクセスデバイスから前記ビデオメモリに対
   するリードアクセス要求が発行された時、前記シンクロ
   ナスＤＲＡＭから前記メモリアクセスデバイスにイメー
   ジデータを読み出すためのリード転送が連続して所定回
   繰り返されるリードサイクルを実行するリード転送制御
   手段とを具備し、 前記リード転送制御手段は、 前記メモリアクセスデバイスによって指定されたスター
   トアドレスの値を所定値単位で順次増分して前記シンク
   ロナスＤＲＡＭに供給するアドレスカウンタと、 前記ディスプレイコントローラの表示モードに応じて、
   前記アドレスカウンタによるアドレス値の増分単位を変
   化させる手段と、 データの上位ワードにフォントデータが格納され、下位
   ワードにキャラクタコードとアトリビュートデータが格
   納されたテキストデータの上位ワードと下位ワードを時
   分割で読み出す手段をさらに有し、前記上位ワードは、
   前記リード転送停止手段により転送され、下位ワードは
   前記メモリアクセスデバイスから指定されたアドレスに
   もとずいて転送されることを特徴とするディスプレイコ
   ントローラ。
7. 【請求項７】前記メモリ制御手段は、 前記メモリアクセスデバイスからのライト要求に応じた
   ビデオメモリアクセスサイクルにおいて、次のライト要
   求が何も来てなければプリチャージサイクルを実行する
   手段を有することを特徴とする請求項１記載のディスプ
   レイコントローラ。
8. 【請求項８】前記メモリ制御手段は、 前記メモリアクセスデバイスからの連続ライト転送要求
   に応答して、前記ビデオメモリアクセスサイクル終了後
   にプリチャージサイクルを実行せず、次のリード／ライ
   ト要求を待つ手段を有することを特徴とする請求項１記
   載のディスプレイコントローラ。
9. 【請求項９】前記コマンド制御手段は、 前回のビデオメモリサイクルでアクセスされたバンクを
   プリチャージするためのプリチャージコマンド、次回の
   ビデオメモリアクセスサイクルでアクセスされるバンク
   およびページを選択するためのバンクアクティブコマン
   ド、バンクアクティブコマンドを発生した後に選択され
   たページをアクセスするためのリード／ライトコマン
   ド、選択されたページをリフレッシュするためのリフレ
   ッシュコマンドを発生し、前記シンクロナスＤＲＡＭの
   品種により規定された、プリチャージコマンド、バンク
   アクティブコマンド、リード／ライトコマンド、および
   リフレッシュコマンド間の最小規定時間を満足するよう
   に、シンクロナスＤＲＡＭの品種と動作周波数に応じて
   前記コマンドを発生する手段を有することを特徴とする
   請求項１記載のディスプレイコントローラ。
10. 【請求項１０】前記シンクロナスＤＲＡＭに格納されて
    いるイメージデータの一部を保持するキャッシュメモリ
    をさらに具備し、 前記リード転送制御手段は、前記連続するリード転送に
    よって前記シンクロナスＤＲＡＭからリードしたイメー
    ジデータを前記キャッシュメモリに転送することを特徴
    とする請求項５記載のディスプレイコントローラ。
11. 【請求項１１】前記メモリアクセスデバイスは、前記コ
    ンピュータシステムのＣＰＵ、前記ディスプレイコント
    ローラ内に設けられたグラフィクスアクセラレータ、ま
    たは前記ディスプレイコントローラ内に設けられた画面
    リフレッシュ用の表示装置であることを特徴とする請求
    項１記載のディスプレイコントローラ。
12. 【請求項１２】前記シンクロナスＤＲＡＭの動作モード
    を指定するためのモード情報を保持する手段をさらに具
    備し、 前記コマンド制御手段は、電源投入に応答して、前記モ
    ード情報を前記シンクロナスＤＲＡＭのモードレジスタ
    に設定するためのモードレジスタセットコマンドを発行
    することを特徴とする請求項１記載のディスプレイコン
    トローラ。
13. 【請求項１３】コンピュータシステムのデイプレイモニ
    タを制御するディスプレイコントローラにおいて、 表示データを格納するビデオメモリと、 メモリアクセスデバイスから前記ビデオメモリに対する
    ライトアクセス要求が発行された時、前記メモリアクセ
    スデバイスによって指定されたメモリアドレスに従って
    前記ビデオメモリをライトアクセスするライト手段と、 前記メモリアクセスデバイスによって指定されるメモリ
    アドレスの値を所定値単位で順次増分するアドレスカウ
    ンタと、 前記メモリアクセスデバイスから前記ビデオメモリに対
    するリードアクセス要求が発行された時、前記メモリア
    クセスデバイスによって指定されるスタートアドレス、
    および前記アドレスカウンタの出力値を用いて、前記ビ
    デオメモリを所定回数連続してリードアクセスするリー
    ド手段とを具備し、 前記リード手段は、 前記所定回数の連続するリードアクセスによって同一の
    バウンダリ内の全ての番地がアクセスされるように、前
    記スタートアドレスまたは前記アドレスカウンタからの
    アドレス値が前記バウンダリ内の最終記憶位置に達した
    時に前記アドレスカウンタの値を前記バウンダリ内の先
    頭記憶位置に戻すラップラウンド手段を含むことを特徴
    とするディスプレイコントローラ。
14. 【請求項１４】コンピュータシステムのデイプレイモニ
    タを制御するディスプレイコントローラにおいて、 表示データを格納するビデオメモリと、 メモリアクセスデバイスから前記ビデオメモリに対する
    ライトアクセス要求が発行された時、前記メモリアクセ
    スデバイスによって指定されたメモリアドレスに従って
    前記ビデオメモリをライトアクセスするライト手段と、 前記メモリアクセスデバイスによって指定されるメモリ
    アドレスの値を所定値単位で順次増分するアドレスカウ
    ンタと、 前記メモリアクセスデバイスから前記ビデオメモリに対
    するリードアクセス要求が発行された時、前記メモリア
    クセスデバイスによって指定されるスタートアドレス、
    および前記アドレスカウンタの出力値を用いて、前記ビ
    デオメモリを所定回数連続してリードアクセスするリー
    ド手段とを具備し、 前記リード手段は、 前記所定回数の連続するリードアクセスによって異なる
    バウンダリ内の記憶位置がアクセスされないように、前
    記スタートアドレスまたは前記アドレスカウンタの出力
    に応じて、前記所定回数の連続するリードアクセスの実
    行をその中の任意のサイクルまでで終了させるリード転
    送停止手段を含むことを特徴とするディスプレイコント
    ローラ。