JPH08255107A - ディスプレイコントローラ - Google Patents
ディスプレイコントローラInfo
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- JPH08255107A JPH08255107A JP7280776A JP28077695A JPH08255107A JP H08255107 A JPH08255107 A JP H08255107A JP 7280776 A JP7280776 A JP 7280776A JP 28077695 A JP28077695 A JP 28077695A JP H08255107 A JPH08255107 A JP H08255107A
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- Controls And Circuits For Display Device (AREA)
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Abstract
のリード/ライト転送の効率向上を図り、安価で高性能
のディスプレイコントローラを実現する。 【解決手段】VRAMの代わりに、シンクロナスDRA
M30が画面イメージを格納するビデオメモリとして使
用される。シンクロナスDRAM30を制御するメモリ
制御回路14には、ページヒット検出機構を含むアドレ
ス制御回路143とコマンド制御回路144が設けられ
ており、これらによってシンクロナスDRAM30のア
クセスサイクルをアドレス値に応じて切換えるためのコ
マンド発生制御が行なわれる。よって、シーケンシャル
アクセスの場合にはプリチャージサイクルが挿入される
のを防止でき、これによってシンクロナスDRAM30
のアクセス効率を向上することができる。
Description
トローラに関し、特にパーソナルコンピュータのデイス
プレイモニタを制御するディスプレイコントローラに関
する。
たはノートブックタイプのポータブルパーソナルコンピ
ュータが種々開発されている。従来、この種のコンピュ
ータに使用されるディスプレイコントローラとしては、
640×480ドット程度の中解像度表示をサポートす
るものが主流であった。最近では、高度なグラフィカル
ユーザインタフェースを実現するために、例えば、10
24×768ドットまたは1280×1024ドットと
いった高解像度表示をサポートできるディスプレイコン
トローラも開発されている。
サポートするディスプレイコントローラにおいては、文
字や図形などの画面イメージを保持するためのビデオメ
モリとして、デュアルポートVRAMが良く使用されて
いる。
てアクセス可能なパラレルポートとシリアルポートを有
している。パラレルポートはデュアルポートVRAMの
メモリセルアレイをランダムアクセスするためのポート
であり、表示データの更新に使用される。シリアルポー
トは、メモリセルアレイから1行分の表示データをシリ
アル出力するためのたものであり、画面リフレッシュの
ための表示データ読み出しに利用される。
は、画面リフレッシュ処理と画像データの更新処理との
競合の問題を回避できるという点で高解像度グラフィク
ス表示に好適である。
VRAMを使用すると、パラレルポートの制御の他にシ
リアルポートの制御も必要となることから、ディスプレ
イコントローラ内に組み込むメモリ制御ロジックの構成
が非常に複雑となる。この事は、ディスプレイコントロ
ーラを1チップLSIによって実現する上で、チップ面
積の増大、コストアップという問題を引き起こす原因と
なっている。
Mに代わるメモリとして、シンクロナスDRAMが注目
されている。シンクロナスDRAMは、シリアルポート
は持たないが、パラレルポートを介したデータ転送を比
較的高速に実行できるという特徴を持つ。このため、シ
ンクロナスDRAMを使用すれば、通常のDRAMを使
用した場合よりも画面リフレッシュ処理と画像データの
更新処理とを高次元で両立でき、且つデュアルポートV
RAMを使用した場合よりもメモリ制御ロジックを簡単
化できる。
のメモリ制御ロジックのアーキテクチャは、シンクロナ
スDRAMをビデオメモリとして使用することを前提と
したものではなく、あくまでシンクロナスDRAMをラ
ンダムアクセスすることを中心に設計されている。シン
クロナスDRAMに対する従来のアクセス制御の手順は
次の通りである。
態は、全てコマンドによって制御される。コマンドに
は、バンクアクティブコマンド、リード/ライトコマン
ド、およびバンクプリチャージコマンドがある。これら
3つのコマンドは、シンクロナスDRAMに対する1回
のアクセスサイクルにおいて順番に発生される。
スDRAM内の2つのバンクのうちの1つのバンクを選
択すると共に、そのバンク内のページ(行)をロウアド
レスで選択してそれをアクティブにすることを指定する
コマンドである。リード/ライトコマンドはページ内の
カラムを指定してそれをリード/ライトするためのリー
ド/ライトサイクルの実行を指定し、またプリチャージ
コマンドはリード/ライトアクセスされたページをプリ
チャージすることを指定するコマンドである。
行されるプリチャージサイクルは、アクセス対象のペー
ジが異なる場合にのみ行えばよく、同一ページに対する
連続アクセスであれば実行する必要はない。
ロジックはランダムアクセスを前提として設計されてい
るため、アドレス値に応じてシンクロナスDRAMのア
クセス手順を切換えるためのコマンド制御ロジックは組
み込まれていない。
Mに対するアクセスサイクルを繰り返し実行する場合に
おいては、アクセス対象のページつまりロウアドレスの
値に関係なく、前回のリード/ライトサイクルと次回の
リード/ライトサイクルとの間には常にバンクプリチャ
ージサイクルとバンクアクティブサイクルが挿入されて
いた。
は、シンクロナスDRAMのアクセス効率、特にシーケ
ンシャルアクセス時のアクセス効率が悪化する問題があ
る。また、最近のシステムでは、PCIバスなどのよう
な高速ローカルバスにディスプレイコントローラを接続
して使用するケースが増えている。このため、ビデオメ
モリからシステムへのデータ読み出し動作も、バースト
転送などによって高速に行なうことが望まれている。シ
ンクロナスDRAMはバースト転送機能をチップ自体に
備えているので、この点からもシンクロナスDRAMを
ビデオメモリとして使用することは有効である。
ースト転送機能はその制御の自由度が低いので、表示デ
ータ更新のためのリード/ライト、画面リフレッシュの
ための表示データリード、などのような性質の異なる種
々のアクセスが行なわれるビデオメモリとして利用する
場合には実際上十分ではない。
のディスプレイコントローラを実現するためには、前述
したようなシンクロナスDRAMのアクセス手順を切換
えるためのコマンド制御に加え、ビデオメモリのアクセ
スに適した自由度の高いバースト転送機能を、メモリ制
御ロジック内に実現することが望まれる。
スDRAMに対するアクセスサイクルを繰り返し実行す
る場合においては、前回のリード/ライトサイクルと次
回のリード/ライトサイクルとの間に常にバンクプリチ
ャージサイクルとバンクアクティブサイクルが挿入され
てしまい、シンクロナスDRAMのアクセス効率、特に
シーケンシャルアクセス時のアクセス効率が悪化する問
題があった。また、従来では、ビデオメモリアクセスに
好適なデータ転送機能が設けられておらず、十分なデー
タ転送機能を実現することができなかった。
もので、シンクロナスDRAMのアクセス手順を切換え
るためのコマンド制御やビデオメモリアクセスに好適な
データ転送機能を実現するための回路をシンクロナスD
RAM用のメモリ制御ロジック内に実現し、これによっ
て低コストで且つ十分に高性能のディスプレイコントロ
ーラを提供することを目的とする。
シンクロナスDRAMをビデオメモリとして使用し、コ
ンピュータシステムのディスプレイモニタを制御するデ
ィスプレイコントローラにおいて、前記ビデオメモリに
対するイメージデータのリードまたはライトを要求する
各種メモリアクセスデバイスからのリード/ライト要求
に応じて、前記シンクロナスDRAMをアクセスするメ
モリ制御手段を具備し、このメモリ制御手段は、前回の
ビデオメモリアクセスサイクルにおけるメモリアクセス
デバイスからのメモリアドレスと次回のビデオメモリア
クセスサイクルにおけるメモリアクセスデバイスからの
メモリアドレスとを比較し、その比較結果に応じてペー
ジヒット/ページミスを検出するページヒット検出手段
と、このページヒット検出手段の検出結果に応じて前記
シンクロナスDRAMを動作制御するためのコマンドを
発生するコマンド制御手段であって、ページミスが検出
された時はプリチャージコマンドを発生して前回のビデ
オメモリアクセスサイクルと次回のビデオメモリアクセ
スサイクルとの間にプリチャージサイクルを挿入し、ペ
ージヒットが検出された時は前回のビデオメモリアクセ
スサイクルと次回のビデオメモリアクセスサイクルとの
間にプリチャージサイクルが挿入されないように前記プ
リチャージコマンドの発生を禁止するコマンド制御手段
とを具備することを特徴とする。
は、シンクロナスDRAMが画面イメージを格納するビ
デオメモリとして使用されている。シンクロナスDRA
Mを制御するメモリ制御手段には、ページヒット検出手
段とコマンド制御手段が設けられており、これらによっ
てシンクロナスDRAMのアクセスサイクルをアドレス
値に応じて切換えるためのコマンド発生制御が行なわれ
る。
ページミスの発生が検出されたならば、通常通り、プリ
チャージコマンドが発生されて、前回のビデオメモリア
クセスサイクルと次回のビデオメモリアクセスサイクル
との間にプリチャージサイクルが挿入されるが、ページ
ヒットであれば、プリチャージコマンドは発生されず
に、直ちに次回のビデオメモリアクセスサイクルのため
のリード/ライトコマンドが発生される。
はプリチャージサイクルが挿入されるのを防止でき、こ
れによってシンクロナスDRAMを高速にアクセスする
ことが可能となる。
においてシンクロナスDRAMのリードアクセスサイク
ルを所定回繰り返し実行するリード転送制御手段を設け
る事が好ましい。このリード転送制御手段には、メモリ
アクセスデバイスから供給されるメモリアドレスの値を
所定値単位で順次増分するアドレスカウンタを利用でき
る。
モリアドレス値が自動的にインクリメントできるので、
CPU、アクセラレータ、表示回路などのメモリアクセ
スデバから供給されるリードアドレスをスタートアドレ
スとして、それに続く複数の番地からデータを連続して
読み出すことができる。よって、シンクロナスDRAM
のリードデータ転送速度を大幅に高速化できる。特に、
アドレスカウンタによるアドレス値の増分単位をディス
プレイコントローラの表示モードに応じて変化させるこ
とにより、前述の高速リード転送を様々な表示モードに
適用することができる。
数の連続するリード転送によって異なるバウンダリ内の
記憶位置がアクセスされるのを防止するために、アドレ
スカウンタの出力等に応じて前記所定回数の連続するリ
ードアクセスサイクルの実行をその中の任意のサイクル
までで終了させるリード転送停止手段を設けることが望
ましい。
スが生じて、プリチャージサイクルを挿入しなければな
らなくなるという事態を防止できる。したがって、この
リード転送停止手段を用いた高速リード転送は、ページ
を跨がって1画面分の表示データをリードすることが必
要な画面リフレッシュのためのリード転送に好適であ
る。
ドレスカウンタからのアドレス値がバウンダリ内の最終
記憶位置に達した時にアドレスカウンタの値をバウンダ
リ内の先頭記憶位置に戻すラップラウンド手段を設けて
も良い。このラップラウンド手段を用いることにより所
定回数の連続するリードアクセスサイクルによって同一
のバウンダリ内の全ての記憶位置が必ずリードアクセス
される。
送は、例えばCPUによる表示データリードに好適であ
る。ほとんどのCPUによるメモリアクセスは、例えば
ディスプレイコントローラ内部のキャッシュやシステム
のキャッシュを経由して行なわれている。したがって、
ラップラウンド手段を用いた高速リード転送を用いれ
ば、CPUからのアドレスで指定されたイメージデータ
を含む例えば1キャッシュライン分の表示データをキャ
ッシュに効率良く転送することができる。
高速リード転送は、シンクロナスDRAMに限らず、D
RAMなどでビデオメモリを構成した場合においても非
常に有効であり、システム性能を向上することができ
る。
るビデオメモリに対するライトアクセスはランダムアク
セスの場合が多く、またリードアクセスはシーケンシャ
ルアクセスの場合が多いので、ライトの場合にはCPU
やアクセラレラレータからのメモリアドレスをそのまま
使用してビデオメモリをアクセスし、リードの場合には
アドレスカウンタの出力を用いたバーストリードを行な
うことが望ましい。
実施例を説明する。図1にはこの発明の一実施例に係わ
るディスプレイコントローラを利用した表示制御サブシ
ステムの全体の構成が示されている。この表示制御サブ
システム4は、XGA仕様に準拠したものであり、ポー
タブルコンビュータ本体に標準装備されるフラットパネ
ルディスプレイ40およびポータブルコンピュータ本体
に着脱自在に接続されるカラーCRTディスプレイ50
双方に対する表示制御を行なう。表示制御サブシステム
4は、図示のように、PCIバス3に接続されている。
イコントローラ10、およびシンクロナスDRAM30
が設けられている。これらディスプレイコントローラ1
0およびシンクロナスDRAM30は、図示しない回路
基板上に搭載されている。
レイによって実現される1個のLSIであり、この表示
制御システム4の主要部を成す。このディスプレイコン
トローラ10は、ホストCPU1からの指示に従ってフ
ラットパネルディスプレイ40およびカラーCRTディ
スプレイ50を制御する。また、このディスプレイコン
トローラ10は、バスマスタとして機能し、システムメ
モリ2を直接アクセスすることができる。
期式オペレーション、コマンドによる動作モード制御、
2バンクメモリセルアレイ構成という特徴を持つメモリ
であり、ここでは、フラットパネルディスプレイ40ま
たはカラーCRTディスプレイ50に表示すべき画面イ
メージを格納するビデオメモリとして使用される。ビデ
オメモリを構成するシンクロナスDRAM30は、例え
ば、256K×16ビット構成のシンクロナスDRAM
チップを2個並列接続することによって実現できる。こ
の場合、32ビット幅単位でデータのリード/ライトが
行なわれる。
ログラム等で作成されたイメージデータは、パックドピ
クセル方式によってシンクロナスDRAM30に格納さ
れる。このパックドピクセル方式は、メモリ上の連続す
る複数のビットで1画素を表す色情報マッピング形式で
あり、例えば、1画素を1,2,4,8,16、または
24ビットで表す方式が採用されている。一方、VGA
仕様のイメージデータは、VGA仕様に適合したアプリ
ケーションプログラム等で作成されるものであり、メモ
リプレーン方式によってシンクロナスDRAM30に格
納される。このメモリプレーン方式は、メモリ領域を同
一アドレスで指定される複数のプレーンに分割し、これ
らプレーンに各画素の色情報を割り当てる方式である。
例えば、4プレーンを持つ場合には、1画素は、各プレ
ーン毎に1ビットづつの合計4ビットのデータによって
表現される。
キストデータも格納される。1文字分のテキストデータ
は、XGA、VGAのどちらの仕様においても,8ビッ
トのコードと8ビットのアトリビュートからなる合計2
バイトのサイズを持つ。アトリビュートは、フォアグラ
ンドの色を指定する4ビットデータとバックグランドの
色を指定する4ビットデータから構成されている。
タ制御回路11、システムバスインターフェース12、
グラフィクスアクセラレータ13、メモリ制御回路1
4、CRTコントローラ(CRTC)16、スプライト
メモリ19、シリアライザ20、ラッチ回路21、フォ
アグランド/バックグランドマルチプレクサ22、グラ
フィック/テキストマルチプレクサ23、カラーパレッ
ト制御回路24、スプライトカラーレジスタ25、CR
Tビデオマルチプレクサ26、スプライト制御回路2
7、フラットパネルエミュレーション回路28、および
DAC(D/Aコンバータ)35から構成されている。
ンターフェース12を介してPCIバス3からのアドレ
スおよびデータを受けとり、アドレスのデコード、およ
びそのデコード結果によって指定される各種レジスタに
対するリード/ライト制御を行なう。
CIバス3を介してホストCPU1とのインターフェー
ス制御を行なうものであり、バースト転送をサポートし
ている。さらに、システムバスインターフェース12に
は、キャッシュ121が内蔵されている。このキャッシ
ュ121は、CPU1やアクセラレータ13とシンクロ
ナスDRAM30との間のイメージデータの転送を高速
にするために利用されるものであり、シンクロナスDR
AM30のイメージデータの一部を保持する。CPU1
やアクセラレータ13によってリード要求されたイメー
ジデータがキャッシュ121に存在する場合は、そのキ
ャッシュ121からイメージデータが読み出されてCP
U1またはアクセラレータ13に転送される。この場
合、シンクロナスDRAM30はリードアクセスされな
い。
U1からの指示に応答して、シンクロナスDRAM30
中のイメージデータに対してさまざまな描画機能を提供
する。このアクセラレータ13は、BITBILT等の
画素のブロック転送、線描画、領域の塗りつぶし、画素
間の論理/算術演算、画面の切り出し、マップのマス
ク、X−Y座標でのアドレッシング、ページングによる
メモリ管理機能等を有している。このアクセラレータ1
3には、VGA/XGA互換のデータ演算回路131、
2次元アドレス発生回路131、およびページングユニ
ット133が設けられている。
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またVGA互換のBITBLT機能も
有している。2次元アドレス発生回路131は、矩形領
域アクセス等のためのX−Yの2次元アドレスを発生す
る。また、2次元アドレス発生回路131は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス(実メモリアドレス)への変換処理も行なう。ページ
ングユニット133は、CPU1と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
2次元アドレス発生回路131が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット133は、ページン
グのためにTLBを備えている。
M30をアクセス制御するためのものであり、CPU
1、およびアクセラレータ13からのイメージデータの
リード/ライト要求に従ってシンクロナスDRAM30
をリード/ライトアクセスすると共に、CRTC16か
らの表示位置アドレスに従って、画面リフレッシュのた
めにシンクロナスDRAM30をリードアクセスする。
スDRAM30に対するアクセス効率を高めるためのア
ドレス制御ロジックおよひコマンド制御ロジックが組み
込まれている。これらロジックは、プリチャージサイク
ルの挿入無しでシンクロナスDRAM30に対する複数
回のリード/ライトサイクルを連続して実行することを
可能する。また、メモリ制御回路14は、アドレスカウ
ンタを内蔵しており、リードアドレスをスタートアドレ
スとしてそれに続く複数の番地からデータを連続して読
み出すバーストリード転送機能を有している。
M30間のデータバス幅は、PCIバス3のデータ転送
幅と同じ32ビットに設定されている。このようなメモ
リ制御回路14の構成はこの発明の特徴とする部分であ
り、その詳細は図2以降で説明する。
リ19、シリアライザ20、ラッチ回路21、フォアグ
ランド/バックグランドマルチプレクサ22、グラフィ
ック/テキストマルチプレクサ23、カラーパレット制
御回路24、スプライトカラーレジスタ25、CRTビ
デオマルチプレクサ26、スプライト制御回路27、フ
ラットパネルエミュレーション回路28、およびDAC
(D/Aコンバータ)35は、画面リフレッシシュのた
めに、シンクロナスSRAM30からイメージデータを
リードしてそれをビデオ信号に変換する表示制御回路を
構成する。
フラットパネルディスプレイ40またはCRTディスプ
レイ50を制御するための各種表示タイミング信号(水
平同期信号、垂直同期信号等)や、シンクロナスDRA
M30から画面表示すべきイメージデータを読み出すた
めの表示アドレスを発生する。
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、シンクロナ
スDRAM30から読み出されたテキストデータのコー
ドがインデックスとしてスプライトメモリ19に供給さ
れ、そのコードに対応するフォントが読み出される。
M30から読み出された複数画素分のパラレルピクセル
データをピクセル単位(シリアル)に分割して出力する
ためのパラレル/シリアル変換回路であり、グラフィク
スモードでは、シンクロナスDRAM30から読み出さ
れるイメージデータとスプライトメモリ19から読み出
されるスプライトデータをそれぞれパラレル/シリアル
変換し、テキストモードでは、スプライトメモリ19か
ら読み出されるフォントデータをパラレル/シリアル変
換する。
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてシンクロナスDRAM30から読み出さ
れるテキストデータのアトリビュートを保持する。フォ
アグランド/バックグランドマルチプレクサ22は、テ
キストモードにおいてアトリビュートのフォアグランド
色(前面色)/バックグランド色(背景色)の一方を選
択する。この選択は、シリアライザ20から出力される
フォントデータの値“1”(フォアグランド),“0”
(バックグランド)によって制御される。グラフィック
/テキストマルチプレクサ23は、グラフィクスモード
とテキストモードの切替えを行なうためのものであり、
グラフィクスモードにおいてはシリアライザ20から出
力されるメモリデータを選択し、テキストモードにおい
てはフォアグランド/バックグランドマルチプレクサ2
2の出力を選択する。
クスまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路24は、2段構成
のカラーパレットテーブルを備えている。第1のカラー
パレットテーブルは、16個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
6ビットのカラーパレットデータが格納されている。第
2のカラーパレットテーブルは、256個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、R,G,Bそれぞれ8ビットから構成され
る24ビットのカラーデータが格納されている。
/ピクセルのXGA仕様のメモリデータは、第1のカラ
ーパレットテーブルを介さずに、第2のカラーパレット
テーブルに直接送られ、そこでR,G,Bそれぞれ8ビ
ットから構成されるカラーデータに変換される。また、
4ビット/ピクセルのVGA仕様のメモリデータは、ま
ず第1のカラーパレットテーブルに送られ、そこで6ビ
ットのカラーデータに変換されて出力される。そして、
この6ビットのカラーデータには、カラーパレット制御
回路19内蔵のカラー選択レジスタから出力される2ビ
ットデータが加えられ、これにより合計8ビットのカラ
ーデータとなる。この後、その8ビットのカラーデータ
は、第2のカラーパレットテーブルに送られ、そこで
R,G,Bそれぞれ8ビットから構成されるカラーデー
タに変換される。
A,VGAどちらの仕様のテキストデータも、第1およ
び第2の2段のカラーパレットテーブルを介して、R,
G,Bそれぞれ8ビットから構成されるカラーデータに
変換される。
ては、1画素が16ビットまたは24ビットから構成さ
れるダイレクトカラーモードがあり、この場合には、そ
のピクセルデータは、カラーパレット制御回路24を介
さずに、CRTビデオマルチプレクサ26に直接供給さ
れる。
ウェアカーソルなどのスプライト表示色を指定するスプ
ライト表示データを格納する。CRTビデオマルチプレ
クサ26は、CRTビデオ表示出力を選択するものであ
り、カラーパレット制御回路24の出力、シリアライザ
20からのダイレクトカラー出力、スプライト表示デー
タ、または外部ビデオデータの選択を行なう。この選択
動作は、CRTC16からの表示タイミング信号によっ
て制御される。外部ビデオデータは、例えば表示制御シ
ステム4の外部から入力される動画などのビデオデータ
である。スプライト制御回路27は、シリアライザ20
によってパラレル/シリアル変換されたスプライトデー
タに従ってスプライトカラーレジスタ25のスプライト
表示データを出力する。
は、CRTビデオ出力を変換してフラットパネルディス
プレイ40用のフラットビデオデータを生成する。DA
C35は、CRTビデオマルチプレクサ26から出力さ
れるCRTビデオデータをアナログR,G,B信号に変
換してCRTディスプレイ50に供給する。
4の具体的な構成を説明する。メモリ制御回路14は、
イメージデータのリード/ライトを要求する複数のメモ
リアクセスデバイス(CPU1、アクセラレータ13、
表示回路)それぞれからメモリアドレス(ADDRES
S)、アクセスモード(MODE)、データ(DAT
A)を受け取り、シンクロナスDRAMのアクセスに必
要なコマンドを発行する。アクセスモード(MODE)
は、リード/ライトの種別の指定、およびメモリ制御回
路14が有する3つのリードモード(シングルモード、
バウンダリストップモード、ラップラウンドモード)の
1つを選択するために利用される。
ービタ141、マルチプレクサ142、アドレス制御回
路143、およびコマンド制御回路144を備えてい
る。アービタ141は、複数のメモリアクセスデバイス
によるビデオメモリアクセスの競合を調停するためのロ
ジックであり、それら複数のメモリアクセスデバイスか
ら出力されるビデオメモリアクセス要求(REQ)の中
の1つを選択し、そのデバイスに対してアクセス許可信
号(ACK)を発行する。
クセスデバイスそれぞれからのメモリアドレス(ADD
RESS)、アクセスモード(MODE)、およびデー
タ(DATA)の中から、アービタ141によってアク
セス許可されたデバイスからのメモリアドレス(ADD
RESS)、アクセスモード(MODE)、およびデー
タ(DATA)を選択する。
DRAM30に与えるアドレス値を制御するためのロジ
ックであり、マルチプレクサ142によって選択された
メモリアドレスをシンクロナスDRAM30の物理アド
レスADRS(ロウアドレス、カラムアドレス)に変換
する。また、アドレス制御回路143は、前回のメモリ
アクセスサイクルにおけるロウドレスを保持し、そのロ
ウアドレスと今回のメモリアクセスサイクルにおけるロ
ウアドレスとの一致の有無に応じてページヒット/ミス
を判定する。ページミスならばバンクイネーブル要求信
号BEQが発生されるが、ページヒットならばバンクイ
ネーブル要求信号BEQは発生されない。
アクセスサイクルにおけるロウアドレスと今回のメモリ
アクセスサイクルにおけるロウアドレスとが一致するこ
と、つまりシンクロナスDRAM30の同一バンクにお
ける同一ページが連続してアクセスされることを意味す
る。一方、ページミスとは、前回のメモリアクセスサイ
クルにおけるロウアドレスと今回のメモリアクセスサイ
クルにおけるロウアドレスとが一致しないこと、つまり
前回と今回とでシンクロナスDRAM30の異なるバン
ク、または同一バンクにおける異なるページがアクセス
されることを意味する。
クロナスDRAM30を連続アクセスするためのバース
ト転送機能を実現するために、アドレスカウンタを有し
ている。このアドレスカウンタは、マルチプレクサ14
2によって選択されたメモリアドレスに対応するカラム
アドレスの値を順次インクリメントして、複数個の連続
したカラムアドレスを生成する。この連続アドレスは、
シンクロナスDRAM30をリードアクセスする場合に
利用される。一方、シンクロナスDRAM30をライト
アクセスする場合においては、マルチプレクサ142に
よって選択されたメモリアドレスがそのまま利用され、
アドレスカウンタは利用されない。
DRAM30を動作制御するための各種コマンドを発生
する。これらコマンドには、バンクアクティブコマン
ド、リード/ライトコマンド、およびバンクプリチャー
ジコマンドがある。
スDRAM30内の2つのバンクのうちの1つのバンク
を選択すると共に、そのバンク内のページ(行)をロウ
アドレスで選択してそれをアクティブにすることを指定
するコマンドである。リード/ライトコマンドは、ペー
ジ内のカラムを指定してそれをリード/ライトするため
のリード/ライトサイクルの実行を指定するコマンドで
ある。バンクプリチャージコマンドは、リード/ライト
アクセスされたページをプリチャージすることを指定す
るコマンドである。
ンドの発生は、アドレス制御回路143からのバンクイ
ネーブル要求信号(BEQ)によって制御される。すな
わち、シンクロナスDRAM30に対するリードライト
サイクルを複数回実行する場合において、もしページミ
スが発生したならば、前回のリード/ライトサイクルが
終了してからバンクプリチャージコマンドおよびバンク
アクティブコマンドが発生された後に、次回のリード/
ライトサイクルのためのリード/ライトコマンドが発生
される。一方、ページヒットであれば、前回のリード/
ライトサイクル終了後、直ぐに次回のリード/ライトサ
イクルのためのリード/ライトコマンドが発生される。
このようなコマンド発生シーケンスの切換りの様子を図
3に示す。図3から分かるように、ページミスの場合に
は、前回のリードライトサイクルと次回のリードライト
サイクルとの間にバンクプリチャージサイクルとバンク
アクティブサイクルが必ず挿入されるが、ページヒット
の場合には、バンクプリチャージサイクルおよびバンク
アクティブサイクルは省略される。
されるコマンドには、モードレジスタセットコマンドも
ある。このモードレジスタセットコマンドは、シンクロ
ナスDRAM30の動作モードを初期設定するためのコ
マンドであり、システムの電源投入やシステムリセット
時にリセット信号の解除に応答して発生される。これに
よりシンクロナスDRAM30内のモードレジスタに、
CAS遅延量(2クロック、3クロック、または4クロ
ック)、アドレッシングモード(シーケンシャルモー
ド、またはインタリーブモード)、バーストモード(バ
ースト長=0,2,4,または8)の内容を指定するモ
ード情報が設定される。このモード情報の内容はレジス
タ145に予め格納されており、リセット信号の解除に
応答してアドレス制御回路143からのアドレスADR
SによってシンクロナスDRAM30に通知され、その
シンクロナスDRAM30内のモードレジスタに設定さ
れる。
クロナスDRAM30の2つのバンクに含まれる全ての
ページに対してシーケンシャルにアドレスを配置するモ
ードである。このシーケンシャルモードでは、2つのバ
ンクが同時に動作することはない。また、インタリーブ
モードは、シンクロナスDRAM30の2つのバンクの
一方のプリチャージサイクル中に他方のバンクのアクテ
ィブサイクルを実行できるように、ページ単位で2つの
バンクに交互にアドレスを配置するモードである。この
インタリーブモードは2つのバンクの同時動作を可能に
するので、シーケンシャルモードよりも高速アクセスが
可能となるが、その分だけ電力消費も多くなる。シーケ
ンシャルモードとインタリーブモードのどちらのモード
においても、前述したページヒット判定によるコマンド
発生の制御を適用することができる。
てもこの実施例のページヒット判定によるコマンド発生
制御だけでアクセス効率を十分に高めることができるの
で、電力消費を低減する観点から、この実施例ではシー
ケンシャルモードを利用することにする。
30自体のアドレスインクリメント機能を利用してバー
スト転送を行なうモードである。この実施例では、アド
レス制御回路143のアドレスカウンタを利用してバー
スト転送を行なうので、シンクロナスDRAM30のバ
ーストモードは利用しない。したがって、シンクロナス
DRAM30の初期設定時には、バースト長=0に設定
される。
143の具体的な構成を説明する。図4に示されている
ように、アドレス制御回路143には、ページヒット検
出回路201、アドレスカウンタ202、アドレスマル
チプレクサ203、ラッチ回路204などが含まれてい
る。
路201a、およびロウアドレスコンパレータ201b
を備えている。ラッチ回路201aは、前回のメモリア
クセスサイクルにおけるロウドレス(RA)を保持す
る。ロウアドレスコンパレータ201bは、ラッチ回路
201aで保持されている前回のメモリアクセスサイク
ルにおけるロウドレス(RA)と、ラッチ回路204で
保持されている現在のメモリアクセスサイクルにおける
ロウドレス(RA)とを比較する。ラッチ回路201a
で保持されているロウアドレスの値は、ロウアドレスコ
ンパレータ201bによってページミスが検出された
時、その時にラッチ回路204で保持されている現在の
メモリアクセスサイクルにおけるロウドレス(RA)に
切換えられる。
ト定数マルチプレクサ202a、アドレス加算器202
b、カラムアドレスマルチプレクサ202c、およびフ
リップフロップ202dを備えている。
は、アドレスカウンタ202によるアドレスカウントア
ップ単位を規定するために、3つのインクリメント定数
(+1、+2、+4)の中の1つを選択する。この選択
動作は、CPU1によって指定されたディスプレイモー
ドに応じて自動的に行なわれる。
DRAM30に供給するカラムアドレスの値を順次カウ
ントアップするために、フリップフロップ202dによ
って保持されているカラムアドレスマルチプレクサ20
2cの出力値に、インクリメント定数マルチプレク20
2aによって選択されたインクリメント定数を加算す
る。
は、シンクロナスDRAM30に供給するアドレスを切
換えるために、モードレジスタ145のモード情報、ロ
ウアドレスRA、カラムアドレスCA、およびアドレス
カウンタ出力CAXの中の1つを選択してシンクロナス
DRAM30にADRAとして供給する。このカラムア
ドレスマルチプレクサ202cのアドレス選択動作とメ
モリサイクルとの関係を図5に示す。
DRAM30を初期設定するためのモード設定サイクル
においてはモードレジスタ145のモード情報が選択さ
れる。また、シンクロナスDRAM30のバンクを選択
するバンクアクティブサイクルにおいては、マルチプレ
クサ142によって選択されたメモリアドレスに含まれ
るロウアドレスRAが選択される。ライトアクセスサイ
クルにおいては、マルチプレクサ142によって選択さ
れたメモリアドレスに含まれるカラムアドレスCAが選
択される。シングルリードアクセスサイクルにおいて
は、マルチプレクサ142によって選択されたメモリア
ドレスに含まれるカラムアドレスCAが選択される。バ
ーストリードアクセスサイクルにおいては、1回目のリ
ードサイクルではマルチプレクサ142によって選択さ
れたメモリアドレスに含まれるカラムアドレスCAが選
択されるが、2回目の以降のリードサイクルではアドレ
スカウンタ202の出力CAXが選択される。
て、シンクロナスDRAM30に対するイメージデータ
のリード/ライトアクセス動作を説明する。ここでは、
連続する4回のリード/ライト転送をメモリサイクルの
最小単位とし、その4回のリード/ライト転送において
は必ず同一ページがアドレス指定される場合を想定して
説明する。
スDRAM30に対してバンクアクティブコマンドBA
を発生して、ロウアドレスを指定する。この場合、マル
チプレクサ142によって選択されたメモリアドレスの
上位ビット部からなるロウアドレスの値Raが、アドレ
スマルチプレクサ203によって選択される。
ナスDRAM30に対してリード/ライトコマンド(R
/W)を発生すると共に、カラムアドレスを指定する。
この場合、マルチプレクサ142によって選択されたメ
モリアドレスの下位ビット部からなるカラムアドレスの
値a1が、アドレスマルチプレクサ203によって選択
される。カラムアドレスが指定されると、シンクロナス
DRAM30はリード/ライト動作を開始する。
順次指定し直しながら、シンクロナスDRAM30に4
回のリード/ライト動作を実行させる。この場合、カラ
ムアドレスa2〜a4としては、ライトモードではマル
チプレクサ142によって選択されるメモリアドレスの
下位ビット部からなるカラムアドレスCAが使用され、
リードモードではアドレスカウンタ出力CAXが使用さ
れる。これにより、4回のリード/ライト転送を含むメ
モリサイクルが終了する。
次のメモリサイクルのためのロウアドレスの値Rbと前
回のメモリサイクルにおけるロウアドレスの値Raとの
一致の有無がページヒット検出回路201によって調べ
られる。ページミスであれば、ページヒット検出回路2
01からバンクイネーブル要求信号(BEQ)が発生さ
れる。そして、コマンド制御回路144によって前回の
メモリサイクルでアクセスされたページをプリチャージ
するためのバンクプリチャージコマンドPR、および次
のメモリアクセスサイクルでアクセスされるバンクおよ
びページを指定するためのバンクアクティブコマンドB
Aが発生される。バンクアクティブコマンドBAが発生
された時、マルチプレクサ142によって選択された新
たなメモリアドレスの上位ビット部からなるロウアドレ
スの値Rbが、アドレスマルチプレクサ203によって
選択される。
ナスDRAM30に対してリード/ライトコマンド(R
/W)を発生すると共に、カラムアドレスを指定する。
この場合、マルチプレクサ142によって選択されたメ
モリアドレスの下位ビット部からなるカラムアドレスの
値b1が、アドレスマルチプレクサ203によって選択
される。カラムアドレスが指定されると、シンクロナス
DRAM30はリード/ライト動作を開始する。
順次指定し直しながら、シンクロナスDRAM30に4
回のリード/ライト動作を実行させる。この場合、カラ
ムアドレスa2〜a4としては、ライトモードではマル
チプレクサ142によって選択されるメモリアドレスの
下位ビット部からなるカラムアドレスCAが使用され、
リードモードではアドレスカウンタ出力CAXが使用さ
れる。これにより、4回のリード/ライト転送を含む2
回目のメモリサイクルが終了する。
リード/ライト転送と並行して、次のメモリサイクルの
ためのロウアドレスの値Rcと前回のメモリサイクルに
おけるロウアドレスの値Rbとの一致の有無がページヒ
ット検出回路201によって調べられる。ページヒット
であれば、ページヒット検出回路201からバンクイネ
ーブル要求信号(BEQ)は発生されない。そして、コ
マンド制御回路144によって直ぐに次のメモリサイク
ルのためのリード/ライトコマンド(R/W)が発生さ
れると共に、カラムアドレスが指定される。
リチャージサイクルおよびバンクアクティブコマンドは
挿入されないので、メモリアクセス効率を高めることが
できる。
3つのリードモード(シングルモード、バウンダリスト
ップモード、ラップラウンドモード)について説明す
る。前述したように、リードモードでは、スタートアド
レスを指定すると、それ以降のアドレスがアドレスカウ
ンタ202によって自動的に生成されて所定回数(例え
ば、4回)のリード転送が行なわれる。
定したスタートアドレスのリード転送を1回だけ行なっ
てメモリサイクルを終了するモードである。
は、4回のリード転送を最小メモリサイクルとするバー
スト転送モードの1つであるが、その4回のリード転送
によって異なるバウンダリ内の記憶位置がアクセスされ
ないように、カラムアドレスの値に応じて、4回の連続
するリード転送の実行をその中の任意の転送サイクルま
でで終了させるモードである。
るデータサイズは32ビット(ダブルワード)であり、
1回のリードサイクルで4回のリード転送が行なわれる
ので、1つのバウンダリは4ダブルワード(=32ビッ
ト×4)となる。各バウンダリの最初の番地のダブルワ
ードデータはカラムアドレスの下位2ビット=“00”
で指定され、第2番目の番地のダブルワードデータは
“01”、第3番目の番地のダブルワードデータは“1
0”、最後の番地のダブルワードデータは“11”で指
定される。
トが“11”になると、それ以降のアドレスインクリメ
ントは実行されず、そこでサイクルが終了される。図7
には、このバウンダリストップモードにおけるメモリサ
イクルとスタートアドレスとの関係が示されている。
に含まれるカラムアドレスの下位2ビットが“01”で
あるので、リード転送は3回で打ち切られる。サイクル
2およびサイクル3では、スタートアドレスに含まれる
カラムアドレスの下位2ビットが“00”であるので、
4回のリード転送が全て実行される。
ば、4回のリード転送によって異なるバウンダリ内の記
憶位置がアクセスされることがない。したがって、アド
レスをインクリメントしている途中でカラムアドレスか
らロウアドレスへの桁上がりが生じ、メモリサイクル中
にページミスが発生するという事態を防止できる。
は、ページを跨がって1画面分の表示データをリードす
ることが必要な画面リフレッシュのためのリード転送に
好適である。
すタイミングチャートである。同図において、(a)は
クロック信号を、(d)はロウアドレス信号を、(e)
はカラムアドレス信号を、(j)はサイクルの終了を示
すRD_LAST信号である。その他の信号は図4に示
すアドレス制御回路により生成される内部の生成信号で
あり、ここでは直接関係無いのでその説明を省略する。
このタイミングチャートでは、(e)に示すカラムアド
レスa1、a2が出力されたところでアドレスがバウン
ダリ境界に来たと判断し、(k)に示すようにサイクル
の打ち切りを示すRD_LAST信号が出力される。こ
の結果、4回リードするところ、2回でリードを終了す
る。そして、(l)に示すように、プリチャージコマン
ドおよびバンクアクティブコマンドが出力される。そし
て、次のサイクル(ロウアドレスR)では、初期アドレ
ス(カラムアドレスb1)からスタートするので、
(l)に示すように4回のリード転送がすべて実行され
る。
PUリードに適したモードである。CPUによるメモリ
アクセスはリードバッファを経由して行われている。C
PUはメモリデータを読み出すときに、まずそのデータ
をリードバッファに読み出して、それから、そのデータ
と同一バウンダリ内にある他のデータも一緒にまとめて
読み出しておく。そしてその後バッファから始めのデー
タを読み出す。次のデータ読み出しの時には、リードア
ドレスとバッファに転送されているデータのアドレスを
比較して、ヒットした場合は、バッファから直接そのデ
ータを読み出し、ミスした場合にはSDRAMに対して
同様のリードアクセスを要求する。このため、このモー
ドでは、デバイスより渡されたアドレスをスタートアド
レスとしてそれと同一バウンダリである4WDのデータ
(下位2ビットのみが異なるような番地のデータ)を全
てアクセスできるようなラップラウンドアドレスを作り
出している。
と同様に4回のリード転送を最小メモリサイクルとする
バースト転送モードの1つであるが、カラムアドレスの
下位2ビットが“11”になった時、それを“00”に
戻してアドレスカウンタ202によるアドレスインクリ
メント動作を続けるモードである。このラップラウンド
モードによって発生されるアドレス値とスタートアドレ
スとの関係の一例を図8に示す。
ドレスが4×ダブルワードバウンダリの先頭番地を指定
する値“0000”であるので、ラップラウンドは実行
されず、スタートアドレスに後続する連続した3つのア
ドレス値“0001”、“0010”、“0011”が
アドレスカウンタ202によって発生される。
ブルワードバウンダリの最終番地を指定する値“001
1”であるので、アドレスカウンタ202の出力値は
“0000”に戻され、そこからカウントアップが開始
される。よって、スタートアドレス“0011”に引き
続き、スタートアドレスよりも若い3つのアドレス値
“0000”、“0001”、“0010”がアドレス
カウンタ202によって発生される。
ルワードバウンダリの3番目の番地を指定する”101
0”であるのでアドレスカウンタ202の出力値は4番
目の番地である”1011”がアドレスカウンタ202
により発生され,1番目の番地”1000”に戻され,
2番目の番地”1001”が発生される。同様にして,
ケース4ではスタートアドレスが4ダブルワードバウン
ダリの2番目の番地を指定する”1001”であるので
アドレスカウンタ202の出力値は3番目の番地であ
る”1010”が発生され、さらに4番目の番地であ
る”1011”が発生される。
タイミングチャートである。図10(e)に示すように
カラムアドレスa1、a2、a3、a4が出力される。
(例えば図8に示すケース3の場合にはa1=”101
0”、a2=”1011”、a3=”1000”、a4
=”1001”が出力される。)そして、サイクルの終
了を示すRD_LAST信号はカラムアドレスa4が出
力された時点で出力される。この結果、図10(l)に
示すように、同一バウンダリ内にある4ドのデータがリ
ードされる。
すれば、4回のリード転送によって同一バウンダリ内の
全ての記憶位置のデータを読み出すことができる。この
ラップラウンドモードは、CPU1またはアクセラレー
タ13によるイメージデータのリードに好適である。こ
れは、次の理由による。
13によるイメージデータのリードにおいては、シンク
ロナスDRAM30から読み出されたイメージデータは
一旦キャッシュメモリ121に保持され、そのキャッシ
ュメモリ121からCPU1またはアクセラレータ13
に転送される。
次のリードアクセスでは、キャッシュヒット/ミスが判
定され、キャッシュヒットであればシンクロナスDRA
M30のリードアクセスは行なわれずに、キャッシュメ
モリ121から直ぐにデータが読み出される。ミスヒッ
トであれば、シンクロナスDRAM30に対するリード
サイクルが実行され、CPU1またはアクセラレータ1
3からのスタートアドレスで指定されたイメージデータ
を含む1キャッシュライン分のイメージデータ(4ダブ
ルワード)を効率良くキャッシュ121に転送すること
ができる。
ッシュを持たない表示制御サブシステムの場合には、シ
ンクロナスDRAM30から連続して読み出される4ダ
ブルワードのイメージデータは、システム内の1次キャ
ッシュ、または2次キャッシュ、もしくは、それに相当
する各種バッファなどを経由して、CPU1に転送され
ることになる。したがって、ラップラウンドモードは、
キャッシュを持たない表示制御サブシステムにも適用す
ることができる。
データの上位ワード(16ビット)と下位ワード(16
ビット)を時分割で読み出されるように構成されてい
る。これは、図11に示すように上位ワードにフォント
データが格納され、下位ワードにキャラクターコードお
よび属性データが格納されている。このため別々に読み
出す必要がある。
ングチャートである。テキストデータの場合、コードデ
ータは連続したアドレスであるが、フォントデータはラ
ンダムなアドレスであり、このため、コードに対するア
クティブコマンドおよびフォントデータに対するアクテ
ィブコマンドが別々に出力され、リードも同図(i)お
よび(w)に示すようにコードのリードとフォントデー
タのリードが別々に行われる。なお、(i)および
(w)に示すPfはオートプリチャージ信号である。上
述したようにコードデータは連続しているのでヒットす
る確率が高いが、フォントデータはランダムなので、ミ
スヒットする確率が高い。このため、ミスヒットを判定
してからバンクプリチャージコマンドを出力すると、時
間的に遅れを生じるので、通常のバンクプリチャージコ
マンドとは別に、read with autoprecharge というコマ
ンドが実行される。このread with autoprecharge のコ
マンドはSDRAMのメモリリード/ライトコマンドの
1つとしてSDRAMとして備わっているものである。
ライトサイクル中、次のリクエストが何も来てなければ
プリチャージサイクルが実行される。
タイミングチャートである。同図(h)に示すようにラ
イトコマンドのリクエストが出力されて、(i)に示す
ライトサイクルの終了を示すWT_LASTの信号がさ
れ、(j)に示す4回目のライトコマンドが出力された
ときに、次のライトコマンドのリクエストが出力されて
いなければ、プリチャージサイクル(PR)が実行され
る。
は4回のコンティニュアスライト転送を示すタイミング
チャートである。
の中のBitBltと呼ばれる矩形転送のように、連続
的にライト転送することがわかっている時に適するモー
ドである。このモードを指定すると、ライト転送を連続
して行うという情報が与えられて図14(i)に示すよ
うにライトサイクル終了後に、プリチャージサイクルは
挿入されず、次のリクエストを待つ。
4に含まれる、SDRAMの動作スペックを満足させる
ための回路である。SDRAMに対して出力される。ア
クティブコマンド、プリチャージコマンド、リフレッシ
ュコマンド、リードライトコマンド等のコマンド間に
は、満足させなければならない最小時間が規定されてい
る。これらの規定時間はSDRAMの品種により異なる
値を取る。図15に示す制御回路は使用するSDRAM
の品種と動作周波数を指定するだけで、規定を満足する
ようなアクセスを可能とする。
状態に遷移すると同時にSDRAMに対するコマンドを
発生させるように制御しており、さらに内部に複数のカ
ウンタを持ち各コマンド発生からの時間をカウントして
いる。いま次の状態への遷移条件の中にカウンタの出力
が規定時間を満足した値になっている(PAS*)こと
を加えることによって、規定時間を満足したアクセスの
流れを実現している。
アクティブコマンドに応答してカウントを開始する。カ
ウンタ1441の出力はコマンドが発生してから現在ま
での経過時間を示している。ゲート回路1143は、種
々のSDRAMの規定値を満足する信号を出力する。例
えば、バンクアクティブコマンドが出力されてから2ク
ロック目にリードライトコマンドを出力するように規定
されたSDRAMの場合には、カウンタ1441が2ク
ロックカウントすると”1”信号を出力する。ゲート回
路1143からの各信号はマルチプレクサ1445に出
力される。レジスタ1447には、SDRAMの品種及
び動作周波数に応じた値が設定される。マルチプレクサ
1445はレジスタ1447からの値に応じて対応する
出力を、次の状態に遷移するための条件信号(PAS
*)として出力する。
状態を示す図である。パワーオンの状態ではSDRAM
30の動作が開始される。SDRAMレジスタセットの
状態ではSDRAMのモードレジスタセットが実行され
る。セルフリフレッシュはセルフリフレッシュが実行中
の状態である。アイドルはデバイスからのリクエスト待
ち状態を示す。バンクチェックはバンク比較を行う状態
である。オートリフレッシュはオートリフレッシュを実
行中の状態である。ACKプリチャージはリクエストが
受け付けられ、プリチャージが実行中であることを示す
状態である。バンクアクティブはバンクアクティブ実行
中を示す状態である。ライトはライト転送実行中を示す
状態である。リードはリード転送実行中を示す状態であ
る。ウエイトはリードデータの出力の終了待ちを示す状
態である。NOPプリチャージはリクエストが無く、プ
リチャージ実行の状態を示す。図17は図16に示す各
状態の状態遷移図である。また、図18は図17に示す
状態遷移の遷移条件を示したものである。
ば、シンクロナスDRAMのアクセス手順を切換えるた
めのコマンド制御ロジックがシンクロナスDRAM用の
メモリ制御ロジック内に実現されている。このため、シ
ーケンシャルアクセスの場合にはプリチャージサイクル
が挿入されるのを防止でき、これによってシンクロナス
DRAMを高速にアクセスすることが可能となる。
値が自動的にインクリメントできるので、CPU、アク
セラレータ、表示回路などのメモリアクセスデバイスか
ら供給されるリードアドレスをスタートアドレスとし
て、それに続く複数の番地からデータを連続して読み出
すことができる。よって、シンクロナスDRAMのリー
ドデータ転送速度を大幅に高速化できる。
ローラを用いた表示制御サブシステムの構成を示すブロ
ック図。
れたメモリ制御回路の構成を示すブロック図。
シンクロナスDRAMに対するアクセス制御の手順を説
明するための図。
御回路の構成を示すブロック図。
作を説明するための図。
ンクロナスDRAMのアクセス動作を説明するタイミン
グチャート。
シンクロナスDRAMをリードアクセスする時に使用さ
れるバウンダリストップモードを説明するための図。
シンクロナスDRAMをリードアクセスする時に使用さ
れるラップラウンドモードを説明するための図。
グチャート。
チャート。
を4回行う4回テキストリードのタイミングを示すタイ
ミングチャート。
チャート。
イミングチャート。
ミング時間を満足するようにコマンドを発生させるため
の制御回路を示すブロック図。
図。
ある。
アクセラレータ、14…メモリ制御回路、30…シンク
ロナスDRAM、121…キャシュメモリ、141…ア
ービタ、142…マルチプレクサ、143…アドレス制
御回路、144…コマンド制御回路、201…ページヒ
ット検出回路、202…アドレスカウンタ。
Claims (14)
- 【請求項1】シンクロナスDRAMをビデオメモリとし
て使用し、コンピュータシステムのディスプレイモニタ
を制御するディスプレイコントローラにおいて、 前記ビデオメモリに対するイメージデータのリードまた
はライトを要求する各種メモリアクセスデバイスからの
リード/ライト要求に応じて、前記シンクロナスDRA
Mをアクセスするメモリ制御手段を具備し、 このメモリ制御手段は、 前回のビデオメモリアクセスサイクルにおけるメモリア
クセスデバイスからのメモリアドレスと今回のビデオメ
モリアクセスサイクルにおけるメモリアクセスデバイス
からのメモリアドレスとを比較し、その比較結果に応じ
てページヒット/ページミスを検出するページヒット検
出手段と、 このページヒット検出手段の検出結果に応じて前記シン
クロナスDRAMを動作制御するためのコマンドを発生
するコマンド制御手段であって、ページミスが検出され
た時はプリチャージコマンドを発生して前回のビデオメ
モリアクセスサイクルと次回のビデオメモリアクセスサ
イクルとの間にプリチャージサイクルを挿入し、ページ
ヒットが検出された時は前回のビデオメモリアクセスサ
イクルと次回のビデオメモリアクセスサイクルとの間に
プリチャージサイクルが挿入されないように前記プリチ
ャージコマンドの発生を禁止するコマンド制御手段とを
具備することを特徴とするディスプレイコントローラ。 - 【請求項2】前記コマンド制御手段は、 ページミスが検出された時は前回のビデオメモリアクセ
スサイクル終了後に前回のビデオメモリアクセスサイク
ルでアクセスされたバンクをプリチャージするためのブ
リチャージコマンドおよび次回のビデオメモリアクセス
サイクルでアクセスされるバンクおよびページを選択す
るためのバンクアクティブコマンドを発生した後に前記
選択されたページをアクセスするためのリード/ライト
コマンドを発生し、 ページヒットが検出された時は前記バンクプリチャージ
コマンドおよびバンクアクティブコマンドを発生せずに
前回のビデオメモリアクセスサイクル終了直後に前記リ
ード/ライトコマンドを発生することを特徴とする請求
項1記載のディスプレイコントローラ。 - 【請求項3】前記メモリ制御手段は、 前記メモリアクセスデバイスから前記ビデオメモリに対
するリードアクセス要求が発行された時、前記シンクロ
ナスDRAMから前記メモリアクセスデバイスにイメー
ジデータを読み出すためのリード転送が連続して所定回
繰り返されるリードサイクルを実行するリード転送制御
手段をさらに具備し、 このリード転送制御手段は、 前記メモリアクセスデバイスによって指定されたスター
トアドレスの値を所定値単位で順次増分して前記シンク
ロナスDRAMに供給するアドレスカウンタと、 前記ディスプレイコントローラの表示モードに応じて、
前記アドレスカウンタによるアドレス値の増分単位を変
化させる手段とを含むことを特徴とする請求項1記載の
ディスプレイコントローラ。 - 【請求項4】前記リード転送制御手段は、 前記リードサイクルに含まれる所定回数の連続するリー
ド転送によって異なるバウンダリ内の番地がアクセスさ
れないように、前記スタートアドレスまたは前記アドレ
スカウンタの出力に応じて、任意のリード転送回数まで
で前記リードサイクルを終了させるリード転送停止手段
をさらに具備することを特徴とする請求項3記載のディ
スプレイコントローラ。 - 【請求項5】前記リード転送制御手段は、 前記所定回数の連続するリード転送によって同一のバウ
ンダリ内の全ての番地がアクセスされるように、前記ス
タートアドレスまたは前記アドレスカウンタから出力さ
れるアドレス値が前記バウンダリ内の最終記憶位置に達
した時に、前記アドレスカウンタの値を前記バウンダリ
内の先頭番地に戻すラップラウンド手段をさらに具備す
ることを特徴とする請求項3記載のディスプレイコント
ローラ。 - 【請求項6】シンクロナスDRAMをビデオメモリとし
て使用し、コンピュータシステムのディスプレイモニタ
を制御するディスプレイコントローラにおいて、 前記ビデオメモリに対するイメージデータのリードまた
はライトを要求する各種メモリアクセスデバイスからの
リード/ライト要求に応じて、前記シンクロナスDRA
Mをアクセスするメモリ制御手段を具備し、 このメモリ制御手段は、 前回のビデオメモリアクセスサイクルにおけるメモリア
クセスデバイスからのメモリアドレスと今回のビデオメ
モリアクセスサイクルにおけるメモリアクセスデバイス
からのメモリアドレスとを比較し、その比較結果に応じ
てページヒット/ページミスを検出するページヒット検
出手段と、 このページヒット検出手段の検出結果に応じて前記シン
クロナスDRAMを動作制御するためのコマンドを発生
するコマンド制御手段であって、ページミスが検出され
た時はプリチャージコマンドを発生して前回のビデオメ
モリアクセスサイクルと次回のビデオメモリアクセスサ
イクルとの間にプリチャージサイクルを挿入し、ページ
ヒットが検出された時は前回のビデオメモリアクセスサ
イクルと次回のビデオメモリアクセスサイクルとの間に
プリチャージサイクルが挿入されないように前記プリチ
ャージコマンドの発生を禁止するコマンド制御手段と、 前記メモリアクセスデバイスから前記ビデオメモリに対
するリードアクセス要求が発行された時、前記シンクロ
ナスDRAMから前記メモリアクセスデバイスにイメー
ジデータを読み出すためのリード転送が連続して所定回
繰り返されるリードサイクルを実行するリード転送制御
手段とを具備し、 前記リード転送制御手段は、 前記メモリアクセスデバイスによって指定されたスター
トアドレスの値を所定値単位で順次増分して前記シンク
ロナスDRAMに供給するアドレスカウンタと、 前記ディスプレイコントローラの表示モードに応じて、
前記アドレスカウンタによるアドレス値の増分単位を変
化させる手段と、 データの上位ワードにフォントデータが格納され、下位
ワードにキャラクタコードとアトリビュートデータが格
納されたテキストデータの上位ワードと下位ワードを時
分割で読み出す手段をさらに有し、前記上位ワードは、
前記リード転送停止手段により転送され、下位ワードは
前記メモリアクセスデバイスから指定されたアドレスに
もとずいて転送されることを特徴とするディスプレイコ
ントローラ。 - 【請求項7】前記メモリ制御手段は、 前記メモリアクセスデバイスからのライト要求に応じた
ビデオメモリアクセスサイクルにおいて、次のライト要
求が何も来てなければプリチャージサイクルを実行する
手段を有することを特徴とする請求項1記載のディスプ
レイコントローラ。 - 【請求項8】前記メモリ制御手段は、 前記メモリアクセスデバイスからの連続ライト転送要求
に応答して、前記ビデオメモリアクセスサイクル終了後
にプリチャージサイクルを実行せず、次のリード/ライ
ト要求を待つ手段を有することを特徴とする請求項1記
載のディスプレイコントローラ。 - 【請求項9】前記コマンド制御手段は、 前回のビデオメモリサイクルでアクセスされたバンクを
プリチャージするためのプリチャージコマンド、次回の
ビデオメモリアクセスサイクルでアクセスされるバンク
およびページを選択するためのバンクアクティブコマン
ド、バンクアクティブコマンドを発生した後に選択され
たページをアクセスするためのリード/ライトコマン
ド、選択されたページをリフレッシュするためのリフレ
ッシュコマンドを発生し、前記シンクロナスDRAMの
品種により規定された、プリチャージコマンド、バンク
アクティブコマンド、リード/ライトコマンド、および
リフレッシュコマンド間の最小規定時間を満足するよう
に、シンクロナスDRAMの品種と動作周波数に応じて
前記コマンドを発生する手段を有することを特徴とする
請求項1記載のディスプレイコントローラ。 - 【請求項10】前記シンクロナスDRAMに格納されて
いるイメージデータの一部を保持するキャッシュメモリ
をさらに具備し、 前記リード転送制御手段は、前記連続するリード転送に
よって前記シンクロナスDRAMからリードしたイメー
ジデータを前記キャッシュメモリに転送することを特徴
とする請求項5記載のディスプレイコントローラ。 - 【請求項11】前記メモリアクセスデバイスは、前記コ
ンピュータシステムのCPU、前記ディスプレイコント
ローラ内に設けられたグラフィクスアクセラレータ、ま
たは前記ディスプレイコントローラ内に設けられた画面
リフレッシュ用の表示装置であることを特徴とする請求
項1記載のディスプレイコントローラ。 - 【請求項12】前記シンクロナスDRAMの動作モード
を指定するためのモード情報を保持する手段をさらに具
備し、 前記コマンド制御手段は、電源投入に応答して、前記モ
ード情報を前記シンクロナスDRAMのモードレジスタ
に設定するためのモードレジスタセットコマンドを発行
することを特徴とする請求項1記載のディスプレイコン
トローラ。 - 【請求項13】コンピュータシステムのデイプレイモニ
タを制御するディスプレイコントローラにおいて、 表示データを格納するビデオメモリと、 メモリアクセスデバイスから前記ビデオメモリに対する
ライトアクセス要求が発行された時、前記メモリアクセ
スデバイスによって指定されたメモリアドレスに従って
前記ビデオメモリをライトアクセスするライト手段と、 前記メモリアクセスデバイスによって指定されるメモリ
アドレスの値を所定値単位で順次増分するアドレスカウ
ンタと、 前記メモリアクセスデバイスから前記ビデオメモリに対
するリードアクセス要求が発行された時、前記メモリア
クセスデバイスによって指定されるスタートアドレス、
および前記アドレスカウンタの出力値を用いて、前記ビ
デオメモリを所定回数連続してリードアクセスするリー
ド手段とを具備し、 前記リード手段は、 前記所定回数の連続するリードアクセスによって同一の
バウンダリ内の全ての番地がアクセスされるように、前
記スタートアドレスまたは前記アドレスカウンタからの
アドレス値が前記バウンダリ内の最終記憶位置に達した
時に前記アドレスカウンタの値を前記バウンダリ内の先
頭記憶位置に戻すラップラウンド手段を含むことを特徴
とするディスプレイコントローラ。 - 【請求項14】コンピュータシステムのデイプレイモニ
タを制御するディスプレイコントローラにおいて、 表示データを格納するビデオメモリと、 メモリアクセスデバイスから前記ビデオメモリに対する
ライトアクセス要求が発行された時、前記メモリアクセ
スデバイスによって指定されたメモリアドレスに従って
前記ビデオメモリをライトアクセスするライト手段と、 前記メモリアクセスデバイスによって指定されるメモリ
アドレスの値を所定値単位で順次増分するアドレスカウ
ンタと、 前記メモリアクセスデバイスから前記ビデオメモリに対
するリードアクセス要求が発行された時、前記メモリア
クセスデバイスによって指定されるスタートアドレス、
および前記アドレスカウンタの出力値を用いて、前記ビ
デオメモリを所定回数連続してリードアクセスするリー
ド手段とを具備し、 前記リード手段は、 前記所定回数の連続するリードアクセスによって異なる
バウンダリ内の記憶位置がアクセスされないように、前
記スタートアドレスまたは前記アドレスカウンタの出力
に応じて、前記所定回数の連続するリードアクセスの実
行をその中の任意のサイクルまでで終了させるリード転
送停止手段を含むことを特徴とするディスプレイコント
ローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7280776A JPH08255107A (ja) | 1994-11-29 | 1995-10-27 | ディスプレイコントローラ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6-294526 | 1994-11-29 | ||
JP29452694 | 1994-11-29 | ||
JP7280776A JPH08255107A (ja) | 1994-11-29 | 1995-10-27 | ディスプレイコントローラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08255107A true JPH08255107A (ja) | 1996-10-01 |
Family
ID=26553911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7280776A Pending JPH08255107A (ja) | 1994-11-29 | 1995-10-27 | ディスプレイコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08255107A (ja) |
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