JPH06268505A - Semiconductor integrated circuit - Google Patents
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- JPH06268505A JPH06268505A JP5051836A JP5183693A JPH06268505A JP H06268505 A JPH06268505 A JP H06268505A JP 5051836 A JP5051836 A JP 5051836A JP 5183693 A JP5183693 A JP 5183693A JP H06268505 A JPH06268505 A JP H06268505A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に係わ
り、特にデータ出力回路の改良をはかった半導体集積回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit with an improved data output circuit.
【０００２】[0002]
【従来の技術】従来の半導体集積回路、特にデジタル回
路における出力回路は、図１１に示すように構成されて
いる。即ち、入力端子１と出力端子２間に１つ若しくは
複数のドライバ素子４を並列に接続した構成となってい
る。2. Description of the Related Art A conventional semiconductor integrated circuit, particularly an output circuit in a digital circuit, is constructed as shown in FIG. That is, one or a plurality of driver elements 4 are connected in parallel between the input terminal 1 and the output terminal 2.
【０００３】このような構成では、接続する負荷の大き
さに応じて後から電流駆動力を調整したり、出力インピ
ーダンスを配線負荷の特性インピーダンスに応じて調整
することはできない。そのため、大きな配線負荷を駆動
する場合に電流駆動力が不足しないように、出力回路に
一律に余裕を持たせて設計しなければならない。従っ
て、出力回路のスイッチング動作時の電流変化率（Δ
Ｉ）が大きくなり、個々の出力回路のスイッチング動作
時に発生するノイズレベルが増大してしまう。In such a configuration, it is not possible to adjust the current driving force later according to the size of the load to be connected or to adjust the output impedance according to the characteristic impedance of the wiring load. Therefore, the output circuit must be designed with a uniform margin so that the current driving force is not insufficient when driving a large wiring load. Therefore, the current change rate (Δ
I) becomes large, and the noise level generated during the switching operation of each output circuit increases.
【０００４】その結果、電流駆動力が小さくても十分駆
動できる短い配線負荷を駆動する場合にも、発生するノ
イズの大きい電流駆動力の強力な出力回路で駆動するこ
とになり、ノイズによる誤動作が起こるといった問題が
ある。As a result, even when driving a short wiring load which can be sufficiently driven even if the current driving force is small, it is driven by an output circuit having a strong current driving force that generates a lot of noise, and malfunction due to noise is caused. There is a problem that it will happen.
【０００５】[0005]
【発明が解決しようとする課題】このように従来の半導
体集積回路では、出力回路の電流駆動力，特性インピー
ダンスの値を、配線の長さ，接続する負荷の大きさに合
わせて調整することができず、特に電流駆動力が小さく
てよい配線負荷でも大きな駆動力で駆動するためにノイ
ズによる誤動作を招く問題があった。As described above, in the conventional semiconductor integrated circuit, the values of the current driving force and the characteristic impedance of the output circuit can be adjusted according to the length of the wiring and the size of the load to be connected. This is not possible, and there is a problem that malfunctions due to noise are caused because driving is performed with a large driving force even with a wiring load that may have a small current driving force.
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、出力回路の電流駆動
力，出力インピーダンスの値を、負荷の大きさ，配線長
に応じて可変設定することができ、負荷に応じた最適な
駆動出力を得ることのできる半導体集積回路を提供する
ことにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to variably set the values of the current driving force and the output impedance of the output circuit according to the size of the load and the wiring length. It is an object of the present invention to provide a semiconductor integrated circuit capable of achieving the optimum drive output according to the load.
【０００７】[0007]
【課題を解決するための手段】本発明の骨子は、入力端
子と出力端子間のドライバ素子を並列に接続する個数を
増減させて、出力回路の電流駆動力，出力インピーダン
スの値を可変することにある。SUMMARY OF THE INVENTION The essence of the present invention is to vary the number of driver elements connected in parallel between an input terminal and an output terminal to change the current driving force and output impedance of an output circuit. It is in.
【０００８】即ち本発明は、チップ内で発生される信号
を受けこの信号をチップ外に出力するための出力回路を
具備した半導体集積回路において、出力回路を、入力端
子と出力端子の間に、少なくとも２つのドライバ素子を
並列に接続した構成とし、かつ制御信号端子から入力し
た制御信号に基づいてドライバ素子のうち少なくとも１
つの出力を出力端子に取り出す手段を設けるようにした
ものである。また、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) ドライバ素子と出力端子との間にＭＯＳトランジス
タ等のスイッチング素子を設けること。 (2) ドライバ素子と出力端子との間にスイッチング素子
を設け、スイッチング素子をオン・オフすると共に、ド
ライバ素子の駆動を制御すること。 (3) ドライバ素子としてトライステートゲートを用いる
こと。 (4) 出力回路は２つ以上あり、複数の出力回路で制御信
号を共有すること。That is, according to the present invention, in a semiconductor integrated circuit having an output circuit for receiving a signal generated in a chip and outputting this signal outside the chip, an output circuit is provided between an input terminal and an output terminal. At least two driver elements are connected in parallel, and at least one of the driver elements is based on a control signal input from a control signal terminal.
A means for taking out one output from the output terminal is provided. The following are preferred embodiments of the present invention. (1) Provide a switching element such as a MOS transistor between the driver element and the output terminal. (2) A switching element is provided between the driver element and the output terminal to turn on / off the switching element and control the driving of the driver element. (3) Use a tri-state gate as a driver element. (4) There are two or more output circuits, and multiple output circuits must share control signals.
【０００９】(5) 出力回路は２つ以上あり、複数の出力
回路で制御信号を共有し、かつセレクタ信号に従って出
力回路の制御信号端子と集積回路外部から制御信号を入
力する外部制御信号端子の間を接続するセレクタ回路網
を有すること。(5) There are two or more output circuits, a plurality of output circuits share a control signal, and a control signal terminal of the output circuit according to the selector signal and an external control signal terminal for inputting a control signal from outside the integrated circuit. To have a selector network that connects between them.
【００１０】[0010]
【作用】本発明によれば、制御信号によって複数のドラ
イバ素子の任意の個数を選択して出力信号を取り出すこ
とにより、出力回路の電流駆動力，出力インピーダンス
の値を可変することができる。従って、負荷に応じて選
択するドライバ素子の数を決定することにより、負荷に
応じた最適な駆動出力を得ることができる。According to the present invention, it is possible to change the values of the current driving force and the output impedance of the output circuit by selecting an arbitrary number of the plurality of driver elements by the control signal and extracting the output signal. Therefore, by determining the number of driver elements to be selected according to the load, the optimum drive output according to the load can be obtained.
【００１１】[0011]
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１２】図１は、本発明の第１の実施例に係わる半
導体集積回路の出力回路の構成を示すブロック図であ
り、１１は入力端子、１２は出力端子、１３は制御信号
入力端子、１４はインバータ等からなるドライバ素子、
１５はＭＯＳトランジスタ等からなるスイッチング素子
である。入力端子１１と出力端子１２との間に２つのド
ライバ素子１４（１４1 ，１４2 ）が並列に接続され、
ドライバ素子１４2 と出力端子１２との間には、制御信
号入力端子１３からの制御信号によりオン・オフするス
イッチング素子１５が挿入されている。FIG. 1 is a block diagram showing the configuration of an output circuit of a semiconductor integrated circuit according to the first embodiment of the present invention. 11 is an input terminal, 12 is an output terminal, 13 is a control signal input terminal, and 14 is a control signal input terminal. Is a driver element such as an inverter,
Reference numeral 15 is a switching element composed of a MOS transistor or the like. Two driver elements 14 (14 1 , 14 2 ) are connected in parallel between the input terminal 11 and the output terminal 12,
A switching element 15 that is turned on / off by a control signal from the control signal input terminal 13 is inserted between the driver element 14 2 and the output terminal 12.
【００１３】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３から制御信号を
与えることによって、ドライバ素子１４2 を動作させる
時にはスイッチング素子１５をオンしてドライバ素子１
４2 の出力端と出力端子１２を接続し、ドライバ素子１
４2 を駆動させない時にはスイッチング素子１５をオフ
してドライバ素子１４2 の出力端と出力端子１２を電気
的に分離する。Next, the operation of the output circuit in this embodiment will be described. By applying a control signal from the control signal input terminal 13, when operating the driver element 14 2 , the switching element 15 is turned on to turn on the driver element 1.
The output terminal of 4 2 and the output terminal 12 are connected to each other, and the driver element 1
When 4 2 is not driven, the switching element 15 is turned off to electrically separate the output terminal of the driver element 14 2 from the output terminal 12.
【００１４】これによって、入力端子１１から入力した
入力信号に連動してスイッチング動作を行うドライバ素
子１４の並列段数を調整し、出力回路の電流駆動力、出
力インピーダンスの値を制御することが可能となる。As a result, it is possible to adjust the number of parallel stages of the driver elements 14 that perform the switching operation in conjunction with the input signal input from the input terminal 11 and control the current driving force and the output impedance value of the output circuit. Become.
【００１５】従って、出力回路の電流駆動力Ｊ，出力イ
ンピーダンスＺは制御信号の設定を変えるだけで、それ
ぞれ（式１）（式２）に示す範囲で自由に制御すること
ができる。Therefore, the current driving force J and the output impedance Z of the output circuit can be freely controlled within the ranges shown in (Equation 1) and (Equation 2) simply by changing the setting of the control signal.
【００１６】[0016]
【数１】 [Equation 1]
【００１７】[0017]
【数２】 [Equation 2]
【００１８】但し、ｎはドライバ素子の並列段数、Ｊｉ
はｉ番目のドライバ素子の電流駆動力、Ｚｉはｉ番目の
ドライバ素子の出力インピーダンス、ｊｉはｉ番目のド
ライバ素子に接続したトランジスタの電流駆動力、Ｒｉ
はｉ番目のドライバ素子に接続したトランジスタの出力
ンピーダンス、Ｃｉは０又は１で、Ｃｉ＝１はｉ番目の
ドライバ素子を使用する場合、Ｃｉ＝０はｉ番目のドラ
イバ素子をハイインピーダンス状態にした場合である。Where n is the number of parallel stages of driver elements, Ji
Is the current driving force of the i-th driver element, Zi is the output impedance of the i-th driver element, ji is the current driving force of the transistor connected to the i-th driver element, Ri
Is the output impedance of the transistor connected to the i-th driver element, Ci is 0 or 1, and Ci = 1 when the i-th driver element is used, Ci = 0 places the i-th driver element in a high impedance state. This is the case.
【００１９】かくして本実施例によれば、スイッチング
素子１５をオン・オフするのみで、負荷の大きさ，配線
長に応じて出力回路の電流駆動力，出力インピーダンス
を可変設定することができ、負荷に応じた最適な駆動を
行うことが可能となる。Thus, according to the present embodiment, the current driving force and the output impedance of the output circuit can be variably set according to the size of the load and the wiring length simply by turning on / off the switching element 15. It is possible to perform the optimum drive according to the above.
【００２０】特に、ドライバ素子１４1 ，１４2 の出力
インピーダンスをそれぞれ７５Ω，１５０Ωと設定して
おくと、制御信号の設定を変えるだけで、ドライバ素子
１４1 のみを使うと出力回路のインピーダンスを７５Ω
に、ドライバ素子１４1 ，１４2 を両方使うと出力回路
のインピーダンスを５０Ωに容易に切り替えることが可
能となる。In particular, when the output impedances of the driver elements 14 1 and 14 2 are set to 75Ω and 150Ω, respectively, the impedance of the output circuit is 75Ω when only the driver element 14 1 is used only by changing the setting of the control signal.
In addition, if both driver elements 14 1 and 14 2 are used, the impedance of the output circuit can be easily switched to 50Ω.
【００２１】図２は、本発明の第２の実施例を示す出力
回路のブロック図である。なお、図１と同一部分には同
一符号を付して、その詳しい説明は省略する。基本的に
は図１の回路と同様であるが、この回路では、ドライバ
素子１４をｎ個とし、各ドライバ素子１４1 〜１４n に
スイッチング素子１５（１５1 〜１５n ）を接続してい
る。FIG. 2 is a block diagram of an output circuit showing a second embodiment of the present invention. The same parts as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. Although basically the same as the circuit of FIG. 1, in this circuit, the number of driver elements 14 is n, and the switching elements 15 (15 1 to 15 n ) are connected to each of the driver elements 14 1 to 14 n . .
【００２２】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３（１３1 〜１３
n ）から制御信号を与えることによって、使用するドラ
イバ素子１４の出力端に接続されているスイッチング素
子１５をオンし、使用しないドライバ素子１４の出力端
に接続されているスイッチング素子１５をオフすること
により、使用するドライバ素子１４の出力端と出力端子
１２を選択的に接続する。Next, the operation of the output circuit in this embodiment will be described. Control signal input terminal 13 (131-134
turning on the switching element 15 connected to the output terminal of the driver element 14 to be used and turning off the switching element 15 connected to the output terminal of the unused driver element 14 by giving a control signal from n ). Thus, the output terminal of the driver element 14 to be used and the output terminal 12 are selectively connected.
【００２３】これによって、入力端子１１から入力した
入力信号に連動してスイッチング動作を行うドライバ素
子１４の並列段数を調整し、出力回路の電流駆動力，出
力インピーダンスの値を制御することが可能となる。従
って先の第１の実施例と同様に、制御信号の設定を変え
るだけで、出力回路の電流駆動力Ｊ，出力インピーダン
スＺを（式１）（式２）に示す範囲内で自由に制御する
ことができる。As a result, it is possible to adjust the number of parallel stages of the driver elements 14 that perform a switching operation in synchronization with the input signal input from the input terminal 11 and control the values of the current driving force and the output impedance of the output circuit. Become. Therefore, similarly to the first embodiment, the current driving force J and the output impedance Z of the output circuit can be freely controlled within the ranges shown in (Equation 1) and (Equation 2) simply by changing the setting of the control signal. be able to.
【００２４】なお、ドライバ素子１４の並列段数が多く
なると制御信号入力端子１３の数が多くなるため、シリ
アル／パラレル変換回路を設けて制御信号をシリアル形
式で入力してシリアル／パラレル変換する、又は入力し
た制御信号を記憶するための記憶回路を設けるなどの構
成を採用してもよい。Since the number of control signal input terminals 13 increases as the number of parallel stages of the driver element 14 increases, a serial / parallel conversion circuit is provided to input a control signal in serial format for serial / parallel conversion, or A configuration such as providing a memory circuit for storing the input control signal may be adopted.
【００２５】図３は、本発明の第３の実施例を示す出力
回路のブロック図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例では、制御信号入力端子１３の信号でスイッチング素
子１５を直接接続するのではなく、制御入力信号端子１
３の信号を制御回路１６に入力し、この制御回路１６に
よりドライバ素子１４及びスイッチング素子１５を制御
している。FIG. 3 is a block diagram of an output circuit showing a third embodiment of the present invention. The same parts as those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted. In this embodiment, instead of directly connecting the switching element 15 with the signal from the control signal input terminal 13, the control input signal terminal 1
The signal No. 3 is input to the control circuit 16, and the control circuit 16 controls the driver element 14 and the switching element 15.
【００２６】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３を介して制御回
路１６に制御信号を与えることによって、使用するドラ
イバ素子１４の入力端と入力端子１１の間を接続し、使
用しないドライバ素子１４の入力端と入力端子１１の間
を電気的に分離し、入力端子１１から入力信号を受ける
ドライバ素子１４を選択する。Next, the operation of the output circuit in this embodiment will be described. By supplying a control signal to the control circuit 16 via the control signal input terminal 13, the input terminal of the driver element 14 to be used and the input terminal 11 are connected, and the input terminal of the driver element 14 not to be used and the input terminal 11 of the unused driver element 14 are connected. The driver element 14 which electrically separates the input terminals and receives the input signal from the input terminal 11 is selected.
【００２７】さらに、制御信号に応じて使用するドライ
バ素子１４の出力端に接続されているスイッチング素子
１５をオンし、使用しないドライバ素子１４の出力端に
接続されているスイッチング素子１５をオフすることに
より、使用するドライバ素子１４の出力端と出力端子１
２を選択的に接続する。Further, the switching element 15 connected to the output terminal of the driver element 14 used in accordance with the control signal is turned on, and the switching element 15 connected to the output terminal of the driver element 14 not used is turned off. The output terminal of the driver element 14 and the output terminal 1 to be used.
2 is selectively connected.
【００２８】これによって、制御信号入力端子１３から
入力した入力信号に連動してスイッチング動作を行うド
ライバ素子１４の並列段数を調整し、出力回路の電流駆
動力，出力インピーダンスの値を制御することが可能と
なる。特に、出力端子１２から分離されるドライバ素子
１４はスイッチング動作させないため、スイッチング時
に電源・グランドに発生するノイズを小さくすることが
できるという特長がある。As a result, the number of parallel stages of the driver elements 14 that perform switching operation in conjunction with the input signal input from the control signal input terminal 13 can be adjusted, and the current driving force and output impedance values of the output circuit can be controlled. It will be possible. In particular, since the driver element 14 separated from the output terminal 12 does not perform the switching operation, there is a feature that noise generated in the power supply / ground at the time of switching can be reduced.
【００２９】このように本実施例によれば、先の実施例
と同様の効果が得られるのは勿論のこと、使用しないド
ライバ素子１４をスイッチング動作させないことから、
消費電力の低減をはかり得るという利点がある。なお、
この実施例において、スイッチング動作を行うドライバ
素子が同時にスイッチングしないように、ドライバ素子
１４の入力端に加える信号のタイミングをずらすように
制御する遅延回路を制御回路１６に組み込むことや、制
御信号入力端子の数が多くなる場合、シリアル／パラレ
ル変換回路を設けたり、制御信号を記憶するための記憶
回路を設ければよいのは勿論である。As described above, according to this embodiment, the same effect as that of the previous embodiment can be obtained, and the driver element 14 which is not used is not switched.
There is an advantage that power consumption can be reduced. In addition,
In this embodiment, a delay circuit for controlling the timing of the signal applied to the input end of the driver element 14 is incorporated in the control circuit 16 so that the driver elements performing the switching operation do not switch simultaneously, and the control signal input terminal is provided. Of course, when the number of lines increases, a serial / parallel conversion circuit may be provided or a storage circuit for storing a control signal may be provided.
【００３０】図４は、本発明の第４の実施例を示す出力
回路のブロック図である。なお、図３と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例では、ドライバ素子１７（１７1 〜１７n ）としてト
ライステートゲートを用い、制御回路１６により制御信
号入力端子１３からの制御信号に従ってトライステート
ゲート１７を制御する。FIG. 4 is a block diagram of an output circuit showing a fourth embodiment of the present invention. The same parts as those in FIG. 3 are designated by the same reference numerals, and detailed description thereof will be omitted. In this example, using a tri-state gate as a driver element 17 (17 1 to 17 n), and controls the tri-state gate 17 in accordance with a control signal from the control signal input terminal 13 by the control circuit 16.
【００３１】図５に、ドライバ素子１７として用いた２
モードトライステートドライバ素子の具体的構成を示
す。ｐチャネルＭＯＳトランジスタＱｐとｎチャネルＭ
ＯＳトランジスタＱｎを直列に接続した構成からなるト
ライステートゲート部分と、イネーブル信号ＯＥの設定
によって、信号入力端子ＩＮから入力した入力信号を反
転した信号が出力端子ＯＵＴから出力されるインバータ
動作モードと、信号入力端子ＩＮからの入力信号に係わ
らず出力端子ＯＵＴをハイインピーダンス状態に固定す
るハイインピーダンスモードとなるようにトランジスタ
Ｑｐ，Ｑｎのゲートに与える信号を設定するイネーブル
設定回路から構成されている。In FIG. 5, 2 used as the driver element 17 was used.
The concrete structure of the mode tri-state driver element is shown. p-channel MOS transistor Qp and n-channel M
A tri-state gate portion having a configuration in which OS transistors Qn are connected in series, and an inverter operation mode in which a signal obtained by inverting the input signal input from the signal input terminal IN is output from the output terminal OUT according to the setting of the enable signal OE, The enable setting circuit is configured to set a signal to be applied to the gates of the transistors Qp and Qn so as to be in a high impedance mode in which the output terminal OUT is fixed in a high impedance state regardless of an input signal from the signal input terminal IN.
【００３２】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３を介して制御回
路１６に制御信号を与えることによって、使用しないド
ライバ素子１７をハイインピーダンス状態に設定して出
力端子１２からこのドライバ素子１７の出力を電気的に
分離し、入力端子１１からの入力信号に連動してスイッ
チング動作を行うドライバ素子１７の並列段数を調整す
る。Next, the operation of the output circuit in this embodiment will be described. By giving a control signal to the control circuit 16 via the control signal input terminal 13, the unused driver element 17 is set to a high impedance state, and the output of the driver element 17 is electrically separated from the output terminal 12 and input. The number of parallel stages of the driver element 17 that performs the switching operation is adjusted in association with the input signal from the terminal 11.
【００３３】このような実施例においても、制御信号の
設定を変えるだけで、出力回路の電流駆動力Ｊ，出力イ
ンピーダンスＺをそれぞれ下記の（式３）（式４）に示
す範囲内で自由に制御することができる。Also in such an embodiment, the current driving force J and the output impedance Z of the output circuit can be freely set within the ranges shown in the following (Equation 3) and (Equation 4) simply by changing the setting of the control signal. Can be controlled.
【００３４】[0034]
【数３】 [Equation 3]
【００３５】[0035]
【数４】 [Equation 4]
【００３６】また、制御回路に、ドライバ素子をスイッ
チングするタイミングを制御するための遅延回路を設け
たり、制御信号入力端子の数が多くなる場合に、シリア
ル／パラレル変換回路を設けたり、制御信号を記憶する
ための記憶回路を設ければよいのも同様である。Further, the control circuit is provided with a delay circuit for controlling the timing of switching the driver element, a serial / parallel conversion circuit is provided when the number of control signal input terminals is large, and a control signal is supplied. Similarly, a memory circuit for storing may be provided.
【００３７】次に、本発明の第５の実施例について説明
する。装置構成は図４と同様であるが、トライステート
ドライバ素子のうち少なくとも１つのドライバ素子が信
号入力端子ＩＮからの入力信号に係わらずトランジスタ
Ｑｐ，Ｑｎを常時オフ状態にして出力端子ＯＵＴをハイ
インピーダンス状態に固定するハイインピーダンスモー
ド、トランジスタＱｎを常時オフ状態に固定して信号入
力端子ＩＮからの入力信号に応じてトランジスタＱｐの
みをオン動作又はオフ動作させて出力端子ＯＵＴをハイ
状態又はハイインピーダンス状態にするハイ−ハイイン
ピーダンスモード、トランジスタＱｐを常時オフ状態に
固定して信号入力端子ＩＮからの入力信号に応じてトラ
ンジスタＱｎのみをオン動作又はオフ動作させて出力端
子ＯＵＴをロウ状態又はハイインピーダンス状態にする
ロウ−ハイインピーダンスモード、信号入力端子ＩＮか
らの入力信号に応じてトランジスタＱｐ，Ｑｎを相補的
に御動作，オフ動作させるインバータモード、のいずれ
かに設定することができる４モードトライステートドラ
イバ素子である。そして、制御信号入力端子１３から与
える制御信号に基づき制御回路１６がトライステートド
ライバ素子の動作モードを設定することで、出力端子１
２の信号レベルがロウ状態からハイ状態に変化する立上
がり時（Ｌ→Ｈ）と、出力端子１２の信号レベルがハイ
状態からロウ状態に変化する立ち下がり時（Ｈ→Ｌ）に
独立に電流駆動力を制御することができるようになって
いる。Next, a fifth embodiment of the present invention will be described. The device configuration is the same as that of FIG. 4, but at least one driver element of the tri-state driver elements keeps the transistors Qp and Qn in the off state irrespective of the input signal from the signal input terminal IN so that the output terminal OUT has a high impedance. High-impedance mode in which the output terminal OUT is in a high-state or high-impedance state, in which the transistor Qn is always turned off and only the transistor Qp is turned on or off according to an input signal from the signal input terminal IN. In the high-high impedance mode, the transistor Qp is always fixed in the off state, and only the transistor Qn is turned on or off according to the input signal from the signal input terminal IN, and the output terminal OUT is in the low state or the high impedance state. Slow-High Impedan Mode, the transistor in response to an input signal from the signal input terminal IN Qp, complementarily your work Qn, a fourth mode tristate driver device can be set to either the inverter mode to OFF operation, the. Then, the control circuit 16 sets the operation mode of the tri-state driver element based on the control signal supplied from the control signal input terminal 13, and the output terminal 1
Current drive independently at the rising edge (L → H) when the signal level of 2 changes from the low state to the high state and at the falling edge (H → L) when the signal level of the output terminal 12 changes from the high state to the low state. You can control the force.
【００３８】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３を介して制御回
路１６に制御信号を与えることによって、少なくとも１
つのドライバ素子を立上がり時（Ｌ→Ｈ）と立下がり時
（Ｈ→Ｌ）の両方でスイッチング動作させるインバータ
モードに設定して出力端子１２とドライバ素子１７の出
力を直結させ、さらに残りの全てのドライバ素子を立上
がり時（Ｌ→Ｈ），立下がり時（Ｈ→Ｌ）のいずれにも
スイッチング動作しないハイインピーダンスモードに設
定して出力端子１２からドライバ素子１７の出力を電気
的に分離させる。Next, the operation of the output circuit in this embodiment will be described. By applying a control signal to the control circuit 16 via the control signal input terminal 13, at least 1
One driver element is set to an inverter mode in which switching operation is performed both at the time of rising (L → H) and at the time of falling (H → L), the output terminal 12 and the output of the driver element 17 are directly connected, and all remaining The driver element is set to a high impedance mode in which the switching operation does not occur at both rising (L → H) and falling (H → L), and the output of the driver element 17 is electrically separated from the output terminal 12.
【００３９】また、立上がり時（Ｌ→Ｈ）のみに電流駆
動力を増大させる場合は、ハイインピーダンスモードに
設定したドライバ素子のうち、少なくとも１つの４モー
ドトライステートドライバ素子をハイ−ハイインピーダ
ンスモードに設定することで、ハイ状態の時にはドライ
バ素子の出力と出力端子１２が直結して電流駆動力が増
加し、ロウ状態の時にはドライバ素子の出力と出力端子
１２が電気的に分離されるので電流が流れなくなるドラ
イバ素子を追加して、立上がり時（Ｌ→Ｈ）のみに電流
駆動力を増大させる。When the current driving force is increased only at the rising time (L → H), at least one 4-mode tri-state driver element among the driver elements set to the high impedance mode is set to the high-high impedance mode. By setting, the output of the driver element and the output terminal 12 are directly connected to increase the current driving force in the high state, and the output of the driver element and the output terminal 12 are electrically separated in the low state, so that the current is A driver element that stops flowing is added to increase the current driving force only when rising (L → H).
【００４０】同様に、立下がり時（Ｈ→Ｌ）のみに電流
駆動力を増大させる場合は、ハイインピーダンスモード
に設定したドライバ素子のうち、少なくとも１つの４モ
ードトライステートドライバ素子をロウ−ハイインピー
ダンスモードに設定することで、ロウ状態の時にはドラ
イバ素子の出力と出力端子１２が直結して電流駆動力が
増加し、ハイ状態の時にはドライバ素子の出力と出力端
子１２が電気的に分離されるので電流が流れなくなるド
ライバ素子を追加して、立下がり時（Ｈ→Ｌ）のみに電
流駆動力を増大させる。さらに、制御信号入力端子１３
を介して与える制御信号により各ドライバ素子のモード
設定を任意に選択することも可能である。Similarly, when the current driving force is increased only at the fall (H → L), at least one 4-mode tri-state driver element among the driver elements set to the high impedance mode is set to low-high impedance. By setting the mode, the output of the driver element and the output terminal 12 are directly connected to increase the current driving force in the low state, and the output of the driver element and the output terminal 12 are electrically separated in the high state. A driver element for stopping current flow is added to increase the current driving force only at the time of falling (H → L). Furthermore, the control signal input terminal 13
It is also possible to arbitrarily select the mode setting of each driver element by a control signal given via.
【００４１】従って本実施例によれば、立上がり時（Ｌ
→Ｈ），立下がり時（Ｈ→Ｌ）の出力回路の電流駆動力
Ｊｒ，Ｊｆ、出力インピーダンスＺｒ，Ｚｆは、制御信
号の設定を変えるだけで立上がり時（Ｌ→Ｈ），立下が
り時（Ｈ→Ｌ）に独立に下記の（式５），（式６），
（式７），（式８）に示す範囲で自由に制御することが
できる。Therefore, according to this embodiment, at the time of rising (L
→ H), falling (H → L) current driving powers Jr, Jf and output impedances Zr, Zf of the output circuit can be changed by changing the setting of the control signal (L → H) and falling (L → H). (H → L) independently of the following (formula 5), (formula 6),
It can be freely controlled within the range shown in (Equation 7) and (Equation 8).
【００４２】[0042]
【数５】 [Equation 5]
【００４３】[0043]
【数６】 [Equation 6]
【００４４】[0044]
【数７】 [Equation 7]
【００４５】[0045]
【数８】 但し、Ｊriはｉ番目のドライバ素子の出力レベルがハイ
状態の時の電流駆動力、Ｊfiはｉ番目のドライバ素子の
出力レベルがロウ状態の時の電流駆動力、Ｚriはｉ番目
のドライバ素子の出力がハイ状態の時の出力インピーダ
ンス、Ｚfiはｉ番目のドライバ素子の出力がロウ状態の
時の出力インピーダンス、Ｃri，Ｃfiはを又は１で、Ｃ
ri＝１はｉ番目のドライバ素子を立上がり時（Ｌ→Ｈ）
に使用する場合、Ｃri＝０はｉ番目のドライバ素子を立
上がり時（Ｌ→Ｈ）に使用する場合、Ｃfi＝１はｉ番目
のドライバ素子を立下がり時（Ｈ→Ｌ）に使用する場
合、Ｃfi＝０はｉ番目のドライバ素子を立下がり時（Ｈ
→Ｌ）に使用する場合、であり、[Equation 8] Where Jri is the current driving force when the output level of the i-th driver element is high, Jfi is the current driving force when the output level of the i-th driver element is low, and Zri is the current driving force when the output level of the i-th driver element is low. The output impedance when the output is in the high state, Zfi is the output impedance when the output of the i-th driver element is in the low state, and Cri and Cfi are or 1 and C
ri = 1 when the i-th driver element rises (L → H)
, Cri = 0 when the i-th driver element is used when rising (L → H), Cfi = 1 when the i-th driver element is used when falling (H → L), Cfi = 0 when the i-th driver element falls (H
→ when used for L),
【００４６】ドライバ素子が２モードトライステートド
ライバ素子の場合には、Ｃri＝Ｃfiを満足する範囲で設
定しなくてはならないが、４モードトライステートドラ
イバ素子の場合はＣri，Ｃfiは独立に設定可能である。When the driver element is a 2-mode tri-state driver element, it must be set within a range satisfying Cri = Cfi, but in the case of a 4-mode tri-state driver element, Cri and Cfi can be set independently. Is.
【００４７】図６は、４モードトライステートドライバ
素子が並列に２段接続されている（ｎ＝２）出力回路に
おいて、トランジスタＱｐ，Ｑｎからなる４モードトラ
イステートドライバ素子インバータモードに設定し、ト
ランジスタＱp'，Ｑn'からなる４モードトライステート
ドライバ素子のモード設定をハイ−ハイインピーダンス
モード，ロウ−ハイインピーダンスモード，インバータ
モードに設定した時の出力回路のスイッチング状況をイ
ンバータ回路形式で表現したものである。FIG. 6 shows an output circuit in which four-mode tri-state driver elements are connected in parallel in two stages (n = 2). The four-mode tri-state driver element composed of transistors Qp and Qn is set to the inverter mode, and the transistors are set. A switching mode of the output circuit when the mode setting of the 4-mode tri-state driver element consisting of Qp 'and Qn' is set to high-high impedance mode, low-high impedance mode, or inverter mode. is there.
【００４８】図６（ａ）は、一方の４モードトライステ
ートドライバ素子をインバータモードに設定し、他方の
４モードトライステートドライバ素子をハイ−ハイイン
ピーダンスモードに設定して、立上がり時（Ｌ→Ｈ）の
みに電流駆動力を増大させたときのスイッチング動作を
行う出力回路の最終段部分のみを抽出した回路図であ
る。In FIG. 6A, one 4-mode tri-state driver element is set to the inverter mode and the other 4-mode tri-state driver element is set to the high-high impedance mode, and at the time of rising (L → H). 3) is a circuit diagram in which only the final stage portion of the output circuit that performs the switching operation when the current driving force is increased is extracted.
【００４９】図６（ｂ）は、一方の４モードトライステ
ートドライバ素子をインバータモードに設定し、他方の
４モードトライステートドライバ素子をロウ−ハイイン
ピーダンスモードに設定して、立下がり時（Ｈ→Ｌ）の
みに電流駆動力を増大させたときのスイッチング動作を
行う出力回路の最終段部分のみを抽出した回路図であ
る。In FIG. 6B, one 4-mode tri-state driver element is set to the inverter mode, and the other 4-mode tri-state driver element is set to the low-high impedance mode. FIG. 11 is a circuit diagram in which only the final stage portion of the output circuit that performs the switching operation when the current driving force is increased only to L) is extracted.
【００５０】図６（ｃ）は、両方の４モードトライステ
ートドライバ素子をインバータモードに設定し、立上が
り時（Ｌ→Ｈ），立下がり時（Ｈ→Ｌ）の両方の場合で
電流駆動力を増大させるときのスイッチング動作を行う
出力回路の最終段部分のみを抽出した回路図である。FIG. 6 (c) shows that both 4-mode tri-state driver elements are set to the inverter mode, and the current driving force is increased at both rising (L → H) and falling (H → L). It is the circuit diagram which extracted only the last stage part of the output circuit which performs switching operation when increasing.
【００５１】図７は、４モードトライステートドライバ
素子を制御する制御回路網をゲートで構成した例を示す
図である。１０１は信号入力端子、１０２，１０３はイ
ネーブル設定信号入力端子、１０４〜１０６はイネーブ
ル設定回路を構成するもので、１０４はＯＲゲート、１
０５はＡＮＤゲート、１０６はインバータゲート、１０
７，１０８はトライステートゲートのドライバ素子１７
を構成するもので、１０７はｐ型ＭＯＳトランジスタ、
１０８はｎ型ＭＯＳトランジスタ、１０９はドライバ素
子１７の出力端子、１１０，１１１はイネーブル設定回
路の出力端子である。FIG. 7 is a diagram showing an example in which a control circuit network for controlling the 4-mode tri-state driver element is constituted by gates. 101 is a signal input terminal, 102 and 103 are enable setting signal input terminals, and 104 to 106 are enable setting circuits.
Reference numeral 05 is an AND gate, 106 is an inverter gate, 10
7, 108 are driver elements 17 of the tri-state gate
107 is a p-type MOS transistor,
Reference numeral 108 is an n-type MOS transistor, 109 is an output terminal of the driver element 17, and 110 and 111 are output terminals of the enable setting circuit.
【００５２】このような構成において、イネーブル設定
信号入力端子１０２，１０３をロウ状態に設定すると、
ｐ型ＭＯＳトランジスタ１０７，ｎ型ＭＯＳトランジス
タ１０８は常にオフ状態となるため、信号入力端子１０
１の状態によらずドライバ素子１７の出力端子１０９の
状態は常にハイインピーダンス状態になる。In this configuration, when the enable setting signal input terminals 102 and 103 are set to the low state,
Since the p-type MOS transistor 107 and the n-type MOS transistor 108 are always off, the signal input terminal 10
Regardless of the state of 1, the state of the output terminal 109 of the driver element 17 is always in a high impedance state.
【００５３】イネーブル設定信号端子１０２をロウ状
態、１０３をハイ状態に設定すると、ｎ型ＭＯＳトラン
ジスタ１０８は常にオフ状態となるため、出力端子１０
９はロウ状態を取ることができなくなり、入力端子１０
１から入力する信号によりｐ型ＭＯＳトランジスタのオ
ン・オフを制御することになる。このため、入力端子１
０１がロウ状態の場合にドライバ素子１７の出力端子１
０９の状態はハイ状態、１０１がハイ状態の場合には出
力端子１０９はハイインピーダンス状態になる。When the enable setting signal terminal 102 is set to the low state and the enable setting signal terminal 103 is set to the high state, the n-type MOS transistor 108 is always in the off state.
9 cannot take the low state, and the input terminal 10
A signal input from 1 controls ON / OFF of the p-type MOS transistor. Therefore, input terminal 1
Output terminal 1 of driver element 17 when 01 is low
The state of 09 is a high state, and when 101 is a high state, the output terminal 109 is in a high impedance state.
【００５４】イネーブル設定信号入力端子１０２をハイ
状態、１０３をロウ状態に設定すると、ｐ型ＭＯＳトラ
ンジスタ１０７は常にオフ状態となるため、出力１０９
はハイ状態を取ることができなくなり、信号入力端子１
０１から入力する信号によりｎ型ＭＯＳトランジスタの
オン・オフを制御することになる。このため、入力信号
１０１がハイ状態の場合にドライバ素子１７の出力端子
１０９の状態はロウ状態、１０１がロウ状態の場合には
出力端子１０９はハイインピーダンス状態になる。When the enable setting signal input terminal 102 is set to the high state and 103 is set to the low state, the p-type MOS transistor 107 is always in the off state, so that the output 109
Cannot enter the high state, and signal input terminal 1
A signal input from 01 controls ON / OFF of the n-type MOS transistor. Therefore, when the input signal 101 is in the high state, the output terminal 109 of the driver element 17 is in the low state, and when the input signal 101 is in the low state, the output terminal 109 is in the high impedance state.
【００５５】イネーブル設定信号入力端子１０２，１０
３をハイ状態にすると、制御回路の出力１１０，１１１
は入力信号１０１と同じになるため、ｎ型ＭＯＳトラン
ジスタ１０８，ｐ型ＭＯＳトランジスタのオン・オフを
入力信号１０１だけで制御する通常動作に設定すること
ができる。Enable setting signal input terminals 102, 10
When 3 is set to the high state, the outputs 110 and 111 of the control circuit
Becomes the same as that of the input signal 101, so that it is possible to set a normal operation in which the ON / OFF of the n-type MOS transistor 108 and the p-type MOS transistor is controlled only by the input signal 101.
【００５６】なお、イネーブル設定回路の別の例として
図８に示すようにインバータゲート１１２を設けてもよ
い。また、イネーブル設定回路を制御回路１６に組み込
むことも可能である。制御回路１６及びイネーブル設定
回路に電流増幅能力を与えプリバッファとしても使用す
る等の工夫をすれば、制御回路１６，イネーブル設定回
路のスイッチングによる遅延時間を低減することが可能
となる。As another example of the enable setting circuit, an inverter gate 112 may be provided as shown in FIG. Further, the enable setting circuit can be incorporated in the control circuit 16. By devising such that the control circuit 16 and the enable setting circuit are provided with a current amplification capability and also used as a pre-buffer, the delay time due to the switching of the control circuit 16 and the enable setting circuit can be reduced.
【００５７】図９は、本発明の第６の実施例を示すブロ
ック図である。この実施例は、複数の出力回路で制御信
号を共有したものである。図中２０（２０1 〜２０m ）
は出力回路であり、制御信号入力端子１３（１３1 〜１
３n ）から制御回路１６（１６1 〜１６m ）に制御信号
を入力することによりドライバ素子の並列数を設定する
ことができる。FIG. 9 is a block diagram showing a sixth embodiment of the present invention. In this embodiment, a plurality of output circuits share a control signal. Figure 20 (20 1 ~20 m)
Is an output circuit, and is a control signal input terminal 13 (13 1 to 1
The 3 n) by inputting a control signal to the control circuit 16 (16 1 ~16 m) from can be set parallel number of the driver element.
【００５８】このような構成において、制御入力端子１
３を介して制御回路１６に制御信号を与えることによっ
て、スイッチング動作させないドライバ素子の出力状態
をハイインピーダンス状態に設定して出力端子１２（１
２1 〜１２m ）からドライバ素子の出力を電気的に分離
させることにより、集積回路上に形成された全ての出力
回路の電流駆動力，出力インピーダンスを一括に制御す
る。In such a configuration, the control input terminal 1
A control signal is applied to the control circuit 16 via 3 to set the output state of the driver element that is not operated for switching to the high impedance state, and the output terminal 12 (1
By the 2 1 to 12 m) to electrically isolate the output of the driver element, and controls the current driving force of all output circuit formed on an integrated circuit, the output impedance collectively.
【００５９】例えば、制御信号の設定により出力回路２
０の出力インピーダンスを５０Ω，７５Ωのいずれかを
選択できるように設計しておけば、一品種の集積回路で
特性インピーダンスが５０Ωの配線基板で使用する場合
でも、特性インピーダンスが７５Ωで使用する場合で
も、出力回路と配線の特性インピーダンスを容易に整合
させることが可能となる。For example, by setting the control signal, the output circuit 2
If the output impedance of 0 is designed so that either 50Ω or 75Ω can be selected, even if it is used on a wiring board with a characteristic impedance of 50Ω in one type of integrated circuit, or with a characteristic impedance of 75Ω. The characteristic impedances of the output circuit and the wiring can be easily matched.
【００６０】なお、この実施例においても、制御信号入
力のためにシリアル／パラレル変換を設けたり、入力し
た制御信号を記憶するための記憶回路を設けたり、さら
には制御回路に制御信号による設定を保持する機能を持
たせることが可能である。Also in this embodiment, serial / parallel conversion is provided for inputting the control signal, a memory circuit for storing the input control signal is provided, and further, the control circuit is set by the control signal. It is possible to have a function of holding.
【００６１】図１０は、本発明の第７の実施例を示すブ
ロック図である。なお、図９と同一部分には同一符号を
付して、その詳しい説明は省略する。この実施例は、複
数の出力回路で制御信号を共有すると共に、出力回路の
制御信号端子と外部制御信号端子の間を接続するセレク
タ回路網を設けたものである。FIG. 10 is a block diagram showing the seventh embodiment of the present invention. The same parts as those in FIG. 9 are designated by the same reference numerals, and detailed description thereof will be omitted. In this embodiment, a control circuit is shared by a plurality of output circuits, and a selector circuit network for connecting the control signal terminal of the output circuit and the external control signal terminal is provided.
【００６２】図中の２１（２１1 〜２１s ）はセレクト
信号入力端子、２２（２２1 〜２２m ）はセレクト回
路、２３（２３1 〜２３m ）は記憶回路である。セレク
ト信号入力端子２１からセレクト回路２２に入力したセ
レクト信号と制御信号入力端子１３から制御回路１６に
入力した制御信号により、ドライバ素子の並列数を設定
することができる構成になっている。[0062] 21 in FIG. (21 1 through 21 s) the select signal input terminal, 22 (22 1 ~22 m) the select circuit, 23 (23 1 ~23 m) is a storage circuit. The number of parallel driver elements can be set by a select signal input from the select signal input terminal 21 to the select circuit 22 and a control signal input from the control signal input terminal 13 to the control circuit 16.
【００６３】このような構成において、セレクト信号入
力端子２１から各出力回路２０のセレクト回路にセレク
ト信号を入力して制御信号を設定（入力）する出力回路
２０を選択する。次いで、制御信号入力端子１３を介し
て記憶機能（回路）を備えた制御回路１６に制御信号を
与えることによって、スイッチング動作させないドライ
バ素子の出力状態をハイインピーダンス状態に設定して
出力端子からドライバ素子の出力を電気的に分離させる
ことにより、集積回路上に形成された出力回路２０の電
流駆動力、出力インピーダンスを個別に制御する。In such a configuration, the select signal is input from the select signal input terminal 21 to the select circuit of each output circuit 20 to select the output circuit 20 for setting (inputting) the control signal. Then, a control signal is applied to the control circuit 16 having a storage function (circuit) via the control signal input terminal 13 to set the output state of the driver element not to perform the switching operation to the high impedance state so that the driver element is output from the output terminal. By electrically separating the outputs of the above, the current driving force and the output impedance of the output circuit 20 formed on the integrated circuit are individually controlled.
【００６４】なお、本実施例においても、制御信号或い
はセレクト信号をシリアル形式で入力してシリアル／パ
ラレル変換し、かつ入力した制御信号を記憶するための
記憶回路を設けるか、又は制御回路に制御信号による設
定を保持する機能を持たせることも可能である。さら
に、出力回路を２つ以上のグループに分類して、電流駆
動力、出力インピーダンスの制御をグループ単位で実施
することも可能である。Also in this embodiment, a control circuit or a select signal is input in serial format for serial / parallel conversion, and a memory circuit for storing the input control signal is provided, or the control circuit is controlled. It is also possible to have a function of holding the setting by the signal. Furthermore, it is also possible to classify the output circuits into two or more groups and control the current driving force and the output impedance in group units.
【００６５】また本実施例では、制御信号の設定により
出力回路の出力インピーダンスを５０Ω，７０Ωのいず
れかを選択できるように設計しておけば、１つの集積回
路で５０Ωと７０Ωの２つの特性インピーダンスが混在
した配線基板で使用する場合でも、個々の出力回路の出
力インピーダンスを個別に制御することで、出力回路と
配線の特性インピーダンスを容易に整合させることが可
能となる。In this embodiment, if the output impedance of the output circuit is designed to be selectable between 50Ω and 70Ω by setting the control signal, one integrated circuit has two characteristic impedances of 50Ω and 70Ω. Even when used in a wiring board in which the output circuit and the circuit board are mixed, the characteristic impedances of the output circuit and the wiring can be easily matched by individually controlling the output impedance of each output circuit.
【００６６】さらに、制御信号の設定により出力回路の
電流駆動力を基準設計値から増減できるように設計して
おけば、出力回路に接続する配線負荷の大きさに応じて
電流駆動力を増減させることが可能となる。なお、本発
明は上述した各実施例に限定されるものではなく、その
要旨を逸脱しない範囲で、種々変形して実施することが
できる。Further, if the current driving force of the output circuit can be increased or decreased from the reference design value by setting the control signal, the current driving force is increased or decreased according to the size of the wiring load connected to the output circuit. It becomes possible. It should be noted that the present invention is not limited to the above-described embodiments, and various modifications can be carried out without departing from the scope of the invention.
【００６７】[0067]
【発明の効果】以上詳述したように本発明によれば、ド
ライバ素子を並列接続し、かつ使用する出力ドライバ素
子の選択及びドライバ素子と出力回路の出力端子を電気
的に分離する制御回路を設けることにより、入力信号に
応じてスイッチング動作するドライバ素子の数が制御可
能になる。その結果、出力回路の電流駆動力、出力イン
ピーダンスの値を負荷、配線長に応じた値に設定するこ
とが可能になるので、消費電力が小さく、電源、グラン
ドに乗るノイズが少なく、クロストークノイズの少な
い、リンギングの少ない、かつハイレベル、ローレベル
のマージンを十分に有する高速な出力回路を有する集積
回路が得られる。As described above in detail, according to the present invention, there is provided a control circuit for connecting driver elements in parallel, selecting an output driver element to be used, and electrically separating the driver element from the output terminal of the output circuit. By providing, it becomes possible to control the number of driver elements that perform a switching operation according to an input signal. As a result, it is possible to set the current driving force of the output circuit and the value of the output impedance to values according to the load and the wiring length, so power consumption is low, noise on the power supply and ground is small, and crosstalk noise is low. It is possible to obtain an integrated circuit having a high-speed output circuit having a small amount of ringing, a small amount of ringing, and a sufficient high level and low level margin.
【図１】第１の実施例に係わる半導体集積回路の出力回
路構成を示すブロック図。FIG. 1 is a block diagram showing an output circuit configuration of a semiconductor integrated circuit according to a first embodiment.
【図２】第２の実施例における出力回路を示すブロック
図。FIG. 2 is a block diagram showing an output circuit according to a second embodiment.
【図３】第３の実施例における出力回路を示すブロック
図。FIG. 3 is a block diagram showing an output circuit according to a third embodiment.
【図４】第４の実施例における出力回路を示すブロック
図。FIG. 4 is a block diagram showing an output circuit according to a fourth embodiment.
【図５】第４の実施例に用いたトライステートドライバ
素子の具体的構成例を示す回路図。FIG. 5 is a circuit diagram showing a specific configuration example of a tri-state driver element used in the fourth embodiment.
【図６】第５の実施例におけるトランジスタ増設を説明
するための回路図。FIG. 6 is a circuit diagram for explaining additional transistors in the fifth embodiment.
【図７】第５の実施例に用いた４モードトライステート
ドライバ素子の具体的構成例を示す回路図。FIG. 7 is a circuit diagram showing a specific configuration example of a 4-mode tristate driver element used in a fifth embodiment.
【図８】イネーブル設定回路の他の例を示す回路図。FIG. 8 is a circuit diagram showing another example of an enable setting circuit.
【図９】第６の実施例における出力回路を示すブロック
図。FIG. 9 is a block diagram showing an output circuit according to a sixth embodiment.
【図１０】第７の実施例における出力回路を示すブロッ
ク図。FIG. 10 is a block diagram showing an output circuit according to a seventh embodiment.
【図１１】従来の出力回路を示すブロック図。FIG. 11 is a block diagram showing a conventional output circuit.
１１（１１1 〜１１m ）…入力端子 １２（１２1 〜１２m ）…出力端子 １３（１３1 〜１３n ）…制御信号入力端子 １４（１４1 〜１４n ）…ドライバ素子（インバータ） １５（１５1 〜１５n ）…スイッチング素子 １６（１６1 〜１６m ）…制御回路 １７（１７1 〜１７n ）…ドライバ素子（トライステー
トゲート） ２０（２０1 〜２０m ）…出力回路 ２１（２１1 〜２１s ）…セレクタ信号入力端子 ２２（２２1 〜２２m ）…セレクタ回路 ２３（２３1 〜２３m ）…記憶回路11 (11 1 ~11 m) ... input terminal 12 (12 1 ~12 m) ... output terminal 13 (13 1 ~13 n) ... control signal input terminal 14 (14 1 ~14 n) ... driver device (inverter) 15 (15 1 ~15 n) ... switching element 16 (16 1 ~16 m) ... control circuit 17 (17 1 ~17 n) ... driver element (tri-state gate) 20 (20 1 ~20 m) ... output circuit 21 ( 21 1 ~21 s) ... selector signal input terminal 22 (22 1 ~22 m) ... selector circuit 23 (23 1 ~23 m) ... storage circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 19/003 Z 8941-5J
Claims (1)
をチップ外に出力するための出力回路を具備した半導体
集積回路において、 前記出力回路は、入力端子と出力端子の間に、少なくと
も２つのドライバ素子を並列に接続した構成であり、か
つ制御信号端子から入力した制御信号に基づいて前記ド
ライバ素子のうち少なくとも１つの出力を前記出力端子
に取り出す手段を有することを特徴とする半導体集積回
路。1. A semiconductor integrated circuit comprising an output circuit for receiving a signal generated in a chip and outputting the signal to the outside of the chip, wherein the output circuit has at least two terminals between an input terminal and an output terminal. A semiconductor integrated circuit having a structure in which two driver elements are connected in parallel, and having means for taking out an output of at least one of the driver elements to the output terminal based on a control signal input from a control signal terminal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051836A JPH06268505A (en) | 1993-03-12 | 1993-03-12 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051836A JPH06268505A (en) | 1993-03-12 | 1993-03-12 | Semiconductor integrated circuit |
Publications (1)
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| JPH06268505A true JPH06268505A (en) | 1994-09-22 |
Family
ID=12897951
Family Applications (1)
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|---|---|---|---|
| JP5051836A Pending JPH06268505A (en) | 1993-03-12 | 1993-03-12 | Semiconductor integrated circuit |
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|---|---|
| JP (1) | JPH06268505A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09130224A (en) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | Integrated circuit output circuit |
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-
1993
- 1993-03-12 JP JP5051836A patent/JPH06268505A/en active Pending
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