JPH09130224A - Integrated circuit output circuit - Google Patents
Integrated circuit output circuitInfo
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- JPH09130224A JPH09130224A JP7279997A JP27999795A JPH09130224A JP H09130224 A JPH09130224 A JP H09130224A JP 7279997 A JP7279997 A JP 7279997A JP 27999795 A JP27999795 A JP 27999795A JP H09130224 A JPH09130224 A JP H09130224A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は集積回路出力回路に
関し、特に高速動作を要求される集積回路出力回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit output circuit, and more particularly to an integrated circuit output circuit which is required to operate at high speed.
【０００２】[0002]
【従来の技術】図３は従来の集積回路出力回路の一例を
示すブロック図である。2. Description of the Related Art FIG. 3 is a block diagram showing an example of a conventional integrated circuit output circuit.
【０００３】図３を参照すると、この従来例の集積回路
出力回路は、集積回路の設計時にその物理的条件や利便
性の都合により決定された複数ｎ個の最小単位の出力回
路（ＯＴ）２００ａ，２００ｂ，…，２００ｎを入力端
子（ＴＩ）と出力端子（ＴＯ）との間に並列に接続する
ことによって所望の能力を有する集積回路出力回路を構
成している。Referring to FIG. 3, in the integrated circuit output circuit of this conventional example, a plurality of n minimum unit output circuits (OT) 200a are determined at the time of designing the integrated circuit due to physical conditions and convenience. , 200b, ..., 200n are connected in parallel between the input terminal (TI) and the output terminal (TO) to form an integrated circuit output circuit having a desired capability.
【０００４】したがって、この集積回路の設計後に、実
使用時の負荷条件によって集積回路出力回路の能力を変
更する機能、つまり実使用時の負荷条件を出力回路の駆
動能力にフィードバックする機能を有していなかった。Therefore, after designing this integrated circuit, it has a function of changing the capacity of the integrated circuit output circuit according to the load condition during actual use, that is, a function of feeding back the load condition during actual use to the drive capacity of the output circuit. Didn't.
【０００５】[0005]
【発明が解決しようとする課題】この従来の集積回路出
力回路は、集積回路の設計後に実使用時の負荷条件を出
力回路の駆動能力にフィードバックする機能を有してい
なかったので、出力回路で使用している半導体素子の大
きさは一般にその回路で駆動させるべき最大負荷を想定
して決定していた。This conventional integrated circuit output circuit does not have a function of feeding back the load condition during actual use to the drive capability of the output circuit after designing the integrated circuit. The size of the semiconductor element used is generally determined by assuming the maximum load to be driven by the circuit.
【０００６】このように、半導体素子の駆動能力が負荷
条件に比べて過大であると、出力波形の立上がり／立下
がり傾斜が急峻になるので、ノイズやクロストーク発生
の原因となるという問題点があった。As described above, when the driving capability of the semiconductor element is excessive compared to the load condition, the rising / falling slope of the output waveform becomes steep, which causes a problem of noise and crosstalk. there were.
【０００７】また、集積回路出力回路の出力信号が高速
化されると信号振幅は狭くなる傾向があり、一方、ノイ
ズやクロストークなどの発生を抑えるために信号振幅は
小さくなってきている。Further, when the speed of the output signal of the integrated circuit output circuit is increased, the signal amplitude tends to become narrower, while the signal amplitude is becoming smaller in order to suppress the occurrence of noise and crosstalk.
【０００８】このため、特にバス構成になっている駆動
回路では、集積回路外の伝送路の実現に物理的な線長を
最小限にするなどの制約が多くなって、集積回路全体の
実装を困難にしているという問題点があった。For this reason, particularly in a drive circuit having a bus structure, there are many restrictions such as minimizing the physical line length for realizing the transmission line outside the integrated circuit, and the entire integrated circuit can be mounted. There was the problem of making it difficult.
【０００９】本発明の目的は、同一伝送系内の少なくと
も１つの出力回路の出力を監視して出力回路の半導体素
子の駆動能力を実際の負荷に応じて最適化することによ
りノイズ源を低減させた集積回路出力回路を提供するこ
とにある。An object of the present invention is to reduce the noise source by monitoring the output of at least one output circuit in the same transmission system and optimizing the driving capability of the semiconductor element of the output circuit according to the actual load. To provide an integrated circuit output circuit.
【００１０】[0010]
【課題を解決するための手段】本発明によれば、複数組
の入力端子と出力端子との間に出力バッファと直列に接
続されたバイアス電圧依存抵抗と、前記出力バッファの
出力の伝送信号の立上がり／立下がりの遷移時間に比例
する一定の電位を有する信号に変換するためのバイアス
電圧を発生するバイアス電圧発生器と、このバイアス電
圧発生器からの前記バイアス電圧によって前記バイアス
電圧依存抵抗を制御する制御手段とを備えることを特徴
とする集積回路出力回路が得られる。According to the present invention, a bias voltage dependent resistor connected in series with an output buffer between a plurality of sets of input terminals and output terminals, and a transmission signal output from the output buffer. A bias voltage generator for generating a bias voltage for converting into a signal having a constant potential proportional to a rising / falling transition time, and the bias voltage dependent resistance controlled by the bias voltage from the bias voltage generator An integrated circuit output circuit is obtained.
【００１１】また、前記バイアス電圧発生器は前記複数
組の中の任意の１組の前記入力端子と出力端子との間に
接続された１個のみであることを特徴とする集積回路出
力回路が得られる。The integrated circuit output circuit is characterized in that only one bias voltage generator is connected between any one of the plurality of sets of the input terminal and the output terminal. can get.
【００１２】さらに、前記バイアス電圧発生器は前記入
力端子から入力された信号に同期したのこぎり波を発生
するのこぎり波発生回路と、前記のこぎり波を前記出力
バッファの出力の前記伝送信号により整形して台形波を
出力する波形整形回路と、前記台形波を一定電圧の直流
信号に変換する積分回路と、基準電圧を発生する基準電
圧発生器と、前記基準電圧とサンプル／ホールドされた
前記直流信号とを比較しその差分によりバイアス電圧を
調整して前記バイアス電圧依存抵抗に供給する比較器と
を備えることを特徴とする集積回路出力回路が得られ
る。Further, the bias voltage generator has a sawtooth wave generating circuit for generating a sawtooth wave in synchronization with a signal inputted from the input terminal, and the sawtooth wave is shaped by the transmission signal output from the output buffer. A waveform shaping circuit that outputs a trapezoidal wave, an integrating circuit that converts the trapezoidal wave into a DC signal of a constant voltage, a reference voltage generator that generates a reference voltage, the reference voltage, and the sampled / held DC signal. And a comparator that adjusts the bias voltage according to the difference and supplies the bias voltage to the bias voltage dependent resistor, the integrated circuit output circuit is obtained.
【００１３】[0013]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【００１４】図１は本発明の集積回路出力回路の一実施
形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of an integrated circuit output circuit of the present invention.
【００１５】図１を参照すると、本実施形態の集積回路
出力回路は、ｎ個の入力端子１０ａ，１０ｂ，…，１０
ｎとｎ個の出力端子３０ａ，３０ｂ，…，３０ｎとの間
にそれぞれ挿入接続されたｎ個の出力バッファ回路２０
ａ，２０ｂ，…，２０ｎと、ｎ個の入力端子１０ａ，１
０ｂ，…，１０ｎとｎ個の出力バッファ回路２０ａ，２
０ｂ，…，２０ｎとの間に挿入接続された１個の出力制
御回路１とから構成されている。Referring to FIG. 1, the integrated circuit output circuit of this embodiment has n input terminals 10a, 10b ,.
n output buffer circuits 20 respectively inserted and connected between n and n output terminals 30a, 30b, ..., 30n.
, 20n and n input terminals 10a, 1
0b, ..., 10n and n output buffer circuits 20a, 2
0b, ..., 20n and one output control circuit 1 inserted and connected.
【００１６】そして、出力制御回路１は、ｎ個の入力端
子１０ａ，１０ｂ，…，１０ｎとｎ個の出力バッファ回
路２０ａ，２０ｂ，…，２０ｎとの間にそれぞれ挿入接
続されたｎ個のバイアス電圧依存抵抗１１ａ，１１ｂ，
…，１１ｎと、入力端子１０ａと出力端子３０ａとの間
に挿入接続されたバイアス電圧発生器１２とから構成さ
れている。The output control circuit 1 includes n biases which are inserted and connected between the n input terminals 10a, 10b, ..., 10n and the n output buffer circuits 20a, 20b ,. Voltage dependent resistors 11a, 11b,
, 11n and a bias voltage generator 12 inserted and connected between the input terminal 10a and the output terminal 30a.
【００１７】バイアス電圧発生器１２は、入力端子１０
ａから入力された信号に同期したのこぎり波５を発生す
るのこぎり波発生回路１２１と、のこぎり波５を出力バ
ッファ回路２０ａの出力信号４により整形して台形波６
を出力する波形整形回路１２２と、台形波６を一定電圧
の直流信号７に変換する積分回路１２３と、基準電圧８
を発生する基準電圧発生器１２４と、サンプル／ホール
ド信号１３によってサンプル／ホールド回路１２６を通
して選択された直流信号７と基準電圧８とを比較してバ
イアス電圧９をバイアス電圧依存抵抗１１ａ，１１ｂ，
…，１１ｎに供給する比較器１２５とから構成されてい
る。The bias voltage generator 12 has an input terminal 10
a sawtooth wave generation circuit 121 that generates a sawtooth wave 5 that is synchronized with the signal input from a, and a sawtooth wave 5 that is shaped by the output signal 4 of the output buffer circuit 20a to generate a trapezoidal wave 6
, A waveform shaping circuit 122 for outputting the trapezoidal wave 6, an integrating circuit 123 for converting the trapezoidal wave 6 into a DC signal 7 having a constant voltage, and a reference voltage 8
Comparing the DC voltage 7 selected by the sample / hold signal 13 through the sample / hold circuit 126 with the reference voltage 8 to change the bias voltage 9 to the bias voltage dependent resistors 11a, 11b,
.., 11n, and a comparator 125.
【００１８】続いて、本実施形態の集積回路出力回路の
動作について説明する。Next, the operation of the integrated circuit output circuit of this embodiment will be described.
【００１９】のこぎり波発生回路１２１は入力端子１０
ａから入力された信号に同期したのこぎり波５を発生し
て波形整形回路１２２に入力する。The sawtooth wave generation circuit 121 has an input terminal 10
The sawtooth wave 5 synchronized with the signal input from a is generated and input to the waveform shaping circuit 122.
【００２０】波形整形回路１２２はのこぎり波発生回路
１２１からののこぎり波５を出力バッファ回路２０ａの
出力信号４の波形のスレッシュホールドを横切るタイミ
ングでカットして、のこぎり波５を整形して得た台形波
６を積分回路１２３に入力する。The waveform shaping circuit 122 cuts the sawtooth wave 5 from the sawtooth wave generation circuit 121 at a timing that crosses the threshold of the waveform of the output signal 4 of the output buffer circuit 20a, and shapes the sawtooth wave 5 to obtain a trapezoidal shape. The wave 6 is input to the integrating circuit 123.
【００２１】積分回路１２３は台形波６を一定電圧の直
流信号７に変換してサンプル／ホールド回路１２６を通
して比較器１２５に入力する。The integrating circuit 123 converts the trapezoidal wave 6 into a DC signal 7 having a constant voltage and inputs the DC signal 7 to the comparator 125 through the sample / hold circuit 126.
【００２２】比較器１２５はサンプル／ホールド回路１
２６を経由した積分回路１２３からの直流信号７を基準
電圧発生器１２４からの基準電圧８と比較し、さらに比
較器１２５の出力はバイアス電圧依存抵抗１１ａ，１１
ｂ，…，１１ｎにバイアス電圧９として供給される。The comparator 125 is the sample / hold circuit 1.
The DC signal 7 from the integrating circuit 123 via 26 is compared with the reference voltage 8 from the reference voltage generator 124, and the output of the comparator 125 is bias voltage dependent resistors 11a, 11
, 11n are supplied as a bias voltage 9.
【００２３】なお、サンプル／ホールド回路１２６は比
較器１２５の出力を新データ入力の演算結果とするかま
たは現状維持をするかをサンプル／ホールド信号１３に
より選択する。The sample / hold circuit 126 selects whether to use the output of the comparator 125 as a calculation result of new data input or to maintain the current state by the sample / hold signal 13.
【００２４】次に、図２を併用して本実施形態の動作に
ついて説明する。図２は図１における各主要点の波形の
一例を示す波形図である。Next, the operation of this embodiment will be described with reference to FIG. FIG. 2 is a waveform diagram showing an example of the waveform of each main point in FIG.
【００２５】図２において、波形２１は本実施形態にお
ける標準の出力波形を示し、波形２２は波形２１よりも
立上がり／立下がりの遷移時間が短い波形を示し、波形
２３は波形２１よりも立上がり／立下がりの遷移時間が
長い波形を示している。また、波形２４，２５および２
６は図１におけるのこぎり波５の波形を示し、さらに、
波形２７，２８および２９は図１における台形波６の波
形を示している。In FIG. 2, a waveform 21 shows a standard output waveform in this embodiment, a waveform 22 shows a waveform having a shorter rising / falling transition time than the waveform 21, and a waveform 23 shows a rising / falling time than the waveform 21. The waveform shows a long falling transition time. Also, the waveforms 24, 25 and 2
6 shows the waveform of the sawtooth wave 5 in FIG.
Waveforms 27, 28 and 29 show the waveform of the trapezoidal wave 6 in FIG.
【００２６】ここで、波形２１の標準波が入力端子１０
ａから入力されたときには、この波形の論理レベルのス
レッシュホールド電圧をＶｔｈとすると、このスレッシ
ュホールド電圧Ｖｔｈを横切る時点Ｔ１，Ｔ２，Ｔ３，
Ｔ４で波形整形回路１２２により整形されて波形２７の
台形波６が出力される。そして、この台形波６は積分回
路１２３により積分されて基準直流電圧Ｖｃ２７が出力
される。Here, the standard wave of the waveform 21 is the input terminal 10
When the threshold voltage of the logic level of this waveform is Vth when input from a, time points T1, T2, T3 at which the threshold voltage Vth is crossed.
At T4, the trapezoidal wave 6 having the waveform 27 is output after being shaped by the waveform shaping circuit 122. The trapezoidal wave 6 is integrated by the integrating circuit 123 and the reference DC voltage Vc27 is output.
【００２７】なお、波形２２の波が入力端子１０ａから
入力されたときには、同様に波形２８の台形波および直
流電圧Ｖｃ２８が出力され、波形２３の波が入力端子１
０ａから入力されたときには、同様に波形２９の台形波
および直流電圧Ｖｃ２９が出力される。When the wave of the waveform 22 is input from the input terminal 10a, the trapezoidal wave of the waveform 28 and the DC voltage Vc28 are similarly output, and the wave of the waveform 23 is input terminal 1.
When input from 0a, the trapezoidal wave of the waveform 29 and the DC voltage Vc29 are similarly output.
【００２８】基準電圧発生器１２４は波形２１の標準波
により生ぜしめられる基準直流電圧Ｖｃ２７を基準電圧
８として定常的に出力し、比較器１２５はこの基準電圧
８と積分回路１２３の出力直流信号７との差分を検出
し、この差分によってバイアス電圧依存抵抗１１ａ，１
１ｂ，…，１１ｎに供給するバイアス電圧を上昇または
下降させる。The reference voltage generator 124 constantly outputs the reference DC voltage Vc27 generated by the standard wave of the waveform 21 as the reference voltage 8, and the comparator 125 outputs the reference voltage 8 and the output DC signal 7 of the integrating circuit 123. And the bias voltage dependent resistors 11a, 1
The bias voltage supplied to 1b, ..., 11n is increased or decreased.
【００２９】一般に、出力バッファ回路の駆動能力は集
積回路出力回路の利得とすることができ、この利得は入
力抵抗に反比例する。In general, the drive capability of the output buffer circuit can be the gain of the integrated circuit output circuit, which gain is inversely proportional to the input resistance.
【００３０】したがって本実施形態では、バイアス電圧
依存抵抗１１ａ，１１ｂ，…，１１ｎは、波形２２の波
が回路入力として入力されたときは抵抗値が大きくなる
ように、また波形２３の波が回路入力として入力された
ときは抵抗値が小さくなるように、比較器１２５の出力
レベルを設定することによって出力波形の立上がり／立
下がりの遷移時間を一定値に保つ制御が可能である。Therefore, in the present embodiment, the bias voltage dependent resistors 11a, 11b, ..., 11n have a large resistance value when the wave of the waveform 22 is input as the circuit input, and the wave of the waveform 23 has the circuit. By setting the output level of the comparator 125 so that the resistance value becomes small when input as an input, it is possible to control the rise / fall transition time of the output waveform to be kept at a constant value.
【００３１】また、通常、同一チップ内にあるすべての
回路を構成する各素子の製造誤差はほぼ同一と考えられ
るので、本実施形態の集積回路出力回路におけるよう
に、出力制御回路１内のバイアス電圧発生器１２は、同
一能力で同一の外部条件で使用するｎ個の出力バッファ
回路３０ａ，３０ｂ，…，３０ｎに対して１個だけを設
置すれば良い。Further, it is generally considered that the manufacturing errors of the respective elements constituting all the circuits in the same chip are almost the same, so that the bias in the output control circuit 1 is the same as in the integrated circuit output circuit of this embodiment. It suffices to install only one voltage generator 12 for each of the n output buffer circuits 30a, 30b, ..., 30n that have the same capability and are used under the same external conditions.
【００３２】[0032]
【発明の効果】以上説明したように本発明は、複数組の
入力端子と出力端子との間に出力バッファと直列に接続
されたバイアス電圧依存抵抗と、出力バッファの出力の
伝送信号の立上がり／立下がりの遷移時間に比例する一
定の電位を有する信号に変換するためのバイアス電圧を
発生するバイアス電圧発生器と、このバイアス電圧発生
器からのバイアス電圧によってバイアス電圧依存抵抗を
制御する制御手段とを備えることにより、また、上記バ
イアス電圧発生器は複数組の中の任意の１組の入力端子
と出力端子との間に接続された１個のみとし、さらに、
上記バイアス電圧発生器は入力端子から入力された信号
に同期したのこぎり波を発生するのこぎり波発生回路と
とのこぎり波を出力バッファの出力の伝送信号により整
形して台形波を出力する波形整形回路と、台形波を一定
電圧の直流信号に変換する積分回路と、基準電圧を発生
する基準電圧発生器と、基準電圧とサンプル／ホールド
された直流信号とを比較しその差分によりバイアス電圧
を調整してバイアス電圧依存抵抗に供給する比較器とを
備えることにより、出力バッファの出力波形の状態をフ
ィードバックして自動的に所望の出力波形を得ることが
できるので、外部の負荷条件によって出力波形の立上が
り／立下がりの遷移時間を制御してクロストークなどの
ノイズ発生の要因を抑えることができるという効果を有
する。As described above, according to the present invention, a bias voltage dependent resistor connected in series with an output buffer between a plurality of sets of input terminals and output terminals, and a rise / fall of a transmission signal at the output of the output buffer. A bias voltage generator for generating a bias voltage for converting into a signal having a constant potential proportional to the falling transition time; and a control means for controlling the bias voltage dependent resistance by the bias voltage from the bias voltage generator. Further, by providing the above, the number of the bias voltage generator is only one connected between an arbitrary set of input terminal and output terminal in a plurality of sets, and
The bias voltage generator is a sawtooth wave generation circuit that generates a sawtooth wave synchronized with the signal input from the input terminal, and a waveform shaping circuit that shapes the sawtooth wave with the transmission signal of the output of the output buffer and outputs a trapezoidal wave. , An integrating circuit for converting a trapezoidal wave into a DC signal of a constant voltage, a reference voltage generator for generating a reference voltage, a reference voltage and a sampled / holded DC signal, and adjusting the bias voltage by the difference between them. Since the output waveform of the output buffer can be fed back and the desired output waveform can be automatically obtained by including the comparator that supplies the bias voltage dependent resistor, the output waveform rises / falls depending on the external load condition. This has the effect that the factor of noise generation such as crosstalk can be suppressed by controlling the falling transition time.
【図１】本発明の集積回路出力回路の一実施形態を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of an integrated circuit output circuit of the present invention.
【図２】図１における各主要点の波形の一例を示す波形
図である。FIG. 2 is a waveform diagram showing an example of a waveform of each main point in FIG.
【図３】従来の集積回路出力回路の一例を示すブロック
図である。FIG. 3 is a block diagram showing an example of a conventional integrated circuit output circuit.
【符号の説明】 １ 出力制御回路 ４ 出力信号 ５ のこぎり波 ６ 台形波 ７ 直流信号 ８ 基準電圧 ９ バイアス電圧 １０ａ，１０ｂ，…，１０ｎ 入力端子 １１ａ，１１ｂ，…，１１ｎ バイアス電圧依存抵抗 １２ バイアス電圧発生器 １３ サンプル／ホールド信号 ２０ａ，２０ｂ，…，２０ｎ 出力バッファ回路 ２１，…，２９ 波形 ３０ａ，３０ｂ，…，３０ｎ 出力端子 １２１ のこぎり波発生回路 １２２ 波形整形回路 １２３ 積分回路 １２４ 基準電圧発生器 １２５ 比較器 １２６ サンプル／ホールド回路 ２００ａ，２００ｂ，…，２００ｎ 出力回路（Ｏ
Ｔ） Ｔ１，…，Ｔ４ 時点 ＴＩ 入力端子 ＴＯ 出力端子 Ｖｃ２７，…，Ｖｃ２９ 直流電圧 Ｖｔｈ スレッシュホールド電圧[Explanation of Codes] 1 Output control circuit 4 Output signal 5 Sawtooth wave 6 Trapezoidal wave 7 DC signal 8 Reference voltage 9 Bias voltage 10a, 10b, ..., 10n Input terminals 11a, 11b, ..., 11n Bias voltage dependent resistance 12 Bias voltage Generator 13 Sample / hold signal 20a, 20b, ..., 20n Output buffer circuit 21, ..., 29 Waveform 30a, 30b, ..., 30n Output terminal 121 Sawtooth wave generation circuit 122 Waveform shaping circuit 123 Integration circuit 124 Reference voltage generator 125 Comparator 126 Sample / hold circuit 200a, 200b, ..., 200n Output circuit (O
T) T1, ..., T4 time TI input terminal TO output terminal Vc27, ..., Vc29 DC voltage Vth threshold voltage
Claims (3)
力バッファと直列に接続されたバイアス電圧依存抵抗
と、前記出力バッファの出力の伝送信号の立上がり／立
下がりの遷移時間に比例する一定の電位を有する信号に
変換するためのバイアス電圧を発生するバイアス電圧発
生器と、このバイアス電圧発生器からの前記バイアス電
圧によって前記バイアス電圧依存抵抗を制御する制御手
段とを備えることを特徴とする集積回路出力回路。1. A bias voltage dependent resistor connected in series with an output buffer between a plurality of sets of input terminals and output terminals, and proportional to a rise / fall transition time of a transmission signal at the output of the output buffer. A bias voltage generator for generating a bias voltage for converting into a signal having a constant potential; and a control means for controlling the bias voltage dependent resistance by the bias voltage from the bias voltage generator. Integrated circuit output circuit.
中の任意の１組の前記入力端子と出力端子との間に接続
された１個のみであることを特徴とする請求項１記載の
集積回路出力回路。2. The bias voltage generator is only one connected between the input terminal and the output terminal of any one set of the plurality of sets. Integrated circuit output circuit.
から入力された信号に同期したのこぎり波を発生するの
こぎり波発生回路と、前記のこぎり波を前記出力バッフ
ァの出力の前記伝送信号により整形して台形波を出力す
る波形整形回路と、前記台形波を一定電圧の直流信号に
変換する積分回路と、基準電圧を発生する基準電圧発生
器と、前記基準電圧とサンプル／ホールドされた前記直
流信号とを比較しその差分によりバイアス電圧を調整し
て前記バイアス電圧依存抵抗に供給する比較器とを備え
ることを特徴とする請求項１または２記載の集積回路出
力回路。3. A sawtooth wave generating circuit for generating a sawtooth wave in synchronization with a signal input from the input terminal, the bias voltage generator, and shaping the sawtooth wave by the transmission signal output from the output buffer. A waveform shaping circuit that outputs a trapezoidal wave, an integrating circuit that converts the trapezoidal wave into a DC signal of a constant voltage, a reference voltage generator that generates a reference voltage, the reference voltage, and the sampled / held DC signal. 3. The integrated circuit output circuit according to claim 1, further comprising: a comparator for comparing the bias voltage and the bias voltage to adjust the bias voltage and supplying the bias voltage to the bias voltage dependent resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7279997A JPH09130224A (en) | 1995-10-27 | 1995-10-27 | Integrated circuit output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP7279997A JPH09130224A (en) | 1995-10-27 | 1995-10-27 | Integrated circuit output circuit |
Publications (1)
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|---|---|
| JPH09130224A true JPH09130224A (en) | 1997-05-16 |
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ID=17618875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7279997A Pending JPH09130224A (en) | 1995-10-27 | 1995-10-27 | Integrated circuit output circuit |
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