JPH06250766A

JPH06250766A - 可変配線素子及び可変配線バックボード

Info

Publication number: JPH06250766A
Application number: JP5031790A
Authority: JP
Inventors: Hiroshi Kamifukumoto; 浩上福元
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-02-22
Filing date: 1993-02-22
Publication date: 1994-09-09
Anticipated expiration: 2015-07-10
Also published as: JP3060269B2

Abstract

(57)【要約】【目的】バックボードの配線を可変とし、必要に応じ
てパッケージ間のパスをはることで、ＣＰＵ間通信パス
の生成・削除、試験用配線の引き出し等を可能とする、
可変配線素子及び可変配線バックボードを得ることを目
的とする。【構成】インターフェース部の一方に接続される入出
力線が内部で交差し、接続線６により行の入出力線と列
の入出力線が相互に接続され、その各接続部をスイッチ
１５、１６、１７で接続したスイッチング・マトリック
ス４を設け、外部から入力された制御信号を制御情報メ
モリ５Ａが記憶し、その記憶情報により、インターフェ
ース部３の入出力の方向及びスイッチング・マトリック
ス４の各スイッチ１５〜１７を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送装置、交換装置等
の通信機器のバックボードにおいて、可変配線を可能と
する可変配線素子及びその素子を利用した可変配線バッ
クボードに関するものである。

【０００２】

【従来の技術】マルチＣＰＵ構成の装置においては、Ｃ
ＰＵ間の通信はバックボード上にアドレス、データ等を
備えた共通バスを設けるか、シリアルバスを設けて通信
を行っている。ＶＭＥバス等の汎用バスでは共通バスと
シリアルバスの両方を備えた仕様となっている。

【０００３】従来のバックボードは前記のように構成さ
れており、マルチＣＰＵ構成の装置の場合はバス上の競
合を避けるために、共通バスの場合はラウンド・ロビン
等の競合制御方式をとり、シリアルバスの場合はＣＳＭ
Ａ、トークン、ポーリング等の競合制御方式をとってい
る。また、バックボードを備えた装置においては、機能
動作を試験するための端子をバックボードからとる場合
が多くなっている。

【０００４】

【発明が解決しようとする課題】上記のような従来のバ
ックボードでは、上述のような競合制御方式をとってい
るが、その場合でも通信ができるのは１つのＣＰＵであ
り、他のＣＰＵは通信中のＣＰＵが通信を終えるまで待
ちの状態となり、ＣＰＵの数が多くなる場合または通信
量が多い場合は待ち時間が無視できないものとなる。こ
のような方式をとらなければいけなかったのは、バック
ボードの配線は固定であるという先入観によるところが
大きい。また、バックボードの配線を運用状態のままで
変更する手段がなかったことにもよる。また、試験用端
子を各パッケージからバックボードに引き出して、試験
用端子から異常状態を発生させる制御をする場合、装置
の高機能化につれて、試験用端子の数が増大し、バック
ボードに接続するケーブルの数が非常に多くなり、パッ
ケージのピンネックの原因となっている場合もあり、ま
た、装置の共通部のように他の部分へのケーブル配線が
多い場合には、この様なケーブルのコネクタネックのた
めにすべての試験用端子を設けられない場合もある。

【０００５】本発明は、このような問題点を解決するた
めになされたものであり、バックボードの配線を可変と
し、必要に応じてパッケージ間のパスをはることで、Ｃ
ＰＵ間通信パスの生成・削除、試験用配線の引き出し等
を可能とし、ＣＰＵの数が多い場合または通信量が多い
場合でも、ＣＰＵ間の通信の待ち時間が増加せず、試験
端子も少なくすることができる可変配線素子及び可変配
線バックボードを得ることを目的とする。

【０００６】

【課題を解決するための手段】第１発明に係る可変配線
素子は、内側と外側の端子を有し、外側端子が低インピ
ーダンス駆動能力を持ち、入出力の方向が制御される複
数のインターフェース部と、それぞれのインターフェー
ス部の内側の端子と接続された入出力線が行と列のマト
リックス状に交差して配置され、その交差部において入
出力線は遮断され、接続線により行の入出力線と列の入
出力線の端点が相互に結節され、その各結節部におい
て、同一の入出力線の端点に接続された１対の接続線が
第１のスイッチを介して相互に接続され、更に、第１の
スイッチが接続された接続線の両端点と入出力線の端点
との間に第２及び第３のスイッチがそれぞれ挿入された
スイッチング・マトリックスと、インターフェース部の
入出力の方向を制御する制御信号及びスイッチング・マ
トリックスの各スイッチのオン・オフ信号が外部からそ
れぞれ入力されて記憶され、その記憶情報をインターフ
ェース部及びスイッチに制御信号として出力する記憶手
段とを備えたものである。

【０００７】第２の発明に係る可変配線バックボード
は、第１の発明の可変配線素子がマトリックス状に配置
され、各可変配線素子のインターフェース部の外側の端
子がそれぞれ相互に接続されたものである。

【０００８】

【作用】第１発明においては、各インターフェース部の
入出力方向が記憶手段に記憶された制御信号により制御
される。また、インーフェース部と接続された入出力線
はスイッチング・マトリックスにおいてマトリックス状
に配置され、その交差部は上述のように第１〜第３のス
イッチを介して相互に接続されており、この第１〜第３
のスイッチのオン・オフは記憶手段に記憶された制御信
号により制御される。したがって、記憶手段に記憶され
た制御信号により各インターフェース部の入出力方向及
びスイッチング・マトリックスの交差部の各スイッチの
オン・オフを適宜制御することにより、入出力線のデー
タの方向及び接続を変更することができる。しかも、そ
の変更をする際には、そのためのデータは記憶手段に記
憶されているので、外部からデータを読み込むことなし
に処理できる。

【０００９】第２の発明においては、第１の発明の可変
配線素子がマトリックス状に配置され、各可変配線素子
のインターフェース部の他方の端子がそれぞれ相互に接
続され、各可変配線素子が制御されることにより、バッ
クボード上の配線が必要に応じて変更される。

【００１０】

【実施例】

実施例１．図１は本発明の一実施例に係る可変配線素子
の概要図であり、全体の回路構成、スイッチング・マト
リックス、このマトリックスの交差部及び結節部がそれ
ぞれ図示されている。図において、１は入出力端子、２
は制御用端子、３はインターフェース部、４はスイッチ
ング・マトリックス、５Ａは制御情報メモリ、６は行の
入出力線と列の入出力線を相互に接続する接続線、７は
識別用端子、１５、１６及び１７はそれぞれスイッチン
グ・マトリックス４のスイッチ、１８は交差部、１９は
結節部である。入出力端子１は他の可変配線素子あるい
はバックボードに実装するパッケージのコネクタに接続
される。これらの入出力端子はそれぞれ双方向のインタ
ーフェース部３に接続される。インターフェース部３は
低インピーダンスの配線であってもドライブできる能力
を持ち、入出力の方向は制御情報メモリ５Ａによって制
御される。インターフェース部３を経由した入出力線は
スイッチング・マトリックス４に接続される。

【００１１】スイッチング・マトリックス４の内部はイ
ンターフェース部３の一方の端子と接続された入出力線
がマトリックス状に交差して配置され、その交差部１８
において入出力線は遮断され、接続線６により行の入出
力線と列の入出力線が相互に接続され、その各結節部１
９において、同一の入出力線に接続された１対の接続線
がスイッチ１５を介して相互に接続され、スイッチ１５
が接続された接続線の接続点と入出力線の端部との間に
スイッチ１６及びスイッチ１７がそれぞれ挿入される。
各スイッチ１５、１６及び１７のオン・オフは、制御情
報メモリ５Ａにより制御される。

【００１２】可変配線素子はバックボード上に複数個配
置するものであるから、他の可変配線素子と区別するた
めの信号を入力する識別用端子７を備えている。識別用
端子７は、バックボード上で接地及び電源に接続され、
接続の仕方はバックボード上に配置されたときの位置に
よって個別に決定される。制御情報メモリ５Ａは、識別
用端子７の入力と、デコーダで再生したアドレス信号を
照合し、アドレスが識別用端子７で指示する特定の範囲
にあるときは、選択信号を可変配線素子内で生成しメモ
リセルへのアクセスを可能とする。

【００１３】図２は実施例１に係る可変配線素子のスイ
ッチング・マトリックス４の交差部の説明図であり、入
出力線の交差の一例を示している。図において、行の入
出力線（１....ｍ....）と列の入出力線（１....
ｎ....）があり、行の入出力線（ｍ）と列の入出力線
（ｎ）の交点Ｐ（ｍ，ｎ）、交点Ｐ（ｍ，ｎ）とＰ
（ｍ，ｎ＋１）を接続する線をＲ（ｍ，ｎ）、交点Ｐ
（ｍ，ｎ）とＰ（ｍ＋１，ｎ）を接続する線をＣ（ｍ，
ｎ）とする。

【００１４】スイッチング・マトリックス４の内部で
は、上述のように、入出力線がマトリックス状に交差し
て配置され、その交差部１８において、接続線６により
行の入出力線と列の入出力線が相互に接続され、その各
結節部１９において、スイッチ１５、スイッチ１６及び
スイッチ１７がそれぞれ図示のように挿入されている。
即ち、それぞれの結節点１９のスイッチ番号は入出力線
に対向するスイッチをスイッチ１５、入出力線から見て
右方向の接続線６に挿入されたスイッチをスイッチ１
６、同じく左方向の接続線６に挿入されたスイッチをス
イッチ１７とする。このような接続にすると、交差部で
入出力線を互いに接続することもできるし、接続しない
こともできる。交点Ｐ（ｍ，ｎ）の４つの結節点を上、
左、下、右の属性で表す。

【００１５】このような、トポロジーとすると、交差部
のひとつの入出力線を交差部の他の入出力線から独立す
ることができるので、配線のアルゴリズムが簡単にな
る。たとえば、線Ｒ（ｍ，ｎ）と線Ｃ（ｍ，ｎ）及び線
Ｒ（ｍ，ｎ−１）と線Ｃ（ｍ−１，ｎ）を接続するには
交点Ｐ（ｍ，ｎ）のスイッチの設定は次のようにする。上（オフ、オン、オフ）；左（オフ、オフ、オン）；下（オフ、オン、オフ）；右（オフ、オフ、オン）；ただし、スイッチ属性は（スイッチ１５，スイッチ１
６，スイッチ１７）の順でオン／オフを表示した。

【００１６】また、線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，
ｎ）を接続するときの交点Ｐ（ｍ，ｎ）のスイッチの設
定は次のようにする。上（オン、オフ、オフ）；左（オフ、オフ、オン）；下（オフ、オフ、オフ）；右（オフ、オン、オフ）；または、上（オフ、オフ、オフ）；左（オフ、オン、オフ）；下（オン、オフ、オフ）；右（オフ、オフ、オン）；この場合、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は使用
できないが、交点Ｐ（ｍ，ｎ）はこれらの線に対して影
響を与えないので交点Ｐ（ｍ−１，ｎ）、交点Ｐ（ｍ＋
１，ｎ）は接続しない交点Ｐ（ｍ，ｎ）については考慮
する必要がない。

【００１７】また、このスイッチング・マトリックス４
では線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，ｎ）を接続する
と、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は接続できな
いことになるため、スイッチング・マトリックス４内で
の配線は交差させることはできないが、スイッチング・
マトリックス４の構造を２面にすることにより交差させ
ることが可能となる。

【００１８】また、各結節点１９のスイッチ１５〜１７
のオン・オフ及びインターフェース部３の入出力の方向
の決定は電気的に制御できる。また、メモリは外部から
データを読みだしてこなくても、その情報は保持される
ので、それぞれの制御はメモリで保持している情報で行
うことができる。即ち、ＳＲＡＭの各メモリセル、ＤＲ
ＡＭのメモリセルのストレージ・キャパシティのレベル
を高インピーダンスのバッファで受けて、スイッチのオ
ン・オフ及び入出力方向制御をすることができる。メモ
リをデバイスに内蔵し、外部からデータを読み込むこと
なしに、その保持している情報でスイッチやＩ／Ｏの制
御を行えるようにすることは回路の高集積化を計る上で
有効である。このメモリへの書き込み・読みだし制御は
アドレス、データ等を多重化したシリアルな制御信号と
して入出力する。あるいは同期化したシリアルデータ列
として入出力するなどの手段で実現することができる。

【００１９】図３は実施例１に係る可変配線素子の制御
情報メモリ５Ａの構成を示すブロック図であり、１０は
メモリセルアレイ、２０Ａは制御用端子２及び識別用端
子７が接続される制御デコーダ、２１はコントロール回
路、２２はアドレス生成回路、２３はデータ生成回路、
２４は行セレクタ、２５は列セレクタ、２６は列Ｉ／Ｏ
回路である。

【００２０】制御情報メモリ５ＡはＳＲＡＭ構造であ
り、制御用端子２にはアドレス信号、データ信号、リー
ド／ライト等の制御信号がシリアル信号に多重化されて
入出力される。外部のＣＰＵ等をもつ制御部がアドレス
信号、データ信号、制御信号等を多重化して可変配線素
子のこの制御用端子２にアクセスすることで、後述のよ
うに可変配線素子が制御される。制御用端子２及び識別
用端子７から入力された信号は制御用デコーダ２０Ａに
よりアドレス信号、データ信号及びリード／ライト等の
制御信号に分離される。リード／ライト等の制御信号は
コントロール回路２１により制御情報として出力され
る。例えば、制御信号がライト命令のときには、アドレ
ス信号からアドレス生成回路２２により行と列のアドレ
スが生成され、行セレクタ２４及び列セレクタ２５によ
り特定のメモリセルにアクセスし、データ信号からデー
タ生成回路２３によりデータが生成され、列Ｉ／Ｏ回路
２６を経てメモリセルアレイ１０の該当するメモリセル
に記憶される。

【００２１】図４は実施例１に係る可変配線素子のスイ
ッチング・マトリックス４の結節部の詳細図であり、制
御情報メモリ５Ａのメモリセルとスイッチング・マトリ
ックス４の各スイッチとの関係を示している。図におい
て、１０Ａはスイッチ１５を制御するメモリセル、１０
Ｂはスイッチ１６を制御するメモリセル、１０Ｃはスイ
ッチ１７を制御するメモリセルである。したがって、各
スイッチ１５、１６及び１７はそれぞれメモリセル１０
Ａ、１０Ｂ及び１０Ｃに記憶されたデータによりオン・
オフ制御されている。

【００２２】図５は実施例１に係る可変配線素子のイン
ターフェース部３の詳細図であり、入出力バッファとメ
モリセルとの関係を示している。図において、８は入力
方向のバッファ、９は出力方向のバッファ、１０Ｄはデ
ータの入出力の方向を制御するメモリセルである。イン
ターフェース部３は、入力方向のバッファ８と出力方向
のバッファ９とを並列に配置し、制御情報メモリ５Ａの
メモリセルアレイ１０内の１つのメモリセル１０Ｄによ
り一方のバッファをハイ・インピーダンス制御をするこ
とにより他方のバッファだけが動作可能となるようにす
る。したがって、各バッファ８及び９はそれぞれメモリ
セル１０Ｄに記憶されたデータにより制御され、いずれ
か一方のバッファのみが動作してデータの入出力の方向
が制御される。

【００２３】以上のように、図１〜図５から構成された
可変配線素子において、制御情報メモリ５Ａの識別用端
子７によりその素子が識別され、制御用端子２を介して
制御データが入力されると、上述のように図３の制御デ
コーダ２０Ａ等の動作により該当するメモリセルにデー
タが書き込まれる。そして、各メモリセルは図４及び図
５に示されるようにスイッチング・マトリックス４のス
イッチ１５、１６及び１７のオン・オフを制御し、ま
た、インターフェース部３のバッファ８及び９を制御す
ることにより、図１に示されるスイッチング・マトリッ
クス４の回路網そのものを適宜変更したり、インターフ
ェース部３のデータの方向を制御したりすることができ
る。

【００２４】実施例２．図６は本発明の他の実施例に係
る可変配線素子概要図であり、図１の識別用端子７に代
えて選択用端子１１を設けている。図７はその制御情報
メモリ５Ａのブロック図であり、２０Ｂは制御用端子２
及び選択用端子１１が接続される制御デコーダである。
この実施例においては、インターフェース部３の入出力
の方向及びスイッチング・マトリックス４のスイッチが
制御情報メモリ５Ａに記憶された情報により制御され、
他の可変配線素子と区別するための信号を入力する選択
用端子１１を備えているものである。

【００２５】スイッチング・マトリックス４の各スイッ
チとインターフェース部３の入出力バッファとレジスタ
の関係は実施例１と同様である。選択用端子１１には選
択信号が入力され、この選択信号は可変配線素子の外部
においてアドレスがデコードされた、各素子を選択する
信号である。そして、選択用端子１１を介して制御デコ
ーダ２０Ｂにその選択信号を入力することで、該当する
ひとつの可変配線素子のみが選択される。選択された可
変配線素子はアドレスデコードを有効とし、素子内のメ
モリセルアレイ１０に図３の例と同様にしてアクセスす
る。

【００２６】選択用端子１１を使うと、可変配線素子の
端子数を減らすことができるという利点がある。図１の
実施例の識別用端子７を使った場合、例えば１００個の
可変配線素子をバックボード上に配置すると、個々を区
別するためには端子数を「７（２⁷）」としなければい
けないが、選択用端子１１の場合には既にデコードされ
た信号を選択信号として入力するので、端子数は「１」
で済む。

【００２７】実施例３．図８は本発明の他の実施例に係
る可変配線素子の概要図であり、図１の制御情報メモリ
５Ａに代えて制御情報レジスタ５Ｂを設けたものであ
る。したがって、制御情報レジスタ５Ｂのレジスタアレ
イ内の１つのレジスタのＳＲラッチの極性により、イン
ターフェース部３の入出力の方向及びスイッチング・マ
トリックス４の各スイッチ１５〜１７が制御される。さ
らに、この制御は、外部からデータを読み込むことなし
に、レジスタに保持された情報により処理できる。

【００２８】図９は実施例３に係る可変配線素子の制御
情報レジスタ５Ｂのブロック図であり、１２はレジスタ
アレイである。制御用端子２及び識別用端子７から入力
された信号は制御用デコーダ２０Ａによりアドレス信
号、データ信号及びリード／ライト等の制御信号に分離
される。リード／ライト等の制御信号はコントロール回
路２１により制御情報として出力される。例えば、制御
情報がライト命令のときには、アドレス信号からアドレ
スが生成されレジスタアレイ１２にアクセスし、データ
信号からデータが生成されレジスタアレイ１２に記憶さ
れる。

【００２９】図１０は実施例３に係る可変配線素子のス
イッチング・マトリックス４の結節部の詳細図であり、
制御情報レジスタ５Ｂのレジスタとスイッチング・マト
リックス４の各スイッチの関係を示している。図におい
て、１２Ａはスイッチ１５を制御するレジスタ、１２Ｂ
はスイッチ１６を制御するレジスタ、１２Ｃはスイッチ
１７を制御するレジスタである。したがって、各スイッ
チ１５、１６及び１７はそれぞれレジスタ１２Ａ、１２
Ｂ及び１２Ｃに記憶されたデータによりオン・オフ制御
されている。

【００３０】図１１は実施例３に係る可変配線素子のイ
ンターフェース部の詳細図であり、入出力バッファとレ
ジスタの関係を示している。図において、８は入力方向
のバッファ、９は出力方向のバッファ、１２Ｄはデータ
の入出力の方向を制御するレジスタである。したがっ
て、各バッファ８及び９はそれぞれレジスタ１２Ｄに記
憶されたデータにより制御され、データの入出力の方向
が制御されている。

【００３１】以上のように図８〜図１１から構成された
可変配線素子において、制御情報レジスタ５Ｂの識別用
端子７によりその素子が識別され、制御用端子２を介し
て制御データが入力されると、上述のように図９の制御
デコーダ２０Ａ等の動作により該当するレジスタにデー
タが書き込まれる。そして、各レジスタは図１０及び図
１１に示されるようにスイッチング・マトリックス４の
スイッチ１５、１６及び１７のオン・オフを制御し、ま
た、インターフェース部３のバッファ８及び９を制御す
ることにより、図８に示されるスイッチング・マトリッ
クス４の回路網そのものを適宜変更したり、インターフ
ェース部３のデータの方向を制御したりすることができ
る。

【００３２】実施例４．図１２は本発明の他の実施例に
係る可変配線素子の概要図であり、図６の制御情報メモ
リ５Ａに代えて制御情報レジスタ５Ｂを設けている。図
１３はその制御情報レジスタ５Ｂのブロック図である。
この実施例においては、インターフェース部３の入出力
の方向及びスイッチング・マトリックス４の各スイッチ
が制御情報レジスタ５Ｂのレジスタアレイ１２内の１つ
のレジスタの出力により制御される。

【００３３】スイッチング・マトリックス４の各スイッ
チとインターフェース部３の入出力バッファとレジスタ
の関係は実施例３と同様である。選択用端子１１に入力
される選択信号は実施例２と同様であり、選択された可
変配線素子はアドレスデコードを有効とし、素子内のレ
ジスタアレイ１２に図９の例と同様にしてアクセスす
る。

【００３４】実施例５．図１４は本発明の一実施例に係
るバックボードの概念図であり、可変配線素子がマトリ
ックス状に配置され、各可変配線素子のインターフェー
ス部がそれぞれ相互に接続されている。１３ｉ、１３
ｊ、１３ｋ及び１３ｍはそれぞれ可変配線素子であり、
上述の実施例のいずれかが配置されている。１４は外部
の制御部から可変配線素子１３ｉ、１３ｊ、１３ｋ及び
１３ｍを制御する制御線であり実施例１〜４の制御用端
子等と接続されている。ＰＫＧｉ、ＰＫＧｊ、ＰＫＧｋ
及びＰＫＧｍは各パッケージｉ、ｊ、ｋ及びｍ（図示せ
ず）へ接続される接続線である。

【００３５】マルチＣＰＵ構成の装置において、あるＣ
ＰＵが他のパッケージのＣＰＵにメッセージを送りたい
場合、通信用パスの生成要求メッセージを複数の可変配
線素子を制御する制御部に送信すると、制御部は要求を
受けた時点の各可変配線素子の既設の配線状態を確認
し、使用中の確認あるいは配線が可能かどうかを判定す
る。制御部は配線可能ならば各可変配線素子を制御して
配線し、配線後配線生成要求を出したＣＰＵに対して配
線が完了したことを通知し、配線不可能ならばビジー状
態であると通知する。配線完了通知を受信すると、ＣＰ
Ｕ間の通信を行い、終了すると通信パスの削除要求メッ
セージを制御部に送信する。

【００３６】また、ビジー通知を受信すると、ビジー解
除の通知待ちあるいはリトライの処理を行う。制御部は
通信パスの削除要求メッセージを受信すると、対応する
配線を削除するために各可変配線素子を制御する。配線
の削除が終わると、他の通信パスの生成要求がないか確
認し、あればまた配線可能であるか判定して配線を行
い、要求元のＣＰＵに対して配線が完了したことを通知
する。このようにして、ＣＰＵ間通信パスの生成・削除
を行うことができる。

【００３７】図１５は図１４の実施例において、各可変
配線素子の配線の一例を示した図である。図において、
接続線ＰＫＧｉは可変配線素子１３ｉ及び１３ｊを介し
て接続線ＰＫＧｊに接続されており、この場合にはパッ
ケージｉ（図示せず）とパッケージｊ（図示せず）との
間に通信パスが生成されている。接続線ＰＫＧｋは可変
配線素子１３ｋ、１３ｍ及び１３ｊを介して可変配線素
子１３ｊの入出力線に接続されており、この場合には、
パッケージｋとこれらの可変配線素子１３ｋ、１３ｍ及
び１３ｊとで形成される通信パスが生成されている。

【００３８】ところで、図１４のバックボードの可変配
線素子に対して、各パッケージの試験用端子を接続する
こともできる。この場合には、相互に接続した可変配線
素子を経由して試験用ケーブルを収容する端子に接続す
る。試験用ケーブルは可変配線素子を制御する信号線も
収容しており、外部の試験機から配線の変更を制御する
ことができるようにする。外部の試験機は試験手順にし
たがって、試験用端子の配線の変更を行い、異常状態を
発生させることにより装置の動作を試験することができ
る。

【００３９】

【発明の効果】第１発明に係る可変配線素子は、各イン
ターフェース部の入出力方向が記憶手段に記憶された制
御信号により制御される。また、インーフェース部と接
続された入出力線はスイッチング・マトリックスにおい
てマトリックス状に配置され、その交差部は上述のよう
に第１〜第３のスイッチを介して相互に接続されてお
り、この第１〜第３のスイッチのオン・オフは記憶手段
に記憶された制御信号により制御される。したがって、
記憶手段に記憶された制御信号により各インターフェー
ス部の入出力方向及びスイッチング・マトリックスの交
差部の各スイッチのオン・オフを適宜制御することによ
り、外部からの読み出し無しに入出力線の接続を可変す
ることができる。このことは、回路の高集積化を計る上
で有効となる。

【００４０】第２の発明に係るバックボードは、バック
ボード上に、可変配線素子がマトリックス状に配置さ
れ、各可変配線素子のインターフェース部の他方の端子
がそれぞれ相互に接続される事により、外部から入力さ
れる制御信号により各可変配線素子を制御し、入出力線
の接続及び入出力の方向を可変することにより、バック
ボード上の配線を必要に応じて変更することができ、必
要に応じてパッケージ間のパスをはることができる。

【００４１】ＣＰＵ間通信の生成要求がポアソン分布状
に発生することが予想されることより、交換機における
呼発生の場合と同じように、アーラン多項式が適用で
き、すべてのパッケージ間に配線するよりもかなり少な
い配線量で所用の性能を達成でき、この様な方式のＣＰ
Ｕ間通信は、画像データのように情報の転送量が非常に
多くて競合制御を伴うような方式では待ち時間が大きす
ぎる場合、あるいは伝送装置のように通信パスを張ると
長時間にわたってそのまま張り続ける場合などに有効と
なる。

【００４２】また、試験用端子を各パッケージからバッ
クボードに引き出して、試験用端子から異常状態を発生
させる制御をする場合には、各パッケージの試験用端子
を可変配線素子に接続し、相互に接続した可変配線素子
を経由して試験用ケーブルを収容する端子に接続するこ
とにより、可変配線素子により試験用端子の配線の変更
を行い、少ない試験用端子で異常状態を発生させて装置
の動作を試験することができる。

【図面の簡単な説明】

【図１】実施例１の可変配線素子の概要図である。

【図２】図１のスイッチング・マトリックスの交差部の
説明図である。

【図３】図１の制御情報メモリの構成を示すブロック図
である。

【図４】図１のスイッチング・マトリックスの結節部の
詳細図である。

【図５】図１のインターフェース部の詳細図である。

【図６】実施例２の可変配線素子の概要図である。

【図７】図６の制御情報メモリの構成を示すブロック図
である。

【図８】実施例３に係る可変配線素子の概要図である。

【図９】図８の制御情報レジスタの構成を示すブロック
図である。

【図１０】図８のスイッチング・マトリックスの結節部
の詳細図である。

【図１１】図８のインターフェース部の詳細図である。

【図１２】実施例４の可変配線素子の概要図である。

【図１３】図１２の制御情報レジスタの構成を示すブロ
ック図である。

【図１４】実施例５のバックボードの概念図である。

【図１５】実施例５にの各可変配線素子の配線を示した
図である。

【符号の説明】

３インターフェース部４スイッチング・マトリックス５Ａ制御情報メモリ５Ｂ制御情報レジスタ６接続線８入力方向のバッファ９出力方向のバッファ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄメモリセル１２Ａ、１２Ｂ、１２Ｃ、１２Ｄレジスタ１３ｉ、１３ｊ、１３ｋ、１３ｍ可変配線素子１５、１６、１７スイッチ

Claims

【特許請求の範囲】

【請求項１】内側と外側の端子を有し、外側端子が低
インピーダンス駆動能力を持ち、入出力の方向が制御さ
れる複数のインターフェース部と、それぞれのインターフェース部の内側の端子と接続され
た入出力線が行と列のマトリックス状に交差して配置さ
れ、その交差部において入出力線は遮断され、接続線に
より行の入出力線と列の入出力線の端点が相互に結節さ
れ、その各結節部において、同一の入出力線の端点に接
続された１対の接続線が第１のスイッチを介して相互に
接続され、更に、該第１のスイッチが接続された接続線
の両端点と入出力線の端点との間に第２及び第３のスイ
ッチがそれぞれ挿入されたスイッチング・マトリックス
と、前記インターフェース部の入出力の方向を制御する制御
信号及び前記スイッチング・マトリックスの各スイッチ
のオン・オフ信号が外部からそれぞれ入力されて記憶さ
れ、その記憶情報を前記インターフェース部及び前記ス
イッチに制御信号として出力する記憶手段とを備えたこ
とを特徴とする可変配線素子。
【請求項２】請求項１記載の可変配線素子がマトリッ
クス状に配置され、各可変配線素子のインターフェース
部の外側の端子がそれぞれ相互に接続されたことを特徴
とする可変配線バックボード。