JPH0916505A - 記憶システム - Google Patents
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- JPH0916505A JPH0916505A JP8164459A JP16445996A JPH0916505A JP H0916505 A JPH0916505 A JP H0916505A JP 8164459 A JP8164459 A JP 8164459A JP 16445996 A JP16445996 A JP 16445996A JP H0916505 A JPH0916505 A JP H0916505A
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- loop
- memory storage
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
- G06F11/2089—Redundant storage control functionality
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G06F3/0671—In-line storage system
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- Quality & Reliability (AREA)
- Human Computer Interaction (AREA)
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Abstract
(57)【要約】
【課題】信頼性および耐故障性に優れ、高い総帯域幅を
達成し、かつデータを共用する、ファイバ・チャネル調
停ループへの多重コンピュータ・ホスト・アクセスを行
う装置および方法を提供する。 【解決手段】複数の制御装置を有する複数のホストを備
えるマルチホスト記憶システム。各ホスト制御装置３１
０、３２８は、複数のファイバ・チャネル調停ループ１
ａ、１ｂ、２ａ、２ｂのうちの１つに接続される。各フ
ァイバ・チャネル・ループは複数のメモリ記憶装置３０
２ないし３０８、３１６ないし３２２を備える。各メモ
リ記憶装置は、それぞれ、各ループ内の隣接するメモリ
記憶装置の対応するデータ転送ポートに接続された、複
数のデータ転送ポートを有する。
達成し、かつデータを共用する、ファイバ・チャネル調
停ループへの多重コンピュータ・ホスト・アクセスを行
う装置および方法を提供する。 【解決手段】複数の制御装置を有する複数のホストを備
えるマルチホスト記憶システム。各ホスト制御装置３１
０、３２８は、複数のファイバ・チャネル調停ループ１
ａ、１ｂ、２ａ、２ｂのうちの１つに接続される。各フ
ァイバ・チャネル・ループは複数のメモリ記憶装置３０
２ないし３０８、３１６ないし３２２を備える。各メモ
リ記憶装置は、それぞれ、各ループ内の隣接するメモリ
記憶装置の対応するデータ転送ポートに接続された、複
数のデータ転送ポートを有する。
Description
【０００１】
【産業上の利用分野】本発明は、ディスク・ドライブを
接続するファイバ・チャネル調停ループに関する。詳細
には、本発明は、ファイバ・チャネル調停ループの二重
ポート・ディスク・ドライブを使用してディスク・ドラ
イブにアクセスする多重コンピュータ・ホスト・アーキ
テクチャに関する。
接続するファイバ・チャネル調停ループに関する。詳細
には、本発明は、ファイバ・チャネル調停ループの二重
ポート・ディスク・ドライブを使用してディスク・ドラ
イブにアクセスする多重コンピュータ・ホスト・アーキ
テクチャに関する。
【０００２】
【従来の技術】ファイバ・チャネルは、融通の利く情報
転送を行うための新しいプロトコルを定義する米国規格
協会（American National Standards Institute，ＡＮ
ＳＩ）によって開発されている総合的な１組の規格の総
称である。ファイバ・チャネル規格は、大量の情報を非
常に高速に転送する要件に対処し、同時に、現在のとこ
ろニッチ要件に焦点を当てている様々なタイプのチャネ
ルおよびネットワークをサポートする負担からシステム
製造業者を解放するものである。
転送を行うための新しいプロトコルを定義する米国規格
協会（American National Standards Institute，ＡＮ
ＳＩ）によって開発されている総合的な１組の規格の総
称である。ファイバ・チャネル規格は、大量の情報を非
常に高速に転送する要件に対処し、同時に、現在のとこ
ろニッチ要件に焦点を当てている様々なタイプのチャネ
ルおよびネットワークをサポートする負担からシステム
製造業者を解放するものである。
【０００３】ファイバ・チャネルは、ディスク・ドライ
ブをホスト・コンピュータに接続する調停ループ・トポ
ロジーを定義するものである。図１は、調停ループ・ト
ポロジーを実施するためにホスト・コンピュータと複数
のディスク・ドライブとの間で必要とされる接続のブロ
ック図を示す。ホスト・コンピュータ１０２はファイバ
・チャネル制御装置１０４を有する。ファイバ・チャネ
ル制御装置１０４は、読取りや書込みなどのコマンドを
ドライブへ送信することによってディスク・ドライブ１
０６、１０８、１１０、１１２を制御する。個別の各ド
ライブは、バースト・データ・アクセス速度と持続(sus
tained)データ・アクセス速度とを有する。バースト速
度は最大１００ＭＢ／秒とすることができる。持続デー
タ・アクセス速度は、これよりもずっと低速である。デ
ィスク・ドライブ間の調停を行うことによって、複数の
ドライブの組み合わされた持続データ・アクセス速度を
ピーク速度の１００ＭＢ／秒とすることができる。
ブをホスト・コンピュータに接続する調停ループ・トポ
ロジーを定義するものである。図１は、調停ループ・ト
ポロジーを実施するためにホスト・コンピュータと複数
のディスク・ドライブとの間で必要とされる接続のブロ
ック図を示す。ホスト・コンピュータ１０２はファイバ
・チャネル制御装置１０４を有する。ファイバ・チャネ
ル制御装置１０４は、読取りや書込みなどのコマンドを
ドライブへ送信することによってディスク・ドライブ１
０６、１０８、１１０、１１２を制御する。個別の各ド
ライブは、バースト・データ・アクセス速度と持続(sus
tained)データ・アクセス速度とを有する。バースト速
度は最大１００ＭＢ／秒とすることができる。持続デー
タ・アクセス速度は、これよりもずっと低速である。デ
ィスク・ドライブ間の調停を行うことによって、複数の
ドライブの組み合わされた持続データ・アクセス速度を
ピーク速度の１００ＭＢ／秒とすることができる。
【０００４】信頼性および耐故障性に関して、ファイバ
・チャネルは、調停ループに接続された装置の二重ポー
ト構成を定義している。二重ポート構成によって実際
上、２つの別々のファイバ・チャネル調停ループを同じ
ディスク・ドライブ・クラスタに接続することができ
る。何らかの理由で一方のループが故障した場合に、他
方のループがその故障を補償するのを助けることができ
るので、ディスク・クラスタの信頼性が高められる。２
つの別々のループをコンピュータ・ホストの１つの制御
装置に接続することも、あるいは単一のコンピュータ・
ホストの２つの別々の制御装置に接続することもでき
る。
・チャネルは、調停ループに接続された装置の二重ポー
ト構成を定義している。二重ポート構成によって実際
上、２つの別々のファイバ・チャネル調停ループを同じ
ディスク・ドライブ・クラスタに接続することができ
る。何らかの理由で一方のループが故障した場合に、他
方のループがその故障を補償するのを助けることができ
るので、ディスク・クラスタの信頼性が高められる。２
つの別々のループをコンピュータ・ホストの１つの制御
装置に接続することも、あるいは単一のコンピュータ・
ホストの２つの別々の制御装置に接続することもでき
る。
【０００５】複数のホスト・コンピュータによって特定
のファイバ・チャネル調停ループにアクセスできること
が望ましい。図２は、これが現在、ファイバ・チャネル
・スイッチ２０１を使用してホスト・コンピュータ２０
２、２０４とファイバ・チャネル調停ループ２０６、２
０８との間のインタフェースをとることによってどのよ
うに行われているかを示す。ファイバ・チャネル・スイ
ッチおよび追加インタフェースはコストを増大させる。
ファイバ・チャネル・スイッチの他の制限は、ブロッキ
ング・スイッチを用いた場合、一度に１つのファイバ・
チャネル調停ループ・ディスク・ドライブ・クラスタし
かアクセスできないことである。
のファイバ・チャネル調停ループにアクセスできること
が望ましい。図２は、これが現在、ファイバ・チャネル
・スイッチ２０１を使用してホスト・コンピュータ２０
２、２０４とファイバ・チャネル調停ループ２０６、２
０８との間のインタフェースをとることによってどのよ
うに行われているかを示す。ファイバ・チャネル・スイ
ッチおよび追加インタフェースはコストを増大させる。
ファイバ・チャネル・スイッチの他の制限は、ブロッキ
ング・スイッチを用いた場合、一度に１つのファイバ・
チャネル調停ループ・ディスク・ドライブ・クラスタし
かアクセスできないことである。
【０００６】ファイバ・チャネル装置への多重アクセス
では、高価な切替インタフェースを追加せずにより大き
な共用帯域幅を得る必要がある。複数のコンピュータ・
ホストがファイバ・チャネル調停ループ・ディスク・ク
ラスタのそれぞれのディスク・ドライブに同時にアクセ
スできることも望ましい。
では、高価な切替インタフェースを追加せずにより大き
な共用帯域幅を得る必要がある。複数のコンピュータ・
ホストがファイバ・チャネル調停ループ・ディスク・ク
ラスタのそれぞれのディスク・ドライブに同時にアクセ
スできることも望ましい。
【０００７】
【発明が解決しようとする課題】本発明は、ファイバ・
チャネル・メモリ記憶装置の二重ポート機能を使用して
より高い総帯域幅を達成し、かつデータを共用する、フ
ァイバ・チャネル調停ループへの多重コンピュータ・ホ
スト・アクセスを行う装置および方法を提供する。本発
明は、高価なファイバ・チャネル・スイッチのオーバヘ
ッドなしでこれらの属性を達成する。本発明のメモリ記
憶装置は一般にディスク・ドライブである。本発明で
は、２つの異なるコンピュータ・ホストが所与のファイ
バ・チャネル調停ループ・ディスク・ドライブ・クラス
タのそれぞれの異なるディスク・ドライブに同時にアク
セスすることができる。
チャネル・メモリ記憶装置の二重ポート機能を使用して
より高い総帯域幅を達成し、かつデータを共用する、フ
ァイバ・チャネル調停ループへの多重コンピュータ・ホ
スト・アクセスを行う装置および方法を提供する。本発
明は、高価なファイバ・チャネル・スイッチのオーバヘ
ッドなしでこれらの属性を達成する。本発明のメモリ記
憶装置は一般にディスク・ドライブである。本発明で
は、２つの異なるコンピュータ・ホストが所与のファイ
バ・チャネル調停ループ・ディスク・ドライブ・クラス
タのそれぞれの異なるディスク・ドライブに同時にアク
セスすることができる。
【０００８】
【課題を解決するための手段】本発明は、それぞれ、複
数の制御装置を有する、複数のホストを備えるマルチホ
スト記憶域アーキテクチャを含む。各ホスト制御装置
は、複数のファイバ・チャネル調停ループのうちの１つ
に接続される。各ファイバ・チャネル・ループは複数の
メモリ記憶装置を備える。各メモリ記憶装置は、それぞ
れ、各ループ内の隣接するメモリ記憶装置の対応するデ
ータ転送ポートに接続された、複数のデータ転送ポート
を有する。
数の制御装置を有する、複数のホストを備えるマルチホ
スト記憶域アーキテクチャを含む。各ホスト制御装置
は、複数のファイバ・チャネル調停ループのうちの１つ
に接続される。各ファイバ・チャネル・ループは複数の
メモリ記憶装置を備える。各メモリ記憶装置は、それぞ
れ、各ループ内の隣接するメモリ記憶装置の対応するデ
ータ転送ポートに接続された、複数のデータ転送ポート
を有する。
【０００９】本発明の他の態様および利点は、一例とし
て本発明の原則を示す添付の図面に関連して下記の詳細
な説明を検討したときに明らかになろう。
て本発明の原則を示す添付の図面に関連して下記の詳細
な説明を検討したときに明らかになろう。
【００１０】
【実施例】例示のための図面に示したように、本発明
は、各ホストがメモリ装置の複数のファイバ・チャネル
調停ループにアクセスできる、多重コンピュータ・ホス
ト・アーキテクチャで具体化される。多重ホスト・アク
セスは、ファイバ・チャネル・メモリ記憶装置の二重ポ
ート機能を使用することによって行われる。二重ポート
を用いた場合、２つのホストのどちらでも、２つの別々
のファイバ・チャネル・ループのどちらかに含まれる所
与のメモリ装置にアクセスすることができる。ポートの
数を増加させることによって、メモリ装置にアクセスで
きるホストの数が増加する。ポートの数を増加させるこ
とによって、メモリ装置を含めることができるファイバ
・チャネル・ループの数も増加する。このアーキテクチ
ャでは、複数のホストのうちの様々なホストが単一の調
停ループのそれぞれの異なるメモリ装置に同時にアクセ
スすることもできる。
は、各ホストがメモリ装置の複数のファイバ・チャネル
調停ループにアクセスできる、多重コンピュータ・ホス
ト・アーキテクチャで具体化される。多重ホスト・アク
セスは、ファイバ・チャネル・メモリ記憶装置の二重ポ
ート機能を使用することによって行われる。二重ポート
を用いた場合、２つのホストのどちらでも、２つの別々
のファイバ・チャネル・ループのどちらかに含まれる所
与のメモリ装置にアクセスすることができる。ポートの
数を増加させることによって、メモリ装置にアクセスで
きるホストの数が増加する。ポートの数を増加させるこ
とによって、メモリ装置を含めることができるファイバ
・チャネル・ループの数も増加する。このアーキテクチ
ャでは、複数のホストのうちの様々なホストが単一の調
停ループのそれぞれの異なるメモリ装置に同時にアクセ
スすることもできる。
【００１１】図３は、本発明の好ましい実施例のブロッ
ク図を示す。本発明では、複数のコンピュータ・ホスト
がファイバ・チャネル・スイッチなしで特定のディスク
・ドライブ・ファイバ・チャネル調停ループにアクセス
することができる。
ク図を示す。本発明では、複数のコンピュータ・ホスト
がファイバ・チャネル・スイッチなしで特定のディスク
・ドライブ・ファイバ・チャネル調停ループにアクセス
することができる。
【００１２】図３に示したように、第１のメモリ装置ク
ラスタ３０１は複数のディスク・ドライブ３０２、３０
４、３０６、３０８で形成される。この特定の実施例で
は、第１のメモリ記憶装置クラスタは２つのファイバ・
チャネル調停ループに接続される。ファイバ・チャネル
調停ループ１ａは、各ドライブ３０２、３０４、３０
６、３０８の第１のデータ転送ポート３０９を第１のホ
スト・コンピュータ３１２の第１の制御装置３１０に接
続することによって形成される。他方のファイバ・チャ
ネル調停ループ１ｂは、各ドライブ３０２、３０４、３
０６、３０８の第２のデータ転送ポート３１１を第２の
ホスト・コンピュータ３１４の第２の制御装置３２８に
接続することによって形成される。この構成では、第１
のホスト・コンピュータ３１２と第２のホスト・コンピ
ュータ３１４の両方が、調停ループ１ａ、１ｂの第１の
メモリ記憶装置クラスタ３０１内のそれぞれの異なるド
ライブに同時にアクセスすることができる。
ラスタ３０１は複数のディスク・ドライブ３０２、３０
４、３０６、３０８で形成される。この特定の実施例で
は、第１のメモリ記憶装置クラスタは２つのファイバ・
チャネル調停ループに接続される。ファイバ・チャネル
調停ループ１ａは、各ドライブ３０２、３０４、３０
６、３０８の第１のデータ転送ポート３０９を第１のホ
スト・コンピュータ３１２の第１の制御装置３１０に接
続することによって形成される。他方のファイバ・チャ
ネル調停ループ１ｂは、各ドライブ３０２、３０４、３
０６、３０８の第２のデータ転送ポート３１１を第２の
ホスト・コンピュータ３１４の第２の制御装置３２８に
接続することによって形成される。この構成では、第１
のホスト・コンピュータ３１２と第２のホスト・コンピ
ュータ３１４の両方が、調停ループ１ａ、１ｂの第１の
メモリ記憶装置クラスタ３０１内のそれぞれの異なるド
ライブに同時にアクセスすることができる。
【００１３】第２のメモリ記憶装置クラスタ３１５は第
２の複数のディスク・ドライブ３１６、３１８、３２
０、３２２で形成される。この特定の実施例では、第２
のクラスタのメモリ記憶装置は２つのファイバ・チャネ
ル調停ループに接続される。ファイバ・チャネル調停ル
ープ２ａは、各ドライブ３１６、３１８、３２０、３２
２の第１のデータ転送ポート３２３を第１のホスト・コ
ンピュータ３１２の第２の制御装置３２６に接続するこ
とによって形成される。他方のファイバ・チャネル調停
ループ２ｂは、各ドライブ３１６、３１８、３２０、３
２２の第２のデータ転送ポート３２５を第２のホスト・
コンピュータ３１４の第１の制御装置３２４に接続する
ことによって形成される。この構成では、第１のホスト
・コンピュータ３１２と第２のホスト・コンピュータ３
１４の両方が、調停ループ２ａ、２ｂの第２のメモリ記
憶装置クラスタ３１５内のそれぞれの異なるドライブに
同時にアクセスすることができる。
２の複数のディスク・ドライブ３１６、３１８、３２
０、３２２で形成される。この特定の実施例では、第２
のクラスタのメモリ記憶装置は２つのファイバ・チャネ
ル調停ループに接続される。ファイバ・チャネル調停ル
ープ２ａは、各ドライブ３１６、３１８、３２０、３２
２の第１のデータ転送ポート３２３を第１のホスト・コ
ンピュータ３１２の第２の制御装置３２６に接続するこ
とによって形成される。他方のファイバ・チャネル調停
ループ２ｂは、各ドライブ３１６、３１８、３２０、３
２２の第２のデータ転送ポート３２５を第２のホスト・
コンピュータ３１４の第１の制御装置３２４に接続する
ことによって形成される。この構成では、第１のホスト
・コンピュータ３１２と第２のホスト・コンピュータ３
１４の両方が、調停ループ２ａ、２ｂの第２のメモリ記
憶装置クラスタ３１５内のそれぞれの異なるドライブに
同時にアクセスすることができる。
【００１４】図３は、第１のクラスタ３０１および第２
のクラスタ３１５中の４つのディスク・ドライブを示
す。しかし、クラスタ３０１、３１５中のドライブの数
は増加させることができる。
のクラスタ３１５中の４つのディスク・ドライブを示
す。しかし、クラスタ３０１、３１５中のドライブの数
は増加させることができる。
【００１５】メモリ記憶装置と制御装置との間の接続
は、光学的なものでも、電気的なものでもよい。接続が
光学的なものである場合は通常、光ファイバが使用され
る。接続が電気的なものである場合は通常、銅ベースの
ケーブルが使用される。光ファイバは、接続部間のより
大きな物理的距離を許容するが、銅よりも高価である。
ファイバ・チャネル仕様は、使用すべきケーブリングま
たはファイバの寸法および特性を定義している。
は、光学的なものでも、電気的なものでもよい。接続が
光学的なものである場合は通常、光ファイバが使用され
る。接続が電気的なものである場合は通常、銅ベースの
ケーブルが使用される。光ファイバは、接続部間のより
大きな物理的距離を許容するが、銅よりも高価である。
ファイバ・チャネル仕様は、使用すべきケーブリングま
たはファイバの寸法および特性を定義している。
【００１６】使用するケーブルまたはファイバは、デー
タ転送ポート３０９、３１１、３２３、３２５を介して
メモリ記憶装置に接続される。データ転送ポート３０
９、３１１、３２３、３２５はそれぞれ、入力と出力の
両方を有する。図３は、メモリ記憶装置３０２の第１の
データ転送ポート３０９の入力３２７および出力３２９
を示す。メモリ記憶装置クラスタとは、各メモリ装置の
データ転送ポート出力を近傍のメモリ装置のデータ転送
ポート入力に接続してループを形成することによって構
成されたファイバ・チャネル調停ループである。ループ
の各端部にある２つのメモリ記憶装置は、（入力メモリ
記憶装置と指定された）一方のメモリ記憶装置のデータ
転送ポートの入力部が制御装置の出力に接続され、（出
力メモリ記憶装置と指定された）他方のメモリ記憶装置
のデータ転送ポートの出力部が制御装置の入力に接続さ
れるように構成される。たとえば、図３に示したよう
に、ループ１ａの端部にある２つのメモリ装置はディス
ク・ドライブ３０２、３０８である。制御装置３１０の
出力は、入力メモリ記憶装置３０２のデータ転送ポート
３０９の入力３２７に接続される。制御装置３１０の入
力は、出力メモリ記憶装置３０８のデータ転送ポート３
１３の出力３３１に接続される。これらの接続の詳細は
ファイバ・チャネル仕様によって定義されている。デー
タ転送ポートの入力および出力と、二重ポート・アーキ
テクチャは、ファイバ・チャネル規格によって定義され
ている。
タ転送ポート３０９、３１１、３２３、３２５を介して
メモリ記憶装置に接続される。データ転送ポート３０
９、３１１、３２３、３２５はそれぞれ、入力と出力の
両方を有する。図３は、メモリ記憶装置３０２の第１の
データ転送ポート３０９の入力３２７および出力３２９
を示す。メモリ記憶装置クラスタとは、各メモリ装置の
データ転送ポート出力を近傍のメモリ装置のデータ転送
ポート入力に接続してループを形成することによって構
成されたファイバ・チャネル調停ループである。ループ
の各端部にある２つのメモリ記憶装置は、（入力メモリ
記憶装置と指定された）一方のメモリ記憶装置のデータ
転送ポートの入力部が制御装置の出力に接続され、（出
力メモリ記憶装置と指定された）他方のメモリ記憶装置
のデータ転送ポートの出力部が制御装置の入力に接続さ
れるように構成される。たとえば、図３に示したよう
に、ループ１ａの端部にある２つのメモリ装置はディス
ク・ドライブ３０２、３０８である。制御装置３１０の
出力は、入力メモリ記憶装置３０２のデータ転送ポート
３０９の入力３２７に接続される。制御装置３１０の入
力は、出力メモリ記憶装置３０８のデータ転送ポート３
１３の出力３３１に接続される。これらの接続の詳細は
ファイバ・チャネル仕様によって定義されている。デー
タ転送ポートの入力および出力と、二重ポート・アーキ
テクチャは、ファイバ・チャネル規格によって定義され
ている。
【００１７】図３は、特定のファイバ・チャネル調停メ
モリ装置クラスタに２つのコンピュータ・ホストしかア
クセスしない本発明の実施例を示す。しかし、本発明
は、これよりも多くのホストを含むように拡張すること
ができる。特定のファイバ・チャネル調停ドライブ・ク
ラスタにアクセスできるホストの数は、メモリ記憶装置
上のデータ転送ポートの数によって制限される。図３に
示したメモリ記憶装置は２つのデータ転送ポートしか有
さない。しかし、データ転送ポートの数は増加させるこ
とができる。これに応じて、メモリ装置クラスタに直接
アクセスできるコンピュータ・ホストの数が増加する。
モリ装置クラスタに２つのコンピュータ・ホストしかア
クセスしない本発明の実施例を示す。しかし、本発明
は、これよりも多くのホストを含むように拡張すること
ができる。特定のファイバ・チャネル調停ドライブ・ク
ラスタにアクセスできるホストの数は、メモリ記憶装置
上のデータ転送ポートの数によって制限される。図３に
示したメモリ記憶装置は２つのデータ転送ポートしか有
さない。しかし、データ転送ポートの数は増加させるこ
とができる。これに応じて、メモリ装置クラスタに直接
アクセスできるコンピュータ・ホストの数が増加する。
【００１８】図３は、各コンピュータ・ホストに２つの
メモリ装置クラスタしか接続されていない本発明を示
す。しかし、特定のコンピュータ・ホストからアクセス
できるそれぞれの異なるクラスタの数は、単にコンピュ
ータ・ホスト上の制御装置の数を増加させることによっ
て増加させることができる。
メモリ装置クラスタしか接続されていない本発明を示
す。しかし、特定のコンピュータ・ホストからアクセス
できるそれぞれの異なるクラスタの数は、単にコンピュ
ータ・ホスト上の制御装置の数を増加させることによっ
て増加させることができる。
【００１９】２つのポートの対称的な使用法を拡張する
ことによって、ホスト間で情報を共用するだけでなく、
性能上の利益を得ることもできる。二重ポート・ドライ
ブの単一のポートが活動状態であり、他方のポートが耐
故障性のための受動待機状態であるとき、ループ中の特
定のディスクに一度にアクセスできるホストは１つだけ
である。この条件が重要であることを、下記の例を通じ
て示すことができる。図１に示したように、コンピュー
タ・ホスト１０２が第１のディスク・ドライブ１０６に
アクセスしているときには、他のどのディスク・ドライ
ブ１０８、１１０、１１２にもアクセスできなくなる。
しかし、図３に示したように、第１のホスト３１２が本
発明のループ１ａを介して第１のディスク・ドライブ３
０２にアクセスしている際、それと同時に、第２のホス
ト３１４がループ１ｂを介して第２のディスク・ドライ
ブ３０４にアクセスすることができる。
ことによって、ホスト間で情報を共用するだけでなく、
性能上の利益を得ることもできる。二重ポート・ドライ
ブの単一のポートが活動状態であり、他方のポートが耐
故障性のための受動待機状態であるとき、ループ中の特
定のディスクに一度にアクセスできるホストは１つだけ
である。この条件が重要であることを、下記の例を通じ
て示すことができる。図１に示したように、コンピュー
タ・ホスト１０２が第１のディスク・ドライブ１０６に
アクセスしているときには、他のどのディスク・ドライ
ブ１０８、１１０、１１２にもアクセスできなくなる。
しかし、図３に示したように、第１のホスト３１２が本
発明のループ１ａを介して第１のディスク・ドライブ３
０２にアクセスしている際、それと同時に、第２のホス
ト３１４がループ１ｂを介して第２のディスク・ドライ
ブ３０４にアクセスすることができる。
【００２０】本発明の特定の実施例を説明し図示した
が、本発明は、そのように説明し図示した各部の特定の
態様または構成に限らない。本発明は特許請求の範囲に
よってのみ制限される。
が、本発明は、そのように説明し図示した各部の特定の
態様または構成に限らない。本発明は特許請求の範囲に
よってのみ制限される。
【００２１】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００２２】（実施態様１）複数のメモリ記憶装置を有
し、各メモリ記憶装置が、第１のデータ転送ポートと第
２のデータ転送ポートとを有し、すべてのメモリ記憶装
置の第１のデータ転送ポートが、第１のループを形成す
るように相互接続され、すべてのメモリ記憶装置の第２
のデータ転送ポートが、第２のループを形成するように
相互接続された、第１のメモリ記憶装置クラスタと、複
数のメモリ記憶装置を有し、各メモリ記憶装置が、第１
のデータ転送ポートと第２のデータ転送ポートとを有
し、すべてのメモリ記憶装置の第１のデータ転送ポート
が、第３のループを形成するように相互接続され、すべ
てのメモリ記憶装置の第２のデータ転送ポートが、第４
のループを形成するように相互接続された、第２のメモ
リ記憶装置クラスタと、第１のループと通信する第１の
制御装置と、第３のループと通信する第２の制御装置と
を有する第１のホストと、第２のループと通信する第１
の制御装置と、第４のループと通信する第２の制御装置
とを有する第２のホストとを備えることを特徴とするマ
ルチホスト情報記憶システム。
し、各メモリ記憶装置が、第１のデータ転送ポートと第
２のデータ転送ポートとを有し、すべてのメモリ記憶装
置の第１のデータ転送ポートが、第１のループを形成す
るように相互接続され、すべてのメモリ記憶装置の第２
のデータ転送ポートが、第２のループを形成するように
相互接続された、第１のメモリ記憶装置クラスタと、複
数のメモリ記憶装置を有し、各メモリ記憶装置が、第１
のデータ転送ポートと第２のデータ転送ポートとを有
し、すべてのメモリ記憶装置の第１のデータ転送ポート
が、第３のループを形成するように相互接続され、すべ
てのメモリ記憶装置の第２のデータ転送ポートが、第４
のループを形成するように相互接続された、第２のメモ
リ記憶装置クラスタと、第１のループと通信する第１の
制御装置と、第３のループと通信する第２の制御装置と
を有する第１のホストと、第２のループと通信する第１
の制御装置と、第４のループと通信する第２の制御装置
とを有する第２のホストとを備えることを特徴とするマ
ルチホスト情報記憶システム。
【００２３】（実施態様２）前記第１のメモリ記憶装置
クラスタ中の各メモリ記憶装置の第１のデータ転送ポー
トが入力と出力とを有し、１つのメモリ記憶装置の第１
のデータ・ポートの入力が第１のホストの第１の制御装
置の出力と通信し、他の１つのメモリ記憶装置の第１の
データ・ポートの出力が第１のホストの第１の制御装置
の入力と通信し、第１のデータ・ポートの残りの入力お
よび出力が、第１のループを画定するように相互接続さ
れることを特徴とする実施態様１に記載の記憶システ
ム。
クラスタ中の各メモリ記憶装置の第１のデータ転送ポー
トが入力と出力とを有し、１つのメモリ記憶装置の第１
のデータ・ポートの入力が第１のホストの第１の制御装
置の出力と通信し、他の１つのメモリ記憶装置の第１の
データ・ポートの出力が第１のホストの第１の制御装置
の入力と通信し、第１のデータ・ポートの残りの入力お
よび出力が、第１のループを画定するように相互接続さ
れることを特徴とする実施態様１に記載の記憶システ
ム。
【００２４】（実施態様３）少なくとも１つの前記ルー
プがファイバ・チャネル調停ループであることを特徴と
する実施態様１に記載の記憶システム。
プがファイバ・チャネル調停ループであることを特徴と
する実施態様１に記載の記憶システム。
【００２５】（実施態様４）前記転送ポートが光学的に
相互接続されることを特徴とする実施態様１に記載の記
憶システム。
相互接続されることを特徴とする実施態様１に記載の記
憶システム。
【００２６】（実施態様５）前記転送ポートが電気的に
相互接続されることを特徴とする実施態様１に記載の記
憶システム。
相互接続されることを特徴とする実施態様１に記載の記
憶システム。
【００２７】（実施態様６）前記メモリ記憶装置がディ
スク・ドライブであることを特徴とする実施態様１に記
載の記憶システム。
スク・ドライブであることを特徴とする実施態様１に記
載の記憶システム。
【００２８】
【発明の効果】以上のように、本発明を用いると、高価
なファイバ・チャネル・スイッチのオーバヘッドなし
で、ファイバ・チャネル・メモリ記憶装置の二重ポート
機能を使用することにより、信頼性および耐故障性に優
れ、より高い総帯域幅を達成し、かつデータを共用す
る、ファイバ・チャネル調停ループへの多重コンピュー
タ・ホスト・アクセスを行う装置および方法を提供する
ことができる。本発明は、これらの属性を達成する。ま
た、２つのポートの使用法を拡張し、一方のループで情
報をアクセスしている間に、他方のループで別の記憶装
置へのアクセスを行うようにすることによって、スルー
プットも向上させることもできる。
なファイバ・チャネル・スイッチのオーバヘッドなし
で、ファイバ・チャネル・メモリ記憶装置の二重ポート
機能を使用することにより、信頼性および耐故障性に優
れ、より高い総帯域幅を達成し、かつデータを共用す
る、ファイバ・チャネル調停ループへの多重コンピュー
タ・ホスト・アクセスを行う装置および方法を提供する
ことができる。本発明は、これらの属性を達成する。ま
た、２つのポートの使用法を拡張し、一方のループで情
報をアクセスしている間に、他方のループで別の記憶装
置へのアクセスを行うようにすることによって、スルー
プットも向上させることもできる。
【図１】標準ファイバ・チャネル調停ループを介してホ
スト・コンピュータがディスク・ドライブに接続される
従来技術のブロック図である。
スト・コンピュータがディスク・ドライブに接続される
従来技術のブロック図である。
【図２】ファイバ・チャネル・スイッチおよび複数の標
準ファイバ・チャネル調停ループを介してディスク・ド
ライブに複数のホスト・コンピュータが接続される従来
技術のブロック図である。
準ファイバ・チャネル調停ループを介してディスク・ド
ライブに複数のホスト・コンピュータが接続される従来
技術のブロック図である。
【図３】本発明において説明した複数の標準調停ループ
を介するディスク・ドライブとの複数のホスト・コンピ
ュータの接続のブロック図である。
を介するディスク・ドライブとの複数のホスト・コンピ
ュータの接続のブロック図である。
１０２：ホスト・コンピュータ １０４：ファイバ・チャネル制御装置 １０６、１０８、１１０、１１２：ディスク・ドライブ ２０１：ファイバ・チャネル・スイッチ ２０２、２０４：ホスト・コンピュータ ２０６、２０８：ファイバ・チャネル調停ループ ３０１：第１のメモリ装置クラスタ ３０２、３０４、３０６、３０８：ディスク・ドライブ ３１０：第１の制御装置 ３１１：第２のデータ転送ポート ３１２：第１のホスト・コンピュータ ３１４：第２のホスト・コンピュータ ３１５：第２のメモリ記憶装置クラスタ ３１６、３１８、３２０、３２２：ディスク・ドライブ ３２３：第１のデータ転送ポート ３２８：第２の制御装置 １ａ、１ｂ、２ａ、２ｂ：調停ループ
Claims (1)
- 【請求項１】 複数のメモリ記憶装置を有し、各メモリ
記憶装置が、第１のデータ転送ポートと第２のデータ転
送ポートとを有し、すべてのメモリ記憶装置の第１のデ
ータ転送ポートが、第１のループを形成するように相互
接続され、すべてのメモリ記憶装置の第２のデータ転送
ポートが、第２のループを形成するように相互接続され
た、第１のメモリ記憶装置クラスタと、 複数のメモリ記憶装置を有し、各メモリ記憶装置が、第
１のデータ転送ポートと第２のデータ転送ポートとを有
し、すべてのメモリ記憶装置の第１のデータ転送ポート
が、第３のループを形成するように相互接続され、すべ
てのメモリ記憶装置の第２のデータ転送ポートが、第４
のループを形成するように相互接続された、第２のメモ
リ記憶装置クラスタと、 第１のループと通信する第１の制御装置と、第３のルー
プと通信する第２の制御装置とを有する第１のホスト
と、 第２のループと通信する第１の制御装置と、第４のルー
プと通信する第２の制御装置とを有する第２のホストと
を備えることを特徴とするマルチホスト情報記憶システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US494,457 | 1995-06-26 | ||
| US08/494,457 US5694615A (en) | 1995-06-26 | 1995-06-26 | Storage system having storage units interconnected to form multiple loops to provide simultaneous access from multiple hosts |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916505A true JPH0916505A (ja) | 1997-01-17 |
Family
ID=23964555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8164459A Pending JPH0916505A (ja) | 1995-06-26 | 1996-06-25 | 記憶システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5694615A (ja) |
| EP (1) | EP0751464A1 (ja) |
| JP (1) | JPH0916505A (ja) |
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