JPH06250766A - Variable wiring element and variable wiring backboard - Google Patents
Variable wiring element and variable wiring backboardInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、伝送装置、交換装置等
の通信機器のバックボードにおいて、可変配線を可能と
する可変配線素子及びその素子を利用した可変配線バッ
クボードに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable wiring element that enables variable wiring in a backboard of a communication device such as a transmission device or a switching device, and a variable wiring backboard using the element.
【０００２】[0002]
【従来の技術】マルチＣＰＵ構成の装置においては、Ｃ
ＰＵ間の通信はバックボード上にアドレス、データ等を
備えた共通バスを設けるか、シリアルバスを設けて通信
を行っている。ＶＭＥバス等の汎用バスでは共通バスと
シリアルバスの両方を備えた仕様となっている。2. Description of the Related Art In a multi-CPU device, C
For communication between PUs, a common bus having addresses, data, etc. is provided on the backboard or a serial bus is provided to perform communication. A general-purpose bus such as a VME bus has both a common bus and a serial bus.
【０００３】従来のバックボードは前記のように構成さ
れており、マルチＣＰＵ構成の装置の場合はバス上の競
合を避けるために、共通バスの場合はラウンド・ロビン
等の競合制御方式をとり、シリアルバスの場合はＣＳＭ
Ａ、トークン、ポーリング等の競合制御方式をとってい
る。また、バックボードを備えた装置においては、機能
動作を試験するための端子をバックボードからとる場合
が多くなっている。The conventional backboard is configured as described above, and in the case of a device having a multi-CPU configuration, in order to avoid contention on the bus, in the case of a common bus, a competition control system such as round robin is adopted. CSM for serial bus
The contention control method such as A, token, and polling is adopted. Further, in devices equipped with a backboard, terminals for testing functional operation are often taken from the backboard.
【０００４】[0004]
【発明が解決しようとする課題】上記のような従来のバ
ックボードでは、上述のような競合制御方式をとってい
るが、その場合でも通信ができるのは１つのＣＰＵであ
り、他のＣＰＵは通信中のＣＰＵが通信を終えるまで待
ちの状態となり、ＣＰＵの数が多くなる場合または通信
量が多い場合は待ち時間が無視できないものとなる。こ
のような方式をとらなければいけなかったのは、バック
ボードの配線は固定であるという先入観によるところが
大きい。また、バックボードの配線を運用状態のままで
変更する手段がなかったことにもよる。また、試験用端
子を各パッケージからバックボードに引き出して、試験
用端子から異常状態を発生させる制御をする場合、装置
の高機能化につれて、試験用端子の数が増大し、バック
ボードに接続するケーブルの数が非常に多くなり、パッ
ケージのピンネックの原因となっている場合もあり、ま
た、装置の共通部のように他の部分へのケーブル配線が
多い場合には、この様なケーブルのコネクタネックのた
めにすべての試験用端子を設けられない場合もある。The above-mentioned conventional backboard adopts the contention control system as described above, but even in that case, only one CPU can communicate and the other CPUs can communicate with each other. The CPU in communication is in a waiting state until the communication is completed, and when the number of CPUs is large or the communication volume is large, the waiting time cannot be ignored. The reason why we had to take such a method is largely due to the preconception that the wiring of the backboard is fixed. It is also because there was no means to change the backboard wiring while it was in operation. In addition, when the test terminals are pulled out from each package to the backboard and the abnormal state is controlled from the test terminals, the number of test terminals increases as the functionality of the device increases, and they are connected to the backboard. The number of cables may be so large that it may cause a pin neck of the package, and if there is a lot of cable wiring to other parts such as the common part of the device, the connector of such a cable In some cases, not all test terminals can be provided because of the neck.
【０００５】本発明は、このような問題点を解決するた
めになされたものであり、バックボードの配線を可変と
し、必要に応じてパッケージ間のパスをはることで、Ｃ
ＰＵ間通信パスの生成・削除、試験用配線の引き出し等
を可能とし、ＣＰＵの数が多い場合または通信量が多い
場合でも、ＣＰＵ間の通信の待ち時間が増加せず、試験
端子も少なくすることができる可変配線素子及び可変配
線バックボードを得ることを目的とする。The present invention has been made in order to solve such a problem, and the wiring of the backboard can be made variable, and a path between packages can be provided as necessary, so that C
Enables generation / deletion of communication paths between PUs, drawing out of test wiring, etc., and does not increase communication waiting time between CPUs and reduces test terminals even when there are many CPUs or a large amount of communication. An object is to obtain a variable wiring element and a variable wiring backboard that can be used.
【０００６】[0006]
【課題を解決するための手段】第１発明に係る可変配線
素子は、内側と外側の端子を有し、外側端子が低インピ
ーダンス駆動能力を持ち、入出力の方向が制御される複
数のインターフェース部と、それぞれのインターフェー
ス部の内側の端子と接続された入出力線が行と列のマト
リックス状に交差して配置され、その交差部において入
出力線は遮断され、接続線により行の入出力線と列の入
出力線の端点が相互に結節され、その各結節部におい
て、同一の入出力線の端点に接続された１対の接続線が
第１のスイッチを介して相互に接続され、更に、第１の
スイッチが接続された接続線の両端点と入出力線の端点
との間に第２及び第３のスイッチがそれぞれ挿入された
スイッチング・マトリックスと、インターフェース部の
入出力の方向を制御する制御信号及びスイッチング・マ
トリックスの各スイッチのオン・オフ信号が外部からそ
れぞれ入力されて記憶され、その記憶情報をインターフ
ェース部及びスイッチに制御信号として出力する記憶手
段とを備えたものである。According to a first aspect of the present invention, there is provided a variable wiring element having a plurality of interface portions having inner and outer terminals, outer terminals having a low impedance driving capability, and input / output directions being controlled. And the input / output lines connected to the terminals inside the respective interface parts are arranged to intersect in a matrix of rows and columns, the input / output lines are cut off at the intersections, and the input / output lines of the rows are connected by the connecting lines. And the end points of the input / output lines of the column are mutually connected, and at each node, a pair of connection lines connected to the end points of the same input / output line are connected to each other via the first switch, and , A switching matrix in which second and third switches are inserted between both end points of the connecting line to which the first switch is connected and the end points of the input / output line, and the input / output direction of the interface unit is controlled. That the control signal and the on-off signals of the switches of the switching matrix is stored is inputted from the outside, in which a storage means for outputting the stored information as a control signal to the interface unit and the switch.
【０００７】第２の発明に係る可変配線バックボード
は、第１の発明の可変配線素子がマトリックス状に配置
され、各可変配線素子のインターフェース部の外側の端
子がそれぞれ相互に接続されたものである。A variable wiring backboard according to a second aspect of the invention is one in which the variable wiring elements of the first aspect of the invention are arranged in a matrix, and the terminals outside the interface section of each variable wiring element are connected to each other. is there.
【０００８】[0008]
【作用】第１発明においては、各インターフェース部の
入出力方向が記憶手段に記憶された制御信号により制御
される。また、インーフェース部と接続された入出力線
はスイッチング・マトリックスにおいてマトリックス状
に配置され、その交差部は上述のように第１〜第３のス
イッチを介して相互に接続されており、この第１〜第３
のスイッチのオン・オフは記憶手段に記憶された制御信
号により制御される。したがって、記憶手段に記憶され
た制御信号により各インターフェース部の入出力方向及
びスイッチング・マトリックスの交差部の各スイッチの
オン・オフを適宜制御することにより、入出力線のデー
タの方向及び接続を変更することができる。しかも、そ
の変更をする際には、そのためのデータは記憶手段に記
憶されているので、外部からデータを読み込むことなし
に処理できる。In the first aspect of the invention, the input / output direction of each interface section is controlled by the control signal stored in the storage means. Further, the input / output lines connected to the interface part are arranged in a matrix in the switching matrix, and the intersections thereof are connected to each other via the first to third switches as described above. 1 to 3
ON / OFF of the switch is controlled by a control signal stored in the storage means. Therefore, by appropriately controlling the input / output direction of each interface section and the ON / OFF of each switch at the intersection of the switching matrix by the control signal stored in the storage means, the direction and connection of the data of the input / output line are changed. can do. Moreover, when the change is made, since the data for the change is stored in the storage means, the data can be processed without reading the data from the outside.
【０００９】第２の発明においては、第１の発明の可変
配線素子がマトリックス状に配置され、各可変配線素子
のインターフェース部の他方の端子がそれぞれ相互に接
続され、各可変配線素子が制御されることにより、バッ
クボード上の配線が必要に応じて変更される。In the second invention, the variable wiring elements of the first invention are arranged in a matrix, the other terminals of the interface portion of each variable wiring element are connected to each other, and each variable wiring element is controlled. By doing so, the wiring on the backboard is changed as needed.
【００１０】[0010]
実施例１．図１は本発明の一実施例に係る可変配線素子
の概要図であり、全体の回路構成、スイッチング・マト
リックス、このマトリックスの交差部及び結節部がそれ
ぞれ図示されている。図において、１は入出力端子、２
は制御用端子、３はインターフェース部、４はスイッチ
ング・マトリックス、５Ａは制御情報メモリ、６は行の
入出力線と列の入出力線を相互に接続する接続線、７は
識別用端子、１５、１６及び１７はそれぞれスイッチン
グ・マトリックス４のスイッチ、１８は交差部、１９は
結節部である。入出力端子１は他の可変配線素子あるい
はバックボードに実装するパッケージのコネクタに接続
される。これらの入出力端子はそれぞれ双方向のインタ
ーフェース部３に接続される。インターフェース部３は
低インピーダンスの配線であってもドライブできる能力
を持ち、入出力の方向は制御情報メモリ５Ａによって制
御される。インターフェース部３を経由した入出力線は
スイッチング・マトリックス４に接続される。Example 1. FIG. 1 is a schematic diagram of a variable wiring element according to an embodiment of the present invention, in which an overall circuit configuration, a switching matrix, and intersections and nodes of this matrix are shown. In the figure, 1 is an input / output terminal, 2
Is a control terminal, 3 is an interface unit, 4 is a switching matrix, 5A is a control information memory, 6 is a connection line for connecting row input / output lines and column input / output lines to each other, 7 is an identification terminal, 15 , 16 and 17 are switches of the switching matrix 4, 18 is an intersection, and 19 is a knot. The input / output terminal 1 is connected to another variable wiring element or a connector of a package mounted on a backboard. These input / output terminals are connected to the bidirectional interface section 3, respectively. The interface unit 3 has the ability to drive even with low impedance wiring, and the input / output direction is controlled by the control information memory 5A. Input / output lines via the interface unit 3 are connected to the switching matrix 4.
【００１１】スイッチング・マトリックス４の内部はイ
ンターフェース部３の一方の端子と接続された入出力線
がマトリックス状に交差して配置され、その交差部１８
において入出力線は遮断され、接続線６により行の入出
力線と列の入出力線が相互に接続され、その各結節部１
９において、同一の入出力線に接続された１対の接続線
がスイッチ１５を介して相互に接続され、スイッチ１５
が接続された接続線の接続点と入出力線の端部との間に
スイッチ１６及びスイッチ１７がそれぞれ挿入される。
各スイッチ１５、１６及び１７のオン・オフは、制御情
報メモリ５Ａにより制御される。Input / output lines connected to one terminal of the interface section 3 are arranged inside the switching matrix 4 so as to cross each other in a matrix form, and the crossing 18
, The input / output lines are cut off, and the connecting lines 6 connect the row input / output lines and the column input / output lines to each other.
9, a pair of connection lines connected to the same input / output line are connected to each other via a switch 15,
The switch 16 and the switch 17 are respectively inserted between the connection points of the connection lines connected to and the ends of the input / output lines.
ON / OFF of each of the switches 15, 16 and 17 is controlled by the control information memory 5A.
【００１２】可変配線素子はバックボード上に複数個配
置するものであるから、他の可変配線素子と区別するた
めの信号を入力する識別用端子７を備えている。識別用
端子７は、バックボード上で接地及び電源に接続され、
接続の仕方はバックボード上に配置されたときの位置に
よって個別に決定される。制御情報メモリ５Ａは、識別
用端子７の入力と、デコーダで再生したアドレス信号を
照合し、アドレスが識別用端子７で指示する特定の範囲
にあるときは、選択信号を可変配線素子内で生成しメモ
リセルへのアクセスを可能とする。Since a plurality of variable wiring elements are arranged on the backboard, they are provided with identification terminals 7 for inputting signals for distinguishing them from other variable wiring elements. The identification terminal 7 is connected to the ground and the power source on the backboard,
The connection method is individually determined by the position when the connection is made on the backboard. The control information memory 5A collates the input of the identification terminal 7 with the address signal reproduced by the decoder, and when the address is within a specific range indicated by the identification terminal 7, generates a selection signal in the variable wiring element. Then, the memory cell can be accessed.
【００１３】図２は実施例１に係る可変配線素子のスイ
ッチング・マトリックス４の交差部の説明図であり、入
出力線の交差の一例を示している。図において、行の入
出力線（１....ｍ....）と列の入出力線（１....
ｎ....）があり、行の入出力線（ｍ）と列の入出力線
（ｎ）の交点Ｐ（ｍ，ｎ）、交点Ｐ（ｍ，ｎ）とＰ
（ｍ，ｎ＋１）を接続する線をＲ（ｍ，ｎ）、交点Ｐ
（ｍ，ｎ）とＰ（ｍ＋１，ｎ）を接続する線をＣ（ｍ，
ｎ）とする。FIG. 2 is an explanatory diagram of an intersection of the switching matrix 4 of the variable wiring element according to the first embodiment, showing an example of the intersection of the input / output lines. In the figure, row input / output lines (1 .... m ....) and column input / output lines (1 .... m).
n ....), the intersection point P (m, n) of the row input / output line (m) and the column input / output line (n), and the intersection point P (m, n) and P
The line connecting (m, n + 1) is R (m, n), and the intersection point P
The line connecting (m, n) and P (m + 1, n) is C (m,
n).
【００１４】スイッチング・マトリックス４の内部で
は、上述のように、入出力線がマトリックス状に交差し
て配置され、その交差部１８において、接続線６により
行の入出力線と列の入出力線が相互に接続され、その各
結節部１９において、スイッチ１５、スイッチ１６及び
スイッチ１７がそれぞれ図示のように挿入されている。
即ち、それぞれの結節点１９のスイッチ番号は入出力線
に対向するスイッチをスイッチ１５、入出力線から見て
右方向の接続線６に挿入されたスイッチをスイッチ１
６、同じく左方向の接続線６に挿入されたスイッチをス
イッチ１７とする。このような接続にすると、交差部で
入出力線を互いに接続することもできるし、接続しない
こともできる。交点Ｐ（ｍ，ｎ）の４つの結節点を上、
左、下、右の属性で表す。Inside the switching matrix 4, as described above, the input / output lines are arranged so as to intersect in a matrix, and at the intersections 18, the input / output lines of the rows and the input / output lines of the columns are connected by the connecting lines 6. Are connected to each other, and a switch 15, a switch 16 and a switch 17 are inserted in each node 19 as illustrated.
That is, the switch number of each node 19 is the switch 15 facing the input / output line, and the switch inserted in the connecting line 6 to the right of the input / output line is switch 1
6. Similarly, the switch inserted in the left connecting line 6 is referred to as a switch 17. With such a connection, it is possible to connect the input / output lines to each other at the intersection or not to connect them. Above the four nodes of intersection P (m, n),
The attributes are left, bottom, and right.
【００１５】このような、トポロジーとすると、交差部
のひとつの入出力線を交差部の他の入出力線から独立す
ることができるので、配線のアルゴリズムが簡単にな
る。たとえば、線Ｒ（ｍ，ｎ）と線Ｃ（ｍ，ｎ）及び線
Ｒ（ｍ，ｎ−１）と線Ｃ（ｍ−１，ｎ）を接続するには
交点Ｐ（ｍ，ｎ）のスイッチの設定は次のようにする。 上（オフ、オン、オフ）； 左（オフ、オフ、オン）； 下（オフ、オン、オフ）； 右（オフ、オフ、オン）； ただし、スイッチ属性は（スイッチ１５，スイッチ１
６，スイッチ１７）の順でオン／オフを表示した。With such a topology, one input / output line at the intersection can be isolated from the other input / output lines at the intersection, thus simplifying the wiring algorithm. For example, to connect the line R (m, n) and the line C (m, n) and the line R (m, n-1) and the line C (m-1, n), the intersection P (m, n) Switch settings are as follows. Up (off, on, off); Left (off, off, on); Down (off, on, off); Right (off, off, on); However, the switch attribute is (switch 15, switch 1)
On / off is displayed in the order of 6, switch 17).
【００１６】また、線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，
ｎ）を接続するときの交点Ｐ（ｍ，ｎ）のスイッチの設
定は次のようにする。 上（オン、オフ、オフ）； 左（オフ、オフ、オン）； 下（オフ、オフ、オフ）； 右（オフ、オン、オフ）； または、 上（オフ、オフ、オフ）； 左（オフ、オン、オフ）； 下（オン、オフ、オフ）； 右（オフ、オフ、オン）； この場合、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は使用
できないが、交点Ｐ（ｍ，ｎ）はこれらの線に対して影
響を与えないので交点Ｐ（ｍ−１，ｎ）、交点Ｐ（ｍ＋
１，ｎ）は接続しない交点Ｐ（ｍ，ｎ）については考慮
する必要がない。Further, the line R (m, n-1) and the line R (m, n,
The setting of the switch at the intersection P (m, n) when connecting (n) is performed as follows. Up (on, off, off); Left (off, off, on); Down (off, off, off); Right (off, on, off); Or Up (off, off, off); Left (off , On, off); bottom (on, off, off); right (off, off, on); in this case, line C (m-1, n) and line C (m, n) cannot be used, but the intersection Since P (m, n) does not affect these lines, the intersection P (m-1, n) and the intersection P (m +
It is not necessary to consider the intersection point P (m, n) where 1, n) are not connected.
【００１７】また、このスイッチング・マトリックス４
では線Ｒ（ｍ，ｎ−１）と線Ｒ（ｍ，ｎ）を接続する
と、線Ｃ（ｍ−１，ｎ）と線Ｃ（ｍ，ｎ）は接続できな
いことになるため、スイッチング・マトリックス４内で
の配線は交差させることはできないが、スイッチング・
マトリックス４の構造を２面にすることにより交差させ
ることが可能となる。Further, this switching matrix 4
Then, if the line R (m, n-1) and the line R (m, n) are connected, the line C (m-1, n) and the line C (m, n) cannot be connected. Therefore, the switching matrix The wiring within 4 cannot be crossed, but switching
It is possible to intersect by making the structure of the matrix 4 into two surfaces.
【００１８】また、各結節点１９のスイッチ１５〜１７
のオン・オフ及びインターフェース部３の入出力の方向
の決定は電気的に制御できる。また、メモリは外部から
データを読みだしてこなくても、その情報は保持される
ので、それぞれの制御はメモリで保持している情報で行
うことができる。即ち、ＳＲＡＭの各メモリセル、ＤＲ
ＡＭのメモリセルのストレージ・キャパシティのレベル
を高インピーダンスのバッファで受けて、スイッチのオ
ン・オフ及び入出力方向制御をすることができる。メモ
リをデバイスに内蔵し、外部からデータを読み込むこと
なしに、その保持している情報でスイッチやＩ／Ｏの制
御を行えるようにすることは回路の高集積化を計る上で
有効である。このメモリへの書き込み・読みだし制御は
アドレス、データ等を多重化したシリアルな制御信号と
して入出力する。あるいは同期化したシリアルデータ列
として入出力するなどの手段で実現することができる。The switches 15 to 17 at each node 19 are also provided.
Can be electrically controlled to determine the ON / OFF state and the input / output direction of the interface unit 3. Further, since the memory retains the information even if it does not read the data from the outside, each control can be performed by the information retained in the memory. That is, each memory cell of SRAM, DR
The storage capacity level of the AM memory cell can be received by a high-impedance buffer to control ON / OFF of the switch and control of the input / output direction. It is effective to increase the degree of circuit integration by incorporating a memory in the device and controlling the switch and I / O by the information held therein without reading the data from the outside. Control of writing / reading to / from this memory is performed by inputting / outputting as a serial control signal in which addresses, data, etc. are multiplexed. Alternatively, it can be realized by means of inputting / outputting as a synchronized serial data string.
【００１９】図３は実施例１に係る可変配線素子の制御
情報メモリ５Ａの構成を示すブロック図であり、１０は
メモリセルアレイ、２０Ａは制御用端子２及び識別用端
子７が接続される制御デコーダ、２１はコントロール回
路、２２はアドレス生成回路、２３はデータ生成回路、
２４は行セレクタ、２５は列セレクタ、２６は列Ｉ／Ｏ
回路である。FIG. 3 is a block diagram showing the configuration of the control information memory 5A of the variable wiring element according to the first embodiment. 10 is a memory cell array, 20A is a control decoder to which the control terminal 2 and the identification terminal 7 are connected. , 21 is a control circuit, 22 is an address generation circuit, 23 is a data generation circuit,
24 is a row selector, 25 is a column selector, and 26 is a column I / O.
Circuit.
【００２０】制御情報メモリ５ＡはＳＲＡＭ構造であ
り、制御用端子２にはアドレス信号、データ信号、リー
ド／ライト等の制御信号がシリアル信号に多重化されて
入出力される。外部のＣＰＵ等をもつ制御部がアドレス
信号、データ信号、制御信号等を多重化して可変配線素
子のこの制御用端子２にアクセスすることで、後述のよ
うに可変配線素子が制御される。制御用端子２及び識別
用端子７から入力された信号は制御用デコーダ２０Ａに
よりアドレス信号、データ信号及びリード／ライト等の
制御信号に分離される。リード／ライト等の制御信号は
コントロール回路２１により制御情報として出力され
る。例えば、制御信号がライト命令のときには、アドレ
ス信号からアドレス生成回路２２により行と列のアドレ
スが生成され、行セレクタ２４及び列セレクタ２５によ
り特定のメモリセルにアクセスし、データ信号からデー
タ生成回路２３によりデータが生成され、列Ｉ／Ｏ回路
２６を経てメモリセルアレイ１０の該当するメモリセル
に記憶される。The control information memory 5A has an SRAM structure, and control signals such as an address signal, a data signal, and a read / write signal are multiplexed into a serial signal and input / output to / from the control terminal 2. The control unit having an external CPU or the like multiplexes the address signal, the data signal, the control signal, etc., and accesses the control terminal 2 of the variable wiring element to control the variable wiring element as described later. The signals input from the control terminal 2 and the identification terminal 7 are separated by the control decoder 20A into address signals, data signals, and control signals such as read / write. A control signal such as read / write is output by the control circuit 21 as control information. For example, when the control signal is a write command, the address generation circuit 22 generates row and column addresses from the address signal, the row selector 24 and the column selector 25 access a specific memory cell, and the data signal generates the data generation circuit 23. Then, data is generated and stored in the corresponding memory cell of the memory cell array 10 via the column I / O circuit 26.
【００２１】図４は実施例１に係る可変配線素子のスイ
ッチング・マトリックス４の結節部の詳細図であり、制
御情報メモリ５Ａのメモリセルとスイッチング・マトリ
ックス４の各スイッチとの関係を示している。図におい
て、１０Ａはスイッチ１５を制御するメモリセル、１０
Ｂはスイッチ１６を制御するメモリセル、１０Ｃはスイ
ッチ１７を制御するメモリセルである。したがって、各
スイッチ１５、１６及び１７はそれぞれメモリセル１０
Ａ、１０Ｂ及び１０Ｃに記憶されたデータによりオン・
オフ制御されている。FIG. 4 is a detailed view of the nodes of the switching matrix 4 of the variable wiring element according to the first embodiment, showing the relationship between the memory cells of the control information memory 5A and the switches of the switching matrix 4. . In the figure, 10A is a memory cell for controlling the switch 15,
B is a memory cell that controls the switch 16, and 10C is a memory cell that controls the switch 17. Therefore, each switch 15, 16 and 17 is connected to the memory cell 10 respectively.
ON by data stored in A, 10B and 10C
It is controlled off.
【００２２】図５は実施例１に係る可変配線素子のイン
ターフェース部３の詳細図であり、入出力バッファとメ
モリセルとの関係を示している。図において、８は入力
方向のバッファ、９は出力方向のバッファ、１０Ｄはデ
ータの入出力の方向を制御するメモリセルである。イン
ターフェース部３は、入力方向のバッファ８と出力方向
のバッファ９とを並列に配置し、制御情報メモリ５Ａの
メモリセルアレイ１０内の１つのメモリセル１０Ｄによ
り一方のバッファをハイ・インピーダンス制御をするこ
とにより他方のバッファだけが動作可能となるようにす
る。したがって、各バッファ８及び９はそれぞれメモリ
セル１０Ｄに記憶されたデータにより制御され、いずれ
か一方のバッファのみが動作してデータの入出力の方向
が制御される。FIG. 5 is a detailed diagram of the interface section 3 of the variable wiring element according to the first embodiment and shows the relationship between the input / output buffer and the memory cell. In the figure, 8 is an input direction buffer, 9 is an output direction buffer, and 10D is a memory cell for controlling the direction of data input / output. The interface unit 3 arranges the buffer 8 in the input direction and the buffer 9 in the output direction in parallel, and performs high impedance control of one buffer by one memory cell 10D in the memory cell array 10 of the control information memory 5A. Ensures that only the other buffer is operational. Therefore, each of the buffers 8 and 9 is controlled by the data stored in the memory cell 10D, and only one of the buffers operates to control the data input / output direction.
【００２３】以上のように、図１〜図５から構成された
可変配線素子において、制御情報メモリ５Ａの識別用端
子７によりその素子が識別され、制御用端子２を介して
制御データが入力されると、上述のように図３の制御デ
コーダ２０Ａ等の動作により該当するメモリセルにデー
タが書き込まれる。そして、各メモリセルは図４及び図
５に示されるようにスイッチング・マトリックス４のス
イッチ１５、１６及び１７のオン・オフを制御し、ま
た、インターフェース部３のバッファ８及び９を制御す
ることにより、図１に示されるスイッチング・マトリッ
クス４の回路網そのものを適宜変更したり、インターフ
ェース部３のデータの方向を制御したりすることができ
る。As described above, in the variable wiring element configured from FIGS. 1 to 5, the element is identified by the identification terminal 7 of the control information memory 5A, and the control data is input through the control terminal 2. Then, as described above, the data is written in the corresponding memory cell by the operation of the control decoder 20A in FIG. Each memory cell controls ON / OFF of the switches 15, 16 and 17 of the switching matrix 4 as shown in FIGS. 4 and 5, and controls the buffers 8 and 9 of the interface unit 3. The circuit network of the switching matrix 4 shown in FIG. 1 can be appropriately changed, and the data direction of the interface unit 3 can be controlled.
【００２４】実施例２．図６は本発明の他の実施例に係
る可変配線素子概要図であり、図１の識別用端子７に代
えて選択用端子１１を設けている。図７はその制御情報
メモリ５Ａのブロック図であり、２０Ｂは制御用端子２
及び選択用端子１１が接続される制御デコーダである。
この実施例においては、インターフェース部３の入出力
の方向及びスイッチング・マトリックス４のスイッチが
制御情報メモリ５Ａに記憶された情報により制御され、
他の可変配線素子と区別するための信号を入力する選択
用端子１１を備えているものである。Example 2. 6 is a schematic view of a variable wiring element according to another embodiment of the present invention, in which a selection terminal 11 is provided in place of the identification terminal 7 of FIG. FIG. 7 is a block diagram of the control information memory 5A, and 20B is a control terminal 2
And a selection terminal 11 is connected to the control decoder.
In this embodiment, the input / output directions of the interface section 3 and the switches of the switching matrix 4 are controlled by the information stored in the control information memory 5A,
It is provided with a selection terminal 11 for inputting a signal for distinguishing it from other variable wiring elements.
【００２５】スイッチング・マトリックス４の各スイッ
チとインターフェース部３の入出力バッファとレジスタ
の関係は実施例１と同様である。選択用端子１１には選
択信号が入力され、この選択信号は可変配線素子の外部
においてアドレスがデコードされた、各素子を選択する
信号である。そして、選択用端子１１を介して制御デコ
ーダ２０Ｂにその選択信号を入力することで、該当する
ひとつの可変配線素子のみが選択される。選択された可
変配線素子はアドレスデコードを有効とし、素子内のメ
モリセルアレイ１０に図３の例と同様にしてアクセスす
る。The relationship between each switch of the switching matrix 4, the input / output buffer of the interface unit 3 and the register is the same as that of the first embodiment. A selection signal is input to the selection terminal 11, and the selection signal is a signal for selecting each element whose address is decoded outside the variable wiring element. Then, by inputting the selection signal to the control decoder 20B via the selection terminal 11, only one corresponding variable wiring element is selected. Address decoding is enabled for the selected variable wiring element, and the memory cell array 10 in the element is accessed in the same manner as in the example of FIG.
【００２６】選択用端子１１を使うと、可変配線素子の
端子数を減らすことができるという利点がある。図１の
実施例の識別用端子７を使った場合、例えば１００個の
可変配線素子をバックボード上に配置すると、個々を区
別するためには端子数を「７（２7 ）」としなければい
けないが、選択用端子１１の場合には既にデコードされ
た信号を選択信号として入力するので、端子数は「１」
で済む。The use of the selection terminal 11 has an advantage that the number of terminals of the variable wiring element can be reduced. When the identification terminal 7 of the embodiment of FIG. 1 is used, for example, when 100 variable wiring elements are arranged on the backboard, the number of terminals must be set to “7 (2 7 )” to distinguish each. In the case of the selection terminal 11, the number of terminals is "1" because the already decoded signal is input as the selection signal.
It's done.
【００２７】実施例３．図８は本発明の他の実施例に係
る可変配線素子の概要図であり、図１の制御情報メモリ
５Ａに代えて制御情報レジスタ５Ｂを設けたものであ
る。したがって、制御情報レジスタ５Ｂのレジスタアレ
イ内の１つのレジスタのＳＲラッチの極性により、イン
ターフェース部３の入出力の方向及びスイッチング・マ
トリックス４の各スイッチ１５〜１７が制御される。さ
らに、この制御は、外部からデータを読み込むことなし
に、レジスタに保持された情報により処理できる。Example 3. FIG. 8 is a schematic diagram of a variable wiring element according to another embodiment of the present invention, in which a control information register 5B is provided in place of the control information memory 5A of FIG. Therefore, the polarity of the SR latch of one register in the register array of the control information register 5B controls the input / output direction of the interface unit 3 and each switch 15 to 17 of the switching matrix 4. Further, this control can be processed by the information held in the register without reading data from the outside.
【００２８】図９は実施例３に係る可変配線素子の制御
情報レジスタ５Ｂのブロック図であり、１２はレジスタ
アレイである。制御用端子２及び識別用端子７から入力
された信号は制御用デコーダ２０Ａによりアドレス信
号、データ信号及びリード／ライト等の制御信号に分離
される。リード／ライト等の制御信号はコントロール回
路２１により制御情報として出力される。例えば、制御
情報がライト命令のときには、アドレス信号からアドレ
スが生成されレジスタアレイ１２にアクセスし、データ
信号からデータが生成されレジスタアレイ１２に記憶さ
れる。FIG. 9 is a block diagram of the control information register 5B of the variable wiring element according to the third embodiment, and 12 is a register array. The signals input from the control terminal 2 and the identification terminal 7 are separated by the control decoder 20A into address signals, data signals, and control signals such as read / write. A control signal such as read / write is output by the control circuit 21 as control information. For example, when the control information is a write command, an address is generated from the address signal to access the register array 12, and data is generated from the data signal and stored in the register array 12.
【００２９】図１０は実施例３に係る可変配線素子のス
イッチング・マトリックス４の結節部の詳細図であり、
制御情報レジスタ５Ｂのレジスタとスイッチング・マト
リックス４の各スイッチの関係を示している。図におい
て、１２Ａはスイッチ１５を制御するレジスタ、１２Ｂ
はスイッチ１６を制御するレジスタ、１２Ｃはスイッチ
１７を制御するレジスタである。したがって、各スイッ
チ１５、１６及び１７はそれぞれレジスタ１２Ａ、１２
Ｂ及び１２Ｃに記憶されたデータによりオン・オフ制御
されている。FIG. 10 is a detailed view of the node portion of the switching matrix 4 of the variable wiring element according to the third embodiment.
The relationship between the registers of the control information register 5B and the switches of the switching matrix 4 is shown. In the figure, 12A is a register for controlling the switch 15, and 12B is a register.
Is a register for controlling the switch 16, and 12C is a register for controlling the switch 17. Therefore, each switch 15, 16 and 17 has a corresponding register 12A, 12
It is on / off controlled by the data stored in B and 12C.
【００３０】図１１は実施例３に係る可変配線素子のイ
ンターフェース部の詳細図であり、入出力バッファとレ
ジスタの関係を示している。図において、８は入力方向
のバッファ、９は出力方向のバッファ、１２Ｄはデータ
の入出力の方向を制御するレジスタである。したがっ
て、各バッファ８及び９はそれぞれレジスタ１２Ｄに記
憶されたデータにより制御され、データの入出力の方向
が制御されている。FIG. 11 is a detailed view of the interface section of the variable wiring element according to the third embodiment and shows the relationship between the input / output buffer and the register. In the figure, 8 is an input buffer, 9 is an output buffer, and 12D is a register for controlling the data input / output direction. Therefore, each of the buffers 8 and 9 is controlled by the data stored in the register 12D, and the input / output direction of the data is controlled.
【００３１】以上のように図８〜図１１から構成された
可変配線素子において、制御情報レジスタ５Ｂの識別用
端子７によりその素子が識別され、制御用端子２を介し
て制御データが入力されると、上述のように図９の制御
デコーダ２０Ａ等の動作により該当するレジスタにデー
タが書き込まれる。そして、各レジスタは図１０及び図
１１に示されるようにスイッチング・マトリックス４の
スイッチ１５、１６及び１７のオン・オフを制御し、ま
た、インターフェース部３のバッファ８及び９を制御す
ることにより、図８に示されるスイッチング・マトリッ
クス４の回路網そのものを適宜変更したり、インターフ
ェース部３のデータの方向を制御したりすることができ
る。In the variable wiring element configured as shown in FIGS. 8 to 11 as described above, the element is identified by the identification terminal 7 of the control information register 5B, and the control data is input through the control terminal 2. Then, as described above, the data is written in the corresponding register by the operation of the control decoder 20A in FIG. Then, each register controls ON / OFF of the switches 15, 16 and 17 of the switching matrix 4 as shown in FIGS. 10 and 11, and also controls the buffers 8 and 9 of the interface unit 3. The circuit network itself of the switching matrix 4 shown in FIG. 8 can be appropriately changed, and the data direction of the interface unit 3 can be controlled.
【００３２】実施例４．図１２は本発明の他の実施例に
係る可変配線素子の概要図であり、図６の制御情報メモ
リ５Ａに代えて制御情報レジスタ５Ｂを設けている。図
１３はその制御情報レジスタ５Ｂのブロック図である。
この実施例においては、インターフェース部３の入出力
の方向及びスイッチング・マトリックス４の各スイッチ
が制御情報レジスタ５Ｂのレジスタアレイ１２内の１つ
のレジスタの出力により制御される。Example 4. FIG. 12 is a schematic diagram of a variable wiring element according to another embodiment of the present invention, in which a control information register 5B is provided instead of the control information memory 5A of FIG. FIG. 13 is a block diagram of the control information register 5B.
In this embodiment, the input / output direction of the interface section 3 and each switch of the switching matrix 4 are controlled by the output of one register in the register array 12 of the control information register 5B.
【００３３】スイッチング・マトリックス４の各スイッ
チとインターフェース部３の入出力バッファとレジスタ
の関係は実施例３と同様である。選択用端子１１に入力
される選択信号は実施例２と同様であり、選択された可
変配線素子はアドレスデコードを有効とし、素子内のレ
ジスタアレイ１２に図９の例と同様にしてアクセスす
る。The relationship between each switch of the switching matrix 4, the input / output buffer of the interface unit 3 and the register is the same as that of the third embodiment. The selection signal input to the selection terminal 11 is the same as that in the second embodiment, the address decoding is enabled for the selected variable wiring element, and the register array 12 in the element is accessed as in the example of FIG.
【００３４】実施例５．図１４は本発明の一実施例に係
るバックボードの概念図であり、可変配線素子がマトリ
ックス状に配置され、各可変配線素子のインターフェー
ス部がそれぞれ相互に接続されている。１３ｉ、１３
ｊ、１３ｋ及び１３ｍはそれぞれ可変配線素子であり、
上述の実施例のいずれかが配置されている。１４は外部
の制御部から可変配線素子１３ｉ、１３ｊ、１３ｋ及び
１３ｍを制御する制御線であり実施例１〜４の制御用端
子等と接続されている。ＰＫＧｉ、ＰＫＧｊ、ＰＫＧｋ
及びＰＫＧｍは各パッケージｉ、ｊ、ｋ及びｍ（図示せ
ず）へ接続される接続線である。Example 5. FIG. 14 is a conceptual diagram of a backboard according to an embodiment of the present invention, in which variable wiring elements are arranged in a matrix and the interface portions of the variable wiring elements are connected to each other. 13i, 13
j, 13k and 13m are variable wiring elements,
Any of the above described embodiments are arranged. Reference numeral 14 is a control line for controlling the variable wiring elements 13i, 13j, 13k, and 13m from an external control unit, and is connected to the control terminals and the like of the first to fourth embodiments. PKGi, PKGj, PKGk
And PKGm are connection lines connected to each package i, j, k and m (not shown).
【００３５】マルチＣＰＵ構成の装置において、あるＣ
ＰＵが他のパッケージのＣＰＵにメッセージを送りたい
場合、通信用パスの生成要求メッセージを複数の可変配
線素子を制御する制御部に送信すると、制御部は要求を
受けた時点の各可変配線素子の既設の配線状態を確認
し、使用中の確認あるいは配線が可能かどうかを判定す
る。制御部は配線可能ならば各可変配線素子を制御して
配線し、配線後配線生成要求を出したＣＰＵに対して配
線が完了したことを通知し、配線不可能ならばビジー状
態であると通知する。配線完了通知を受信すると、ＣＰ
Ｕ間の通信を行い、終了すると通信パスの削除要求メッ
セージを制御部に送信する。In a device having a multi-CPU configuration, a certain C
When the PU wants to send a message to the CPU of another package, the PU sends a communication path generation request message to the control unit that controls a plurality of variable wiring elements, and the control unit outputs the message for each variable wiring element at the time of receiving the request. Check the existing wiring status and judge whether it is possible to check or wire during use. If the wiring is possible, the control unit controls each variable wiring element to perform wiring, and notifies the CPU that issued the post-wiring generation request that wiring has been completed, and if wiring is not possible, notifies that the wiring is busy. To do. When the wiring completion notification is received, CP
Communication between U is performed, and when the communication is completed, a communication path deletion request message is transmitted to the control unit.
【００３６】また、ビジー通知を受信すると、ビジー解
除の通知待ちあるいはリトライの処理を行う。制御部は
通信パスの削除要求メッセージを受信すると、対応する
配線を削除するために各可変配線素子を制御する。配線
の削除が終わると、他の通信パスの生成要求がないか確
認し、あればまた配線可能であるか判定して配線を行
い、要求元のＣＰＵに対して配線が完了したことを通知
する。このようにして、ＣＰＵ間通信パスの生成・削除
を行うことができる。When the busy notification is received, a busy cancellation notification wait or retry processing is performed. When the control unit receives the communication path deletion request message, the control unit controls each variable wiring element to delete the corresponding wiring. After the wiring is deleted, it is confirmed whether there is a request for generation of another communication path, if there is another wiring path, it is judged whether wiring is possible, wiring is performed, and the completion of wiring is notified to the requesting CPU. . In this way, the inter-CPU communication path can be created / deleted.
【００３７】図１５は図１４の実施例において、各可変
配線素子の配線の一例を示した図である。図において、
接続線ＰＫＧｉは可変配線素子１３ｉ及び１３ｊを介し
て接続線ＰＫＧｊに接続されており、この場合にはパッ
ケージｉ（図示せず）とパッケージｊ（図示せず）との
間に通信パスが生成されている。接続線ＰＫＧｋは可変
配線素子１３ｋ、１３ｍ及び１３ｊを介して可変配線素
子１３ｊの入出力線に接続されており、この場合には、
パッケージｋとこれらの可変配線素子１３ｋ、１３ｍ及
び１３ｊとで形成される通信パスが生成されている。FIG. 15 is a diagram showing an example of wiring of each variable wiring element in the embodiment of FIG. In the figure,
The connection line PKGi is connected to the connection line PKGj via the variable wiring elements 13i and 13j. In this case, a communication path is generated between the package i (not shown) and the package j (not shown). ing. The connection line PKGk is connected to the input / output line of the variable wiring element 13j via the variable wiring elements 13k, 13m and 13j. In this case,
A communication path formed by the package k and the variable wiring elements 13k, 13m, and 13j is generated.
【００３８】ところで、図１４のバックボードの可変配
線素子に対して、各パッケージの試験用端子を接続する
こともできる。この場合には、相互に接続した可変配線
素子を経由して試験用ケーブルを収容する端子に接続す
る。試験用ケーブルは可変配線素子を制御する信号線も
収容しており、外部の試験機から配線の変更を制御する
ことができるようにする。外部の試験機は試験手順にし
たがって、試験用端子の配線の変更を行い、異常状態を
発生させることにより装置の動作を試験することができ
る。By the way, the test terminal of each package can be connected to the variable wiring element of the backboard shown in FIG. In this case, the variable wiring elements connected to each other are connected to the terminals that accommodate the test cables. The test cable also accommodates the signal lines that control the variable wiring elements, so that it is possible to control wiring changes from an external tester. An external tester can test the operation of the device by changing the wiring of the test terminal and causing an abnormal state according to the test procedure.
【００３９】[0039]
【発明の効果】第１発明に係る可変配線素子は、各イン
ターフェース部の入出力方向が記憶手段に記憶された制
御信号により制御される。また、インーフェース部と接
続された入出力線はスイッチング・マトリックスにおい
てマトリックス状に配置され、その交差部は上述のよう
に第１〜第３のスイッチを介して相互に接続されてお
り、この第１〜第３のスイッチのオン・オフは記憶手段
に記憶された制御信号により制御される。したがって、
記憶手段に記憶された制御信号により各インターフェー
ス部の入出力方向及びスイッチング・マトリックスの交
差部の各スイッチのオン・オフを適宜制御することによ
り、外部からの読み出し無しに入出力線の接続を可変す
ることができる。このことは、回路の高集積化を計る上
で有効となる。In the variable wiring element according to the first aspect of the present invention, the input / output direction of each interface section is controlled by the control signal stored in the storage means. The input / output lines connected to the interface section are arranged in a matrix in the switching matrix, and the intersections thereof are connected to each other via the first to third switches as described above. ON / OFF of the first to third switches is controlled by a control signal stored in the storage means. Therefore,
By appropriately controlling the input / output direction of each interface and the on / off of each switch at the intersection of the switching matrix by the control signal stored in the storage means, the connection of the input / output line can be changed without reading from the outside. can do. This is effective in achieving high integration of the circuit.
【００４０】第２の発明に係るバックボードは、バック
ボード上に、可変配線素子がマトリックス状に配置さ
れ、各可変配線素子のインターフェース部の他方の端子
がそれぞれ相互に接続される事により、外部から入力さ
れる制御信号により各可変配線素子を制御し、入出力線
の接続及び入出力の方向を可変することにより、バック
ボード上の配線を必要に応じて変更することができ、必
要に応じてパッケージ間のパスをはることができる。In the backboard according to the second invention, the variable wiring elements are arranged in a matrix on the backboard, and the other terminals of the interface section of each variable wiring element are connected to each other, so that the external The wiring on the backboard can be changed as necessary by controlling each variable wiring element with a control signal input from the controller and changing the connection of the input / output line and the direction of input / output. You can set the path between packages.
【００４１】ＣＰＵ間通信の生成要求がポアソン分布状
に発生することが予想されることより、交換機における
呼発生の場合と同じように、アーラン多項式が適用で
き、すべてのパッケージ間に配線するよりもかなり少な
い配線量で所用の性能を達成でき、この様な方式のＣＰ
Ｕ間通信は、画像データのように情報の転送量が非常に
多くて競合制御を伴うような方式では待ち時間が大きす
ぎる場合、あるいは伝送装置のように通信パスを張ると
長時間にわたってそのまま張り続ける場合などに有効と
なる。Since it is expected that generation requests for CPU-to-CPU communication will be generated in a Poisson distribution, the Erlang polynomial can be applied, as in the case of call generation in the exchange, rather than wiring between all packages. The required performance can be achieved with a considerably small amount of wiring, and CP of this type is used.
The U-to-U communication can be extended for a long time if the waiting time is too long in a method involving a large amount of information transfer such as image data and contention control, or if a communication path is set up like a transmission device. It is effective when continuing.
【００４２】また、試験用端子を各パッケージからバッ
クボードに引き出して、試験用端子から異常状態を発生
させる制御をする場合には、各パッケージの試験用端子
を可変配線素子に接続し、相互に接続した可変配線素子
を経由して試験用ケーブルを収容する端子に接続するこ
とにより、可変配線素子により試験用端子の配線の変更
を行い、少ない試験用端子で異常状態を発生させて装置
の動作を試験することができる。When the test terminals are pulled out from each package to the backboard and the abnormal state is generated from the test terminals, the test terminals of each package are connected to the variable wiring element and mutually connected. By connecting to the terminal that accommodates the test cable via the connected variable wiring element, the wiring of the test terminal is changed by the variable wiring element and the abnormal state is generated with a small number of test terminals to operate the device. Can be tested.
【図１】実施例１の可変配線素子の概要図である。FIG. 1 is a schematic diagram of a variable wiring element according to a first exemplary embodiment.
【図２】図１のスイッチング・マトリックスの交差部の
説明図である。FIG. 2 is an illustration of an intersection of the switching matrix of FIG.
【図３】図１の制御情報メモリの構成を示すブロック図
である。3 is a block diagram showing a configuration of a control information memory of FIG.
【図４】図１のスイッチング・マトリックスの結節部の
詳細図である。FIG. 4 is a detailed view of a nodule of the switching matrix of FIG.
【図５】図１のインターフェース部の詳細図である。5 is a detailed view of the interface unit of FIG.
【図６】実施例２の可変配線素子の概要図である。FIG. 6 is a schematic diagram of a variable wiring element of Example 2.
【図７】図６の制御情報メモリの構成を示すブロック図
である。7 is a block diagram showing a configuration of a control information memory of FIG.
【図８】実施例３に係る可変配線素子の概要図である。FIG. 8 is a schematic diagram of a variable wiring element according to a third embodiment.
【図９】図８の制御情報レジスタの構成を示すブロック
図である。9 is a block diagram showing a configuration of a control information register of FIG.
【図１０】図８のスイッチング・マトリックスの結節部
の詳細図である。10 is a detailed view of a nodule of the switching matrix of FIG.
【図１１】図８のインターフェース部の詳細図である。11 is a detailed view of the interface unit of FIG.
【図１２】実施例４の可変配線素子の概要図である。FIG. 12 is a schematic diagram of a variable wiring element of Example 4.
【図１３】図１２の制御情報レジスタの構成を示すブロ
ック図である。13 is a block diagram showing a configuration of a control information register in FIG.
【図１４】実施例５のバックボードの概念図である。FIG. 14 is a conceptual diagram of a backboard according to a fifth embodiment.
【図１５】実施例５にの各可変配線素子の配線を示した
図である。FIG. 15 is a diagram showing wiring of each variable wiring element according to a fifth exemplary embodiment.
３ インターフェース部 ４ スイッチング・マトリックス ５Ａ 制御情報メモリ ５Ｂ 制御情報レジスタ ６ 接続線 ８ 入力方向のバッファ ９ 出力方向のバッファ １０Ａ、１０Ｂ、１０Ｃ、１０Ｄ メモリセル １２Ａ、１２Ｂ、１２Ｃ、１２Ｄ レジスタ １３ｉ、１３ｊ、１３ｋ、１３ｍ 可変配線素子 １５、１６、１７ スイッチ 3 interface section 4 switching matrix 5A control information memory 5B control information register 6 connection line 8 input direction buffer 9 output direction buffer 10A, 10B, 10C, 10D memory cells 12A, 12B, 12C, 12D registers 13i, 13j, 13k , 13m variable wiring element 15, 16, 17 switch
Claims (2)
インピーダンス駆動能力を持ち、入出力の方向が制御さ
れる複数のインターフェース部と、 それぞれのインターフェース部の内側の端子と接続され
た入出力線が行と列のマトリックス状に交差して配置さ
れ、その交差部において入出力線は遮断され、接続線に
より行の入出力線と列の入出力線の端点が相互に結節さ
れ、その各結節部において、同一の入出力線の端点に接
続された１対の接続線が第１のスイッチを介して相互に
接続され、更に、該第１のスイッチが接続された接続線
の両端点と入出力線の端点との間に第２及び第３のスイ
ッチがそれぞれ挿入されたスイッチング・マトリックス
と、 前記インターフェース部の入出力の方向を制御する制御
信号及び前記スイッチング・マトリックスの各スイッチ
のオン・オフ信号が外部からそれぞれ入力されて記憶さ
れ、その記憶情報を前記インターフェース部及び前記ス
イッチに制御信号として出力する記憶手段とを備えたこ
とを特徴とする可変配線素子。1. A plurality of interface units having inner and outer terminals, the outer terminals having a low impedance driving capability, and controlling input / output directions, and a plurality of interface units connected to the inner terminals of the respective interface units. The input / output lines are arranged in a matrix of rows and columns, the input / output lines are cut off at the intersections, and the connection lines connect the input / output lines of the rows and the end points of the input / output lines of the columns to each other. At each node, a pair of connecting lines connected to the end points of the same input / output line are connected to each other via a first switch, and further, both ends of the connecting line to which the first switch is connected. A switching matrix in which second and third switches are respectively inserted between a point and an end point of the input / output line; a control signal for controlling the input / output direction of the interface unit; and the switching matrix. ON-OFF signals of each switch box is stored is inputted from the outside, variable wiring element characterized by comprising a storage means for outputting the stored information as a control signal to said interface unit and said switch.
クス状に配置され、各可変配線素子のインターフェース
部の外側の端子がそれぞれ相互に接続されたことを特徴
とする可変配線バックボード。2. A variable wiring backboard in which the variable wiring elements according to claim 1 are arranged in a matrix, and terminals outside the interface portion of each variable wiring element are connected to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5031790A JP3060269B2 (en) | 1993-02-22 | 1993-02-22 | Variable wiring backboard |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5031790A JP3060269B2 (en) | 1993-02-22 | 1993-02-22 | Variable wiring backboard |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06250766A true JPH06250766A (en) | 1994-09-09 |
| JP3060269B2 JP3060269B2 (en) | 2000-07-10 |
Family
ID=12340868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5031790A Expired - Fee Related JP3060269B2 (en) | 1993-02-22 | 1993-02-22 | Variable wiring backboard |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060269B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600790B1 (en) | 1996-10-30 | 2003-07-29 | Hitachi, Ltd. | Gap-coupling bus system |
| WO2008117367A1 (en) * | 2007-03-23 | 2008-10-02 | Fujitsu Limited | Integrated circuit chip and circuit network |
-
1993
- 1993-02-22 JP JP5031790A patent/JP3060269B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600790B1 (en) | 1996-10-30 | 2003-07-29 | Hitachi, Ltd. | Gap-coupling bus system |
| WO2008117367A1 (en) * | 2007-03-23 | 2008-10-02 | Fujitsu Limited | Integrated circuit chip and circuit network |
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