JPH09270781A - Digital signal synchronizing circuit - Google Patents
Digital signal synchronizing circuitInfo
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- JPH09270781A JPH09270781A JP8081494A JP8149496A JPH09270781A JP H09270781 A JPH09270781 A JP H09270781A JP 8081494 A JP8081494 A JP 8081494A JP 8149496 A JP8149496 A JP 8149496A JP H09270781 A JPH09270781 A JP H09270781A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ディジタル回路に
関し、特に、ディジタル信号を同期化するためのディジ
タル信号同期化回路に関する。The present invention relates to a digital circuit, and more particularly, to a digital signal synchronization circuit for synchronizing digital signals.
【0002】[0002]
【従来の技術】外部のコンポーネントから入力されるデ
ィジタル信号は内部クロックとは同期していないため、
内部クロックでリタイミングする必要がある。外部クロ
ックと内部クロックとの位相差が、コンポーネント間の
ケーブルの長さによる変化も含めて、既知である場合に
は、セットアップ時間とホールド時間のみを考慮し、同
じ周波数のクロックでたたき直せばよいが、外部クロッ
クと内部クロックとの位相差が不明の場合には、さらに
高い周波数のクロックでリタイミングする必要がある。2. Description of the Related Art Digital signals input from external components are not synchronized with an internal clock.
Must be retimed by internal clock. If the phase difference between the external clock and the internal clock is known, including the change due to the length of the cable between the components, it is only necessary to consider the setup time and the hold time and re-beat the clock with the same frequency. However, if the phase difference between the external clock and the internal clock is unknown, it is necessary to perform retiming with a higher frequency clock.
【0003】従来、シリアルインターフェースで調歩同
期をとるためには、スタートビットの検出に16倍のク
ロックを使用している。したがって20MHz以上の高
速ディジタル信号を扱う場合には、リタイミングするた
めには200〜300MHz程度のクロックが必要とな
る。Conventionally, in order to achieve start-stop synchronization with a serial interface, a 16-fold clock is used to detect a start bit. Therefore, when handling a high-speed digital signal of 20 MHz or more, a clock of about 200 to 300 MHz is required for retiming.
【0004】例えば、特開平03−032129号公報
及び特開昭56−007546号公報には、位相情報を
もたない外部信号を内部のクロック信号によりリタイミ
ングする回路が開示されている。前者は、外部信号をパ
ラレル変換し、N分周して、そのN分周回路出力のパル
ス幅を利用して、リタイミングするものである。後者
は、外部信号をパラレル変換し、4分周して、その4分
周回路出力を内部クロックでリタイミングしている。For example, Japanese Patent Application Laid-Open Nos. 03-32129 and 56-007546 disclose circuits for retiming an external signal having no phase information by an internal clock signal. In the former, an external signal is parallel-converted, frequency-divided by N, and retiming is performed using the pulse width of the output of the frequency-divided-N circuit. In the latter, an external signal is parallel-converted, frequency-divided by 4, and the output of the frequency-divided circuit is retimed by an internal clock.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、コンポ
ーネント間のインターフェース信号が高速になればなる
ほど、ケーブル遅延の影響が大きくなり、ケーブル長あ
るいは素子ディレイ等による位相差の変動が大きくなる
ため、位相差が未知な高速ディジタル信号を同じ周波数
の内部クロックに自動的に同期させるのは困難である。However, the higher the speed of the interface signal between components, the greater the effect of cable delay, and the greater the variation in phase difference due to cable length or element delay, etc. It is difficult to automatically synchronize an unknown high-speed digital signal with an internal clock of the same frequency.
【0006】また上述した従来の技術においては、N分
周、パラレル変換して、位相同期をとるために、基本的
にカウンタやシフトレジスタを多用する分周回路が必要
とされ、回路規模が大きくなるばかりか、消費電力も増
大するという問題をもつ。Further, in the above-mentioned conventional technology, a frequency dividing circuit that uses many counters and shift registers is basically required to divide the frequency by N, perform parallel conversion, and obtain phase synchronization. In addition, there is a problem that power consumption also increases.
【0007】それ故に本発明の課題は、分周回路を用い
ることなく、周波数は既知だが位相情報のない入力デー
タを内部の同周波数のクロックに同期したデータにする
ディジタル信号同期化回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a digital signal synchronizing circuit for converting input data having a known frequency but no phase information into data synchronized with an internal clock of the same frequency without using a frequency dividing circuit. It is in.
【0008】[0008]
【課題を解決するための手段】本発明によれば以下に列
挙するディジタル信号同期化回路が得られる。According to the present invention, the following digital signal synchronization circuits can be obtained.
【0009】1.外部データを内部クロックに位相同期
のとれたデータ信号にするディジタル信号同期化回路に
おいて、前記外部データに周波数及び位相が同期した外
部クロックと前記内部クロックとの位相差を検出する位
相差検出回路と、前記位相差をサンプリングクロックに
応じてサンプリングし位相差情報を生成する位相差サン
プリング回路と、前記位相差情報をもとにセレクタ制御
信号を生成するステート決定回路と、前記外部クロック
と周波数同期がとれかつ位相が1/N周期ずつずれたN
個のクロック信号を入力するためのクロック信号入力端
子と、前記セレクタ制御信号に応じて前記N個のクロッ
ク信号のうちの一つをリタイミングクロックとして選ぶ
セレクタと、前記リタイミングクロックにしたがって前
記外部データをラッチして前記データ信号を生成するラ
ッチ回路とを含むことを特徴とするディジタル信号同期
化回路。1. A digital signal synchronization circuit for converting external data into a data signal phase-synchronized with an internal clock, a phase difference detection circuit for detecting a phase difference between the external clock whose frequency and phase are synchronized with the external data and the internal clock; A phase difference sampling circuit that samples the phase difference according to a sampling clock to generate phase difference information, a state determination circuit that generates a selector control signal based on the phase difference information, and a frequency synchronization with the external clock. N whose phase is shifted by 1 / N cycle
A clock signal input terminal for inputting a plurality of clock signals; a selector for selecting one of the N clock signals as a retiming clock according to the selector control signal; A latch circuit for latching data to generate the data signal.
【0010】2.前記リタイミングクロックを前記内部
クロックとして前記位相差検出回路に供給する手段を備
えた1項記載のディジタル信号同期化回路。[0010] 2. 2. The digital signal synchronization circuit according to claim 1, further comprising means for supplying the retiming clock to the phase difference detection circuit as the internal clock.
【0011】3.前記ステート決定回路及び前記セレク
タは互いに協働して、前記外部クロックと前記内部クロ
ックとの位相のずれが小さくなるまで前記N個のクロッ
ク信号を順次前記リタイミングクロックとして出力する
2項記載のディジタル信号同期化回路。3. 3. The digital circuit according to claim 2, wherein the state determination circuit and the selector cooperate with each other to sequentially output the N clock signals as the retiming clock until the phase shift between the external clock and the internal clock is reduced. Signal synchronization circuit.
【0012】4.前記内部クロックに対して位相が同期
し周波数がN/2倍の第1の倍周波数クロックを入力す
るための第1の倍周波数クロック入力端子と、前記内部
クロックに対して位相が同期し周波数がN倍の第2の倍
周波数クロックを入力するための第2の倍周波数クロッ
ク入力端子と、前記第1及び第2の倍周波数クロックに
応じ前記サンプリングクロックを生成するサンプリング
クロック生成回路とを備えた1項記載のディジタル信号
同期化回路。4. A first double-frequency clock input terminal for inputting a first double-frequency clock whose phase is synchronized with the internal clock and whose frequency is N / 2 times; A second frequency clock input terminal for inputting a second frequency clock of N times; and a sampling clock generating circuit for generating the sampling clock according to the first and second frequency clocks. 2. A digital signal synchronization circuit according to claim 1.
【0013】5.前記ステート決定回路は前記第1の倍
周波数クロックにしたがいセレクタ制御信号を生成する
ものである1項記載のディジタル信号同期化回路。5. 2. The digital signal synchronizing circuit according to claim 1, wherein the state determining circuit generates a selector control signal according to the first double frequency clock.
【0014】6.前記Nは4である1〜5項のいずれか
に記載のディジタル信号同期化回路。6. 6. The digital signal synchronization circuit according to claim 1, wherein N is 4.
【0015】[0015]
【発明の実施の形態】図1は、本発明の実施の形態に係
るディジタル信号同期化回路の構成を示すブロック図で
ある。このディジタル信号同期化回路、即ち、リタイミ
ング回路は、外部データと、外部データに周波数、位相
の同期がとれた外部クロックと、外部クロックと周波数
同期がとれかつ位相が1/4周期ずつずれた4つのクロ
ック信号と、内部クロックに対して位相が同期し周波数
が2倍の第1の倍周波数クロックと、内部クロックに対
して位相が同期し周波数が4倍の第2の倍周波数クロッ
クとを入力し、内部クロックに位相同期のとれたデータ
信号を得るためのものである。FIG. 1 is a block diagram showing a configuration of a digital signal synchronization circuit according to an embodiment of the present invention. This digital signal synchronizing circuit, that is, the retiming circuit, is synchronized with the external data, the external clock whose frequency and phase are synchronized with the external data, and the frequency is synchronized with the external clock and the phase is shifted by 1/4 cycle. Four clock signals, a first double-frequency clock whose phase is synchronized with the internal clock and the frequency is doubled, and a second double-frequency clock whose phase is synchronized and the frequency is quadrupled with the internal clock It is for inputting and obtaining a data signal synchronized in phase with the internal clock.
【0016】外部データは外部データ入力端子1に入力
される。外部クロックは外部クロック入力端子2に入力
される。クロック信号はクロック信号入力端子3〜6に
入力される。第1の倍周波数クロックは第1の倍周波数
クロック入力端子7に入力される。第2の倍周波数クロ
ックは第2の倍周波数クロック入力端子8に入力され
る。データ信号はデータ信号出力端子9に出力される。External data is input to an external data input terminal 1. The external clock is input to the external clock input terminal 2. The clock signal is input to the clock signal input terminals 3-6. The first double frequency clock is input to a first double frequency clock input terminal 7. The second double frequency clock is input to the second double frequency clock input terminal 8. The data signal is output to the data signal output terminal 9.
【0017】ディジタル信号同期化回路は、外部クロッ
クと内部クロックとの位相差を検出する位相差検出回路
101と、第1及び第2の倍周波数クロックに応じサン
プリングクロックを生成するサンプリングクロック生成
回路102と、位相差をサンプリングクロックに応じて
サンプリングし位相差情報、即ち、ステートPstを生
成する位相差サンプリング回路103と、ステートPs
tをもとにセレクタ制御信号を生成するステート決定回
路104と、セレクタ制御信号に応じて4つのクロック
信号のうちの一つをリタイミングクロックとして選ぶセ
レクタ105と、リタイミングクロックにしたがって外
部データをラッチしてデータ信号を生成するラッチ回路
106とを含んでいる。The digital signal synchronizing circuit includes a phase difference detecting circuit 101 for detecting a phase difference between an external clock and an internal clock, and a sampling clock generating circuit 102 for generating a sampling clock according to the first and second double frequency clocks. A phase difference sampling circuit 103 that samples the phase difference according to the sampling clock to generate phase difference information, that is, a state Pst;
a state determination circuit 104 that generates a selector control signal based on the t, a selector 105 that selects one of the four clock signals as a retiming clock according to the selector control signal, and external data according to the retiming clock. And a latch circuit 106 for latching and generating a data signal.
【0018】さらにリタイミングクロックは内部クロッ
クとして位相差検出回路101に供給される。ステート
決定回路104及びセレクタ105は後述するように互
いに協働して、外部クロックと内部クロックとの位相の
ずれが小さくなるまで4つのクロック信号を順次リタイ
ミングクロックとして出力する。ステート決定回路10
4は第1の倍周波数クロックにしたがいセレクタ制御信
号を生成するものである。Further, the retiming clock is supplied to the phase difference detection circuit 101 as an internal clock. The state determination circuit 104 and the selector 105 cooperate with each other as described later, and sequentially output four clock signals as retiming clocks until the phase shift between the external clock and the internal clock is reduced. State determination circuit 10
Numeral 4 is for generating a selector control signal according to the first double frequency clock.
【0019】位相差検出回路101は、外部クロック
と、最終的に外部データをラッチする際に用いるリタイ
ミングクロックとのXORにより実現している。この位
相差をサンプリングするクロックは、内部クロック(周
期をTとする)の2倍の周波数のクロックを、内部クロ
ックに対してT/8だけ遅らせ、位相差検出回路101
の出力の変化点と衝突しないようにしている。T/8だ
け遅らせるために、内部クロックの4倍の周波数のクロ
ックを使用し、位相差サンプリングクロック生成回路1
02をD−F/Fにより実現している。位相差のサンプ
リングは位相差サンプリング回路103によりD−F/
Fにより実現している。The phase difference detection circuit 101 is realized by XOR of an external clock and a retiming clock used for finally latching external data. The phase difference sampling circuit 101 samples the phase difference by delaying a clock having a frequency twice as high as that of the internal clock (the period is T) by T / 8 with respect to the internal clock.
So that it does not collide with the output change point. In order to delay by T / 8, a clock having a frequency four times the internal clock is used, and the phase difference sampling clock generation circuit 1
02 is realized by DF / F. Sampling of the phase difference is performed by the DF / F
F realizes this.
【0020】位相差サンプリング回路103の出力であ
るステートPstにより、セレクタ105の制御信号が
T/2ごとに得られる。ステート決定回路の状態遷移図
は図3に示す通りで、ステートPstが“0”となり安
定するまで、ステートは遷移する。ステートPstが
“0”となるとは、リタイミングクロックが外部クロッ
クに対して位相のずれが小さくなった場合である。リタ
イミングクロックは、セレクタ105の出力で、T/4
ずつ位相のずれた内部クロックのうちの1信号であるた
め、ステートPstは必ず“0”で安定する。ステート
決定回路104及びセレクタ105は、いずれもゲート
及びF/Fにより実現される。セレクタ105の出力で
あるリタイミングクロックは、外部クロックとの位相差
が小さいため、外部データを安定した領域でラッチする
ことができる。ラッチ回路106はD−F/Fにより実
現される。The control signal of the selector 105 is obtained every T / 2 by the state Pst output from the phase difference sampling circuit 103. The state transition diagram of the state determination circuit is as shown in FIG. 3, and the state transitions until the state Pst becomes “0” and becomes stable. The state Pst becomes “0” when the phase shift of the retiming clock with respect to the external clock becomes small. The retiming clock is the output of the selector 105,
The state Pst is always "0" and stable because it is one of the internal clocks whose phases are shifted from one another. Each of the state determination circuit 104 and the selector 105 is realized by a gate and an F / F. Since the retiming clock output from the selector 105 has a small phase difference from the external clock, external data can be latched in a stable region. The latch circuit 106 is realized by DF / F.
【0021】上述したディジタル信号同期化回路はゲー
ト及びF/Fのみのしようにより簡易な構成で実現で
き、ECLでは電力を消費するカウンタやシフトレジス
タを使用せずにすむことから、20〜40MHzの高速
ディジタル信号も適用できる。The digital signal synchronizing circuit described above can be realized with a simple structure by using only the gate and the F / F, and the ECL does not need to use a counter or a shift register that consumes electric power. High speed digital signals are also applicable.
【0022】図2は図1で示した回路の動作を示すタイ
ミングチャートである。FIG. 2 is a timing chart showing the operation of the circuit shown in FIG.
【0023】外部データ及び外部データに周波数、位相
の同期のとれた外部クロックがある。この外部クロック
に対し、内部クロックの初期位相が図2の内部クロック
とする。内部クロックは内部クロックをT/4
(Tは内部クロック周期)ずらしたものである。(内部
クロック,もあるが説明の都合上割愛する)、まず
外部クロックと内部クロックが位相差検出回路101
に入力され、XORされた位相差信号を出力する。位相
差信号は位相差サンプリングクロック(内部クロック
に位相同期し、周波数が2倍のクロックをT/8だけ遅
らせたクロック)によりサンプリングされる。この位相
差サンプリングクロックでラッチした結果“1”となっ
た場合には、次の2倍周波数クロックの立上りでステー
トが1つ遷移する。(図3の状態遷移図参照)図2の場
合、内部クロックの時には、位相差サンプリング信号
が“1”となり、ステートが1つ遷移し、内部クロック
に自動的に切り換わる。その後は位相差サンプリング
信号は“0”であり、ステートの遷移は行われない。つ
まり、内部クロックは外部クロックとの位相差が小さ
いため、外部データを内部クロックを用いてラッチで
きる。The external data and the external data include an external clock whose frequency and phase are synchronized. With respect to this external clock, the initial phase of the internal clock is the internal clock of FIG. Internal clock is T / 4
(T is the internal clock cycle). (There is an internal clock, but it is omitted for convenience of explanation). First, the external clock and the internal clock are phase difference detection circuit 101.
And outputs an XORed phase difference signal. The phase difference signal is sampled by a phase difference sampling clock (a clock which is phase-synchronized with the internal clock and whose frequency is doubled and delayed by T / 8). If the result of latching with this phase difference sampling clock becomes “1”, one state transition occurs at the next rising of the double frequency clock. (Refer to the state transition diagram of FIG. 3) In the case of FIG. 2, in the case of the internal clock, the phase difference sampling signal becomes "1", the state changes by one, and the internal clock is automatically switched. Thereafter, the phase difference sampling signal is “0”, and no state transition is performed. That is, since the internal clock has a small phase difference from the external clock, external data can be latched using the internal clock.
【0024】ラッチ回路106から出力されるデータ信
号は、同期をとる際には欠損の可能性があるが、一度リ
タイミングクロックが安定すれば、データ欠損は無くな
る。The data signal output from the latch circuit 106 may be lost when synchronizing, but once the retiming clock is stabilized, the data loss is eliminated.
【0025】上述したディジタル信号同期化回路による
と、位相差検出回路101とセレクタ105との間でク
ロック信号がフィードバックしているため、位相調整が
自動的に行われる。ステート決定回路104やセレクタ
105などはゲートとF/Fのみの使用で構成できる。
ECLの場合、−4.5Vで使用すると、ゲートで約1
50mW/素子、F/Fで約300mW/素子なのに対
し、カウンタやシフトレジスタは約1W/素子の消費電
力を要する。ゲートやF/Fのみで構成できることは、
高速信号を低消費電力で扱えるメリットがある。According to the above-described digital signal synchronization circuit, since the clock signal is fed back between the phase difference detection circuit 101 and the selector 105, the phase adjustment is automatically performed. The state determination circuit 104 and the selector 105 can be configured by using only the gate and the F / F.
In the case of ECL, when used at -4.5V, about 1
A counter and a shift register require about 1 W / element of power consumption, while 50 mW / element and F / F are about 300 mW / element. What can be configured with only gates and F / Fs is
There is an advantage that high-speed signals can be handled with low power consumption.
【0026】[0026]
【発明の効果】第1の効果は、位相情報のない入力デー
タクロック信号に対して、同じ周波数の内部クロックで
リタイミングが可能になる。これにより、高速信号のケ
ーブル遅延による位相の遅れを考えずに、コンポーネン
ト間のインタフェース仕様を決定できるようになる。The first effect is that retiming can be performed with respect to an input data clock signal having no phase information using an internal clock having the same frequency. As a result, interface specifications between components can be determined without considering a phase delay due to a cable delay of a high-speed signal.
【0027】その理由は、位相の遅れを回路内の自動調
整機能により補うようにできるためである。The reason is that the phase delay can be compensated by the automatic adjustment function in the circuit.
【0028】第2の効果は、上記効果を小型、低消費電
力のもとで実現できるということである。The second effect is that the above effect can be realized with a small size and low power consumption.
【0029】その理由は、ゲートとF/Fのみの簡易な
構成となっているためである。The reason is that the gate and the F / F have a simple configuration.
【図1】本発明の実施の形態に係るディジタル信号同期
化回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a digital signal synchronization circuit according to an embodiment of the present invention.
【図2】図1のディジタル信号同期化回路の動作を示す
タイミングチャートである。FIG. 2 is a timing chart showing the operation of the digital signal synchronization circuit of FIG.
【図3】図1のディジタル信号同期化回路に含まれたス
テート決定回路の動作を示す状態遷移図である。FIG. 3 is a state transition diagram illustrating an operation of a state determination circuit included in the digital signal synchronization circuit of FIG. 1;
101 位相差検出回路 102 サンプリングクロック生成回路 103 位相差サンプリング回路 104 ステート決定回路 105 セレクタ 106 ラッチ回路 101 Phase Difference Detection Circuit 102 Sampling Clock Generation Circuit 103 Phase Difference Sampling Circuit 104 State Determination Circuit 105 Selector 106 Latch Circuit
Claims (6)
とれたデータ信号にするディジタル信号同期化回路にお
いて、前記外部データに周波数及び位相が同期した外部
クロックと前記内部クロックとの位相差を検出する位相
差検出回路と、前記位相差をサンプリングクロックに応
じてサンプリングし位相差情報を生成する位相差サンプ
リング回路と、前記位相差情報をもとにセレクタ制御信
号を生成するステート決定回路と、前記外部クロックと
周波数同期がとれかつ位相が1/N周期ずつずれたN個
のクロック信号を入力するためのクロック信号入力端子
と、前記セレクタ制御信号に応じて前記N個のクロック
信号のうちの一つをリタイミングクロックとして選ぶセ
レクタと、前記リタイミングクロックにしたがって前記
外部データをラッチして前記データ信号を生成するラッ
チ回路とを含むことを特徴とするディジタル信号同期化
回路。A digital signal synchronization circuit for converting external data into a data signal whose phase is synchronized with an internal clock, wherein a phase difference between the external clock whose frequency and phase is synchronized with the external data and the internal clock is detected. A phase difference detection circuit, a phase difference sampling circuit that samples the phase difference according to a sampling clock to generate phase difference information, a state determination circuit that generates a selector control signal based on the phase difference information, A clock signal input terminal for inputting N clock signals whose frequency is synchronized with a clock and whose phases are shifted by 1 / N cycle, one of the N clock signals according to the selector control signal And a selector that selects the external data as the retiming clock, and latches the external data according to the retiming clock. And a latch circuit for generating the data signal.
ロックとして前記位相差検出回路に供給する手段を備え
た請求項1記載のディジタル信号同期化回路。2. The digital signal synchronization circuit according to claim 1, further comprising means for supplying said retiming clock as said internal clock to said phase difference detection circuit.
は互いに協働して、前記外部クロックと前記内部クロッ
クとの位相のずれが小さくなるまで前記N個のクロック
信号を順次前記リタイミングクロックとして出力する請
求項2記載のディジタル信号同期化回路。3. The state determination circuit and the selector cooperate with each other to sequentially output the N clock signals as the retiming clock until the phase shift between the external clock and the internal clock is reduced. The digital signal synchronization circuit according to claim 2.
周波数がN/2倍の第1の倍周波数クロックを入力する
ための第1の倍周波数クロック入力端子と、前記内部ク
ロックに対して位相が同期し周波数がN倍の第2の倍周
波数クロックを入力するための第2の倍周波数クロック
入力端子と、前記第1及び第2の倍周波数クロックに応
じ前記サンプリングクロックを生成するサンプリングク
ロック生成回路とを備えた請求項1記載のディジタル信
号同期化回路。4. A first double-frequency clock input terminal for inputting a first double-frequency clock having a phase synchronized with the internal clock and having a frequency of N / 2 times, and a phase with respect to the internal clock. A second double-frequency clock input terminal for inputting a second double-frequency clock whose frequency is N times higher, and a sampling clock generator for generating the sampling clock in accordance with the first and second double-frequency clocks The digital signal synchronization circuit according to claim 1, further comprising a circuit.
波数クロックにしたがいセレクタ制御信号を生成するも
のである請求項1記載のディジタル信号同期化回路。5. The digital signal synchronization circuit according to claim 1, wherein said state determination circuit generates a selector control signal according to said first double frequency clock.
かに記載のディジタル信号同期化回路。6. The digital signal synchronization circuit according to claim 1, wherein said N is four.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8081494A JP2798125B2 (en) | 1996-04-03 | 1996-04-03 | Digital signal synchronization circuit |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8081494A JP2798125B2 (en) | 1996-04-03 | 1996-04-03 | Digital signal synchronization circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09270781A true JPH09270781A (en) | 1997-10-14 |
JP2798125B2 JP2798125B2 (en) | 1998-09-17 |
Family
ID=13747951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8081494A Expired - Lifetime JP2798125B2 (en) | 1996-04-03 | 1996-04-03 | Digital signal synchronization circuit |
Country Status (1)
Country | Link |
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KR100674921B1 (en) * | 2004-11-24 | 2007-01-26 | 삼성전자주식회사 | A sampling block and sampling method for digital data |
US7711973B2 (en) * | 2005-01-31 | 2010-05-04 | Fujitsu Limited | Synchronous data transfer circuit, computer system and memory system |
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- 1996-04-03 JP JP8081494A patent/JP2798125B2/en not_active Expired - Lifetime
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KR100674921B1 (en) * | 2004-11-24 | 2007-01-26 | 삼성전자주식회사 | A sampling block and sampling method for digital data |
US7711973B2 (en) * | 2005-01-31 | 2010-05-04 | Fujitsu Limited | Synchronous data transfer circuit, computer system and memory system |
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JP2798125B2 (en) | 1998-09-17 |
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