JPH06244715A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH06244715A JPH06244715A JP41A JP19817392A JPH06244715A JP H06244715 A JPH06244715 A JP H06244715A JP 41 A JP41 A JP 41A JP 19817392 A JP19817392 A JP 19817392A JP H06244715 A JPH06244715 A JP H06244715A
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- JP
- Japan
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- signal
- subtractor
- noise
- switch
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 雑音の影響によらず正常かつ安定な同期状態
を保持できる位相同期回路を提供すること。 【構成】 本位相同期回路は、電圧制御発振器11、第
一の減算器12、第二の減算器13、スイッチ14、し
きい値判定器15、雑音判定器16を備えている。電圧
制御発振器11は、入力制御電圧により発振信号の周波
数を変動する。第一の減算器12は、入力タイミング信
号と発振信号との差を取りそれを出力する。スイッチ1
4は、第二の減算器13に入力する信号を、接地電位ま
たは第一の減算器12からの出力信号に設定する。しき
い値判定器15は、第一の減算器12からの出力信号を
基にスイッチ14を切り換える。第二の減算器13は、
スイッチ14で設定された入力信号と基準電圧Vref と
の比較を行った結果を制御電圧として出力する。雑音判
定器16は、しきい値判定器15の動作を制御する。
を保持できる位相同期回路を提供すること。 【構成】 本位相同期回路は、電圧制御発振器11、第
一の減算器12、第二の減算器13、スイッチ14、し
きい値判定器15、雑音判定器16を備えている。電圧
制御発振器11は、入力制御電圧により発振信号の周波
数を変動する。第一の減算器12は、入力タイミング信
号と発振信号との差を取りそれを出力する。スイッチ1
4は、第二の減算器13に入力する信号を、接地電位ま
たは第一の減算器12からの出力信号に設定する。しき
い値判定器15は、第一の減算器12からの出力信号を
基にスイッチ14を切り換える。第二の減算器13は、
スイッチ14で設定された入力信号と基準電圧Vref と
の比較を行った結果を制御電圧として出力する。雑音判
定器16は、しきい値判定器15の動作を制御する。
Description
【0001】
【産業上の利用分野】本発明は、通信技術の分野に利用
できる位相同期回路に係わり、特にアナログ同期回路に
おいて安定な同期信号の確立のために使用できる位相同
期回路に関するものである。
できる位相同期回路に係わり、特にアナログ同期回路に
おいて安定な同期信号の確立のために使用できる位相同
期回路に関するものである。
【0002】
【従来の技術】従来、位相同期回路は、通信技術の分野
等によく利用されている。この位相同期回路における同
期保証は、誤り訂正等の符号論理や帯域フィルタ等によ
り同期回路を周辺からサポートする手法を用いていた。
等によく利用されている。この位相同期回路における同
期保証は、誤り訂正等の符号論理や帯域フィルタ等によ
り同期回路を周辺からサポートする手法を用いていた。
【0003】また、一部では、同期保証のために、雑音
発生時に電圧制御発振器の入力電圧をある一定時間固定
し、雑音信号による異常発振を防止して同期保証内で一
時的に同期状態を保つ手法も考えられていた。
発生時に電圧制御発振器の入力電圧をある一定時間固定
し、雑音信号による異常発振を防止して同期保証内で一
時的に同期状態を保つ手法も考えられていた。
【0004】
【発明が解決しようとする課題】上述した従来の位相同
期回路では、雑音の影響により同期外れを起こし、正常
かつ安定した同期状態を保持できないという欠点があっ
た。
期回路では、雑音の影響により同期外れを起こし、正常
かつ安定した同期状態を保持できないという欠点があっ
た。
【0005】また、電圧制御発振器の入力電圧を一定時
間固定する方法も、一定時間をタイマーで得ているた
め、雑音の発生している全ての時間について入力電圧を
固定しておくことができないという欠点もあった。
間固定する方法も、一定時間をタイマーで得ているた
め、雑音の発生している全ての時間について入力電圧を
固定しておくことができないという欠点もあった。
【0006】本発明は、上述した欠点を解消し、雑音の
影響によらず正常かつ安定な同期状態を保持できる位相
同期回路を提供することを目的とする。
影響によらず正常かつ安定な同期状態を保持できる位相
同期回路を提供することを目的とする。
【0007】上述した目的を達成するために、本発明の
位相同期回路は、入力される制御電圧により発振信号の
周波数を変動する電圧制御発振器と、入力タイミング信
号と発振信号との差を取る第一の減算器と、第一の減算
器12からの差信号と基準電圧との差を取り制御電圧と
して出力する第二の減算器とを備えた位相同期回路にお
いて、第一の減算器からの出力信号を取込み、第二の減
算器の入力信号を接地電位または第一の減算器からの出
力信号に設定する切換手段と、入力タイミング信号を二
乗した信号、および入力タイミング信号を遅延させた後
に二乗した信号を加算し、その加算結果に基づいて切換
手段の動作を制御する雑音判定器とを備えたとことを特
徴とするものである。
位相同期回路は、入力される制御電圧により発振信号の
周波数を変動する電圧制御発振器と、入力タイミング信
号と発振信号との差を取る第一の減算器と、第一の減算
器12からの差信号と基準電圧との差を取り制御電圧と
して出力する第二の減算器とを備えた位相同期回路にお
いて、第一の減算器からの出力信号を取込み、第二の減
算器の入力信号を接地電位または第一の減算器からの出
力信号に設定する切換手段と、入力タイミング信号を二
乗した信号、および入力タイミング信号を遅延させた後
に二乗した信号を加算し、その加算結果に基づいて切換
手段の動作を制御する雑音判定器とを備えたとことを特
徴とするものである。
【0008】ここで、切換手段は、第二の減算器の入力
信号を接地電位または第一の減算器からの出力信号に設
定するスイッチと、第一の減算器からの出力信号を取込
み、この信号を基にスイッチを切り換え制御するしきい
値判定器とから構成すればよい。
信号を接地電位または第一の減算器からの出力信号に設
定するスイッチと、第一の減算器からの出力信号を取込
み、この信号を基にスイッチを切り換え制御するしきい
値判定器とから構成すればよい。
【0009】上述したように本発明では、雑音が発生す
ると、これを雑音判定器で判定して切換手段を動作可能
とし、かつ切換手段で第二の減算器の入力を接地電位に
して電圧制御発振器の発振周波数を固定する。これによ
り、出力端子から一定の周波数が出力される。
ると、これを雑音判定器で判定して切換手段を動作可能
とし、かつ切換手段で第二の減算器の入力を接地電位に
して電圧制御発振器の発振周波数を固定する。これによ
り、出力端子から一定の周波数が出力される。
【0010】また、雑音がなくなると、これが雑音判定
器で判定されて、切換手段を動作させて、第二の減算器
の入力に第一の減算器からの出力信号を供給するように
している。
器で判定されて、切換手段を動作させて、第二の減算器
の入力に第一の減算器からの出力信号を供給するように
している。
【0011】したがって、雑音の長短に関係なく、同期
の保証を大きく持たせることができる。
の保証を大きく持たせることができる。
【0012】
【実施例】次に、本発明について図示の実施例を参照し
て説明する。
て説明する。
【0013】図1は、本発明の位相同期回路の実施例を
示す構成図である。図1に示す位相同期回路は、電圧制
御発振器11と、第一の減算器12と、第二の減算器1
3と、スイッチ14と、しきい値判定器15と、雑音判
定器16とを備えている。
示す構成図である。図1に示す位相同期回路は、電圧制
御発振器11と、第一の減算器12と、第二の減算器1
3と、スイッチ14と、しきい値判定器15と、雑音判
定器16とを備えている。
【0014】ここで、入力端子Ti は、第一の減算器1
2の反転入力端子および雑音判定器16にそれぞれ接続
されており、入力タイミング信号Rが第一の減算器12
の反転入力端子および雑音判定器16に供給される。第
一の減算器12は、電圧制御発振器11からの発振信号
と入力タイミング信号Rとの差をとり、その差分信号を
スイッチ14の一方の固定接点aと、しきい値判定器1
5とに入力する。このスイッチ14の他方の固定接点b
は、接地電位GNDに接続されており、かつ移動接点を
第二の減算器13の非反転入力端子に接続している。し
きい値判定器15は、その差分信号を基にスイッチ14
を一方固定接点aまたは他方の固定接点bに切り換える
ようになっている。第二の減算器13は、その反転入力
端子にオフセット電圧Vref が供給されており、このオ
フセット電圧Vref とスイッチ14の移動接点からの信
号とを比較するようになっている。第二の減算器13の
出力端子は電圧制御発振器11の制御端子に接続されて
おり、電圧制御発振器11は第二の減算器13からの出
力電圧に応じた発振出力信号rを発振する。この電圧制
御発振器11は、出力端子T0 に接続されるとともに、
第一の減算器12の非反転端子に接続されている。ま
た、雑音判定器16は、入力タイミング信号Rを基にし
きい値判定器15を初期状態に戻すリセット信号を形成
するようになっている。
2の反転入力端子および雑音判定器16にそれぞれ接続
されており、入力タイミング信号Rが第一の減算器12
の反転入力端子および雑音判定器16に供給される。第
一の減算器12は、電圧制御発振器11からの発振信号
と入力タイミング信号Rとの差をとり、その差分信号を
スイッチ14の一方の固定接点aと、しきい値判定器1
5とに入力する。このスイッチ14の他方の固定接点b
は、接地電位GNDに接続されており、かつ移動接点を
第二の減算器13の非反転入力端子に接続している。し
きい値判定器15は、その差分信号を基にスイッチ14
を一方固定接点aまたは他方の固定接点bに切り換える
ようになっている。第二の減算器13は、その反転入力
端子にオフセット電圧Vref が供給されており、このオ
フセット電圧Vref とスイッチ14の移動接点からの信
号とを比較するようになっている。第二の減算器13の
出力端子は電圧制御発振器11の制御端子に接続されて
おり、電圧制御発振器11は第二の減算器13からの出
力電圧に応じた発振出力信号rを発振する。この電圧制
御発振器11は、出力端子T0 に接続されるとともに、
第一の減算器12の非反転端子に接続されている。ま
た、雑音判定器16は、入力タイミング信号Rを基にし
きい値判定器15を初期状態に戻すリセット信号を形成
するようになっている。
【0015】図2は、位相同期回路の雑音判定器の構成
例を示すブロック図である。
例を示すブロック図である。
【0016】雑音判定器16は、第一の乗算器21と、
π/2遅延器22と、第二の乗算器23と、加算器24
と、しきい値判定器25とから構成される。すなわち、
入力タイミング信号Rは、第一の乗算器21およびπ/
2遅延器22に印加されるようになっている。第一の乗
算器21は、入力タイミング信号Rを二乗し、その演算
結果を加算器24に出力するようになっている。また、
入力タイミング信号Rは、π/2遅延器22でπ/2だ
け遅延されて第二の乗算器23に供給されるようになっ
ている。加算器24は、第一の乗算器21からの出力信
号と、第二の乗算器23からの出力信号を加算できるよ
うになっている。加算器24からの出力は、しきい値判
定器25に供給されるようになっている。しきい値判定
器25は、しきい値判定結果をリセット信号としてしき
い値判定器15に供給できる。
π/2遅延器22と、第二の乗算器23と、加算器24
と、しきい値判定器25とから構成される。すなわち、
入力タイミング信号Rは、第一の乗算器21およびπ/
2遅延器22に印加されるようになっている。第一の乗
算器21は、入力タイミング信号Rを二乗し、その演算
結果を加算器24に出力するようになっている。また、
入力タイミング信号Rは、π/2遅延器22でπ/2だ
け遅延されて第二の乗算器23に供給されるようになっ
ている。加算器24は、第一の乗算器21からの出力信
号と、第二の乗算器23からの出力信号を加算できるよ
うになっている。加算器24からの出力は、しきい値判
定器25に供給されるようになっている。しきい値判定
器25は、しきい値判定結果をリセット信号としてしき
い値判定器15に供給できる。
【0017】このような構成の実施例の作用を説明す
る。
る。
【0018】電圧制御発振器11は、第二の減算器13
からの出力電圧により発振し、その発振出力信号を端子
T0 から出力するとともに、第一の減算器12の非反転
入力端子に入力される。第一の減算器12は、その出力
結果が零となるように、すなわち入力タイミング信号R
と発振出力信号rとが一致するように、比較結果を出力
する。この比較結果の出力信号は、通常、スイッチ14
の接点aを通して第二の減算器13に供給されるため、
電圧制御発振器11の発振出力信号rが入力タイミング
信号Rに一致するように、電圧制御発振器11が発振す
る。
からの出力電圧により発振し、その発振出力信号を端子
T0 から出力するとともに、第一の減算器12の非反転
入力端子に入力される。第一の減算器12は、その出力
結果が零となるように、すなわち入力タイミング信号R
と発振出力信号rとが一致するように、比較結果を出力
する。この比較結果の出力信号は、通常、スイッチ14
の接点aを通して第二の減算器13に供給されるため、
電圧制御発振器11の発振出力信号rが入力タイミング
信号Rに一致するように、電圧制御発振器11が発振す
る。
【0019】この期間中において、入力タイミング信号
Rにノイズが入り込むと第一の減算器12の出力には大
きな差が現れ、電圧制御発振器11が異常発振をし同期
外れを起こす。このときに、しきい値判定器15は、こ
の同期外れを第一の減算器12の出力から検出し、直ち
に、電圧制御発振器11の入力電圧をオフセット電圧V
ref のみとするため、いままで固定接点b側にあったス
イッチ14を固定接点a側に切り換える。このとき、雑
音判定器16の出力は、ノイズ発生前はリセット信号を
出力しているので、しきい値判定器15はスイッチ14
を固定接点b側に固定しているが、ノイズ発生後はアク
ティブ信号を出力し、スイッチ14をしきい値判定器1
5の出力に任せている。これにより、ノイズの侵入があ
っても同期保証内で同期外れを察知し、電圧制御発振器
11の発振周波数をノイズの発生している期間固定させ
ることにより、同期外れを防止することができる。な
お、ノイズの消滅によるスイッチ14の固定接点b側へ
の復帰は、雑音判定器16の出力がリセット信号出力と
なることにより通常状態になる。
Rにノイズが入り込むと第一の減算器12の出力には大
きな差が現れ、電圧制御発振器11が異常発振をし同期
外れを起こす。このときに、しきい値判定器15は、こ
の同期外れを第一の減算器12の出力から検出し、直ち
に、電圧制御発振器11の入力電圧をオフセット電圧V
ref のみとするため、いままで固定接点b側にあったス
イッチ14を固定接点a側に切り換える。このとき、雑
音判定器16の出力は、ノイズ発生前はリセット信号を
出力しているので、しきい値判定器15はスイッチ14
を固定接点b側に固定しているが、ノイズ発生後はアク
ティブ信号を出力し、スイッチ14をしきい値判定器1
5の出力に任せている。これにより、ノイズの侵入があ
っても同期保証内で同期外れを察知し、電圧制御発振器
11の発振周波数をノイズの発生している期間固定させ
ることにより、同期外れを防止することができる。な
お、ノイズの消滅によるスイッチ14の固定接点b側へ
の復帰は、雑音判定器16の出力がリセット信号出力と
なることにより通常状態になる。
【0020】ついで、雑音判定器16の動作について説
明すると、入力タイミング信号Rは、第一の乗算器21
で二乗される。また、入力タイミング信号Rは、π/2
遅延器22でπ/2だけ遅延させられた後、第二の乗算
器23で二乗される。次に、第一の乗算器21および第
二の乗算器23からの出力信号は、加算器24で加算さ
れた後、その加算信号をしきい値判定器25に供給す
る。しきい値判定器25は、その加算信号が“1”以下
または“1”より大きいと判断する。
明すると、入力タイミング信号Rは、第一の乗算器21
で二乗される。また、入力タイミング信号Rは、π/2
遅延器22でπ/2だけ遅延させられた後、第二の乗算
器23で二乗される。次に、第一の乗算器21および第
二の乗算器23からの出力信号は、加算器24で加算さ
れた後、その加算信号をしきい値判定器25に供給す
る。しきい値判定器25は、その加算信号が“1”以下
または“1”より大きいと判断する。
【0021】このことを数式で説明すると、入力タイミ
ング信号RをR=Sin θとし、雑音をNとし、雑音検出
信号をVとすると、上記雑音判定器16では、次のよう
な数式が実現されることになる。すなわち、
ング信号RをR=Sin θとし、雑音をNとし、雑音検出
信号をVとすると、上記雑音判定器16では、次のよう
な数式が実現されることになる。すなわち、
【0022】
【数1】 V=(Sin θ+N)2 +{Sin (θ+π/2)}2 =Sin2θ+Cos2θ+N2 +2NSin θ =1+N2 +2NSin θ ……(1) となる。
【0023】上述した(1)式から、雑音検出信号V
は、N=0でV=1となり、N≠0でV>1となること
が分かる。
は、N=0でV=1となり、N≠0でV>1となること
が分かる。
【0024】これにより、雑音判定器16のしきい値判
定器25は、Vが「1」かそれ以上かで雑音の有無を出
力することができる。
定器25は、Vが「1」かそれ以上かで雑音の有無を出
力することができる。
【0025】上述したように本実施例では、第一の減算
器12の出力信号をしきい値判定器15でしきい値判定
し、その出力を雑音の発生している時間保持して、第一
の減算器12に接地電位を入力することにより、電圧制
御発振器11の発振周波数を的確な時間だけ固定するよ
うにしたので、従来の誤り訂正等の符号論理や帯域フィ
ルタ等、同期回路を周辺からサポートする手法とは異な
り、直接同期回路のループ部分に同期保証を行う回路を
設けることができるから、的確に同期保証を大きく持た
せることができる。
器12の出力信号をしきい値判定器15でしきい値判定
し、その出力を雑音の発生している時間保持して、第一
の減算器12に接地電位を入力することにより、電圧制
御発振器11の発振周波数を的確な時間だけ固定するよ
うにしたので、従来の誤り訂正等の符号論理や帯域フィ
ルタ等、同期回路を周辺からサポートする手法とは異な
り、直接同期回路のループ部分に同期保証を行う回路を
設けることができるから、的確に同期保証を大きく持た
せることができる。
【0026】
【発明の効果】以上説明したように本発明によれば、入
力タイミング信号と同期信号との差をしきい値判定し、
その出力を雑音が発生している時間だけ保持し、電圧制
御発振器の発振周波数を雑音が発生している時間だけ固
定することにより、的確に同期保証ができ、かつ保証を
大きく持たせることができるという効果がある。
力タイミング信号と同期信号との差をしきい値判定し、
その出力を雑音が発生している時間だけ保持し、電圧制
御発振器の発振周波数を雑音が発生している時間だけ固
定することにより、的確に同期保証ができ、かつ保証を
大きく持たせることができるという効果がある。
【図1】本発明の位相同期回路の実施例を示すブロック
図である。
図である。
【図2】同実施例で使用する雑音判定器の構成例を示す
ブロック図である。
ブロック図である。
【符号の説明】 11 電圧制御発振器 12 第一の減算器 13 第二の減算器 14 スイッチ 15、25 しきい値判定器 16 雑音判定器 21 第一の乗算器 22 π/2遅延器 23 第二の乗算器 24 加算器
Claims (2)
- 【請求項1】 入力される制御電圧により発振信号の周
波数を変動する電圧制御発振器と、 入力タイミング信号と前記発振信号との差を取る第一の
減算器と、 前記第一の減算器12からの差信号と基準電圧との差を
取り制御電圧として出力する第二の減算器とを備えた位
相同期回路において、 前記第一の減算器からの出力信号を取込み、前記第二の
減算器の入力信号を接地電位または第一の減算器からの
出力信号に設定する切換手段と、 前記入力タイミング信号を二乗した信号、および入力タ
イミング信号を遅延させた後に二乗した信号を加算し、
その加算結果に基づいて切換手段の動作を制御する雑音
判定器とを備えたとことを特徴とする位相同期回路。 - 【請求項2】 前記切換手段は、前記第二の減算器の入
力信号を接地電位または第一の減算器からの出力信号に
設定するスイッチと、前記第一の減算器からの出力信号
を取込み、この信号を基に前記スイッチを切り換え制御
するしきい値判定器とからなることを特徴とする請求項
1記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP41A JPH06244715A (ja) | 1992-07-24 | 1992-07-24 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP41A JPH06244715A (ja) | 1992-07-24 | 1992-07-24 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06244715A true JPH06244715A (ja) | 1994-09-02 |
Family
ID=16386691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP41A Pending JPH06244715A (ja) | 1992-07-24 | 1992-07-24 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06244715A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4515646B2 (ja) * | 2001-01-22 | 2010-08-04 | マスプロ電工株式会社 | 基準周波数発生装置 |
JP2016119540A (ja) * | 2014-12-19 | 2016-06-30 | 古野電気株式会社 | 基準信号発生装置及び基準信号発生方法 |
-
1992
- 1992-07-24 JP JP41A patent/JPH06244715A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4515646B2 (ja) * | 2001-01-22 | 2010-08-04 | マスプロ電工株式会社 | 基準周波数発生装置 |
JP2016119540A (ja) * | 2014-12-19 | 2016-06-30 | 古野電気株式会社 | 基準信号発生装置及び基準信号発生方法 |
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