JPH06244715A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH06244715A JPH06244715A JP41A JP19817392A JPH06244715A JP H06244715 A JPH06244715 A JP H06244715A JP 41 A JP41 A JP 41A JP 19817392 A JP19817392 A JP 19817392A JP H06244715 A JPH06244715 A JP H06244715A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- subtractor
- noise
- switch
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 雑音の影響によらず正常かつ安定な同期状態
を保持できる位相同期回路を提供すること。 【構成】 本位相同期回路は、電圧制御発振器１１、第
一の減算器１２、第二の減算器１３、スイッチ１４、し
きい値判定器１５、雑音判定器１６を備えている。電圧
制御発振器１１は、入力制御電圧により発振信号の周波
数を変動する。第一の減算器１２は、入力タイミング信
号と発振信号との差を取りそれを出力する。スイッチ１
４は、第二の減算器１３に入力する信号を、接地電位ま
たは第一の減算器１２からの出力信号に設定する。しき
い値判定器１５は、第一の減算器１２からの出力信号を
基にスイッチ１４を切り換える。第二の減算器１３は、
スイッチ１４で設定された入力信号と基準電圧Ｖref と
の比較を行った結果を制御電圧として出力する。雑音判
定器１６は、しきい値判定器１５の動作を制御する。
を保持できる位相同期回路を提供すること。 【構成】 本位相同期回路は、電圧制御発振器１１、第
一の減算器１２、第二の減算器１３、スイッチ１４、し
きい値判定器１５、雑音判定器１６を備えている。電圧
制御発振器１１は、入力制御電圧により発振信号の周波
数を変動する。第一の減算器１２は、入力タイミング信
号と発振信号との差を取りそれを出力する。スイッチ１
４は、第二の減算器１３に入力する信号を、接地電位ま
たは第一の減算器１２からの出力信号に設定する。しき
い値判定器１５は、第一の減算器１２からの出力信号を
基にスイッチ１４を切り換える。第二の減算器１３は、
スイッチ１４で設定された入力信号と基準電圧Ｖref と
の比較を行った結果を制御電圧として出力する。雑音判
定器１６は、しきい値判定器１５の動作を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、通信技術の分野に利用
できる位相同期回路に係わり、特にアナログ同期回路に
おいて安定な同期信号の確立のために使用できる位相同
期回路に関するものである。
できる位相同期回路に係わり、特にアナログ同期回路に
おいて安定な同期信号の確立のために使用できる位相同
期回路に関するものである。
【０００２】
【従来の技術】従来、位相同期回路は、通信技術の分野
等によく利用されている。この位相同期回路における同
期保証は、誤り訂正等の符号論理や帯域フィルタ等によ
り同期回路を周辺からサポートする手法を用いていた。
等によく利用されている。この位相同期回路における同
期保証は、誤り訂正等の符号論理や帯域フィルタ等によ
り同期回路を周辺からサポートする手法を用いていた。
【０００３】また、一部では、同期保証のために、雑音
発生時に電圧制御発振器の入力電圧をある一定時間固定
し、雑音信号による異常発振を防止して同期保証内で一
時的に同期状態を保つ手法も考えられていた。
発生時に電圧制御発振器の入力電圧をある一定時間固定
し、雑音信号による異常発振を防止して同期保証内で一
時的に同期状態を保つ手法も考えられていた。
【０００４】
【発明が解決しようとする課題】上述した従来の位相同
期回路では、雑音の影響により同期外れを起こし、正常
かつ安定した同期状態を保持できないという欠点があっ
た。
期回路では、雑音の影響により同期外れを起こし、正常
かつ安定した同期状態を保持できないという欠点があっ
た。
【０００５】また、電圧制御発振器の入力電圧を一定時
間固定する方法も、一定時間をタイマーで得ているた
め、雑音の発生している全ての時間について入力電圧を
固定しておくことができないという欠点もあった。
間固定する方法も、一定時間をタイマーで得ているた
め、雑音の発生している全ての時間について入力電圧を
固定しておくことができないという欠点もあった。
【０００６】本発明は、上述した欠点を解消し、雑音の
影響によらず正常かつ安定な同期状態を保持できる位相
同期回路を提供することを目的とする。
影響によらず正常かつ安定な同期状態を保持できる位相
同期回路を提供することを目的とする。
【０００７】上述した目的を達成するために、本発明の
位相同期回路は、入力される制御電圧により発振信号の
周波数を変動する電圧制御発振器と、入力タイミング信
号と発振信号との差を取る第一の減算器と、第一の減算
器１２からの差信号と基準電圧との差を取り制御電圧と
して出力する第二の減算器とを備えた位相同期回路にお
いて、第一の減算器からの出力信号を取込み、第二の減
算器の入力信号を接地電位または第一の減算器からの出
力信号に設定する切換手段と、入力タイミング信号を二
乗した信号、および入力タイミング信号を遅延させた後
に二乗した信号を加算し、その加算結果に基づいて切換
手段の動作を制御する雑音判定器とを備えたとことを特
徴とするものである。
位相同期回路は、入力される制御電圧により発振信号の
周波数を変動する電圧制御発振器と、入力タイミング信
号と発振信号との差を取る第一の減算器と、第一の減算
器１２からの差信号と基準電圧との差を取り制御電圧と
して出力する第二の減算器とを備えた位相同期回路にお
いて、第一の減算器からの出力信号を取込み、第二の減
算器の入力信号を接地電位または第一の減算器からの出
力信号に設定する切換手段と、入力タイミング信号を二
乗した信号、および入力タイミング信号を遅延させた後
に二乗した信号を加算し、その加算結果に基づいて切換
手段の動作を制御する雑音判定器とを備えたとことを特
徴とするものである。
【０００８】ここで、切換手段は、第二の減算器の入力
信号を接地電位または第一の減算器からの出力信号に設
定するスイッチと、第一の減算器からの出力信号を取込
み、この信号を基にスイッチを切り換え制御するしきい
値判定器とから構成すればよい。
信号を接地電位または第一の減算器からの出力信号に設
定するスイッチと、第一の減算器からの出力信号を取込
み、この信号を基にスイッチを切り換え制御するしきい
値判定器とから構成すればよい。
【０００９】上述したように本発明では、雑音が発生す
ると、これを雑音判定器で判定して切換手段を動作可能
とし、かつ切換手段で第二の減算器の入力を接地電位に
して電圧制御発振器の発振周波数を固定する。これによ
り、出力端子から一定の周波数が出力される。
ると、これを雑音判定器で判定して切換手段を動作可能
とし、かつ切換手段で第二の減算器の入力を接地電位に
して電圧制御発振器の発振周波数を固定する。これによ
り、出力端子から一定の周波数が出力される。
【００１０】また、雑音がなくなると、これが雑音判定
器で判定されて、切換手段を動作させて、第二の減算器
の入力に第一の減算器からの出力信号を供給するように
している。
器で判定されて、切換手段を動作させて、第二の減算器
の入力に第一の減算器からの出力信号を供給するように
している。
【００１１】したがって、雑音の長短に関係なく、同期
の保証を大きく持たせることができる。
の保証を大きく持たせることができる。
【００１２】
【実施例】次に、本発明について図示の実施例を参照し
て説明する。
て説明する。
【００１３】図１は、本発明の位相同期回路の実施例を
示す構成図である。図１に示す位相同期回路は、電圧制
御発振器１１と、第一の減算器１２と、第二の減算器１
３と、スイッチ１４と、しきい値判定器１５と、雑音判
定器１６とを備えている。
示す構成図である。図１に示す位相同期回路は、電圧制
御発振器１１と、第一の減算器１２と、第二の減算器１
３と、スイッチ１４と、しきい値判定器１５と、雑音判
定器１６とを備えている。
【００１４】ここで、入力端子Ｔi は、第一の減算器１
２の反転入力端子および雑音判定器１６にそれぞれ接続
されており、入力タイミング信号Ｒが第一の減算器１２
の反転入力端子および雑音判定器１６に供給される。第
一の減算器１２は、電圧制御発振器１１からの発振信号
と入力タイミング信号Ｒとの差をとり、その差分信号を
スイッチ１４の一方の固定接点ａと、しきい値判定器１
５とに入力する。このスイッチ１４の他方の固定接点ｂ
は、接地電位ＧＮＤに接続されており、かつ移動接点を
第二の減算器１３の非反転入力端子に接続している。し
きい値判定器１５は、その差分信号を基にスイッチ１４
を一方固定接点ａまたは他方の固定接点ｂに切り換える
ようになっている。第二の減算器１３は、その反転入力
端子にオフセット電圧Ｖref が供給されており、このオ
フセット電圧Ｖref とスイッチ１４の移動接点からの信
号とを比較するようになっている。第二の減算器１３の
出力端子は電圧制御発振器１１の制御端子に接続されて
おり、電圧制御発振器１１は第二の減算器１３からの出
力電圧に応じた発振出力信号ｒを発振する。この電圧制
御発振器１１は、出力端子Ｔ0 に接続されるとともに、
第一の減算器１２の非反転端子に接続されている。ま
た、雑音判定器１６は、入力タイミング信号Ｒを基にし
きい値判定器１５を初期状態に戻すリセット信号を形成
するようになっている。
２の反転入力端子および雑音判定器１６にそれぞれ接続
されており、入力タイミング信号Ｒが第一の減算器１２
の反転入力端子および雑音判定器１６に供給される。第
一の減算器１２は、電圧制御発振器１１からの発振信号
と入力タイミング信号Ｒとの差をとり、その差分信号を
スイッチ１４の一方の固定接点ａと、しきい値判定器１
５とに入力する。このスイッチ１４の他方の固定接点ｂ
は、接地電位ＧＮＤに接続されており、かつ移動接点を
第二の減算器１３の非反転入力端子に接続している。し
きい値判定器１５は、その差分信号を基にスイッチ１４
を一方固定接点ａまたは他方の固定接点ｂに切り換える
ようになっている。第二の減算器１３は、その反転入力
端子にオフセット電圧Ｖref が供給されており、このオ
フセット電圧Ｖref とスイッチ１４の移動接点からの信
号とを比較するようになっている。第二の減算器１３の
出力端子は電圧制御発振器１１の制御端子に接続されて
おり、電圧制御発振器１１は第二の減算器１３からの出
力電圧に応じた発振出力信号ｒを発振する。この電圧制
御発振器１１は、出力端子Ｔ0 に接続されるとともに、
第一の減算器１２の非反転端子に接続されている。ま
た、雑音判定器１６は、入力タイミング信号Ｒを基にし
きい値判定器１５を初期状態に戻すリセット信号を形成
するようになっている。
【００１５】図２は、位相同期回路の雑音判定器の構成
例を示すブロック図である。
例を示すブロック図である。
【００１６】雑音判定器１６は、第一の乗算器２１と、
π／２遅延器２２と、第二の乗算器２３と、加算器２４
と、しきい値判定器２５とから構成される。すなわち、
入力タイミング信号Ｒは、第一の乗算器２１およびπ／
２遅延器２２に印加されるようになっている。第一の乗
算器２１は、入力タイミング信号Ｒを二乗し、その演算
結果を加算器２４に出力するようになっている。また、
入力タイミング信号Ｒは、π／２遅延器２２でπ／２だ
け遅延されて第二の乗算器２３に供給されるようになっ
ている。加算器２４は、第一の乗算器２１からの出力信
号と、第二の乗算器２３からの出力信号を加算できるよ
うになっている。加算器２４からの出力は、しきい値判
定器２５に供給されるようになっている。しきい値判定
器２５は、しきい値判定結果をリセット信号としてしき
い値判定器１５に供給できる。
π／２遅延器２２と、第二の乗算器２３と、加算器２４
と、しきい値判定器２５とから構成される。すなわち、
入力タイミング信号Ｒは、第一の乗算器２１およびπ／
２遅延器２２に印加されるようになっている。第一の乗
算器２１は、入力タイミング信号Ｒを二乗し、その演算
結果を加算器２４に出力するようになっている。また、
入力タイミング信号Ｒは、π／２遅延器２２でπ／２だ
け遅延されて第二の乗算器２３に供給されるようになっ
ている。加算器２４は、第一の乗算器２１からの出力信
号と、第二の乗算器２３からの出力信号を加算できるよ
うになっている。加算器２４からの出力は、しきい値判
定器２５に供給されるようになっている。しきい値判定
器２５は、しきい値判定結果をリセット信号としてしき
い値判定器１５に供給できる。
【００１７】このような構成の実施例の作用を説明す
る。
る。
【００１８】電圧制御発振器１１は、第二の減算器１３
からの出力電圧により発振し、その発振出力信号を端子
Ｔ0 から出力するとともに、第一の減算器１２の非反転
入力端子に入力される。第一の減算器１２は、その出力
結果が零となるように、すなわち入力タイミング信号Ｒ
と発振出力信号ｒとが一致するように、比較結果を出力
する。この比較結果の出力信号は、通常、スイッチ１４
の接点ａを通して第二の減算器１３に供給されるため、
電圧制御発振器１１の発振出力信号ｒが入力タイミング
信号Ｒに一致するように、電圧制御発振器１１が発振す
る。
からの出力電圧により発振し、その発振出力信号を端子
Ｔ0 から出力するとともに、第一の減算器１２の非反転
入力端子に入力される。第一の減算器１２は、その出力
結果が零となるように、すなわち入力タイミング信号Ｒ
と発振出力信号ｒとが一致するように、比較結果を出力
する。この比較結果の出力信号は、通常、スイッチ１４
の接点ａを通して第二の減算器１３に供給されるため、
電圧制御発振器１１の発振出力信号ｒが入力タイミング
信号Ｒに一致するように、電圧制御発振器１１が発振す
る。
【００１９】この期間中において、入力タイミング信号
Ｒにノイズが入り込むと第一の減算器１２の出力には大
きな差が現れ、電圧制御発振器１１が異常発振をし同期
外れを起こす。このときに、しきい値判定器１５は、こ
の同期外れを第一の減算器１２の出力から検出し、直ち
に、電圧制御発振器１１の入力電圧をオフセット電圧Ｖ
ref のみとするため、いままで固定接点ｂ側にあったス
イッチ１４を固定接点ａ側に切り換える。このとき、雑
音判定器１６の出力は、ノイズ発生前はリセット信号を
出力しているので、しきい値判定器１５はスイッチ１４
を固定接点ｂ側に固定しているが、ノイズ発生後はアク
ティブ信号を出力し、スイッチ１４をしきい値判定器１
５の出力に任せている。これにより、ノイズの侵入があ
っても同期保証内で同期外れを察知し、電圧制御発振器
１１の発振周波数をノイズの発生している期間固定させ
ることにより、同期外れを防止することができる。な
お、ノイズの消滅によるスイッチ１４の固定接点ｂ側へ
の復帰は、雑音判定器１６の出力がリセット信号出力と
なることにより通常状態になる。
Ｒにノイズが入り込むと第一の減算器１２の出力には大
きな差が現れ、電圧制御発振器１１が異常発振をし同期
外れを起こす。このときに、しきい値判定器１５は、こ
の同期外れを第一の減算器１２の出力から検出し、直ち
に、電圧制御発振器１１の入力電圧をオフセット電圧Ｖ
ref のみとするため、いままで固定接点ｂ側にあったス
イッチ１４を固定接点ａ側に切り換える。このとき、雑
音判定器１６の出力は、ノイズ発生前はリセット信号を
出力しているので、しきい値判定器１５はスイッチ１４
を固定接点ｂ側に固定しているが、ノイズ発生後はアク
ティブ信号を出力し、スイッチ１４をしきい値判定器１
５の出力に任せている。これにより、ノイズの侵入があ
っても同期保証内で同期外れを察知し、電圧制御発振器
１１の発振周波数をノイズの発生している期間固定させ
ることにより、同期外れを防止することができる。な
お、ノイズの消滅によるスイッチ１４の固定接点ｂ側へ
の復帰は、雑音判定器１６の出力がリセット信号出力と
なることにより通常状態になる。
【００２０】ついで、雑音判定器１６の動作について説
明すると、入力タイミング信号Ｒは、第一の乗算器２１
で二乗される。また、入力タイミング信号Ｒは、π／２
遅延器２２でπ／２だけ遅延させられた後、第二の乗算
器２３で二乗される。次に、第一の乗算器２１および第
二の乗算器２３からの出力信号は、加算器２４で加算さ
れた後、その加算信号をしきい値判定器２５に供給す
る。しきい値判定器２５は、その加算信号が“１”以下
または“１”より大きいと判断する。
明すると、入力タイミング信号Ｒは、第一の乗算器２１
で二乗される。また、入力タイミング信号Ｒは、π／２
遅延器２２でπ／２だけ遅延させられた後、第二の乗算
器２３で二乗される。次に、第一の乗算器２１および第
二の乗算器２３からの出力信号は、加算器２４で加算さ
れた後、その加算信号をしきい値判定器２５に供給す
る。しきい値判定器２５は、その加算信号が“１”以下
または“１”より大きいと判断する。
【００２１】このことを数式で説明すると、入力タイミ
ング信号ＲをＲ＝Sin θとし、雑音をＮとし、雑音検出
信号をＶとすると、上記雑音判定器１６では、次のよう
な数式が実現されることになる。すなわち、
ング信号ＲをＲ＝Sin θとし、雑音をＮとし、雑音検出
信号をＶとすると、上記雑音判定器１６では、次のよう
な数式が実現されることになる。すなわち、
【００２２】
【数１】 Ｖ＝（Sin θ＋Ｎ）2 ＋｛Sin （θ＋π／２）｝2 ＝Sin2θ＋Cos2θ＋Ｎ2 ＋２ＮSin θ ＝１＋Ｎ2 ＋２ＮSin θ ……（１） となる。
【００２３】上述した（１）式から、雑音検出信号Ｖ
は、Ｎ＝０でＶ＝１となり、Ｎ≠０でＶ＞１となること
が分かる。
は、Ｎ＝０でＶ＝１となり、Ｎ≠０でＶ＞１となること
が分かる。
【００２４】これにより、雑音判定器１６のしきい値判
定器２５は、Ｖが「１」かそれ以上かで雑音の有無を出
力することができる。
定器２５は、Ｖが「１」かそれ以上かで雑音の有無を出
力することができる。
【００２５】上述したように本実施例では、第一の減算
器１２の出力信号をしきい値判定器１５でしきい値判定
し、その出力を雑音の発生している時間保持して、第一
の減算器１２に接地電位を入力することにより、電圧制
御発振器１１の発振周波数を的確な時間だけ固定するよ
うにしたので、従来の誤り訂正等の符号論理や帯域フィ
ルタ等、同期回路を周辺からサポートする手法とは異な
り、直接同期回路のループ部分に同期保証を行う回路を
設けることができるから、的確に同期保証を大きく持た
せることができる。
器１２の出力信号をしきい値判定器１５でしきい値判定
し、その出力を雑音の発生している時間保持して、第一
の減算器１２に接地電位を入力することにより、電圧制
御発振器１１の発振周波数を的確な時間だけ固定するよ
うにしたので、従来の誤り訂正等の符号論理や帯域フィ
ルタ等、同期回路を周辺からサポートする手法とは異な
り、直接同期回路のループ部分に同期保証を行う回路を
設けることができるから、的確に同期保証を大きく持た
せることができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、入
力タイミング信号と同期信号との差をしきい値判定し、
その出力を雑音が発生している時間だけ保持し、電圧制
御発振器の発振周波数を雑音が発生している時間だけ固
定することにより、的確に同期保証ができ、かつ保証を
大きく持たせることができるという効果がある。
力タイミング信号と同期信号との差をしきい値判定し、
その出力を雑音が発生している時間だけ保持し、電圧制
御発振器の発振周波数を雑音が発生している時間だけ固
定することにより、的確に同期保証ができ、かつ保証を
大きく持たせることができるという効果がある。
【図１】本発明の位相同期回路の実施例を示すブロック
図である。
図である。
【図２】同実施例で使用する雑音判定器の構成例を示す
ブロック図である。
ブロック図である。
【符号の説明】 １１ 電圧制御発振器 １２ 第一の減算器 １３ 第二の減算器 １４ スイッチ １５、２５ しきい値判定器 １６ 雑音判定器 ２１ 第一の乗算器 ２２ π／２遅延器 ２３ 第二の乗算器 ２４ 加算器
Claims (2)
- 【請求項１】 入力される制御電圧により発振信号の周
波数を変動する電圧制御発振器と、 入力タイミング信号と前記発振信号との差を取る第一の
減算器と、 前記第一の減算器１２からの差信号と基準電圧との差を
取り制御電圧として出力する第二の減算器とを備えた位
相同期回路において、 前記第一の減算器からの出力信号を取込み、前記第二の
減算器の入力信号を接地電位または第一の減算器からの
出力信号に設定する切換手段と、 前記入力タイミング信号を二乗した信号、および入力タ
イミング信号を遅延させた後に二乗した信号を加算し、
その加算結果に基づいて切換手段の動作を制御する雑音
判定器とを備えたとことを特徴とする位相同期回路。 - 【請求項２】 前記切換手段は、前記第二の減算器の入
力信号を接地電位または第一の減算器からの出力信号に
設定するスイッチと、前記第一の減算器からの出力信号
を取込み、この信号を基に前記スイッチを切り換え制御
するしきい値判定器とからなることを特徴とする請求項
１記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41A JPH06244715A (ja) | 1992-07-24 | 1992-07-24 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41A JPH06244715A (ja) | 1992-07-24 | 1992-07-24 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244715A true JPH06244715A (ja) | 1994-09-02 |
Family
ID=16386691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41A Pending JPH06244715A (ja) | 1992-07-24 | 1992-07-24 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4515646B2 (ja) * | 2001-01-22 | 2010-08-04 | マスプロ電工株式会社 | 基準周波数発生装置 |
| JP2016119540A (ja) * | 2014-12-19 | 2016-06-30 | 古野電気株式会社 | 基準信号発生装置及び基準信号発生方法 |
-
1992
- 1992-07-24 JP JP41A patent/JPH06244715A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4515646B2 (ja) * | 2001-01-22 | 2010-08-04 | マスプロ電工株式会社 | 基準周波数発生装置 |
| JP2016119540A (ja) * | 2014-12-19 | 2016-06-30 | 古野電気株式会社 | 基準信号発生装置及び基準信号発生方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177731B1 (ko) | 망동기용 디지탈 위상동기루프 제어방법 | |
| KR960030542A (ko) | 필터 장치 | |
| KR970072708A (ko) | Pll 회로 | |
| JPH06244715A (ja) | 位相同期回路 | |
| JPH04369927A (ja) | Ｐｌｌ発振器 | |
| US6249160B1 (en) | Clock reproduction and identification apparatus | |
| US4891824A (en) | Muting control circuit | |
| US4408165A (en) | Digital phase detector | |
| JP2907639B2 (ja) | 位相同期回路 | |
| JP3196409B2 (ja) | Ｐｌｌ回路 | |
| JPH0422376B2 (ja) | ||
| JPS6036908Y2 (ja) | 自動位相制御方式の位相比較器 | |
| JPS60189326A (ja) | 位相同期回路 | |
| JPH04307816A (ja) | 位相同期回路 | |
| JPH01141419A (ja) | Ｐｌｌ回路 | |
| JPS605095B2 (ja) | Ｐｌｌ回路の安定化時間の短縮方法 | |
| JPS5915235B2 (ja) | 位相同期装置 | |
| KR19980066118A (ko) | 동기식장치에서 홀드오버 회로 및 방법 | |
| JPS59225617A (ja) | 位相同期回路 | |
| JPS6033756A (ja) | スペクトラム拡散通信用受信機 | |
| JPS6248401B2 (ja) | ||
| JPH05227451A (ja) | 位相ロックループ回路 | |
| JPH03222519A (ja) | 位相同期発振器 | |
| JP2588968B2 (ja) | ミュートパルス発生回路 | |
| JPS61189019A (ja) | 位相同期発振回路 |