JPH0624387B2 - 直列デ−タ通信システム - Google Patents

Description

【発明の詳細な説明】 本発明は直列データ通信システムに関し、特に中央局と
１つ以上の遠隔局との間において双方向の直列データ通
信を行うシステムに関する。さらに詳しくは、本発明は
そのような通信システムにおける保全性の改善に関す
る。

中央局と多数の遠隔局との間における多重化技術を利用
した直列データ通信は周知であり、特に通信産業ではそ
うである。最近では、このような多重化技術が自動車産
業およびその関連産業に応用され、一般にマイクロプロ
セッサを使用した中央局から複数の離れた場所の制御を
行うようになってきている。このような応用分野におい
ては、多くの場合、データ通信リンクは比較的“恵まれ
た”環境にあり、および／またはデータ通信リンクの長
期に亘る保全性が保証されている。また、そのようなシ
ステムは電磁機器から発生する妨害信号が存在する可能
性のある環境にさらされるとしても、データ通信過程の
完璧な保全性がそれほど強く要請されない場合もある。

他方、自動車やその他の車両などの特定の環境では、デ
ータ通信路すなわち導線の物理的保全性を長期間維持す
ることは極めて難しい場合がある。さらに、このような
環境では無視できないような電磁障害が生じ、その結
果、通信リンクを介して要求ないし指令される制御機能
の遂行が危うくなることがある。

自動車、その他の車両内で、中央コントローラと遠隔コ
ントローラを直列多重データ線により結ぶ通信システム
の例としては、米国特許第3,585,595号、同第3,737,862
号、同第4,085,403号、同第4,164,730号、および同第4,
298,930号がある。前の２つの特許は航空機に搭載する
ことを意図しており、２つの独立したデータループを経
由する２つのデータ路を設け、各符号器で制御スイッチ
入力を順番に逐次調べることにより、他のデータループ
に直列接続された復号器を介して要求動作を順次実行す
るものである。これらのシステムは、各データループ内
の直列符号器および／または直列復号器がすべて正常で
あるということを前提として、信号を次段の符号器また
は復号器へ送るようになっている。したがって、ライン
ブレークや符号器もしくは復号器の短絡に対処するため
に、１段または２段のタイマーを制御ループに接続し、
データループを何れの方向にも順次アドレッシングでき
るように制御している。しかし、このような方式は、始
めに符号器を順番にアドレッシングし、つぎに同じ順番
で復号器を再びアドレッシングしなければならないとい
う制約がある。したがって、このようなシステムは、多
段の遠隔局に対するアドレッシングに関する柔軟性がほ
とんど、または全くない。さに、このようなシステム
は、ラインブレークが生じた場合に、その場所を識別す
ることは不可能と思われる。

後の３つの特許に述べられている自動車通信システム
は、“Ｔ”接続で中央局によって制御される閉じたリン
グ状バスを用い、それに“Ｔ”接続された受信機に対し
双方向に信号を伝達するようになっているようである。
このような構成によれば、双方向通信が可能である。し
かし、信号の減衰ないし劣化、あるいは電磁妨害により
通信の品質すなわち保全性を満足できない場合がある。
そして、これらシステムでは、かゝる問題点を認識し補
償することはできないようである。さらに、このような
システムは、直列バス中に一般に必要とされる電源、ク
ロックおよび制御の各線とは別に、フィードバックつま
り“応答”線を設けなければならないと考えられる。こ
のように余分な線を直列バスに設けるのは、その長さ、
コスト、重量、さらには電磁妨害の影響などの面で好ま
しくないと考えられる。

本発明の目的は、保全性を改善した直列データ通信シス
テムを提供することにある。本発明の別の目的は、自動
車に使用して、中央制御局と、スイッチ入力および／ま
たはスイッチ出力を有する１つ以上の遠隔局との間で、
確実な通信を行うのに好適な直列データ通信方式を提供
することである。本発明のもう１つの目的は、遠隔局の
コントローラに十分な“知能”を持たせることにより、
通信保全性の向上を図った通信システムを提供すること
にある。

本発明による直列データ通信システムにおいては、中央
制御局と１つ以上の遠隔局との間で双方向直列データ通
信が高保全性にて行われる。この中央制御局は、例えば
マイクロプロセッサおよびメモリから構成される中央コ
ントローラと、少なくとも２つの多重コントローラを有
する。直列信号バスはループに構成され、その各端で前
記２つの多重コントローラに接続される。各遠隔局に
は、遠隔多重コントローラが設けられているが、これは
遠隔入力デバイスおよび遠隔負荷デバイスとの間で信号
を入出力するための入出力ポートを備える。各遠隔多重
コントローラは前記直列バスの途中に並列に“Ｔ”接続
され、それぞれが１つのアドレスを持ち、また中央制御
局から送られるそれぞれのアドレスを含んだ直列通信デ
ータに応答して、その通信データに対する応答を送出す
る。この遠隔コントローラによる応答には、遠隔入力デ
バイスからの信号入力および／または遠隔負荷デバイス
に対する信号出力、さらに“Ｔ”接続を経由しての直列
バスへのデータ回答が含まれる。中央コントローラはマ
イクロプロセッサとするのが都合がよいが、これは並列
バスを介して多重コントローラのそれぞれと通信できる
ように接続される。任意に選択可能な一方の多重コント
ローラが中央コントローラの命令に応答し、マスターと
して、指定の遠隔コントローラとの双方向直列データ通
信処理を実行する。さらに中央コントローラは、予め選
定されたバイアスに従って多重コントローラの１つをマ
スターとして選択し、また、その選択したマスター多重
コントローラによっては指定の遠隔コントローラとの間
のデータ通信の保全性が満足できないときに、他方の多
重コントローラをマスターとして選択するための信号処
理能力を有する。

中央局の各多重コントローラはほぼ同一構成であり、マ
スターまたはモニターの何れかとして動作させるための
制御レジスタをそれぞれ有する。モニター多重コントロ
ーラは、マスター多重コントローラから送信されるデー
タ、およびマスター多重コントローラに応答中の各遠隔
コントローラから回答として送られるデータとを、直列
バスより受信できるだけである。中央コントローラは、
多重コントローラの制御レジスタの特定段に特定の論理
状態をセットすることにより、その多重コントローラを
マスターまたはモニターの何れかに設定する。また本シ
ステムにおいては、マスターは常に１つだけである。

本システムは、遠隔コントローラからの回答データの１
部とマスターコントローラからの伝送データの１部とを
比較し、特定の指定した遠隔コントローラと保全性を許
容できる通信が可能か否かを示す信号を発生する機能を
有する。また、マスター多重コントローラよびモニター
多重コントローラの何れも、マスターから指定した遠隔
コントローラに向けて試みた通信の保全性が満足できる
か否かを判定するための論理を有する。典型的な例を挙
げるならば、マスター側でその送信データに対するエラ
ーチェックバイトが作られ、遠隔コントローラ側ではそ
の回答伝送データに対する別のエラーチェックバイトが
作られる。モニター多重コントローラは両方の通信を恐
らく監視しているので、比較するためのエラーチェック
バイトを同様に計算する。マスター多重コントローラお
よびモニター多重コントローラにおいて、一致、不一致
の判定結果をそれぞれのステータスレジスタのステータ
スビットに格納する。さらに本システムは、マスターか
ら送信されたアドレスと、それに応答した遠隔多重コン
トローラからのアドレスとを比較し、試みた通信の保全
性を判定する機能も有する。

中央コントローラのプログラムは、システムの初期電源
投入時に所定のポーリングシーケンスに従って遠隔コン
トローラをアドレッシングするように作用する。このよ
うな遠隔コントローラの初期ポーリングは、その後に、
特定の遠隔多重コントローラのアドレッシングにマスタ
ーとして用いる多重コントローラを決定するために行わ
れる。上記初期ポーリングシーケンス期間において指定
した遠隔多重コントローラと正常に通信がなされる場合
は、初期ポーリングの前に予めマスターとして選択した
多重コントローラが、その遠隔多重コントローラに関し
てのマスターとして採用される。ある遠隔多重コントロ
ーラとの通信が正常になされない場合は、予めモニター
として動作するように選択された多重コントローラが、
代わりにその遠隔多重コントローラとの通信ためのマス
ターとして選定される。

直列ループによるデータ通信の方向を選択するために特
定の多重コントローラをマスターまたはモニターの何れ
かに割り付ける中央コントローラプログラムは、前述の
通信保全性基準の幾つかが満たされない場合に実行され
る。さらに、特定の多重コントローラを、特定の遠隔多
重コントローラのアドレッシングのためのマスターまた
はモニターの何れに割り付けるか最終的に決定する前
に、もとの割り付け状態にて何回か通信が試行される。

直列バスは４本の導線からなり、その中の１本は直列多
重データ用、もう１本は多重クロック信号用、さらにも
う１本は一方の論理レベル（例えば論理１）用、最後の
１本は他方の論理レベル（例えば論理０（接地））用で
ある。各多重コントローラは、中央コントローラに割り
込み信号を供給するための論理を有する。しかし、その
割り込み信号を発生してマイクロプロセッサにデータ要
求を開始させることができるのは、マスターに割り付け
られた多重コントローラだけである。

以下、本発明の実施例について詳細に説明する。

第１図は車両の主要な電気的機能に関係した本発明によ
る多重通信システムの構成ブロック図である。なお、シ
ステム内の導線やポートに現れる信号の名前を、その意
味を表す略語によって表現する。また、本実施例の論理
においては、多くの場合、信号の“アクティブ−ＬＯ
Ｗ”状態は、何等かの結果をもたらすような信号状態で
ある。図面においては、信号名の上に横棒を引いて“ア
クティブ−ＬＯＷ”状態を示すが、明細書においてはタ
イプの関係から、信号名の後に“＊”を付けて“アクテ
ィブ−ＬＯＷ”状態を示す。本多重通信システム１０
は、自動車内に設置した中央局に多重（ＭＵＸ）コンピ
ュータ１２を設けている。この多重コンピュータ１２
は、自動車のあちこちに設けられている１つ、または複
数の遠隔多重コントローラ（Ｒｅｍｕｘ）１４を制御
し、また、それらと信号をやりとりする。多重コンピュ
ータ１２と遠隔多重コントローラ１４との間の通信は、
４本の導線からなるバス１５を介して行われる。このバ
ス１５の１本目の導線１６は双方向の直列時分割多重デ
ータ伝達用のものであり、もう１本の導線１７は直列多
重クロック（ＭＵＸＣＬＸ）を伝達するものであり、３
本目の導線１８は＋５Ｖの直流電源電圧を多重コンピュ
ータ１２および遠隔多重コントローラ１４に供給するた
めのものであり、最後の導線１９は本システム１０の信
号の接地（ＧＬＤ）用である。この５Ｖ電源電圧と接地
電位は５Ｖのレギュレータ２０を介して、自動車の普通
の１２Ｖバッテリー（図示せず）より供給される。

多重コンピュータ１２と遠隔多重コントローラ１４との
間の多重通信バス１５は、用途によっては開路状態（ル
ープでない）とし、その一端に多重コンピュータ１２を
配置し、途中に遠隔多重コントローラ１４を“Ｔ”接続
してもよいが、本発明の一実施態様においては、バス１
５をループとし、その各端を多重コンピュータ１２の異
なった部分で終端させて、後述のように多重通信システ
ム１０の保全性と安全性を向上させている。通信バス１
５をループにして各端を多重コンピュータ１２によって
制御するようにすれば、情報伝送において起こり得る様
々な異常を検出することができる。すなわち、バス１５
の一箇所あるいは複数箇所における断線を検出し、その
ような場合における伝送の保全性を維持できる。

中央局に設けられた多重コンピュータ１２は、マスター
多重コントローラ２４およびモニター多重コントローラ
２４′と接続された標準的なマイクロプロセッサ２２を
有する。マスター多重コントローラ２４およびモニター
多重コントローラ２４′はそれぞれ、カスタムＬＳＩの
ＣＭＯＳゲートアレイ回路によって構成されており、構
造は同じであるが、タイミング機能および制御モードな
どの動作が幾分異なる。ループ状の多重バス１５の一端
はマスター多重コントローラ２４に接続され、他端はモ
ニター多重コントローラ２４′と接続されている。本実
施例においては、マイクロプロセッサ２２は、ＮＭＯＳ
回路を採用したモステック３８８０のような４MHzのＺ
８０であるが、これ以外のマイクロプロセッサも同様に
使用可能である。多重コンピュータ１２の内部には、マ
イクロプロセッサ２２と関連してメモリ２５が設けられ
ている。通常、このメモリ２５は１ＫのＣＭＯＳランダ
ムアクセスメモリ（ＲＡＭ）２６と４ＫのＣＭＯＳプロ
グラマブルリードオンリーメモリ（ＥＰＲＯＭ）２７か
ら成る（第２図参照）。また多重コンピュータ１２に
は、発振器およびカウンタ／タイマーの回路２８が設け
られている。この回路は、システムのタイミング信号を
発生したり、後に詳述する“睡眠モード”動作をさせる
ために設けられている。マイクロプロセッサ２２、メモ
リ２５、発振器およびカウンタ／タイマーの回路２８、
マスター多重コントローラ２４およびモニター多重コン
トローラ２４′の相互接続は、第１図に示されているデ
ータバスおよびアドレスバスの他に、後に詳細に説明す
る様々な制御線によってなされる。

多重バス１５に接続された遠隔多重コントローラ１４
は、すべて同様の構成であり、ＣＭＯＳ論理素子を用い
たＬＳＩゲートアレイである。各遠隔多重コントローラ
１４は、多重コンピュータ１２との“知的な”相互通信
のための重要な論理能力を備えており、ここでは自動車
の様々なスイッチから１６種類の入力を受けることで
き、また自動車の様々な負荷デバイスに対し１６種類の
出力を与えることができるようになっている。そのよう
なスイッチ入力の代表的なものがヘッドライトをオンオ
フ制御するためのものであり、また代表的な出力として
はヘッドライトを付けたり消したりするための制御信号
がある。なお、前記スイッチ入力は多数の様々な負荷や
機能を制御する必要上から生じるものであり、同様に前
記出力信号は多数の様々なタイプの負荷を制御するもの
である。各遠隔多重コントローラ１４の構成は次の通り
である。各遠隔多重コントローラ１４は２つの部分に分
かれており、各部分は８本の入力と８本の出力を有し、
またそれぞれ異なったアドレスを持っている。さらに詳
しく説明すれば、遠隔多重コントローラ１４の一方の側
はＡ側と呼ばれ、偶数のアドレスを与えられる。遠隔多
重コントローラ１４の他方の側はＢ側と呼ばれ、Ａ側ア
ドレスより１だけ大きな奇数のアドレスを付けられる。
自動車の様々な負荷に対する遠隔多重コントローラ１４
の出力は、一般に様々な制御素子すなわちバッファ回路
３０に低電圧制御信号を与える。このバッファ回路は、
当該制御信号に応答して、自動車の１２Ｖ電源を制御す
べき負荷に接続したり、切り離したりする。

この多重通信システム１０においては、第５図の（Ｂ）
に示すような通信プロトコルを、多重コンピュータ１２
と遠隔多重コントローラ１４との間のデータ通信に使用
する。このような通信プロトコルは、通信エラーおよび
／または異常を効率良く検出することにより、通信シス
テムの保全性を高めることを意図している。このデータ
プロトコルの詳細については、ウィリアム・フロイドに
よって１９８３年９月２４日に出願され、本件出願人に
譲渡された米国特許出願第４６９，５９１号“安全な通
信処理のためのプロトコル／フーマットを有する自動車
多重システム”に述べられている。簡単に説明すると、
多重バス１５の多重データ線１６上の各通信データは、
７キャラクタすなわち７バイト（１バイトはそれぞれ８
ビット）から成る。最初の１バイトは同期（ＳＹＮＣ）
バイトである。次の３バイトはマスター多重コントロー
ラ２４からのコマンドメッセージを構成し、アドレスバ
イト、コマンドバイトおよびＣＲＣエラー検出バイトか
らなる。最後の３バイトは遠隔多重コントローラ１４か
らの回答メッセージであり、アドレスバイト、応答バイ
トおよびＣＲＣエラー検出バイトからなる。本実施例の
システム１０は、それぞれが２つの異なったアドレスを
持つ遠隔多重コントローラ１４を最高２８台制御できる
ように構成されているが、実際的には、遠隔多重コント
ローラ１４の台数はこれよりはるかに少ないのが普通で
あろう。例えば、第１図に示す実施例においては、遠隔
多重コントローラ１４は２台だけである。

第２図、第３図Ａおよび第３図Ｂを参照して説明する。
システムクロック（ＳＹＳＣＬＫ）は、多重コンピュー
タ１２のマイクロプロセッサ２２およびその他の様々な
要素のタイミングを制御するもので、普通は、２．５MH
zであり、これは一般的な構成のＲＣ発振器２８により
与えられる。さらに、同様のタイプのＲＣ発振器からな
る５０KHzの発振器３０が設けられており、この発振器
３０の出力信号は多段２進カウンタ３２の１段目で1/2
に分周され、２５KHzのクロック信号がつくられ、これ
は多重クロック（ＭＵＸＣＬＫ）として使われる。多重
バス１５上の直列多重データは２５KHzの速度でクロッ
キングされるから、１ビットの周期は０．０４msであ
り、８ビットからなる１バイトの周期は０．３２msとな
る。マイクロプロセッサ２２、ＥＰＲＯＭ２７に記憶さ
れているマイクロプロセッサ２２のプログラム、ＲＡＭ
２６に記憶されているデータ、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′の相互間
の信号授受は、ＳＹＳＣＬＫによって決まる速度で行わ
れる。マイクロプロセッサ２２とメモリ２６，２７との
間の相互通信は、一般的なデコード制御論理３４によっ
て制御される。このデコード制御論理３４には、第２図
に示すタイマー回路３１と電源制御スイッチ回路３５に
制御信号を与えるためのタイマーデコード論理も含まれ
ている。なお、タイマー回路３１と電源制御スイッチ回
路３５については後に詳述する。マイクロプロセッサ２
２は、タイマー３１より約２０ms間隔で与えられるマス
ク不可能の割り込み（ＮＭＩ＊）によって割り込まれ
る。ハードウエアのタイマー回路３１には、第３図Ｂに
それぞれ示すような、８段の1/256分周カウンタ３２，
３３が含まれている。タイマー回路３１からは２０ms間
隔でタイミング信号が発生するが、この信号は第２図に
示されているＮＭＩ＊信号発生用のパルス発生回路３６
に与えられる。さらに、自動車のバッテリーケーブルに
接続するなどによって多重システム１０に初期電源投入
を行った時に、一般的な電源投入リセット信号ＰＵＲ_１
がブロック３７として示された通常の回路から発生す
る。このＰＵＲ_１信号はパルス発生回路３６にも入力す
る。

第２図、第３図Ａおよび第３図Ｂから明らかなように、
マイクロプロセッサは８本の双方向データ線Ｄ_０−Ｄ_７
を用いて、メモリ２６，２７、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′に対し、
データを並列に入出力するようになっている。またマイ
クロプロセッサ２２は、メモリ２６，２７、マスター多
重コントローラ２４、モニター多重コントローラ２４′
およびデコード制御論理２４にアドレス信号を与えるた
めの１６本のアドレス線Ａ_０−Ａ₁₅を有する。マイクロ
プロセッサ２２と、マスターおよびモニター多重コント
ローラ２４および２４′との間のデータバスは符号４０
で示されており、これら各部分の相互間のアドレスバス
は符号４２で示され、Ａ_０−Ａ_９から成る。マイクロプ
ロセッサ２２とマスターおよびモニター多重コントロー
ラ２４および２４′には、別に５本の信号線ＲＤ＊，Ｗ
Ｒ＊，ＩＯＲＱ＊，Ｍ１，およびＩＮＴ＊が設けられて
いる。マイクロプロセッサ２２は、メモリ２５また多重
コントローラ２４，２４′などの入出力装置からデータ
を読む必要が生じた時にＲＤ＊信号を発行する。多重コ
ントローラ２４，２４′のうち、マイクロプロセッサ２
２によってアドレス指定された側は、多重コントローラ
２４，２４′からデータをデータバス４０にゲートさせ
るためにＲＤ＊信号を発行する。マイクロプロセッサ２
２によって与えられるＷＲ＊信号は、アドレス指定され
たメモリ２６，２７または入出力装置である多重コント
ローラ２４，２４′に格納すべき有効なデータが、デー
タバス４０に保持されていることを示す。ＩＯＲＱ＊信
号は、入出力のリードまたはライト動作のための有効な
入出力アドレスが、アドレスバス４２に乗っていること
を示す。割り込みが受け付けられている時には、割り込
み応答ベクトルをデータバス４０に乗せることができる
ことを示すために、ＩＯＲＱ＊信号もＭ１＊信号と一緒
に発生する。Ｍ１＊信号は、マイクロプロセッサ１２の
現在のサイクルが命令実行のＯＰコード取り出しサイク
ルであることを示す。また前述のように、Ｍ１＊信号
は、割り込み受け付けサイクルを表示する。ＩＮＴ＊信
号は、マスター多重コントローラ２４のように、マスタ
ーモードで動作中の多重コントローラから発生する信号
の一つであり、これは割り込み要求中にマイクロプロセ
ッサ２２に与えられる。マイクロプロセッサ２２は、実
行中の命令が終了した時に割り込み要求を受け付ける。

マイクロプロセッサ２２はさらに、ＭＲＥＱ＊信号を発
行する。このＭＲＥＱ＊信号は、ＲＡＭとＥＰＲＯＭの
デコード回路およびＮＭＩ＊パルス発生器に与えられる
ものであり、アドレスバスにメモリ読み出し動作または
メモリ書き込み動作のための有効なアドレスが保持され
ている時に、ＲＯＭまたはＲＡＭのいずれを選択し、ま
たＮＭＩ＊発生器よりＮＭＩ＊入力にパルスを供給させ
る。

第３図Ｂから明らかなように、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′は、それ
ぞれのアドレスを設定するため、すなわち布線するため
のアドレス入力線ＡＤＤＣＭＰ１−７を有する。マスタ
ー多重コントローラ２４については、ＡＤＤＣＭＰ１−
７のうちＡＤＤＣＭＰ４は＋５ＶＣ（論理１）に接続さ
れているが、それ以外は接地（論理０）されている。モ
ニター多重コントローラ２４′の場合も同様であるが、
ＡＤＤＣＭＰ４は論理０とされ、ＡＤＤＣＭＰ５は論理
１とされている。したがって、マスター多重コントロー
ラ２４とモニター多重コントローラ２４′は、マイクロ
プロセッサ２２との通信の際にそれぞれ識別可能であ
る。

マスター多重コントローラ２４とモニター多重コントロ
ーラ２４′は、それぞれＰＵＲ_２信号を受けるＭＲ入力
を有する。このＭＲ入力は、後述するようにして得られ
るＰＵＲ_２信号を受け、各多重コントローラ２４，２
４′の内部の制御レジスタおよびタイミングのリセット
初期化を行うものである。

ここで、多重システム１０の動作プロトコル、特に多重
コンピュータ１０と遠隔多重コントローラ１４との間の
直列データ多重処理について説明する。ＲＯＭ２７に格
納されているプログラム命令のルーチンに従って、マイ
クロプロセッサ２２は各遠隔多重コントローラを走査し
て、いずれの入力スイッチが操作されているか（操作さ
れている場合）を確認し、次に該当する負荷に対する必
要な出力制御操作を実行する。この制御を実行するため
に、マイクロプロセッサ２２（普通、アドレスおよびデ
ータを並列に入出力する）は、マスター多重コントロー
ラ２４を用いて、各遠隔多重コントローラ１４に対して
発行されたアドレスおよびコマンドを直列データ形式に
変換し、次に遠隔多重コントローラ１４により発行され
た直列化アドレスおよび応答データを並列形式に再変換
して、並列データバス４０によりマイクロプロセッサ２
２に送る。前述したように、多重コンピュータ１２と遠
隔多重コントローラ１４との間の通常の通信の場合、第
５図の（Ｂ）に示すごとく、まずＳＹＮＣバイトが発行
され、それに続いてアドレスバイト、コマンドバイトお
よびエラーチェック（ＣＲＣバイト）が、メッセージと
してマスター多重コントローラ２４から特定の遠隔多重
コントローラ１４へ送信される。その後、その指定され
た遠隔多重コントローラ１４は、多重データ線１６を通
じてアドレスバイト、応答バイトおよびエラーチェック
（ＣＲＣ）バイトによって応答する。マスター多重コン
トローラ２４から送られたアドレスバイトには、その遠
隔多重コントローラ１４内の選択された側半分のアドレ
スが含まれている。コマンドバイトは、指定された遠隔
多重コントローラに対し外部スイッチの操作によって与
えられた様々な入力信号を返すように指示し、および／
または、その遠隔多重コントローラの選択された側半分
に接続されている出力負荷装置に対する出力制御信号を
発生するように指示するものである。アドレスバイトお
よびコマンドバイトを用いて巡回冗長エラーチェックが
行われ、エラーチェックバイトが生成される。このエラ
ーチェックバイトは、指定された遠隔多重コントローラ
へ伝送される。応答する遠隔多重コントローラ１４は、
恐らくマスター多重コントローラ２４によって指定され
たものであり、その応答データは当該遠隔多重コントロ
ーラのアドレスを示すアドレスバイトから始まる。この
アドレスバイトの後に、当該遠隔多重コントローラによ
る受信コマンドメッセージに対する応答を示す応答バイ
トが続く。通常、応答バイトは、様々な入力スイッチの
状態および出力負荷の駆動状態を示す。ここでスイッチ
入力および／または出力負荷の状態は普通、ラッチされ
たスイッチ入力および負荷出力の駆動応答をサンプリン
グをすることによって判定される。通常、応答バイトに
は、当該遠隔多重コントローラがそれ自体のマスター多
重コントローラ２４からの受信メッセージに関するエラ
ーチェックを終了し、同メッセージのエラーチェックバ
イトと“一致”したか否かも表示される。最後に、遠隔
多重コントローラ１４から送られたエラーチェックバイ
トは、回答メッセージ内のアドレスバイトおよび応答バ
イトを用いてＣＲＣ技法により計算される。マスター多
重コントローラは、遠隔多重コントローラからの回答に
ついてエラーチェックを行う。このような各処理の後
に、バス待ち時間の期間が存在することがある。この待
ち時間期間においてはオール“１”を送出しながら、マ
イクロプロセッサ２２からの次の命令を待つ。

ここで、第４図を参照して、マスター多重コントローラ
２４とモニター多重コントローラ２４′についてさらに
説明する。マスター多重コントローラ２４とモニター多
重コントローラ２４′は同一構成であるから、それぞれ
本発明に従って別々の動作を行うものであるが、第４図
では一方だけを示し説明する。そこで、まずマスター多
重コントローラ２４の見地から説明し、次にモニター多
重コントローラ２４′の見地から説明する。さらに第１
図においては、バス１５、およびそのＭＵＸＤＡＴＡ
（多重データ）線１６とＭＵＸＣＬＫ（多重クロック）
線１７は、それぞれ両端に矢印が付けられているが、実
線の矢印が現在説明中の構成における信号の流れを示
し、破線の矢印がその逆の構成を示している。

多重コントローラ２４，２４′に対して電源が初期投入
されると、それらの初期状態はモニターの状態になる。
すなわち、多重コントローラ２４、２４′は両方とも受
信モードになり、直列データ線１６にＳＹＮＣバイトが
ないか調べる。多重コントローラ２４をマスター状態に
切り換えるには、その８ビットの制御レジスタ４６をプ
ログラムしなければならない。このプログラミングは、
マイクロプロセッサ２２によって次のように行われる。
即ち、マイクロプロセッサ２２はアドレスバス４２を用
いて多重コントローラ２４をアドレス指定し、アドレス
比較論理４８において、そのアドレスと入力ＡＤＤＣＭ
Ｐ１−７に設定された装置アドレスと比較する。マイク
ロプロセッサより送られたアドレスのＡ_０ビットが１な
らば、ＣＮＴＬＣＯＭＰ信号が制御レジスタ４６に対し
て発行され、その結果、マイクロプロセッサ２２がライ
ト動作（ＷＲ）を実行している時に、データバス４０か
ら制御データが制御レジスタ４６に入る。制御レジスタ
４６をマスター多重機能用にプログラミングするには、
制御レジスタのビット４を１にセットして、多重コント
ローラの内部論理をリセットする。これが完了すると、
このビット４は自動的にリセットする。制御レジスタ４
６のビット２が１にセットされ、データバス４０の次の
バイトがベクトルアドレスレジスタ５０に書き込まれ
る。これを完了すると、ビット２は自動的にリセットす
る。多重コントローラをマスターとして動作させるに
は、制御レジスタのビット０，１および３を１にセット
しなければならない。特に、ビット０が１の場合、多重
コントローラはマスターとなるが、そうでない場合には
モニターとなる。ビット１が１の状態においては、多重
クロックＭＵＸＣＬＫがバス１５の線１７に送出され
る。ビット３が１の場合には、割り込み論理５２が動作
可能状態になる。ビット５，６および７は使用されない
ので、任意の状態にプログラムしてよい。

多重コントローラ２４をマスター多重コントローラとし
て動作させるように制御レジスタ４６をプログラミング
した後、多重コントローラ２４はマイクロプロセッサ２
２により再びアドレス指定され、該当するデータバイト
（アドレスバイト）を多重レジスタ５４に書き込む動作
により多重動作が始動される。Ａ_０が論理０のときに、
多重レジスタ５４にデータを入力するためのアドレス比
較が論理４８において成立し、ライト（ＷＲ）動作中に
データが多重レジスタ５４に入力される。そして、アド
レスバイトが多重レジスタ５４に書き込まれると、マス
ター多重コントローラ２４はＳＹＮＣキャラクタすなわ
ちバイト（０００１０１１０）を直列バス１６へ送出し
始める。このＳＹＮＣバイトはＳＹＮＣレジスタ５６か
ら送出される。マスター多重コントローラ２４から伝送
されるＳＹＮＣバイトとそれに続くデータバイトとの同
期化は、一般的な同期回路５８によって行われる。この
同期回路５８は、カウンタ論理６０から同期制御信号Ｓ
ＹＮＣを与えられる。このカウンタ論理６０は、２５KH
zのＭＵＸＣＬＫに応答して、ＳＹＮＣ信号の位相を調
整する。データ線１６へのＳＹＮＣバイトの伝送を終了
すると、レジスタ５４に格納されているアドレスバイト
がレジスタ６２によって並列直列変換されて、同期回路
５８を介しＳＹＮＣバイトに続けて直列バスに自動的に
送出される。その後、割り込み信号ＩＮＴ＊が発生す
る。

この割り込み信号ＩＮＴ＊は、マイクロプロセッサ２２
に対して現在の処理を中止し、多重コントローラ２４の
サービスを行うように要求する。カウンタ論理６０から
ＴＩＮＴＲＱ信号が出て割り込み判定論理６４に印加さ
れ、さらに、そこから割り込み要求信号として割り込み
レジスタ論理５０に与えられ、信号ＩＮＴ＊としてマイ
クロプロセッサ２２へ伝達される。マスター多重コント
ローラ２４によって割り込みが要求された後の或る時点
で、マイクロプロセッサ２２は“割り込み応答”（ＭＩ
＊およびＩＯＲＱ＊）を送出する。この期間に、マスタ
ー多重コントローラ２４の割り込みレジスタ論理５２
は、割り込み要求中の優先順位が最高の装置を決定す
る。ここで決定される装置とは簡単に言えば、割り込み
イネーブル入力ＩＥＩが論理１で、割り込みイネーブル
出力ＩＥＯが論理０となっている装置である。第３図Ｂ
から明らかなように、マスター多重コントローラ２４の
ＩＥＩ入力は＋５Ｖに接続され、またＩＥＯ出力はモニ
ター多重コントローラ２４′のＩＥＩ入力と接続されて
いる。割り込みレジスタ論理５２は、ＩＥＩ入力が論理
１の時には、他の優先順位の高い装置はマイクロプロセ
ッサ２２の割り込み処理ルーチンによるサービス中では
ないと判断するように構成されている。また、割り込み
レジスタ論理５２から出るＩＥＯ信号が論理１になるの
は、多重コントローラのＩＥＩ入力が論理１で、かつマ
イクロプロセッサ２２がその多重コントローラからの割
り込みを処理していない場合だけである。従って、マイ
クロプロセッサ２２がその多重コントローラからの割り
込みを処理している時には、その多重コントローラのＩ
ＥＯ信号は論理０であるので、それにつながっている他
の多重コントローラのＩＥＩ入力は論理０にされ、かく
して後者の多重コントローラの割り込み処理の優先順位
が下げられる。このような割り込み順位のディジーチェ
ーンを安定化させるために、Ｍ１＊がアクティブ（０）
の時には、多重コントローラの割り込み要求ステータス
の変化が抑止される。最高順位の多重コントローラは、
“割り込み応答”の期間に、割り込みベクトルアドレス
レジスタ５０の内容をデータバス４０に乗せる。マスタ
ー多重コントローラは、その割り込みが受け付けられる
と“サービス中”の状態になる。この多重コントローラ
のＩＥＯは、割り込みリターン命令（ＲＥＴＩ＝ＥＤ_ｈ
４Ｄ_ｈ）が実行されるまでＬＯＷ状態を保ち、一方この
多重コントローラのＩＥＩは論理１である。割り込み要
求が受け付けられない場合、多重コントローラ２４がＯ
Ｐコード“ＥＤ_ｈ”をデコードしてから、Ｍ１＊の１サ
イクル期間ＩＥＯはＨＩＧＨにされる。このような動作
により、２バイトのＲＥＴ１命令が適当な多重コントロ
ーラによって確実にデコードされるようになる。

マイクロプロセッサ２２は割り込みを受けた時に、１バ
イト時間（０．３２ms）でコマンドバイトを多重レジス
タ５４に書き込む。もし、多重レジスタ５４にデータが
書き込まれる前にこの時間が経過してしまった場合は、
直列バス１６上のアドレスバイトに続くでデータは無効
となる。アドレスバイトの場合と同様に、レジスタ５４
からコマンドバイトが並直／直並変換レジスタ６２を経
由し、データ多重化同期回路５８、ＣＲＣデータ多重ゲ
ート６６および送信回路６８を通って直列データ線１６
へ出力される。

レジスタ６２から直列のアドレスバイトおよびコマンド
データバイトが直列データ線１６に読み出されている間
に、それらのバイトはＳＤＡＴＡ♯２線を通じて排他的
論理和ゲート７０にも送られる。この排他的論理和ゲー
ト７０の出力は、ＣＲＣ計算レジスタ７２の１つの入力
段に接続されている。この排他的論理和ゲート７０は、
ＣＲＣ計算レジスタ７２の選択された１つの出力を他方
の入力に与えられ、前述の米国特許出願（出願番号第46
9,591号）に述べられているところに従いＣＲＣ計算機
能を遂行する。コマンドバイトの伝送直後に、ＣＲＣ計
算レジスタ７２にＣＲＣバイトがすでに生成されてお
り、このＣＲＣバイトはＣＲＣデータ多重ゲート６６を
通じて直列に読み出される。この時には、ＣＲＣデータ
多重ゲート６６は、カウンタ論理６０からのＣＲＣワー
ド選択信号ＣＷＳによってイネーブルされている。

上記送信モードを完了すると、マスター多重コントロー
ラ２４は直ちに受信モードに自動的に切り替わる。この
受信モードにおいては、Ｒｅｍｕｘ（遠隔多重コントロ
ーラ）アドレスバイトが最初のキャラクタとして受信さ
れ、その後に割り込みが起こって、そのバイトの読取時
刻である旨がマイクロプロセッサに通知される。そうす
るとマイクロプロセッサは、０．３２msの時間でそのア
ドレスバイトを読み込む。その後、このアドレスバイト
は無効となる。マスター多重コントローラ２４により線
１６から受信されたデータは、まず受信バッファ回路７
４に入り、次に論理ゲート回路７６を通じて直列並列レ
ジスタ６２に送られる。論理ゲート回路７６に入力され
る送信／受信制御信号ＴＬＲＥＣＮＴＬは、受信データ
ＲＤＡＴＡが並直／直並変換レジスタ６２に送られるよ
うにし、またこのデータが排他的論理和ゲート７０の１
つの入力に送られ、受信モード期間にＣＲＣバイト計算
に使用されるように制御するものである。

受信モードにおいては、２番目のバイトはＲｅｍｕｘ
（遠隔多重コントローラ）応答バイトであり、これは遠
隔アドレスバイトと同一の手順で受信される。この場合
も割り込みが生じ、マイクロプロセッサ２２に有効なデ
ータを読み取り得ることを知らせる。マスター多重コン
トローラ２４によって最後に受信されるバイトは、遠隔
多重コントローラのＣＲＣバイトである。このＣＲＣバ
イトは、受信モード期間の受信データストリームからＣ
ＲＣ計算レジスタ７２によって生成されたバイトと比較
される。この２つのＣＲＣバイトが一致する場合には、
マスター多重コントローラのステータスレジスタ７８の
ビット０は０となる。一方、２つのＣＲＣバイトが一致
しない場合は、ステータスレジスタ７８のビット０は１
となる。また、割り込みが再び発生し、ステータスレジ
スタの読み取りをマイクロプロセッサ２２に指示する。
ステータスレジスタ７８の読み込みがなされると、この
ステータスレジスタ７８はリセットされる。ステータス
レジスタ７８のビット０の状態は遠隔多重コントローラ
からのＣＲＣが正しいか誤っているかを示すが、さらに
ビット１の状態は送信モードと受信モードの何れの動作
であるかを示し、ビット２の状態は後述のようにモニタ
ーモードで動作している場合におけるＣＲＣ比較の成否
を示す。ビット３の状態は、後述のモニターモードで動
作中に、マスター多重コントローラと遠隔多重コントロ
ーラのアドレスが一致するか否かを示す。ビット４の状
態は、送信が終了したか否かの識別に用いられる。

ステータスレジスタ７８が読みとられてリセットされる
と、マスター多重コントローラ２４は再び送信モードに
切り替わり、“１”のビット列を直列バス１６に送出し
ながら、次の通信を開始させるためのマイクロプロセッ
サ２２からの信号ＷＲ＊を待つ。

第５図の（Ａ）から（Ｌ）のタイミング図を参照し、前
述の動作のタイミングと、マスター多重コントローラ２
４によって実行される１回の通信の各部分との関連につ
いて説明する。第５図の（Ｋ）からわかるように、送信
モード期間においては割り込みは１回しか発生しない
が、受信モードにおいては３回の割り込みが発生する。
また第５図の（Ｅ）に示すように、並列データを並直直
並変換レジスタ６２にロードするための制御信号ＤＬＯ
ＡＤは、送信モード期間においてはアドレスバイト、コ
マンドバイトおよびＣＲＣバイトのそれぞれの始めに発
生するのに対し、受信モード期間において直列データか
ら並列データに変換するためにアドレスバイト、応答バ
イトおよびＣＲＣバイトの終わりに発生する。マスター
多重コントローラ２４によって受信されたＣＲＣバイト
の正誤判定は、通信の最後のＣＲＣバイトの終わりで信
号ＣＲＣＯＫ？（第５図の（Ｉ））によってなされる。
マスターアドレス／受信アドレスの比較信号Ｍ／ＲＣＯ
ＭＰ？は、受信モード期間に遠隔多重コントローラのア
ドレスを受信し終わった時点で発生する。しかし、この
機能は、後述するようにモニター多重コントローラ２
４′しか遂行しない。

さて、モニターモードの多重コントローラの動作、すな
わちモニター多重コントローラ２４′の動作について説
明する。このモニターモードになるのは、電源投入によ
り初期化される時、または制御レジスタ４６のビット
０，３に０を書き込んだ場合の何れかである。モニター
モードにおいては、多重コントローラは受信機としてだ
け働き、マイクロプロセッサ２２に対する割り込みは全
く発生しない。また、信号ＩＮＴ＊はトライステートに
なる。ある多重コントローラがモニター多重コントロー
ラ２４′として確定した後、制御レジスタ４５のビット
０の出力線（バス受信制御）ＢＵＳＬＣＮＴＬは、マス
ター／モニター選択回路８０を制御用即ちゲート用信号
ＭＯＮＬＹを発生させるように制御する。この信号ＭＯ
ＮＬＹは、多重コントローラをマスター多重コントロー
ラとして動作させるときには１となり、モニター多重コ
ントローラとして動作させる時には０となる。ＭＯＮＬ
Ｙ信号は、多重コントローラがマスターとモニターの何
れに割り付けられるかによって動作モードが異なるマス
ター／モニター多重回路部分に与えられる。多重コント
ローラがモニター多重コントローラ２４′として割り付
けられた時には、その多重コントローラは受信機として
だけ動作するので、“ＳＹＮＣサーチ”状態となり、直
列データ線１６の“下流”端でＳＹＮＣバイトの受信を
待機する。ＳＹＮＣバイトが受信されると、それはＳＹ
ＮＣ検出論理６３によって認識され、モニター多重コン
トローラは初期化され、直列バスより後続の３バイトを
受け付け可能になる。ＳＹＮＣバイトの後で最初に受信
されるバイトは、マスター多重コントローラにより送信
されたＲｅｍｕｘアドレスである。このアドレスバイト
は、後に、応答する遠隔多重コントローラ１４より送ら
れるアドレスバイトと比較するため、データバッファで
ある多重データレジスタ５４に格納される。また、この
アドレスバイトは、論理ゲート回路７６および排他的論
理和ゲート７０を介して、ＣＲＣ計算レジスタ７２へ送
られる。次に受信するバイトは、マスター多重コントロ
ーラ２４からのコマンドバイトであり、これは論理ゲー
ト回路７６および排他的論理和ゲート７０を介し、モニ
ター多重コントローラのＣＲＣバイトの値を決定するた
めにＣＲＣ計算レジスタ７２に入力される。３番目に受
信されるバイトは、マスター側のＣＲＣバイトである。
このＣＲＣバイトも、論理ゲート回路７６および排他的
論理和ゲート７０を介してＣＲＣ計算レジスタ７２へ送
られ、前記ＣＲＣバイトと一致するか否か判定される。
ＣＲＣバイトが一致する場合は、ステータスレジスタ７
８のビット２は０にセットされ、一致しない場合はステ
ータスレジスタ７８のビット２に１がセットされる。こ
のような動作を終わると、ＣＲＣ計算レジスタ７２は自
動的にクリアされる。

モニター多重コントローラ２４′によって４番目に受信
されるバイトは、応答中の遠隔多重コントローラ１４よ
り送られたアドレスバイトである。このアドレスバイト
は、マスター多重コントローラ２４から前に送られて現
在多重データレジスタ５４に格納されているアドレスバ
イトと比較される。この２つのアドレスバイトの比較は
アドレス比較論理８４によって行われるが、このアドレ
ス比較論理８４は、多重コントローラがモニター多重コ
ントローラ２４′として動作している場合に限り活動状
態となるものである。この２つのアドレスバイトが一致
する場合は、ステータスレジスタ７８のビット３は０に
セットされる。一致しない場合はステータスレジスタ７
８のビット３に１がセットされる。モニター多重コント
ローラ２４′によって４番目に受信されたバイトは、論
理ゲート回路７６および排他的論理和ゲート７０を通じ
てＣＲＣ計算レジスタ７２に入力され、ＣＲＣバイトの
決定に用いられる。モニター多重コントローラ２４によ
って５番目に受信されるバイトは、応答中の遠隔多重コ
ントローラ１４により発行された応答バイトである。こ
の応答バイトは、ＣＲＣエラーバイトの決定のために、
論理ゲート回路７６および排他的論理和ゲート７０を通
じてＣＲＣ計算レジスタ７２に入力される。

モニター多重コントローラ２４′が５番目に受信するバ
イトは、応答中の遠隔多重コントローラ１４より送られ
たＣＲＣバイトである。このＣＲＣバイトは論理ゲート
回路７６および排他的論理和ゲート７０を通過し、ＣＲ
Ｃ計算レジスタ７２に格納されているＣＲＣバイトと比
較される。遠隔多重コントローラから伝送されたＣＲＣ
バイトが、モニター多重コントローラ２４′の内部で計
算されたＣＲＣバイトと一致する場合は、０がステータ
スレジスタ７８のビット０にセットされるが、不一致の
場合は、ステータスレジスタのビット０に１がセットさ
れる。このような処理が完了すると、再びＳＹＮＣサー
チモードとなり、新たな動作を開始可能となる。

モニター多重コントローラ２４′は、マイクロプロセッ
サ２２に対して割り込みを発生することはできないが、
その代わりマイクロプロセッサは各処理の後、モニター
多重コントローラ２４′に照会し、モニター多重コント
ローラによって行われたアドレスチェックおよびＣＲＣ
チェックの結果が、マスター多重コントローラ２４と遠
隔多重コントローラ１４との間の伝送が正しく行われた
ことを示しているか否かを確認する。これらのチェック
の一方または両方がエラーを示している場合は、マイク
ロプロセッサ２２は様々な修正処理を実行することがで
きる。

多重コンピュータ１２による多重システム１０の集中制
御を詳しく説明する前に、１つの遠隔多重コントローラ
１４を代表として取り上げ、その回路について第１図お
よび第６図を参照し幾分詳しく説明する。まず第６図を
参照して説明する。この図には、代表として選んだ１つ
の遠隔多重コントローラ１４が機能ブロック図として示
されている。遠隔多重コントローラは、ここで説明する
必須機能を果すように構成したＬＳＩゲートアレイ論理
である。各遠隔多重コントローラ１４は、並列“Ｔ”接
続を介して多重バスループ１５の４本の線１６−１９の
それぞれと接続される。＋５Ｖ線および接地線も当然設
けられているが、図示されていない。遠隔多重コントロ
ーラ１４を多重データ線と接続する双方向データ線は符
号１６′によって示されており、遠隔多重コントローラ
をＭＵＸＣＬＫ線１７と接続する線は符号１７′で示さ
れている。線１７′にはＭＵＸＣＬＫのバッファリング
用回路１２０が設けられている。同様に線１６′には、
受信バッファ回路１２１および送信バッファ回路１２２
が互いに逆向きに接続されている。線１６′の入力デー
タおよび線１７′のＭＵＸＣＬＫは、それぞれ８ビット
の直並／並直変換シフトレジスタ１２５に入力される。
このシフトレジスタ１２５は、制御信号ＣＲＴＬに応じ
て、データを一方の形式から他方の形式に変換するため
のものである。第６図において用いられている制御信号
ＣＲＴＬは、制御論理１２８によって与えられるもので
あり、様々な制御機能を有する。以下、その各種制御機
能について説明する。多重バス１５に接続された各遠隔
多重コントローラ１４は、マスター多重コントローラ２
４からのＳＹＮＣバイトの受信を待つ。このＳＹＮＣバ
イトは、その後に特定の遠隔多重コントローラ１４に宛
てた、またはそうでない通信が続く事を示す合図として
扱われる。ＳＹＮＣバイトは多重データ線１６′により
受信され、レジスタ１２４に入ってバス１３０を介し並
列に制御論理１２８に入力する。この制御論理１２８
は、ＳＹＮＣバイトのパターンを認識すると制御信号を
発生する。その結果、各遠隔多重コントローラ１４は同
期がとられ、マスター多重コントローラ２４からの通信
データの次のバイトを受信する。このバイトは、特定の
遠隔多重コントローラ１４のアドレスを含むアドレスバ
イトである。

各遠隔多重コントローラ１４は、予め割り当てられた別
々のアドレスをアドレスラッチ回路１３２に格納してい
る。このアドレスラッチ回路１３２と、そこにアドレス
を予めプログラムすることに関しては後に詳しく説明す
る。直列データ線１６′を通じて受信されたアドレスバ
イトは、制御論理１２８により、予めアドレスラッチ回
路１３２に格納されているＲｅｍｕｘアドレスと比較さ
れる。このアドレスが一致するのは、遠隔多重コントロ
ーラ１４の中のだた１つについてだけであり、従って、
それ以外の遠隔多重コントローラは当該通信のこの時点
以降に関しては実質的に関与しなくなる。しかし、実際
にアドレス指定された遠隔多重コントローラ１４につい
ては、双方向データ伝送が継続する。

マスター多重コントローラ２４からのアドレスバイトの
受信期間に、マスター多重コントローラ２４およびモニ
ター多重コントローラ２４′の場合に説明した手順によ
り、アドレスバイトはＣＲＣデータ多重回路１３４およ
び排他的論理和ゲート１３６を介してＣＲＣ計算検査回
路１３８に入力される。ある遠隔多重コントローラ１４
が指定中の特定の遠隔多重コントローラであると判定さ
れると、次の入力バイト即ちコマンドバイトも、ＣＲＣ
データ多重回路１３４および排他的論理和ゲート１３６
を通じてＣＲＣ計算検査回路１３８に入力される。直並
／並直変換シフトレジスタ１２５は、コマンドバイトの
８ビットをＡ側またはＢ側のラッチ出力回路１４０Ａま
たは１４０Ｂに入力し、付加的なデコードの後にラッチ
させる。またコマンドバイトは、一定の幾つかの制御動
作、例えばＡ側またはＢ側スイッチの読み取り、必須ス
イッチの読み取り、診断バイトの読み取りを行うため
に、バス１３４を介して制御論理１２８に入力される。
前に述べたように、各遠隔多重コントローラ１４は２つ
の部分、即ちＡ側とＢ側に分けられている。特定の遠隔
多重コントローラ１４は、それ以外の遠隔多重コントロ
ーラ１４に対し固有な一つのアドレスを持っているが、
特定の遠隔多重コントローラのＡ側とＢ側の識別はアド
レスの最下位ビットが偶数であるか奇数であるかによっ
て為される。最下位ビットが偶数ならばある遠隔多重コ
ントローラ１４のＡ側を指定しており、最下位ビットが
奇数ならばその遠隔多重コントローラのＢ側を指定して
いる。制御論理１２８の内部論理で最下位ビットの奇偶
判定を行うことができるので、アドレスラッチ回路１３
２はアドレスの最下位ビットを除く７ビットを出力する
だけでよい。アドレスバイトとコマンドバイトが遠隔多
重コントローラ１４によって受信された時には、ＣＲＣ
計算検査回路１３８にＣＲＣの計算値が求められてい
る。次に受信されるバイトは、マスター多重コントロー
ラ２４より送信されたＣＲＣバイトであり、これはＣＲ
Ｃデータ多重回路１３４および排他的論理和ゲート１３
６を介してＣＲＣ計算検査回路１３８に入力され、２つ
のＣＲＣバイトの一致判定が行われる。この２つのＣＲ
Ｃバイトが一致しない場合は、既に受信されているコマ
ンドバイトは実行されない。しかし、ＣＲＣが一致した
場合は、以下のコマンドの中の１つが実行される。

（１）Ａ側のチャタリング抑圧後のすべてのスイッチ入
力を送信する。

（２）Ｂ側のチャタリング抑圧後のすべてのスイッチ入
力を送信する。

（３）偶数アドレス用の診断バイトを送信する。

（４）奇数アドレス用の診断バイトを送信する。

（５）Ｂ側のチャタリング抑圧がなされていないスイッ
チ入力を送信する。

（６）Ａ側またはＢ側の特定の出力線に１を出力する。

（７）Ａ側またはＢ側の特定の出力線に０を出力する。

（８）Ａ側またはＢ側の８本の出力線すべての１に出力
する。

（９）Ａ側またはＢ側のすべての出力線に０を出力す
る。

これらのコマンドを実行するには、直列のコマンドバイ
トを並列データに変換してバス１３０を介し制御論理１
２８に入力することにより、Ａ側またはＢ側のラッチ出
力をある特定の状態に設定する必要がある。すなわち、
ゲート回路１４２が、Ａ側のチャタリング抑圧スイッチ
レジスタ回路１４４Ａ、Ｂ側のチャタリング抑圧スイッ
チレジスタ回路１４４Ｂ、または必須スイッチレジスタ
回路１４６の何れかから与えられる入力スイッチ状態
を、並列バス１４８を介して並直／直並変換シフトレジ
スタ１２５へ伝達できるような状態に、Ａ側またはＢ側
のラッチ出力回路を設定する必要がある。さらに、制御
論理１２８の制御信号ＣＴＲＬは、シフトレジスタ１２
５を特定の診断バイトを送出するような状態に制御する
こともある。

マスター多重コントローラ２４と遠隔多重コントローラ
１４との間のハンドシェイク処理の応答部分は、応答中
の特定の遠隔多重コントローラ１４、さらにそのＡ側ま
たはＢ側を識別するアドレスバイトから始まる。このア
ドレスはアドレスラッチ回路１３２および制御論理１２
８から得られ、これはシフトレジスタ１２５に並列にロ
ードされ、直列線１５０にシリアルにシフトアウトさ
れ、送信バッファ回路１２２を介して多重データ線１
６′へ送出される。このように遠隔多重コントローラの
アドレスを返送する期間に、このアドレスは前述のよう
な手順でＣＲＣデータ多重回路１３４おび排他的論理和
ゲート１３６を介してＣＲＣ計算検査回路１３８にも入
力される。遠隔多重コントローラ１４により次に送信さ
れる応答バイトは、既に受信されたコマンドバイトに対
して遠隔多重コントローラによりなされた応答を示すよ
うに様々にコード化される。例えば、Ａ側またはＢ側の
チャタリング抑圧スイッチ入力（１４４Ａまたは１４４
Ｂ）、もしくは必須スイッチレジスタ回路１４６から与
えられる非チャタリング抑圧Ｂ側スイッチ入力の何れか
が要求された場合には、８ビットの応答バイトの各ビッ
トが８つの入力スイッチの対応する１つの入力状態を示
している。その他の前述の各コマンドに対する応答は、
それぞれ指令された出力動作がなされた旨の肯定応答を
示すように符号化された固有の８ビットのバイトであ
る。後者に関しては、出力ラッチが監視されて、それら
が指令された状態に設定済みであること判定され、そし
て了解を示すコードが作成されて送信される。アドレス
バイトの場合と同様ように、応答バイトはシフトレジス
タ１２５で作られ、線１５０に直列にシフトアウトさ
れ、線１６に送り出される。同様に、応答バイトはＣＲ
Ｃ計算検査回路１３８に入力され、回路ＣＲＣバイトが
決定される。このＣＲＣバイトが組立てられると、この
ＣＲＣバイトはバス１５２、ゲート回路１２２およびバ
ス１４８を介して並列にシフトレジスタ１２５に入力さ
れ、線１５０を介して多重データ線１６′へ直列伝送さ
れる。遠隔多重コントローラ１４からのＣＲＣバイト伝
送が終了すると、その通信は完了し、その遠隔多重コン
トローラは、マスター多重コントローラ２４からの次の
ＳＹＮＣバイト、および特に当該遠隔多重コントローラ
のアドレスの受信を待つ状態に戻る。言うまでもなく、
遠隔多重コントローラには、電源投入の度に内部回路を
リセットするための電源投入リセット回路（図示せず）
設けられている。

遠隔多重コントローラ１４へのスイッチ入力信号の供給
に関して、本発明の一態様を第６図、第７図および第８
図において説明する。第６図からわかるように、線１
７′にて受信されるＭＵＸＣＬＫは分周器１３７によっ
て1/128分周された後、内部線１７″を介して、Ａ側の
チャタリング抑圧スイッチレジスタ回路１４４Ａおよび
Ｂ側のチャタリング抑圧スイッチレジスタ回路１４４Ｂ
へ与えられる。このレジスタ回路１４４Ａ，１４４Ｂは
それぞれ、同期クロッキングされるチャタリング抑圧回
路を８個有する。このチャタリング抑圧回路は、単投ス
イッチから入力を受けて、遠隔多重コントローラの応答
バイト期間における伝送に関係する他の回路へチャタリ
ング抑圧信号を供給するものである。また第７図には、
必須スイッチレジスタ回路１４６に含まれている必須ス
イッチ入力１４６_１の１つが示されている。Ａ側および
Ｂ側のチャタリング抑圧スイッチレジスタ回路１４４
Ａ，１４４Ｂの各チャタリング抑圧回路は、それぞれ符
号１４４Ａ_１，１４４Ｂ_１で示されている。Ｂ側スイッ
チのそれぞれに関係するチャタリング抑圧回路１４４Ｂ
_１は、Ａ側スイッチのチャタリング抑圧回路１４４Ａ_１
と同一であるので、Ａ側スイッチ用のチャタリング抑圧
回路144A₁についてだけ詳しく説明する。単投スイッチ
を用いてディジタル論理系、特に同期クロッキングされ
る論理系に制御信号を入力する場合、１回のスイッチ操
作によってスイッチが多数回開閉し、それにより指示が
不正確にならないようにするために、スイッチ操作によ
って得られる信号に“チャタリング抑圧”を施すと効果
的である。図示の実施例においては、入力スイッチ１６
０の多くは単極単投の瞬時接触型であるから、スイッチ
のチャタリング問題は重要である。したがって、このチ
ャタリング抑圧回路１４４Ａ_１は、単極または複数極の
単投スイッチの操作を検出して、遠隔多重コントローラ
１４の内部回路またはそのたの同様回路で使用するため
の、ノイズのないチャタリング抑圧された同期化信号を
供給する用途に特に好適である。

単投スイッチ１６０の一方の端子１６１は接地され、他
方の端子は入力バッファ１６３を通じて排他的論理和ゲ
ート１６４の一方の入力に結合されている。＋５Ｖが抵
抗器１６６を介して入力端子１６２に印加され、スイッ
チ１６０は常開状態中は、その入力側を論理１に保持さ
れる。ただし、チャタリング抑圧回路１４４Ａ_１は、常
閉の単投スイッチに対しても同様に適することは明らか
である。排他的論理和ゲート１６４の他方の入力には、
Ｄ−フリップフロップなどのラッチ１７０のＱ出力が線
１６８を介して結合される。排他的論理和ゲート１６４
の出力は、線１７１を介してＮＡＮＤゲート１７２とＡ
ＮＤゲート１７４のそれぞれの入力に結合される。遠隔
多重コントローラ１４の他の内部回路と同期をとるため
に、線１７′を通じて遠隔多重コントローラに印加され
るＭＵＸＣＬＫ信号は制御論理１２８によって処理さ
れ、Ａ側入力の照会中に１８０°位相が異なるＡＣＬＫ
信号とＡＣＬＫ＊信号が作られ、またＢ側入力の照会中
に互いに１８０°位相が異なるＢＣＬＫとＢＣＬＫ＊の
各信号がつくられる。ＢＣＬＫ信号は線１７５を介して
ＮＡＮＤゲート１７２のもう一つの入力に印加される。
ＮＡＮＤゲート１７２の３つ目の入力には、線１７６を
介してラッチ１７８のＱ出力が供給される。ＡＮＤゲー
ト１７４の他方の入力は、Ｄ−フリップフロップなどの
ラッチ１７８のＱ＊出力が線１７９を介して供給され
る。ＡＮＤゲート１７４の出力は、線１８０を介してラ
ッチ１７８のＤ入力に結合される。ＡＣＬＫ＊信号は線
１８１を介してラッチ１７８のＣＬＫ入力に与えられ
る。ＮＡＮＤゲート１７２の出力は線１８４を介してラ
ッチ１７０のＣＬＫ入力に与えられ、このラッチのＱ＊
出力は線１８５を介してそれ自体のＤ入力に結合され
る。最後に、随時発生するプリセット信号が、線１８６
を介してラッチ１７０，１７８の非同期クリア（ＡＣ）
入力に印加し得るようになっている。

次にチャタリング抑圧回路１４４Ａ_１の動作を説明する
が、その際、回路内の幾つかの点における信号波形を示
した第８図のタイミング図を主として参照する。第８図
の各タイミング波形は、第７図における対応する信号線
などの符号によって示されている。端子１６２に現れる
スイッチ１６０からの入力は、スイッチが駆動されるま
で通常ＨＩＧＨとなるように表されており、スイッチ操
作と同時にこの入力はＬＯＷとなる。しかし、スイッチ
のチャタリング（跳躍）により、Ｔ_ｂの間、何回か交互
にＨＩＧＨおよびＬＯＷの論理状態となる。この入力信
号１６２は排他的論理和ゲート１６４に印加されるが、
それにより得られるチャタリング抑圧出力信号１６８も
排他的論理和ゲート１６４に入力される。これら２つの
信号が等しい間、すなわち両方が１または０の間は、排
他的論理和ゲート１６４の出力１７１は論理０となり、
ラッチ１７８，１７０は変化しない。排他的論理和ゲー
ト１６４に入力される２つの信号が相違すると、その出
力１７１は論理１となる。その場合、排他的論理和ゲー
ト１６４の入力信号が相違する期間が、回路の捕獲時間
窓Ｔ_db＋Ｔ_ａを越えるならば、ラッチ１７８，１７０の
状態が変化する。ここで、Ｔ_dbはＡＣＬＫ信号の立ち下
がり間隔である。またＴ_ａは、スイッチ操作によりスイ
ッチ入力信号１６２が最初に立ち下がった時点からＡＣ
ＬＫ信号が次に立ち下がる時点（またはＡＣＬＫ＊信号
が立ち上がる時点）までの時間である。ＡＣＬＫ信号
は、前に言及したようにチャタリング抑圧回路用のクロ
ックであって、ＭＵＸＣＬＫから作られる。このＡＣＬ
Ｋ信号の立ち下がりは、入力データの遷移が要求される
ＭＵＸＣＬＫのエッジと時間的に一致している。スイッ
チ１６０を操作するとスイッチ入力信号１６２変化する
が、その変化はＡＣＬＫとは非同期に起こる。この入力
の非同期時間をＴ_ａで表す。これは０かまたはそれより
大きいが、Ｔ_dbと等しいかまたは小さい。

排他的論理和ゲート１６４の出力に現れる信号１７１
が、スイッチ操作後の次のＡＣＬＫ周期の間、論理１状
態であると、ラッチ１７０のＱの出力１６８は、そのＣ
ＬＫ入力に現れるクロック信号１８４により状態を反転
する。その結果、ラッチ１７０のＱ出力１６８はスイッ
チ入力信号１６２と同じ論理状態であるので、排他的論
理和ゲート１６４の出力１７１は再び０になる。何れに
してもラッチ１７８は、スイッチ操作後の２つ目のＡＣ
ＬＫ＊パルスでクロッキングされる時に、Ｑ出力１７６
を０に反転し、ＡＮＤゲート１７４と関連してスイッチ
入力信号１６２の次の変化を検出することになる。普
通、当該次の変化は、スイッチが開いて信号１６２が論
理１に戻ることである。しかし、その変化が起きるまで
の間隔は一般に、スイッチの構造およびその操作時間に
依存する。例えば、図ではスイッチ入力の波形１６２は
ＡＣＬＫの２，３周期後にスイッチが開くように描かれ
ているが、そのスイッチが瞬時接触タイプで使用者がス
イッチを押し続けた場合には、スイッチ入力信号が復帰
するまでの間隔はさらに長くなる。また、さらに指でス
イッチを押すのを辞めても、スイッチは操作状態のまま
になる場合がある。この場合には、上記操作間隔はスイ
ッチを手動で開くまで続くことになろう。

以上の説明から明らかなように、捕獲時間Ｔ_db＋Ｔ_ｄを
越えないスイッチ入力信号１６２の状態変化が、チャタ
リングなどによって生じても、ラッチ１７０の出力の１
６８は反転しない。したがって、遠隔多重コントローラ
１４の他の回路に誤った入力信号が入力することがなく
なる。このようになるのは、状態変化を起こすスイッチ
操作の後の２つ目のＡＣＬＫパルスが生ずる前に、排他
的論理和ゲート１６４の出力信号１７１が論理０状態に
復帰するからである。

このように、チャタリング抑圧回路１４４Ａ_１の出力１
６８はノイズのないチャタリングが抑圧された入力信号
であり、ＡＮＤゲート１９０などの論理に与え、Ａ側入
力スイッチの照会中に供給されるゲート信号１９２によ
って、遠隔多重コントローラ１４の他の関連部分へＡＮ
Ｄゲート１９０を通じ送ることができる。前に述べたよ
うに、Ｂ側の各スイッチ入力に対するチャタリング抑圧
回路１４４Ｂ_１も、以上説明した所と同様である。

以下に、本発明のもう１つの特徴を詳細に説明する。入
力スイッチの幾つかは、所謂“必須”機能に関係する。
このような必須機能の例としては、前照灯および尾灯な
どの外部照明、警告灯、キーレス乗車システムなどがあ
る。多重システム１０の様々な部分が、後述する本発明
の実施態様による“睡眠”モードにされる場合があるの
で、チャタリング抑圧回路１４４Ａ_１，１４４Ｂ_１だけ
を用いるチャタリング抑圧動作と入力信号のラッチ動作
のために必要なＡＣＬＫ，ＢＣＬＫなどのクロック信号
を、供給することができない場合がありうる。従って、
“必須”入力スイッチは、第６図に示す必須スイッチレ
ジスタ回路１４６にも入力できるようになっている。こ
の必須スイッチレジスタ回路の１つが第７図に符号１４
６_１として詳しく示されている。説明の便宜上、本シス
テムのすべての必須スイッチがＢ側入力に関連している
とする。従って、第７図のあるＢ側入力スイッチからの
スイッチ入力信号１６２は、線１９４を介して１つの必
須スイッチレジスタ１４６_１に伝達される。すなわち、
一般的なラッチ回路を構成するように交差結合された一
対のＮＡＮＤゲート１９５、１９６の一方の入力に与え
られる。このレジスタ１４６_１の他方の入力は、リセッ
ト信号ＲＳＴＥＳＷ＊であり、これはこのレジスタを照
会後にリセットするために線１９７を介して与えられ
る。必須スイッチレジスタ回路１４６_１の出力信号はリ
ード線１９８に現れ、スイッチ操作に従って保持され照
会されるのを待つ。

本発明のもう１つの特徴は、集積ディジタル素子を自動
的に自己アドレッシングするための技術および回路を備
えていることである。さらに詳細には、この自己アドレ
ッシング回路は、入出力に利用可能なパッケージ・ピン
が重要な関心事となる大規模集積回路に特に好適であ
る。現在説明している多重方式１０の例においては、各
遠隔多重コントローラ１４を構成するＬＳＩゲートアレ
イについて、そのような状況が存在する。したがって本
発明にあっては、Ａ側ラッチ出力１４０Ａの出力に用い
られるのと同じ入出力ポートを利用して、遠隔多重コン
トローラ１４のアドレスラッチ回路１３２に（第６図）
にアドレスを設定するようにしている。図においては、
ラッチ１３２にアドレスは７ビットしか入力されず、一
方、ラッチ出力回路１４０Ａの出力用にはピンが８本設
けられているが、このピンの全数すなわち８本を、この
出力回路およびアドレス入力回路で利用できることは当
然である。第９図には、例えば遠隔多重コントローラ１
４としての集積回路素子に実際に設けられている信号ピ
ンにおいて、デジタル制御出力および様々のアドレス入
力を時分割するための回路が一般化されて示されてい
る。Ｎ本の入出力ピン２００が、データの時分割出力お
よびアドレスの時分割入力に利用されると仮定する。こ
の場合、以下に述べるアドレス共通バスとして、もう１
本の入出力ピン２０１を用意する必要がある。抵抗器２
０２およびコンデンサ２０４から成る一般的な外部電源
投入リセット回路は、電源投入リセット信号ＰＯＲを発
生する。この電源投入リセット信号ＰＯＲは、遠隔多重
コントローラ１４に対する一般的な入力信号であり、そ
のために一般に設けられているピン２０６を介して入力
され、インバータ２０８によって整形反転された後、リ
セット信号２１０として遠隔多重コントローラ１４とし
ての集積回路内の他の様々な部分へ送られる。また信号
２１０はトライステート素子２１２のイネーブルゲート
入力に印加される。このトライステート素子２１２の入
力は接地点（論理０）に接続され、出力は線２１４を介
してアドレス共通入出力ピン２０１に接続される。リセ
ット信号２１０の反転信号は、インバータ２１８の出力
線２１６に得られる。

Ａ側ラッチ出力回路１４０Ａは８個のラッチ２２０から
成り、またアドレスラッチ回路１３２は７個のアドレス
ラッチ２２２から成る。従って、第９図においては、Ａ
側出力用の各Ｄ−フリップフロップ・ラッチ２３０は、
各Ｄ−フリップフロップ・アドレスビット・ラッチ２３
２とグループにして、破線のブロック２２０，２２２で
囲んで示している。この各機能ブロック２２０，２２２
には、トライステートの反転送信出力回路２４０、およ
び一般的構成の非トライステート反転受信入力回路２４
２から成る送受信器が設けられている。出力ラッチ２３
０のＱ＊出力は反転送信出力回路２４０に入力され、同
回路２４０の出力は対応する１つの入出力ピン２００に
送られて対応するリードを通じ対応する外部の負荷回路
（図示せず）へ送られる。同様に、反転受信入力回路２
４２の入力は同じ入出力ピン２００に接続され、その反
転出力はアドレスラッチ２３２のＤ入力に接続される。
線２１６に現れるＲＥＳＥＴ＊信号は、各出力ラッチ２
３０の電源投入リセット（ＰＲＳＴ）入力に与えられ、
また各アドレスビット・ラッチ２３２のクロック（Ｃ
Ｋ）入力に与えられる。線２１６上のＲＥＳＥＴ＊信号
は、各トライステート素子２４０（反転送信出力回路）
のイネーブルゲートにも入力される。各出力ラッチ２３
０のＤ入力には、遠隔多重コントローラ１４の内部論理
より、各リード２５０を介してゲート信号が供給され
る。各ラッチ２３０のクロック入力ＣＫには、遠隔多重
コントローラ１４の内部回路より、クロック線２５２を
介してクロック信号が供給される。

最後に、遠隔多重コントローラとしての集積回路のラッ
チ２３２に設定格納すべき特定のアドレスに従って、予
め選定された数のダイオード２６０が予め選定された入
出力ピン２００（ただし、必ずしも全部ではない）に接
続されている。さらに説明すれば、各ダイオードはアド
レス割り付けを設定するために用いられるものである
が、そのアノードは対応する１つの入出力ピン２００に
接続され、またカソードは共通線２６２に接続される。
この共通線２６２は、アドレス共通ピン２０１から出
て、アドレス設定用の他の各ダイオードのカソードにつ
ながる。独立した各抵抗器２６４の一端が対応する１つ
の出力ピン２００に接続され、他端が＋５ボルト（論理
１）に接続され、入出力ピン２００を通常、論理１の電
圧レベルに保持するようになっている。この論理１電圧
は、選択されたアドレス設定用ダイオード２６０のアノ
ードにも印加される。

以上、同一の入出力ピン２００を用い、線２１０により
デジタル制御出力／可変アドレス入力の時分割を行うた
めの回路について説明したが、この回路の動作につい
て、第１０図のタイミング図も参照してさらに説明す
る。電源が最初に印加された時に、コンデンサ２０４は
抵抗器２０２を通じて充電され、ＲＥＳＥＴパルスおよ
びＲＥＳＥＴ＊パルスを線２１０，２１６を介して回路
に供給する。トライステート回路２１２は普通の構成で
あり、通常、アドレス共通ピン２０１および線２６２側
からは高インピーダンス状態である。しかし、線２１０
のＲＥＳＥＴ信号が１の時は、トライステート回路２１
２はアクティブ状態になり、アドレス共通入出力ピン２
０１および線２６２に論理０のレベルを供給する。その
結果、アドレスダイオード２６０が接続された入出力ピ
ン２００はすべて、論理０レベルにクランプされる。こ
のようにダイオード２６０が論理０レベルにクランプさ
れると、そのアノード、入出力ピン２００および抵抗器
２６４の下側端も同様に論理０レベルとなる。この抵抗
器は約２．７Ωであり、この状態においては１．６ｍａ
の電流が流れる。

アドレス共通線２６２がアクティブＬＯＷ（０）状態に
なると、同時にリセットインバータ２１８の出力線２１
６もＬＯＷになる。この時、線２１６の信号はトライス
テートの反転送信出力回路２４０を高インピーダンス状
態、すなわちＺステートにして、各入出力ピン２００の
論理状態を各反転受信入力回路２４２を通じて入力でき
るようにし、さらに出力ラッチ２３０を初期化する。ダ
イオード２６０が接続されていない入出力ピン２００に
ついては、各プルアップ抵抗器２６４がそれら入出力ピ
ンを論理１レベルに保つため、１が反転受信入力回路２
４２へ与えられる。各反転受信入力回路２４２はその入
力を反転させるため、各入力ピン２００の信号が論理０
の場合には論理１が各アドレスラッチ２３２に入力さ
れ、その入力ピンの信号が論理１の場合には論理０が各
アドレスラッチ２３２に入力される。

ＲＥＳＥＴ信号２１０が０になる時に、ＲＥＳＥＴ＊信
号２１６の立ち上がりエッジが各アドレスラッチ２３２
のクロック（ＣＫ）入力に加わり、その結果、これらア
ドレスラッチ２３２は、反転受信入力回路２４２を介し
て入力されたアドレスビットをラッチする。同時に、ト
ライステート回路２１２が高インピーダンスのＺステー
トになり、また線２１６のＲＥＳＥＴ＊信号により、ト
ライステート反転送信出力回路２４０はアクティブ状態
にされ、その結果、入出力ピン２００は再び通常のデバ
イス出力ピンとして働くようになる。選択アドレス設定
のために用いられるダイオード２６０は、その単方向特
性により、アドレッシング用ダイオード２６０が接続さ
れた入出力ピン２００の論理状態が、アドレス共通線２
６２を介して相互に干渉し合うことを防止するための分
離ないしステアリング機能も果す。

このように、ピン２００をデータ出力とアドレス入力と
に時分割使用することによる効果は、多重システム１０
の全遠隔多重コントローラ１４がそれらのアドレスを自
動的にプログラムし、格別の初期化を行うことなく使用
可能になることである。さらに、装置設計の見地から
は、Ｎビットのアドレッシングを行う場合に、合計Ｎ−
１本のピンを節約できるという効果がある。例えば、２
５６種類のアドレス構成を想定した場合、各デバイスご
とに８ビットのアドレスビットが必要となろう。この場
合、普通には８本の専用パッケージピンが必要となる。
また極端な場合は、アドレス選択（デバイス製造時に決
定される）以外は同一の２５６種類のデバイスが必要と
なる。他方、前述の回路によれば、既存の８本の出力ピ
ンが初期電源投入時の自己アドレッシングにも用いら
れ、パッケージに追加しなければならないのは、アドレ
ス共通ピン（２０１）１本だけであるから、デバイスの
ピンは７（＝Ｎ−１）本節約されることになる。

遠隔多重コントローラ１４の回路説明を終わったので、
次にマイクロプロセッサ２２、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′の間の相
互のやりとり、およびそれらの装置と遠隔多重コントロ
ーラ１４との間の直列バス１５を介してのやりとりにつ
いて、更に説明する。システム１０は、その多重コンピ
ュータ内に冗長性を持たせて一対の選択可能な多重コン
トローラ２４，２４′を設け、それを１つのマイクロプ
ロセッサ２２によって制御させるようになっているた
め、保全性および操作性が向上している。第１に、マイ
クロプロセッサ２２の制御プログラムは、目的の遠隔多
重コントローラ１４との間の多重データ（ＭＵＸＤＡＴ
Ａ）およびＭＵＸＣＬＫの伝送が最も確実に行われるよ
うに、多重コントローラ２４，２４′のマスターおよび
モニターステータスを割り付けるように構築される。こ
の目的で、２台の多重コントローラの中の一方がマスタ
ーとして割り付けられ、他方がモニターとして割り付け
られる。しかしプログラムが、システムの目的である通
信を行う上で必要と判断する場合には、各機能および割
り付けを逆にすることができる。換言すれば、ループバ
ス１５の何処かで多重データ線１６またはＭＵＸＣＬＫ
線１７が断線した場合、多重コンピュータ１２はその状
況を認識してマスターおよびモニター多重コントローラ
２４，２４′の機能的な役割を切り換えることができ
る。第１１図に、多重コントローラ２４および２４′
を、それぞれマスターおよびモニター、またはその逆に
割り付けるためのマイクロプロセッサ２２の割り付け過
程が流れ図として示されている。また第１２図には、特
定の多重コントローラをマスターとして使用した伝送が
“可”または“不可”の何れであるかを判定するマイク
ロプロセッサ２２の判定制御過程が流れ図の形式で示さ
れている。

まず第１１図の流れ図において、“割り付け”ルーチン
に入るための初期条件は、全システムに最初に電源を入
れた時に起こる電源投入初期化ステップ３００、または
第１２図の流れ図に示すステップ４００の結果として与
えられる割り付け要求である。いずれの場合において
も、ステップ３０２は、予め決められている遠隔多重コ
ントローラのアドレッシング順序に従って、最初にアド
レッシングすべき遠隔多重コントローラのアドレスを求
める。ステップ３０４において、予め選択されている一
方の多重コントローラすなわち２４をマスターとし、他
方の多重コントローラすなわち２４′をモニターとする
ように、多重コントローラ２４，２４′の制御レジスタ
が設定される。再割り付けの必要が生じなければ、すな
わち多重線の劣化が生じなければ、上記関係はそのまま
持続する。つぎにステップ３０６で、選択されたマスタ
ー多重コントローラ２４を介してアドレス指定した遠隔
多重コントローラとの間でデータの送受信を行う。判定
ブロック３０８は、その通信処理の保全性および成否を
しらべるための１つまたは複数のテストをまとめて示し
ている。保全性が確立した場合には、マイクロプロセッ
サのメモリ内のフラグ３１０がセットされる。このフラ
グ３１０は、当該特定遠隔多重コントローラ宛ての通信
を、マスターとして割り付けられた多重コントローラ２
４を用いて引き続き実行することを示す。他方、保全性
判定ステップ３０８の判定結果が否定（ＮＯ）となった
場合は、ブロック３１２に示されるように、指定した遠
隔多重コントローラとの間で、始めに割り付けられたマ
スター多重コントローラ２４により通信を正しく完了さ
せるための試みがなされる。そして判定ブロック３１４
にて、上記の繰り返し試行が成功したか否かを監視す
る。もし試行が成功（ＹＥＳ）すれば、プログラムルー
チンはブロック３０８の認識出力のステップに戻る。他
方、Ｎ回の試行の後にも通信の保全性が確立しない場
合、マイクロプロセッサの制御プログラムは、ブロック
３１６に示すように、マスター多重コントローラとモニ
ター多重コントローラの役割を切り替え、多重コントロ
ーラ２４をモニターにし、多重コントローラ２４′をマ
スターにする。このような機能の切り替えは、各多重コ
ントローラの制御レジスタの関連する段に送られる関連
ビットの論理状態を逆転させることによって行われる。
つぎにブロック３１８に示されるように、マイクロプロ
セッサのプログラムは、以前のモニター、すなわち現在
のマスターである多重コントローラ２４′を通じて、そ
の遠隔多重コントローラ１４との通信を最高Ｎ回試み
る。判定ブロック３２０では、再割り付けした多重コン
トローラを用いて試みた通信の成否を判定する。もし成
功ならば、ブロック３２２により次のように判断され
る。すなわち、断線などにより、多重コンピュータは元
のマスター多重コントローラ２４を通じての特定の遠隔
多重コントローラのアドレッシングに失敗しており、新
しいマスターである多重コントローラ２４′を用いて、
その遠隔多重コントローラをアドレッシングする必要が
あると判断する。ブロック３２２では、メモリ内の複数
のフラグをセットすることにより、断線を表示し、マス
ターとして割り付けられた多重コントローラ２４を通じ
て上記特定遠隔多重コントローラと通信を行うように指
示する。しかし万が一、ブロック３２０の判定結果がＮ
Ｏとなった場合には、当該遠隔多重コントローラは、ブ
ロック３２３に示されるように、可能なＲｅｍｕｘアド
レス系統から除外される。

プログラムの流れが流れ図の幹部分、すなわちブロック
３１０の出口およびブロック３２４の入口に戻れば、多
重コントローラ２４または２４′を通じて、この時点ま
でに指定された遠隔多重コントローラに達する有効な経
路が確立している。そうでなければ、あるアドレスはシ
ステムから除外されている。ブロック３２４では、すべ
ての有効な遠隔多重コントローラ（Ｒｅｍｕｘ）アドレ
スが割り付け済みであるか調べられる。そうでなけれ
ば、つぎの遠隔多重コントローラ・アドレスを得るため
の命令がブロック３２６により発行され、その後、ルー
チンはブロック３０４の入口点に戻る。すべての遠隔多
重コントローラに対し割り付けが完了すると、割り付け
ルーチンは停止する。

つぎに第１２図を参照して説明する。この図には、多重
コンピュータ１２および各遠隔多重コントローラ１４と
の間の“可”および“不可”通信に関係する判定ルーチ
ンが示されている。このルーチンの入口３５０において
は、マスター多重コントローラと１つの遠隔多重コント
ローラとの間で通信が行われており、マスターから送信
されたアドレスおよびコマンドと、マスターがある遠隔
多重コントローラから受信したアドレスおよび応答がメ
モリ２５に格納されている。ステップ３５０は、マスタ
ーおよびモニター多重コントローラ２４，２４′の両方
のステータスレジスタを読み込むためのステップであ
る。その読み込まれた情報に基づいて、その後様々な判
定が行われる。

まずブロック３５２で、マスターの“通信終了”フラグ
がセットされているか否かがチェックされる。もし通信
が終了していなようであれば、ルーチンはブロック３５
６，３５８，３６０，３６２から成る枝へ分岐する。ブ
ロック３５６は判定論理“１通信時間待機”を要求す
る。ブロック３５８は、“再送”回数をインクリメント
する。ブロック３６０は、“再送”回数が最大値に達し
たか調べる。ブロック３６２は、“再送”回数が最大値
でなければ、メッセージを再送する。もし、“再送”回
数が最大値であれば、ルーチンは第１１図に示されてい
る割り付けルーチンの“割り付け”入口点４００へジャ
ンプする。

ブロック３５２において、通信が完了しているとする。
通常、そうである。この場合、ブロック３５４で遠隔多
重コントローラからマスターに送られたＣＲＣの妥当性
判定が行われる。そのＣＲＣが妥当でない場合、すなわ
ちＣＲＣが一致しなかった場合、ルーチンは判定チェー
ンに分岐する。この判定チェーンにおいては、まずブロ
ック３６４で、マスターにより受信されてマイクロプロ
セッサ２２に送られたアドレスが、１６進のＦＦすなわ
ちオール１であるか調べられる。このような条件のアド
レスは無効であり、通常、多重データ線１６がオープン
になって、論理１レベルに引き上げられた場合にだけ生
じる。そのアドレスがＦＦでなければ、ステップ３５８
において“再送”回数がインクリメントされ、ステップ
３６２により再送回数が最大値になるまでメッセージが
再送される。そのアドレスがＦＦの場合は、ステップ３
６６において、前半の（すなわちマスター側送信の）Ｃ
ＲＣについてのエラー判定が行われる。エラーでなけれ
ば、“メッセージ再送”ルーチン３５８−３６２および
４００が実行される。エラーの場合は、ブロック３６８
において、モニターステータスビットのチェックが行わ
れ、後半（すなわち遠隔多重コントローラの回答）のＣ
ＲＣのエラー判定が行われる。エラーでなければ、“メ
ッセージ再送”ルーチン３５８−３６２および４００が
実行される。エラーの場合は、ブロック３７０において
モニターステータスビットのチェックが行われ、マスタ
ーおよび遠隔多重コントローラより送信されたアドレス
が不一致であるか判定される。これらのアドレスが一致
した場合は、“メッセージ再送”ルーチン３５８−３６
２および４００が実行される。一致しない場合は、ブロ
ック３７２において、“再送”回数がある値Ｘであるか
判定するためのチェックが行われる。この“再送”回数
がＸならば、第１１図の割り付けルーチンの入口点４０
０へジャンプする。

再び“可−不可”処理ルーチンの幹のブロック３５４に
戻り、遠隔多重コントローラからマスターに送られたＣ
ＲＣが正常ならば、マスターの送信したアドレスと遠隔
多重コントローラからマスターが受信したアドレスとの
比較が行われる。この比較は、マイクロプロセッサ２２
のソフトウエアによって為されるものであり、ブロック
３７４および３７６で示されている。そのアドレスが一
致しない場合は、“メッセージ再送”ルーチン３５８−
３６２および４００が実行されるが、まずオプションの
“高速リフレッシュ”が行われる。この“高速リフレッ
シュ”は、遠隔多重コントローラの出力を回復させるた
め“リフレッシュルーチン”（図示せず）を促進させる
ように働くものである。アドレスが一致した場合には、
マスターで受信されマイクロプロセッサ２２へ送られた
応答がブロック３８０にて調べられ、それが１６進のＦ
Ｆであるか判定される。ＦＦならば、“メッセージ再
送”ルーチン３５８−３６２および４００が実行され
る。ＦＦでなければ判定ブロック３８２へ進み、“ライ
ンブレーク”フラグが“割り付け”ルーチンのブロック
３２２においてセット済みであるかチェックされる。
“ラインブレーク”フラグがまだセットされていない場
合は、ブロック３８４に進み、モニターの“通信終了”
ステータスビットがセット済みであるか調べられる。セ
ット済みならば、ブロック３８６に示されるように、次
の通信シーケンスに進むことができる。なお、モニター
の“通信終了”ステータスのチェックを、判定チェーン
のもっと前のほうで行っておいてもよい。同様に、ブロ
ック３２２における“ラインブレーク”フラグがセット
済みであり、マスターおよびモニターがその状況を補う
ように割り付け済みであることを表示している場合は、
次の通信シーケンスに進むことができる。モニターの
“通信終了”フラグがセットされていない場合は、ルー
チンはブロック３８８の“１通信時間待機”に分岐し、
次に“メッセージ再送”ルーチン３５８−３６２および
４００へ進む。

前述の“可−不可通信”ルーチンは複数の保全性チェッ
クを統合したものであり、断線が存在してマスターおよ
びモニター多重コントローラの再割り付けが必要である
と推定する前に、通信の再送を何回か予め試みるための
ものである。

ここで、第１図、第２図、第３図Ａおよび第３図Ｂに詳
細に示されている本発明の１つの特徴について説明す
る。これらの図には、多重システム１０を様々な期間に
低電力モードで動作させるための仕組みが示されてお
り、特にその１部が破線ブロック５００として第２図に
示されている。システムの電源は一般に自動車の１２ボ
ルト蓄電池であり、その容量が限られているから、多重
システム１０全体の消費電力をできるだけ減らし、電源
の寿命を延すように工夫されている。特に、マイクロプ
ロセッサ２２、システムクロック源２８、ＲＯＭ２７、
およびデコード制御論理３４、すなわち第３図Ａの全回
路からなる多重コンピュータ１２の部分（第２図の５０
０）の消費電力の低減が図られている。

いわゆる“睡眠”モードによる多重システム１０の低電
力動作の機能的説明を行う前に、このモードに利用され
るマイクロプロセッサ２２の外部回路について説明す
る。特に第３図Ｂを参照すると、図示の回路はすべて自
動車の蓄電池などから引き出された＋５Ｖの電源電圧に
常時接続されている。この回路はマイクロプロセッサ２
２の制御に使用され、また低電力“睡眠”モードを実行
し、その後にシステムを“再開”させるために用いる様
々なタイミング機能を生じさせるものである。

５００KHz発振器３０は一般的なＲＣ発振器の構成であ
り、８段のカウンタ３２のクロック入力ＣＫ１に５０KH
z信号を供給する。このカウンタの各段は、その１段目
のＱ_Ａ出力に２５KHzの方形波信号を発生するように接
続され、この方形波信号はマスターおよびモニター多重
コントローラ２４，２４′にＭＵＸＣＬＫとして与えら
れる。カウンタ３２の最終段Ｑ_Ｄ出力はカウンタ３３の
クロック入力ＣＫ１に接続され、リップルダウンカウン
トされる。しかし、ここで重要なことは、カウンタ３２
の後半用のリセット入力ＣＬ２、およびカウンタ３３の
前半用のリセット入力ＣＬ１は、これらカウンタ部分を
リセットするように働き、リセット信号が供給されたと
きに、これらカウンタの計数サイクルを変更するという
ことである。リセットパルスはマイクロプロセッサ２２
によって制御されるものであり、通常はＮＭＩ＊パルス
に続いて発生する。

カウンタ３３の第１段のＱ_Ａ出力は線５１０を介してＡ
ＮＤゲート５１２の一方の入力に与えられ、このＡＮＤ
ゲート５１２の出力は線５１４を介してカウンタ３３の
後半のリセット入力ＣＬに供給される。カウンタ３３の
第２段出力Ｑ_Ｃは線５１５を介してＮＡＮＤゲート５１
６の一方の入力に印加され、このＮＡＮＤゲートの出力
はＤ−フリップフロップ５１８のＤ入力に供給される。
カウンタ３３の第４段出力Ｑ_Ｄは線５１９を介してＡＮ
Ｄゲート５２０の一方の入力に与えられ、また、そのカ
ウンタ３３の後半のクロック入力ＣＫ２に供給される。
カウンタ３３の第８段出力Ｑ_Ｄは線５２２を介してイン
バータ５２３の入力に接続され、またリセット信号ＲＥ
ＳＥＴを発生する。このＲＥＳＥＴ信号は、第３図Ａの
インバータ５２４を介してマイクロプロセッサ２２に対
するＲＥＳＥＴ＊入力となり、またマスターおよびモニ
ター多重コントローラ２４，２４′のＭＲ＊入力に供給
される信号ＰＵＲ_２となる。

線５２２に現れる信号は、破線３５で囲まれた電源制御
回路の一方の入力となる。この電源制御回路３５は、低
電力動作すなわち“睡眠”モード動作の始動および停止
を行うものである。電源制御論理３５には、インバータ
５２３の他に、Ｄ−フリップフロップラッチ５２６、Ａ
ＮＤゲート５２８およびＭＯＳＦＥＴなどのゲート制御
電力スイッチ５３０が含まれている。

ＡＮＤゲート５１６、Ｄ−フリップフロップ５１８，５
３２およびＮＡＮＤゲート５３４は、カウンタ３２，３
３と協働して後述するように２０ms間隔で割り込み信号
を発生し、また第２図のパルス発生回路３６に応動する
論理を構成している。

通常動作中においては、Ｄ−フリップフロップ５１８
は、マイクロプロセッサ２２のプログラム動作を制御す
るためのマスク不可能割り込み信号ＮＭＩ＊を発生す
る。このＮＭＩ＊信号は、システムに初めて電源が投入
されてリセットパルスＰＵＲ１が発生してから２０ms後
に、最初に発生する。その後は、マイクロプロセッサが
電源を入れられ通常の動作を行っている期間に、ＮＭＩ
＊割り込み信号２０ms間隔で発生する。ＮＭＩ＊信号
は、フリップフロップ５１８のＤ入力が２０ms間隔で論
理１になった後、最初のメモリ要求信号ＭＲＥＱ＊がフ
リップフロップ５１８のクロック入力ＣＫに与えられた
時点に、同フリップフロップのＱ＊出力に生じる遷移信
号である。フリップフロップ５１８のＤ入力は、カウン
タ３３の出力線５１５によって２０ms間隔でイネーブル
されるが、そのようになるのは、システムが“オン”な
いし“目覚め”モードにある時、すなわち、線５５０に
信号が現れてＡＮＤゲート５１６の他方の入力に加わる
時に限られる。このＭＲＥＱ＊信号は、Ｄ−フリップフ
ロップ５２３のＣＫ入力にも与えられる。このＤ−フリ
ップフロップ５３２のＤ入力は、フリップフロップ５１
８のＱ出力と接続されており、またＱ＊出力はＮＡＮＤ
ゲート５３４の一方の入力となる。ＮＡＮＤゲート５３
４の他方の入力には、フリップフロップ５１８のＱ出力
が接続される。従って、ＮＡＮＤゲート５３４の出力線
５５２にＮＭＩ＊パルスと同時に２０ms間隔でリセット
信号が発生し、次のＭＲＥＱ＊信号が来るまで発生し続
ける。線５５２に生じるリセット信号はＤ−フリップフ
ロップ５３６のＣＬ＊入力に加わり、このＤ−フリップ
フロップ５３６はタイマリセット論理（５３８，５４
０，５４２）を再びイネーブル状態にする。

フリップフロップ５３８，５４０は、電源の初期投入時
に、電源投入リセットＰＵＲ１により初めにクリアされ
る。さらに、フリップフロップ５３６のＱ＊出力は、各
ＮＭＩ＊信号に続いて線５５２に生じる信号により論理
１にセットされる。この動作によってフリップフロップ
５３８，５４０はセットされ、ＮＡＮＤゲート５４２の
入力に接続されたそれらのＱ＊出力は、それらのクロッ
ク入力ＣＫに５０KHzクロックが印加された時に、それ
ぞれ論理０および論理１となる。それ故に、その時にＡ
ＮＤゲート５４２の出力は０となって、タイマー３２，
３３をリセットしないようになる。しかし、マイクロプ
ロセッサ２２が通常動作中の場合には、マイクロプロセ
ッサ２２はＮＭＩ＊パルスに応答後、タイマーリセット
信号ＴＩＭＥＲＳＴを発生する。このタイマーリセット
信号はフリップフロップ５３６のクロック入力ＣＫに加
わって、まずそのフリップフロップを反転させ、つぎに
その後に続くフリップフロップ５３８，５４４を反転さ
せる。その結果、ＡＮＤゲート５４２の出力は論理１に
変化する。このようにＡＮＤゲート５４２の出力に論理
１が出ると、カウンタ３２の後半の４段およびカウンタ
３３の前半の４段がリセットされる。通常動作において
は、リセット信号ＴＩＭＥＲＳＴはほぼ２０ms間隔で発
生するため、カウンタ３３は、第３段出力線５１５の２
０ms出力に続き、次にカウントアップする以前にリセッ
トされる。

マイクロプロセッサ２２が正しく動作しなかったり、電
源が切断されていたり、若しくは“死んだ”状態になっ
たりして、カウンタのリセット回路へのＴＩＭＥＲＳＴ
信号を発生しない場合、カウンタ３２，３３はもはやリ
セットされないため、通常のリップルダウンカウントを
接続する。このような場合、カウンタ３３は、通常なら
ばリセットされるはずの２０ms時間を越えてカウントし
続け、４０ms時間に達すると、線５１９に論理１が発生
し、これがＮＡＮＤゲート５２０に入力する。この時
に、正常に電源が投入されている動作期間と同様にＮＡ
ＮＤゲート５２０の他方の入力が論理１であると、その
ＮＡＮＤゲートから論理１信号が出力され、これが線５
５６を介してラッチ５２６のＰＲ＊入力に加わるため、
このラッチのＱ出力が論理１にセットされる。重要なこ
とは、電力ＭＯＳＦＥＴ５３０は、そのゲート入力が論
理０の時に“オン”状態となって＋５Ｖ_swを出力し、ゲ
ート入力が論理１の時にオフするということである。フ
リップフロップ５２６のＱ出力は、線５５８を介してＦ
ＥＴ５３０の制御ゲートに接続されているから、そのＱ
出力が論理１になった時に、このＦＥＴはオフして＋５
Ｖ_swは回路５００から切り離される。＋５Ｖ_sw電源がマ
イクロプロセッサ２２から切り離された時は、システム
は“電源断”すなわち“睡眠”モードに入る。

カウンタ３３は４０ms時間を越えてカウントダウンし続
けると、マイクロプロセッサを電源断すなわち“睡眠”
モードにするため、その結果として、ある時間後にリイ
ネーブル信号すなわち“覚醒”信号を生じる。具体的に
説明すれば、最後のＮＭＩ＊割り込みから約６５４msを
経過した時に、タイマー３３の最終段が論理１になり、
これが線５２２を介して前述のリセットパルスＲＥＳＥ
Ｔとなり、また電源制御回路３５内のインバータ５２３
の覚醒信号となる。そうすると、インバータ５２３はラ
ッチ５２６のリセット入力ＣＬ＊に０を与えて、そのＱ
出力を論理０にリセットする。その結果、ＦＥＴスイッ
チ５３０が“オン”して、マイクロプロセッサ２２およ
びその他の回路５００に再び電源を供給する。このよう
に、この論理は“監視”状態の後に、マイクロプロセッ
サ２２を作動モードに復帰させる試みを繰り返して行
う。すなわち、マイクロプロセッサ２２の再スタートを
繰り返し試みるが、毎回電源を切断してから再投入し、
その再投入の際にリセット信号ＲＥＳＥＴをマイクロプ
ロセッサに供給して初期化する。マイクロプロセッサ２
２の再スタートが成功した場合には、マイクロプロセッ
サ２２は再びＴＩＭＥＲＳＴパルスを発生し、タイマー
カウンタ３２，３３をリセットして、それ以降の“監視
電源断”を抑止する。

“覚醒”時に電源制御ラッチ５２６のＱ＊出力が論理１
になると、この論理１が線５５０を介してＡＮＤゲート
５１２の一方の入力に加わる。それから僅かな時間すな
わち５ms遅れて、カウンタ３３の第１段からパルスが出
て線５１０を介しＡＮＤゲート５１２の他方の入力に与
えられるため、リセットパルスが線５１４を介してカウ
ンタ３３に送られ、その後半がリセットされる。

ここまでは、リセットパルスＴＩＭＥＲＳＴが発生しな
いことによる監視回路のタイムアウトに応答した電源断
の開始との関連で、電源制御回路（スイッチ）３５につ
いて説明した。しかし、この電源制御回路３５は、マイ
クロプロセッサ２２ら出される制御信号に応答してマイ
クロプロセッサ２２の電源を切断して、それを“睡眠”
モードにさせるように使用することもできる。具体的に
説明すると、“睡眠”モードに入りたい場合には、マイ
クロプロセッサ２２は“電源断”ストローブ信号ＰＷＲ
ＳＴＢをタイマーデコード論理３４Ｃを介して送出する
ことができる。このＰＷＲＳＴＢ信号は電源制御ラッチ
５２６のクロック入力ＣＫに加わる。ラッチ５２６のＤ
入力は論理１に保持されているから、ＰＷＲＳＴＢ信号
が加わるとそのＱ出力が論理１にセットされ、電力ＦＥ
Ｔ５３０をオフさせる。このようにして、マイクロプロ
セッサ２２は、それ自体および他のブロック５００内の
回路を“睡眠”モードにすることができる。これによ
り、多重データ線１６を用いたすべての通信が停止し、
線１７のＭＵＸＣＬＫ信号はオフする。

“睡眠”モードを開始させるＰＷＲＳＴＢは、ＴＩＭＥ
ＲＳＴパルスが発生してからすぐに発生するように、す
なわちカウンタ（タイマー）３２、３３のリセットとほ
ぼ同時に発生するように、予めタイミングが決められて
いる。したがって、カウンタ３２，３３の開始時刻は、
ＰＷＲＳＴＢによって“睡眠”モードが開始される時刻
とほぼ同時になる。６５４msの時間経過してカウンタ３
３３の出力線５２２が論理１になった時に、電源制御レ
ジスタ５２６の状態が反転してＦＥＴ電力スイッチ５３
０が再びオンし、マイクロプロセッサ２２およびその他
のブロック５００内の回路を“覚醒すなわち電源投入”
させる。

さらに電源制御スイッチ３５は、ＡＮＤゲート５２８お
よびインバータ５６６を介してチップセレクト信号ＣＳ
＊を送出し、これはマスターおよびモニター多重コント
ローラ２４．２４′のＣＳ＊入力に供給される。マイク
ロプロセッサに電源が供給されている状態において、Ｃ
Ｓ＊信号がそのアクティブな状態であるＬＯＷになる
と、このＣＳ＊信号により多重コントローラはマイクロ
プロセッサ２２からの制御信号を受け付け可能となる。
他方、“電源断”の期間すなわちモードにおいてＣＳ＊
信号がＨＩＧＨになると、多重コントローラ２４，２
４′はマイクロプロセッサ２２からの信号を全く受け付
け得なくなり、線１７上のＭＵＸＣＬＫ信号をその期間
ＨＩＧＨレベルに保持する。

さらに、電源制御回路３５は、ＡＮＤゲート５２８およ
びＮＡＮＤゲート５６８を介して、ＲＡＭ２６を抑止す
るように動作する。すなわち、システムが“電源断”ま
たは“睡眠”モードである限り、ＮＡＮＤゲート５６８
の他方の入力に加わるＲＡＭイネーブル信号ＲＡＭＥＮ
ＢによってＲＡＭ２６がイネーブル状態にされないよう
にする。このような構成にする理由は、“電源断”モー
ド期間にはＲＡＭ２６をイネーブルすべきでないこと
と、“電源断”モード期間内、若しくは、そのモードに
なった時点に、ＲＡＭデコード回路３４Ｂがたまたまイ
ネーブル信号ＲＡＭＥＮＢを発生する可能性があるから
である。

つぎに第１３図の機能流れ図にしたがって、多重コンピ
ュータ１２および遠隔多重コントローラ１４の動作を説
明する。この図はシステムを低電力の“睡眠”モードに
移行させる場合、およびその後に“電源投入”ステータ
スに復帰させる場合について示している。このルーチン
は基本的には、マイクロプロセッサ２２のプログラムに
よって制御されるが、このようなプログラムは当業者で
あれば以上の説明と流れ図から容易に具現できるはずで
ある。前述したように、また以下さらに説明するよう
に、このルーチンの一部はハードウエアであるタイマー
および電源制御回路３５に依存する。

前述した様々な“必須”の主要な電気的機能は、自動車
の点火スイッチの状態と関係なく作用しなければならな
い機能である。例えば、ランプ（外部灯、前照灯、警告
灯など）は何時でも動作可能でなければならず、したが
って“必須”機能である。他方、ワイパー点火スイッチ
が“オン”して“ＲＵＮ”または“ＡＣＣＥＳＳＯＲ
Ｙ”の位置にあるときに働けばおく、したがって“非必
須”機能である。このような“必須”機能が存在するた
めに、多重システム１０は、点火スイッチを経由させる
ことなく自動車のバッテリーから直接給電される。しか
し、“睡眠”モードが用意されているので、非動作状態
の期間、例えば自動車が駐車している期間においては、
多重システムによるバッテリーの電力消費は自動的に減
少する。“睡眠”モードおよび“必須”スイッチ入力
（１４６）は、たとえばシステムが“睡眠”モードにな
っていても、システムが必須入力に対してある妥当な時
間内に応答するように構成されている。

第１３図を参照して説明する。マイクロプロセッサ２２
はブロック６００に示されるように、点火スイッチを周
期的に監視する。点火スイッチが遠隔多重コントローラ
１４のＢ側チャタリング抑圧回路１４４Ｂ_１に接続さ
れ、また必須スイッチレジスタ１４６_１に接続される。
判定ブロック６０２では、点火系統が“オフ”であるか
否かを調べ、“オフ”でなければ直ちにブロック６３０
にジャンプする。このブロック６３０では、システムに
“オン”または“電源投入”状態を維持するように指示
し、またオペレータからの指令を処理する。点火系統が
“オフ”している場合は、ルーチンはステップ６０４に
進み、“睡眠”判定処理を開始する。

この“睡眠”判定処理の最初の判定は、ブロック６０６
に示されるように、外部灯系統または警告灯系統（若し
くは他の“必須”機能）が“オン”であるか否かを調べ
ることである。何れかの系統が“オン”であれば、シス
テムを“オン”状態に維持させるためにブロック６３４
へ進む。しかし、何れの系統も“オン”になっていない
場合は、ブロック６０８に示されるように１０秒間の監
視時間をおき、その間、電源を維持する。この１０秒の
監視時間はプログラムによって測定される。この１０秒
の監視時間に、ブロック６１０に示されるように、シス
テムの入力が継続的に走査され、その監視期間に“必
須”機能または点火スイッチの何れかが操作されたか判
定ブロック６１２で判定される。操作されたならば、シ
ステムはブロック６３０に示されるように、各スイッチ
の状態を読み込んで運転者の指令を処理し、その後、ブ
ロック６００へ戻る。１０秒の監視期間内にスイッチが
全く操作されない場合は、ステップ６１６で“睡眠”モ
ードに入るように判定される。

“睡眠”モードシーケンスにおいては、まずブロック６
１８で、全遠隔多重コントローラ１４を低消費電力モー
ドににさせるための準備を行う。すなわち、遠隔多重コ
ントローラのラッチ出力回路１４０Ａ，１４０Ｂを、負
荷が非駆動状態となるように設定し、またＭＵＸＣＬＫ
を“ゲート・オフ”させる。このように負荷を非駆動状
態にさせることにより、外部の電子的な駆動部分の消費
電力が最少となる。またＭＵＸＣＬＫを“ゲート・オ
フ”させると、多重コントローラおよび遠隔多重コント
ローラの消費電力が最少となる。これは、ＣＭＯＳデバ
イスの消費電力は、デバイス内のゲート遷移数に直接関
係するからである。つぎに、ブロック６２０に示される
ように、ソフトウエアによって電源断ストローブパルス
ＰＷＲＳＴＢが発生され、電力スイッチラッチ５２６に
与えられる。ブロック６２２では、ＰＷＲＳＴＢパルス
およびラッチ５２６に多重コンピュータ回路（第２図の
破線枠５００）の＋５Ｖ_sw電源をオフさせるように指示
する。多重コンピュータ回路５００の電源は、６５４ms
間“オフ”されるように時間調整されている。この時間
調整を示すブロック６２４に至る破線経路はハードウエ
ア機能であり、この調整時間の最後に当該電力は再投入
される。

ブロック６２６に示されるように、６５４ms時間経過後
にシステム全体に再び電源が供給されると、ＭＵＸＣＬ
Ｋが再び遠隔多重コントローラに供給され、それらの
“必須”スイッチレジスタ回路１４６が照会される。つ
ぎに判定ブロック６２８において、直前の６５４msの
“睡眠”期間に、“必須”スイッチの何れかに変化が生
じたか判定される。そのような変化が生じなければ、ル
ーチンはブロック６２０に戻って再び“睡眠”モードに
入る。しかし、“必須”スイッチの変化が生じた場合
は、ルーチンはブロック６３０に進み、継続的にスイッ
チの状態を読み込み運転者からの指令を処理する。その
後、ブロック６００において、“低電力”の判定を再開
する。ここまでの説明から理解されるように、“必須”
スイッチレジスタ１４６_１からの入力だけに基づいて応
答動作がなされるものではない。そうではなくて、シス
テムは、その後の“電源投入”期間に対応するＢ側チャ
タリング抑圧スイッチにさらに確認を求める。“睡眠”
モード期間において多重システム１０に必要な電力は、
電源投入期間における電力の１０パーセント未満である
ので、平均消費電力は“睡眠”期間を長くするほど少な
くなるが、むやみに長くしたのでは必須スイッチからの
入力に対する応答が許容限度を越えてしまう。従って、
“睡眠”時間は２５０ないし７５０msの範囲が現実的で
ある。また“睡眠”期間における自動車の１２Ｖバッテ
リーの定常電流は、１０ミリアンペアが達成されてい
る。

以上、実施例について本発明を説明したが、当業者であ
れば、特許請求の範囲に記載した本発明の精神および範
囲を逸脱することなく、種々の変形が可能であることは
明らかである。

【図面の簡単な説明】

第１図は本発明による通信システムの構成ブロック図で
ある。第２図は第１図に示した通信システムの一部を構
成する多重コンピュータの一般化した概略ブロック図で
ある。第３図Ａおよび第３図Ｂは第２図の多重コンピュ
ータをより詳細に示す概略ブロック図であり、第３図Ａ
の回路全体はスイッチ制御により電源を供給され、第３
図Ｂの回路全体は常時給電される。第４図は前記多重コ
ンピュータに用いられているマスター／モニター多重
（ＭＵＸ）コントローラの概略ブロック図である。第５
図は第４図に示したコントローラに関連する信号の波形
図である。第６図は第１図に示した通信システムに用い
られている遠隔多重コントローラの概略ブロック図であ
る。第７図は前記遠隔コントローラに関連するチャタリ
ング抑圧回路およびラッチ回路の概略図である。第８図
は第７図の回路の説明用波形図である。第９図は第７図
の回路に用いられている集積回路装置と一緒に用いられ
るアドレス入力および信号出力回路の概略図である。第
１０図は第９図の回路の説明用波形図である。第１１図
は前記通信システムの通信保全性が得られるように前記
多重コントローラをマスターおよびモニターとして割り
付けるための判定制御ルーチンの流れ図である。第１２
図は直列通信の保全性の評価に関連する判定制御ルーチ
ンの流れ図である。第１３図は前記通信システムの動作
の“睡眠”モードに関連する判定制御ルーチンの流れ図
である。 １０……通信システム、１２……多重コンピュータ、１
４……遠隔多重コントローラ、１５……バス、２２……
マイクロコンピュータ、２４……多重コントローラ（マ
スター）、２４′……多重コントローラ（モニター）、
２５……メモリ、４０……データバス、４２……アドレ
スバス。

フロントページの続き (72)発明者 ウイリアム・ミカエル・フロイド アメリカ合衆国ミシガン州 48152、リボ ニア、ベネツト・アベニユー 35747 (56)参考文献 特開 昭55−47530（ＪＰ，Ａ) 特開 昭58−44838（ＪＰ，Ａ) 特開 昭59−61248（ＪＰ，Ａ)

Claims (13)

【特許請求の範囲】
1. 【請求項１】中央制御局と１つまたは複数の遠隔局との
   間で双方向直列データ通信を行うための直列データ通信
   システムであって、 中央コントローラと少なくとも２つの多重コントローラ
   とを有する中央制御局制御手段と、 両端に端子を有し、前記端子の一方が前記多重コントロ
   ーラの一方に接続され、前記端子の他方が前記多重コン
   トローラの他方に接続された直列信号バス手段と、 前記各遠隔局に設けられた遠隔多重コントローラとを具
   備し、前記各遠隔多重コントローラは遠隔入力デバイス
   および遠隔負荷デバイスの信号を入出力するための入出
   力信号ポートを有し、前記各遠隔コントローラは前記直
   列バス手段の途中に並列“Ｔ”接続され、またそれぞれ
   １つのアドレスを有し、前記各遠隔コントローラは前記
   中央制御局から送られるそれぞれの前記アドレスを含む
   直列通信データに応答してその通信データに対する応答
   を発生し、前記応答は前記遠隔入力デバイスからの信号
   入力または前記遠隔負荷デバイスへの信号出力および前
   記直列バス手段への前記接続を介したデータ回答を含ん
   でなり、 前記中央コントローラは前記多重コントローラのそれぞ
   れと通信できるように接続され、前記各多重コントロー
   ラは選択的に前記中央コントローラによる命令に応答し
   マスターとして、前記遠隔コントローラの中のアドレス
   指定されたものと直列双方向データ通信処理を実行し、
   前記中央コントローラは、予め選定されたバイアスに従
   って前記多重コントローラの一方を前記マスターとして
   選択し、当該一方の多重コントローラにより前記遠隔コ
   ントローラのアドレス指定されたものと保全性を満足で
   きる通信が不可能な場合に、前記多重コントローラの他
   方を前記マスターとして選択するための信号処理手段を
   有してなる直列データ通信システムにおいて、 ポーリングシーケンス中に、特定の遠隔多重コントロー
   ラに対して前記両方の多重コントローラを交互にマスタ
   ーとして用いても通信に失敗した場合、前記信号処理手
   段はそれに応動して当該失敗をプログラムメモリに記録
   し、その後は当該特定の遠隔多重コントローラをポーリ
   ングシーケンスから除外することを特徴とする直列デー
   タ通信システム。
2. 【請求項２】前記制御系はその初期電源投入時に初期化
   され、その後前記信号処理手段はプログラム制御の下で
   作動して前記遠隔コントローラを所定のポーリングシー
   ケンスに従ってアドレッシングし、前記遠隔コントロー
   ラの当該初期ポーリングはその後にある特定の前記遠隔
   多重コントローラのアドレッシング用にある特定の前記
   多重コントローラを前記マスターとして選択するか否か
   の判定を行うためになされ、前記初期ポーリングシーケ
   ンス中にアドレッシングされた各特定の遠隔多重コント
   ローラについての前記選定判定においては、当該特定の
   遠隔多重コントローラとの通信が成功した場合は前記初
   期ポーリングに先立って前記マスターとして予め選択さ
   れた前記多重コントローラが採用され、通信が不成功の
   場合には、モニターとして予め選定された前記多重コン
   トローラを逆に当該特定の遠隔多重コントローラとの通
   信のためにマスターとして選定するようにしてなること
   を特徴とする特許請求の範囲第１項記載の直列データ通
   信システム。
3. 【請求項３】ある前記遠隔コントローラからの前記デー
   タ回答の一部分を、前記マスターコントローラからある
   アドレス指定された前記遠隔コントローラへの伝送デー
   タの一部分と比較することにより、当該アドレス指定さ
   れた遠隔指定コントローラと保全性が満足できる通信が
   可能か否かを示す信号を発生する手段を備えたことを特
   徴とする特許請求の範囲第１項または第２項記載の直列
   データ通信システム。
4. 【請求項４】前記中央局の多重コントローラはそれぞれ
   構成がほぼ同一であり、またそれ自体をマスターまたは
   モニターの何れかとして動作させるための制御レジスタ
   をそれぞれ有し、前記モニター多重コントローラは前記
   直列バス手段により前記マスター多重コントローラから
   のデータおよび前記マスター多重コントローラに応答す
   る前記各遠隔多重コントローラからのデータを受信でき
   るだけであり、前記中央コントローラの信号処理手段は
   前記多重コントローラの選択された一つに設けられた前
   記制御レジスタの特定の段に特定の論理状態を設定して
   当該選択された多重コントローラをマスターとして動作
   せしめることを特徴とする特許請求の範囲第３項記載の
   直列データ通信システム。
5. 【請求項５】如何なる時点においても、前記２つの多重
   コントローラの中の一方だけがマスターとなり、他方は
   モニターとなることを特徴とする特許請求の範囲第４項
   記載の直列データ通信システム。
6. 【請求項６】前記マスター多重コントローラおよび前記
   モニター多重コントローラはそれよりステイタスデータ
   を得るために前記中央コントローラの信号処理手段によ
   って別々にアドレス指定することができ、前記マスター
   多重コントローラおよび前記モニター多重コントローラ
   は何れも前記マスター多重コントローラよりアドレス指
   定された前記遠隔コントローラへ試みられた通信の保全
   性が満足できるか否かを判定し、その判定結果を示すス
   テータスデータを発生する論理手段を有し、前記信号処
   理手段は前記マスター多重コントローラおよび前記モニ
   ター多重コントローラに前記ステータスデータを問い合
   わせ、前記ステータスデータが前記試みられた通信の保
   全性が許容できない所定の条件を示している場合に、当
   該ステータスデータに応答して前記多重コントローラの
   再割り付けを行って前記マスターおよび前記モニターの
   前記機能を逆転させるようにしてなる特許請求の範囲第
   ５項記載の直列データ通信システム。
7. 【請求項７】前記各遠隔多重コントローラはその回答通
   信データの一部分として当該回答通信データの先行部分
   に基づいたエラーチェックバイトを生成する手段を有
   し、前記マスター多重コントローラおよび前記モニター
   多重コントローラはそれぞれ前記回答通信データの前記
   部分を受信した時の機能としてエラーチェックバイトを
   生成するための前記遠隔多重コントローラと同じ手段を
   有し、また前記マスター多重コントローラおよび前記モ
   ニター多重コントローラはそれぞれで決定したエラーチ
   ェックバイトと前記遠隔多重コントローラのエラーチェ
   ックバイトとが一致するか否かを示すステータスデータ
   を発生する手段を有し、前記中央コントローラの信号処
   理手段は一定の指示に応答して前記アドレス指定された
   遠隔多重コントローラとの通信のために前記マスターお
   よびモニター多重コントローラの前記再割り付けを行
   い、ある特定アドレス指定された遠隔多重コントローラ
   について前記エラーチェックバイトの比較が一致しなか
   ったとの前記マスターおよびモニター多重コントローラ
   によりなされる指示が前記一定の指示に含まれることを
   特徴とする特許請求の範囲第６項記載の直列データ通信
   システム。
8. 【請求項８】前記モニター多重コントローラはマスター
   多重コントローラから遠隔多重コントローラへ送信され
   た通信データに含まれるアドレスバイトを遠隔多重コン
   トローラからの各回答データに含まれるアドレスバイト
   と比較し、当該比較の結果を示す各ステータスデータを
   用意する手段を有し、前記中央コントローラの信号処理
   手段は前記マスターおよびモニター多重コントローラの
   前記再割り付けを行うにはその前に前記モニターステー
   タスデータにより前記アドレスバイトが一致しない旨指
   示されることを必要とすることを特徴とする特許請求の
   範囲第７項記載の直列データ通信システム。
9. 【請求項９】前記直列信号バス手段は４本の導線からな
   り、その中の１本は直列多重データ用であり、もう１本
   は多重クロック信号用であり、別のもう１本は一方の論
   理レベル用であり、最後の１本は他方の論理レベル用で
   あることを特徴とする特許請求の範囲第６項記載の直列
   データ通信システム。
10. 【請求項１０】前記中央コントローラの信号処理手段は
    マイクロプロセッサを具備してなり、前記各多重コント
    ローラは大規模集積回路であり、 また前記マイクロプロセッサと前記各多重コントローラ
    との間に存在し、それらとの間でアドレス、データおよ
    び制御の通信を行うための並列バス手段を有することを
    特徴とする特許請求の範囲第９項記載の直列データ通信
    システム。
11. 【請求項１１】前記各多重コントローラは割り込み信号
    を発生する論理手段を有し、前記マスター多重コントロ
    ーラだけがこの割り込み信号の発行を許され、前記割り
    込み信号は可能な限り迅速に前記マスター多重コントロ
    ーラにデータを要求するよう前記マイクロプロセッサに
    指示するために前記マイクロプロセッサに与えられるこ
    とを特徴とする特許請求の範囲第１０項記載の直列デー
    タ通信システム。
12. 【請求項１２】前記信号処理手段は、前記予め選定され
    たマスター多重コントローラとアドレス指定された特定
    の前記遠隔多重コントローラとの間で複数回データ通信
    に失敗した後に、前記予め選定されたマスター多重コン
    トローラを用いたのでは保全性を満たす通信が不可能で
    あると判断することを特徴とする特許請求の範囲第１項
    記載の直列データ通信システム。
13. 【請求項１３】前記マスター多重コントローラはその伝
    送データの一部分として当該伝送データの先行部分に基
    づいたエラーチェックバイトを生成する手段を有し、前
    記モニター多重コントローラは前記マスター側のエラー
    チェックバイトの生成の際に基になったマスター側の伝
    送データの前記部分を前記直列バス手段を介して受信し
    た時の１機能としてエラーチェックバイトを発生する手
    段を有し、前記モニター多重コントローラは前記マスタ
    ー多重コントローラから受信した前記エラーチェックバ
    イトと前記モニター多重コントローラにおいて前記マス
    ター側の伝送データに基づき生成された前記エラーバイ
    トとを比較してその一致または不一致を示すステータス
    データを用意する手段を有し、前記一定の指示は前記中
    央コントローラの信号処理手段に再割り付けを行わし
    め、前記マスターおよびモニター多重コントローラはさ
    らに前記マスター側の伝送データに基づいた前記エラー
    チェックバイトの不一致を表示するようにしてなること
    を特徴とする特許請求の範囲第７項記載の直列データ通
    信システム。