JPH06236971A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06236971A JPH06236971A JP5023828A JP2382893A JPH06236971A JP H06236971 A JPH06236971 A JP H06236971A JP 5023828 A JP5023828 A JP 5023828A JP 2382893 A JP2382893 A JP 2382893A JP H06236971 A JPH06236971 A JP H06236971A
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】
【目的】半導体記憶装置のシリンダ電極１３Ａを有する
キャパシタをもつメモリ・セルと、その他のパターンと
におけるコンタクト穴７Ａの寸法を画一的にする。又
は、メモリ・セル以外の個所で大きな穴７Ｃ，７Ｄの側
面に跨がってシリンダ電極を１３Ｃ，１３Ｄを設ける。 【効果】メモリ・セルおよび各種チェック用パターンの
シリンダ電極等の崩れを防ぎ歩留りを改善する。
キャパシタをもつメモリ・セルと、その他のパターンと
におけるコンタクト穴７Ａの寸法を画一的にする。又
は、メモリ・セル以外の個所で大きな穴７Ｃ，７Ｄの側
面に跨がってシリンダ電極を１３Ｃ，１３Ｄを設ける。 【効果】メモリ・セルおよび各種チェック用パターンの
シリンダ電極等の崩れを防ぎ歩留りを改善する。
Description
【０００１】
【産業上の利用分野】半導体記憶装置に関し、特にシリ
ンダ構造のキャパシタをメモリ・セルに有する半導体記
憶装置に関する。
ンダ構造のキャパシタをメモリ・セルに有する半導体記
憶装置に関する。
【０００２】
【従来の技術】シリンダ構造のキャパシタをメモリ・セ
ルに有する半導体記憶装置は、スタック型ＤＲＡＭの一
種であって、キャパシタのスタック電極に中空の筒（シ
リンダ）を設けて表面積を増大させることにより、単位
平面投影面積あたりの蓄積電荷量、或は集積されるメモ
リ・セルの数を増大させるものとして知られている。こ
の構造の従来から考えられている一例についてその製造
工程に沿って説明する。
ルに有する半導体記憶装置は、スタック型ＤＲＡＭの一
種であって、キャパシタのスタック電極に中空の筒（シ
リンダ）を設けて表面積を増大させることにより、単位
平面投影面積あたりの蓄積電荷量、或は集積されるメモ
リ・セルの数を増大させるものとして知られている。こ
の構造の従来から考えられている一例についてその製造
工程に沿って説明する。
【０００３】まず、図１３（ａ）に示すように、Ｐ型Ｓ
ｉ単結晶基板５の表面に選択的にフィールド酸化膜１を
形成して活性領域を区画する。活性領域の表面にゲート
酸化膜２を形成し、ポリシリコン膜を堆積しパターニン
グして前述の活性領域を横断するワード線３を形成す
る。ワード線３およびフィールド酸化膜をマスクとして
イオン注入を行ないワード線３の両側に一対のＮ+ 型不
純物拡散領域４−１，４−２を形成する。次に層間絶縁
膜６−１を堆積し、一方のＮ+ 型不純物拡散領域４−１
に達するコンタクト穴７−１を設け、ビット線１５を形
成し、層間絶縁膜６−２を堆積する。もう一方のＮ+ 型
不純物拡散領域４−２に達するコンタクト穴７−２を開
口する。
ｉ単結晶基板５の表面に選択的にフィールド酸化膜１を
形成して活性領域を区画する。活性領域の表面にゲート
酸化膜２を形成し、ポリシリコン膜を堆積しパターニン
グして前述の活性領域を横断するワード線３を形成す
る。ワード線３およびフィールド酸化膜をマスクとして
イオン注入を行ないワード線３の両側に一対のＮ+ 型不
純物拡散領域４−１，４−２を形成する。次に層間絶縁
膜６−１を堆積し、一方のＮ+ 型不純物拡散領域４−１
に達するコンタクト穴７−１を設け、ビット線１５を形
成し、層間絶縁膜６−２を堆積する。もう一方のＮ+ 型
不純物拡散領域４−２に達するコンタクト穴７−２を開
口する。
【０００４】次に、図１３（ｂ）に示すように、シリン
ダ電極の台となるポリシリコン膜１５とコアとなる二酸
化シリコン膜１６とをＣＶＤ（化学的気相成長法）で被
着する。次に、フォト・リソグラフィーにより、図１３
（ｃ）に示すように、Ｎ+ 型不純物拡散領域４−２の上
方に二酸化シリコン膜からなるコア１６ａを形成した後
（或は、二酸化シリコン膜１６と台のポリシリコン膜１
１との両方をこの階段でパターンニングする方法もあ
る）、ポリシリコン膜１３をＣＶＤで被着する。
ダ電極の台となるポリシリコン膜１５とコアとなる二酸
化シリコン膜１６とをＣＶＤ（化学的気相成長法）で被
着する。次に、フォト・リソグラフィーにより、図１３
（ｃ）に示すように、Ｎ+ 型不純物拡散領域４−２の上
方に二酸化シリコン膜からなるコア１６ａを形成した後
（或は、二酸化シリコン膜１６と台のポリシリコン膜１
１との両方をこの階段でパターンニングする方法もあ
る）、ポリシリコン膜１３をＣＶＤで被着する。
【０００５】次に、図１４（ａ）に示すように、上方か
ら全面に異方性のエッチングを施してコア１６ａの直下
部と側面部以外のところのポリシリコン膜１３，１１を
除去して底部電極１１ａおよびシリンダ電極１３ａを形
成する。最後に、図１４（ｂ）に示すように、コア１６
ａに二酸化シリコン膜をバッファード弗酸で除去し、導
電領域（Ｎ+ 型不純物領域４−２）に接続された下部電
極（１１ａ，１３ａからできている）を完成する。この
後、図１４（ｃ）に示すように、誘電体膜１７（酸化シ
リコン膜）と上部電極１８（ポリシリコン膜）とが形成
される。
ら全面に異方性のエッチングを施してコア１６ａの直下
部と側面部以外のところのポリシリコン膜１３，１１を
除去して底部電極１１ａおよびシリンダ電極１３ａを形
成する。最後に、図１４（ｂ）に示すように、コア１６
ａに二酸化シリコン膜をバッファード弗酸で除去し、導
電領域（Ｎ+ 型不純物領域４−２）に接続された下部電
極（１１ａ，１３ａからできている）を完成する。この
後、図１４（ｃ）に示すように、誘電体膜１７（酸化シ
リコン膜）と上部電極１８（ポリシリコン膜）とが形成
される。
【０００６】この製造方法によれば、コアを形成したと
ころには必ずポリシリコン膜のシリンダができることに
留意する必要がある。
ころには必ずポリシリコン膜のシリンダができることに
留意する必要がある。
【０００７】ところで、コンタクト穴やコアまたはこれ
らに準じたマスクパターンがあるのは、メモリ・セルに
限らない。当該半導体記憶装置の製造ため、出来具合の
検査のため、或は構成回路の一部として、ある物は必須
だから、ある物は有用だからと言う理由で様々なパター
ンが使われる。
らに準じたマスクパターンがあるのは、メモリ・セルに
限らない。当該半導体記憶装置の製造ため、出来具合の
検査のため、或は構成回路の一部として、ある物は必須
だから、ある物は有用だからと言う理由で様々なパター
ンが使われる。
【０００８】この中で先ず、必須なものとしては、第一
に位置合わせパターンがあげられる。これは、コアのフ
ォト・リソグラフィーでコンタクトとの位置を合わせる
のに用いられる。例えば目視確認用のバーニアでは１０
００倍程度の光学顕微鏡での視認性を良くするために、
図１５に示すように、例えば幅２μｍ、長さ２０μｍの
穴７ａ（コンタクト穴７−２と同時にフィールド領域に
形成される凹み）に対して、長さ方向に５μｍずらして
配置された幅３μｍ、長さ２０μｍのコア（図にはこの
コアにより形成される、ポリシリコン膜１６ｂ／１１ｂ
を示す）が用いられる。第二には、コンタクト穴７−２
形成のためのエッチング量が適正かどうかを絶縁膜（二
酸化シリコン膜）の残り膜厚によって判定するパターン
があげられる。これは、エッチング不足検出のためフィ
ールド酸化膜の形成されていない領域に基板上モニタ用
コンタクト穴７ｃを、エッチング過多量検出の為にフィ
ールド酸化膜が形成されている領域にフィールド上モニ
タ用穴７ｂを設けるだけのものである。これらのモニタ
用穴７ｂやコンタクト穴７ｃは、反射率スペクトから絶
縁膜の厚さを測定する装置を使う際、位置合わせが困難
にならないよう、光のビーム径や環境からの振動を考慮
して５０μｍ角程度の大きさに作られる。
に位置合わせパターンがあげられる。これは、コアのフ
ォト・リソグラフィーでコンタクトとの位置を合わせる
のに用いられる。例えば目視確認用のバーニアでは１０
００倍程度の光学顕微鏡での視認性を良くするために、
図１５に示すように、例えば幅２μｍ、長さ２０μｍの
穴７ａ（コンタクト穴７−２と同時にフィールド領域に
形成される凹み）に対して、長さ方向に５μｍずらして
配置された幅３μｍ、長さ２０μｍのコア（図にはこの
コアにより形成される、ポリシリコン膜１６ｂ／１１ｂ
を示す）が用いられる。第二には、コンタクト穴７−２
形成のためのエッチング量が適正かどうかを絶縁膜（二
酸化シリコン膜）の残り膜厚によって判定するパターン
があげられる。これは、エッチング不足検出のためフィ
ールド酸化膜の形成されていない領域に基板上モニタ用
コンタクト穴７ｃを、エッチング過多量検出の為にフィ
ールド酸化膜が形成されている領域にフィールド上モニ
タ用穴７ｂを設けるだけのものである。これらのモニタ
用穴７ｂやコンタクト穴７ｃは、反射率スペクトから絶
縁膜の厚さを測定する装置を使う際、位置合わせが困難
にならないよう、光のビーム径や環境からの振動を考慮
して５０μｍ角程度の大きさに作られる。
【０００９】次に、必要性が高いものとしては、第１に
スタック容量のＴＥＧ（テスト・エレメント・グルーブ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ））があげら
れる。それらは、セルの容量を左右する要素である、ス
タック電極（下部電極）と対極（上部電極）との間の誘
電体膜の厚さやシリンダ電極の高さを、完成時に測定す
ることを可能にする為のものである。
スタック容量のＴＥＧ（テスト・エレメント・グルーブ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ））があげら
れる。それらは、セルの容量を左右する要素である、ス
タック電極（下部電極）と対極（上部電極）との間の誘
電体膜の厚さやシリンダ電極の高さを、完成時に測定す
ることを可能にする為のものである。
【００１０】このＴＥＧは、図１６に示すように、フィ
ールド酸化膜１で区画された領域にＮ+ 型不純物拡散領
域１４を形成し、前述の層間絶縁膜６−２を形成した後
にコンタクト穴７ｄを形成し、底部電極１１ｂ、シリン
ダ電極１３ｂ、誘電体膜および上部電極１８ａを形成
し、更に図示しない絶縁膜を形成し、上部電極１８ａに
対する一対のコンタクト穴２０を形成し、測定部の一対
の電極２１（ボンディングパッドと同時に形成される）
を形成したものであるが、典型的には、雑音の影響を少
なくして測定精度を上げるため、１００μｍ角程度（上
部電極１８ａの大きさ）の大きさのパターンが使われ
る。第２には、スタック電極のシート抵抗を測定するの
に用いるＴＥＧがあげられる。これは、図１７に示すよ
うに、前述の層間絶縁膜６−２上にポリシリコン膜から
なる底部電極１１ｃ（コンタクト穴７ｅでＮ+ 型不純物
拡散領域１４に接続）およびシリンダ電極１３ｃを形成
し、図１６に示したＴＥＧと同様にコンタクト穴２０で
Ｎ+ 型不純物拡散領域２０に接続する一対の電極２１を
設けたものである。両端に設けられたコンタクトの間で
スタック電極の抵抗値を測定出来るようになっている。
スタック電極は幅を狭くすると、フォト・リソグラフィ
ーの際の寸法変化により、測定換算結果が正しいシート
抵抗を与えなくなるため、この影響が遥かに及ばない大
きさ、典型的には幅１０μｍ、長さ１００μｍの短冊形
にして用いられる。第３には、図示しないが、メモリ・
セルのスタック電極一個一個あたりの蓄積容量や、コン
タクトの接触抵抗をモニタするため、セル・アレイに類
似で、一部手を加えた構造のＴＥＧがあげられる。
ールド酸化膜１で区画された領域にＮ+ 型不純物拡散領
域１４を形成し、前述の層間絶縁膜６−２を形成した後
にコンタクト穴７ｄを形成し、底部電極１１ｂ、シリン
ダ電極１３ｂ、誘電体膜および上部電極１８ａを形成
し、更に図示しない絶縁膜を形成し、上部電極１８ａに
対する一対のコンタクト穴２０を形成し、測定部の一対
の電極２１（ボンディングパッドと同時に形成される）
を形成したものであるが、典型的には、雑音の影響を少
なくして測定精度を上げるため、１００μｍ角程度（上
部電極１８ａの大きさ）の大きさのパターンが使われ
る。第２には、スタック電極のシート抵抗を測定するの
に用いるＴＥＧがあげられる。これは、図１７に示すよ
うに、前述の層間絶縁膜６−２上にポリシリコン膜から
なる底部電極１１ｃ（コンタクト穴７ｅでＮ+ 型不純物
拡散領域１４に接続）およびシリンダ電極１３ｃを形成
し、図１６に示したＴＥＧと同様にコンタクト穴２０で
Ｎ+ 型不純物拡散領域２０に接続する一対の電極２１を
設けたものである。両端に設けられたコンタクトの間で
スタック電極の抵抗値を測定出来るようになっている。
スタック電極は幅を狭くすると、フォト・リソグラフィ
ーの際の寸法変化により、測定換算結果が正しいシート
抵抗を与えなくなるため、この影響が遥かに及ばない大
きさ、典型的には幅１０μｍ、長さ１００μｍの短冊形
にして用いられる。第３には、図示しないが、メモリ・
セルのスタック電極一個一個あたりの蓄積容量や、コン
タクトの接触抵抗をモニタするため、セル・アレイに類
似で、一部手を加えた構造のＴＥＧがあげられる。
【００１１】最後に、良く用いられるものとしては、マ
スク製作の補助パターンや、マスク識別用の文字記号等
がある。これは、図１８に示すように、前述のコンタク
ト穴７−１と同時に数字１や２等を表わす形状の穴７ｆ
や７ｇ等を設けてもよいし、コンタクト穴７−２と同時
に数字３等を表わす形状の穴を設けその部分にシリンダ
電極１６ｃ／底部電極１１ｄを形成してもよい。その他
将来まで考えれば様々なパターンが出て来ると考えられ
る。
スク製作の補助パターンや、マスク識別用の文字記号等
がある。これは、図１８に示すように、前述のコンタク
ト穴７−１と同時に数字１や２等を表わす形状の穴７ｆ
や７ｇ等を設けてもよいし、コンタクト穴７−２と同時
に数字３等を表わす形状の穴を設けその部分にシリンダ
電極１６ｃ／底部電極１１ｄを形成してもよい。その他
将来まで考えれば様々なパターンが出て来ると考えられ
る。
【００１２】これらのパターンは、コンタクトもスタッ
ク・コアも寸法がメモリ・セル部と異なり、多くの場合
メモリ・セル部より大きくなっている。実はそのことが
損害となって狙い通りのものは形成されないのだが、思
い通りに出来たと仮定して、メモリ・セルの各製造階段
（図１３（ａ），（ｂ），（ｃ），図１４（ａ），
（ｂ）に対応して各種のパターンがどのようになって行
くのかを、代表としてあコンタクトのエッチング量のモ
ニタ用穴７ｂ、モニタ用コンタクト穴７ｃ、スタック容
量のＴＥＧとの二つを取り上げ、図１９〜図２３に示
す。図１９〜図２３における分図（ａ），（ｂ），
（ｃ）はそれぞれ図１６のα１−α２線、図１７のβ１
−β２線、δ１−δ２線相当部の断面図である。ただ
し、これらの図では層間絶縁膜６−１，６−２をまとめ
て６と記してある。
ク・コアも寸法がメモリ・セル部と異なり、多くの場合
メモリ・セル部より大きくなっている。実はそのことが
損害となって狙い通りのものは形成されないのだが、思
い通りに出来たと仮定して、メモリ・セルの各製造階段
（図１３（ａ），（ｂ），（ｃ），図１４（ａ），
（ｂ）に対応して各種のパターンがどのようになって行
くのかを、代表としてあコンタクトのエッチング量のモ
ニタ用穴７ｂ、モニタ用コンタクト穴７ｃ、スタック容
量のＴＥＧとの二つを取り上げ、図１９〜図２３に示
す。図１９〜図２３における分図（ａ），（ｂ），
（ｃ）はそれぞれ図１６のα１−α２線、図１７のβ１
−β２線、δ１−δ２線相当部の断面図である。ただ
し、これらの図では層間絶縁膜６−１，６−２をまとめ
て６と記してある。
【００１３】図１３（ａ），図１９（ａ），（ｂ），
（ｃ）に示すように、メモリ・セル形成領域、ＴＥＧ形
成領域、基板上モニタ用コンタクト穴形成領域およびフ
ィールド上モニタ用穴形成領域にそれぞれコンタクト穴
７−２、７ｄ、および穴７ｃを形成する。次に、図１３
（ｂ）、図２０（ａ），（ｂ）（ｃ）に示すように、全
面にポリシリコン膜１１、二酸化シリコン膜１６を堆積
する。次に、図１３（ｃ）、図２１（ａ），（ｂ），
（ｃ）に示すように、メモリ・セル形成領域およびＴＥ
Ｇ形成領域上にコア１６ａ，１６ｄをそれぞれ形成する
が、２つのモニタ用穴およびコンタクト穴の側面にもそ
れぞれ余計なコア１６ｅ，１６ｆが形成される。次い
で、ポリシリコン膜１３を堆積する。次に、図１４
（ａ）、図２２（ａ），（ｂ），（ｃ）に示すように、
コア１６ａ、１６ｄ，１６ｅ，１６ｆの側面にシリンダ
電極１３ａ，１３ｅ，１３ｆ，１３ｇを形成するが、Ｔ
ＥＧ形成領域のコア１６ｄの内側の段差部にもシリンダ
電極１３ｄが形成されてしまう。メモリ・セル形成領域
にも、図２４に示すように、コンタクト穴７−２の寸
法、酸化シリコン膜１６の厚さや形成方法によっては、
中央部に凹みのあるコア１９ができる場合やエッチ・バ
ックが不十分の場合には、凹み部にシリンダ電極ないし
は壁１３αが形成される。また、コア１６ｅ，１３ｆ部
にはポリシリコン膜１１ｆ，１１ｇが残ってしまう。次
に、図１４（ｂ）、図２３（ａ），（ｂ），（ｃ）に示
すように、コアを除去するが、シリンダ電極１３ｄ（お
よび図２６の１３α）は支えを失なって漂うことにな
る。
（ｃ）に示すように、メモリ・セル形成領域、ＴＥＧ形
成領域、基板上モニタ用コンタクト穴形成領域およびフ
ィールド上モニタ用穴形成領域にそれぞれコンタクト穴
７−２、７ｄ、および穴７ｃを形成する。次に、図１３
（ｂ）、図２０（ａ），（ｂ）（ｃ）に示すように、全
面にポリシリコン膜１１、二酸化シリコン膜１６を堆積
する。次に、図１３（ｃ）、図２１（ａ），（ｂ），
（ｃ）に示すように、メモリ・セル形成領域およびＴＥ
Ｇ形成領域上にコア１６ａ，１６ｄをそれぞれ形成する
が、２つのモニタ用穴およびコンタクト穴の側面にもそ
れぞれ余計なコア１６ｅ，１６ｆが形成される。次い
で、ポリシリコン膜１３を堆積する。次に、図１４
（ａ）、図２２（ａ），（ｂ），（ｃ）に示すように、
コア１６ａ、１６ｄ，１６ｅ，１６ｆの側面にシリンダ
電極１３ａ，１３ｅ，１３ｆ，１３ｇを形成するが、Ｔ
ＥＧ形成領域のコア１６ｄの内側の段差部にもシリンダ
電極１３ｄが形成されてしまう。メモリ・セル形成領域
にも、図２４に示すように、コンタクト穴７−２の寸
法、酸化シリコン膜１６の厚さや形成方法によっては、
中央部に凹みのあるコア１９ができる場合やエッチ・バ
ックが不十分の場合には、凹み部にシリンダ電極ないし
は壁１３αが形成される。また、コア１６ｅ，１３ｆ部
にはポリシリコン膜１１ｆ，１１ｇが残ってしまう。次
に、図１４（ｂ）、図２３（ａ），（ｂ），（ｃ）に示
すように、コアを除去するが、シリンダ電極１３ｄ（お
よび図２６の１３α）は支えを失なって漂うことにな
る。
【００１４】上述した従来の半導体記憶装置には次に述
べるような欠点がある。まず第１にコンタクト穴とその
近傍を覆うコアのあるところ（メモリ・セル形成領域や
ＴＥＧ形成領域）で、コンタクト穴の内側に壁面がほぼ
垂直な段差部がコアに形成される場合やコアに凹みが形
成される場合、本来のシリンダ電極形成のためエッチ・
バック時に不必要なシリンダ電極など（１３ｄ，１３
α）ができてしまう。これらは、底部電極のポリシリコ
ン膜１１に接続していないのでコア除去後に漂い出すこ
とになる。メモリ・セル形成領域ではコンタクト穴の寸
法、層間絶縁膜の形成方法、コアの厚さ等を適切に選ぶ
ことによってこの欠点は殆んど問題にならない程度にす
ることができるが、そのような手段ではＴＥＧ形成領域
における問題は解決されない。
べるような欠点がある。まず第１にコンタクト穴とその
近傍を覆うコアのあるところ（メモリ・セル形成領域や
ＴＥＧ形成領域）で、コンタクト穴の内側に壁面がほぼ
垂直な段差部がコアに形成される場合やコアに凹みが形
成される場合、本来のシリンダ電極形成のためエッチ・
バック時に不必要なシリンダ電極など（１３ｄ，１３
α）ができてしまう。これらは、底部電極のポリシリコ
ン膜１１に接続していないのでコア除去後に漂い出すこ
とになる。メモリ・セル形成領域ではコンタクト穴の寸
法、層間絶縁膜の形成方法、コアの厚さ等を適切に選ぶ
ことによってこの欠点は殆んど問題にならない程度にす
ることができるが、そのような手段ではＴＥＧ形成領域
における問題は解決されない。
【００１５】第２にシリンダがコア除去後に、図２５に
示すように、倒壊することがある。シリンダ電極が薄か
ったり、高すぎたり、一方向に長くすぎたりすると、シ
リンダ電極の面に垂直な方向の力が製造工程中の水、振
動あるいは熱応力により加わることによって途中で折れ
たり、根元から剥れたりすることは十分に起り得ると考
えられる。この現像は、メモリ・セル形成領域において
もスタック電極が大きいものでは発生し得る。しかし、
ＴＥＧ形成領域において顕著である。
示すように、倒壊することがある。シリンダ電極が薄か
ったり、高すぎたり、一方向に長くすぎたりすると、シ
リンダ電極の面に垂直な方向の力が製造工程中の水、振
動あるいは熱応力により加わることによって途中で折れ
たり、根元から剥れたりすることは十分に起り得ると考
えられる。この現像は、メモリ・セル形成領域において
もスタック電極が大きいものでは発生し得る。しかし、
ＴＥＧ形成領域において顕著である。
【００１６】第３に、モニタ用穴またはモニタ用コンタ
クト穴のように、本来コア形成を予定していない穴の側
面にポリシリコン膜（１１ｆ（１３ｆが附着してい
る）、１１ｇ（１３ｇが附着している））が形成されて
しまう。この好ましからざるポリシリコン膜は、コア除
去後に剥れてしまうことがある。ポリシリコン膜と二酸
化シリコン膜との熱膨張率の相違や熱的機械的な衝撃に
よると考えられる。
クト穴のように、本来コア形成を予定していない穴の側
面にポリシリコン膜（１１ｆ（１３ｆが附着してい
る）、１１ｇ（１３ｇが附着している））が形成されて
しまう。この好ましからざるポリシリコン膜は、コア除
去後に剥れてしまうことがある。ポリシリコン膜と二酸
化シリコン膜との熱膨張率の相違や熱的機械的な衝撃に
よると考えられる。
【００１７】第４に、コンタクト穴などの穴のない個所
にコアを形成し、文字等を表示するマークを底部電極お
よびシリンダ電極で形成する場合、コアを除去するため
のウェット・エッチングで底部電極下の層間絶縁膜がサ
イド・エッチングされるので、底部電極が支持を失って
しまい異物として漂うことになる。
にコアを形成し、文字等を表示するマークを底部電極お
よびシリンダ電極で形成する場合、コアを除去するため
のウェット・エッチングで底部電極下の層間絶縁膜がサ
イド・エッチングされるので、底部電極が支持を失って
しまい異物として漂うことになる。
【００１８】
【発明が解決しようとする課題】以上説明したように従
来の半導体記憶装置では、メモリ・セル形成領域にキャ
パシタのシリンダ電極を形成するときに、ポリシリコン
膜などのシリンダ電極形成材がごみとなって信頼性や劣
留りを低下させるという問題があった。この問題はメモ
リ・セル以外の各種のモニタ用パターン等を同一チップ
に内蔵させたものにおいて顕著である。しかし、これら
のパターンは半導体記憶装置の品質の均一化や歩留り向
上に不可欠であるので問題は深刻であるといえる。
来の半導体記憶装置では、メモリ・セル形成領域にキャ
パシタのシリンダ電極を形成するときに、ポリシリコン
膜などのシリンダ電極形成材がごみとなって信頼性や劣
留りを低下させるという問題があった。この問題はメモ
リ・セル以外の各種のモニタ用パターン等を同一チップ
に内蔵させたものにおいて顕著である。しかし、これら
のパターンは半導体記憶装置の品質の均一化や歩留り向
上に不可欠であるので問題は深刻であるといえる。
【００１９】本発明の目的は、信頼性と歩留りを一層改
善できる半導体記憶装置を提供することにある。
善できる半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板の表面に選択的に形成されたフィールド
絶縁膜で区画された活性領域に選択的に形成された不純
物拡散領域をソース・ドレイン領域として有するトラン
ジスタおよび前記トランジスタを被覆して半導体チップ
の全面に設けられた層間絶縁膜の所定領域に前記不純物
拡散領域の一つに達して設けられた第１の穴とその近傍
で前記層間絶縁膜に被着された底部電極ならびに前記底
部電極の周辺部に設けられたシリンダ電極からなる下部
電極を有するキャパシタを有するメモリ・セルと、前記
層間絶縁膜に前記第１の穴と同時に形成された複数の第
２の穴とを有し、前記第１の穴と第２の穴とは深さを除
く寸法が実質的に同一であるというものである。
は、半導体基板の表面に選択的に形成されたフィールド
絶縁膜で区画された活性領域に選択的に形成された不純
物拡散領域をソース・ドレイン領域として有するトラン
ジスタおよび前記トランジスタを被覆して半導体チップ
の全面に設けられた層間絶縁膜の所定領域に前記不純物
拡散領域の一つに達して設けられた第１の穴とその近傍
で前記層間絶縁膜に被着された底部電極ならびに前記底
部電極の周辺部に設けられたシリンダ電極からなる下部
電極を有するキャパシタを有するメモリ・セルと、前記
層間絶縁膜に前記第１の穴と同時に形成された複数の第
２の穴とを有し、前記第１の穴と第２の穴とは深さを除
く寸法が実質的に同一であるというものである。
【００２１】第２の穴によって文字または数字を表示す
るマークを構成すれば工程管理に便利である。また、複
数の第２の穴を覆う底部電極およびシリンダ電極を設け
てテック素子を形成し、このチェック素子の電極が所定
ピッチで折り曲ってループを描くようにすれば寸法が大
きくても倒壊等を防ぐことができる。
るマークを構成すれば工程管理に便利である。また、複
数の第２の穴を覆う底部電極およびシリンダ電極を設け
てテック素子を形成し、このチェック素子の電極が所定
ピッチで折り曲ってループを描くようにすれば寸法が大
きくても倒壊等を防ぐことができる。
【００２２】更に、第２の穴の寸法が第１の穴の寸法よ
り大きい場合、第２の穴の側面に側壁層が形成される
が、この側壁層を跨いでシリンダ状構造体を設けて側壁
層を固定する。
り大きい場合、第２の穴の側面に側壁層が形成される
が、この側壁層を跨いでシリンダ状構造体を設けて側壁
層を固定する。
【００２３】また更に、層間絶縁膜の穴のない部分に他
の下部電極を設ける場合には、その最小部の寸法を前記
層間絶縁膜の厚さの少なくとも２倍にして少なくとも一
部で前記層間絶縁膜と接触するようにする。
の下部電極を設ける場合には、その最小部の寸法を前記
層間絶縁膜の厚さの少なくとも２倍にして少なくとも一
部で前記層間絶縁膜と接触するようにする。
【００２４】このようにして、メモリ・セルの底部電極
およびまたはシリンダ電極と同一材料の各種構造体が製
造工程中に崩れたり漂ったりして異物となるのを防ぐこ
とが可能となる。
およびまたはシリンダ電極と同一材料の各種構造体が製
造工程中に崩れたり漂ったりして異物となるのを防ぐこ
とが可能となる。
【００２５】
【実施例】図１は本発明の第１の実施例を示す半導体チ
ップの平面図である。
ップの平面図である。
【００２６】この図にはメモリ・セル・アレーの一部、
マスク識別用文字列８、フィールド上モニタパターン
８、基板上モニタパターン１０が示されているが、８，
９，１０の部分とアレー部とでは、便宜上、図示の倍率
を変えてある。
マスク識別用文字列８、フィールド上モニタパターン
８、基板上モニタパターン１０が示されているが、８，
９，１０の部分とアレー部とでは、便宜上、図示の倍率
を変えてある。
【００２７】図２は基板上モニタパターン１０の拡大平
面図である。
面図である。
【００２８】図３（ａ）〜（ｄ）はそれぞれ図１のＸ−
Ｘ線，Ｙ−Ｙ線，Ｚ１−Ｚ１線およびＷ１−Ｗ１線に沿
った断面図、図３（ｅ），（ｆ）はそれぞれ図１のＺ２
−Ｚ２線およびＷ２−Ｗ２線に沿った断面図である。
Ｘ線，Ｙ−Ｙ線，Ｚ１−Ｚ１線およびＷ１−Ｗ１線に沿
った断面図、図３（ｅ），（ｆ）はそれぞれ図１のＺ２
−Ｚ２線およびＷ２−Ｗ２線に沿った断面図である。
【００２９】次に、この実施例についてその製造工程に
沿って説明する。
沿って説明する。
【００３０】まず、図４，図５（ａ）（図４のＸ−Ｘ線
断面図），図５（ｂ）（図４のＹ−Ｙ線断面図），図５
（ｃ）（図４のＺ−Ｚ線断面図），図５（ｃ）（図４の
Ｗ−Ｗ線断面図）に示すように、Ｐ型単結晶シリコン基
板５の表面のフィールド酸化膜１を選択的に形成し活性
領域を区画し、活性領域の表面にゲート酸化膜２を形成
し、ワード線３を構成し、Ｎ+ 型不純物拡散層４をイオ
ン注入により形成する。このとき、基板モニタパターン
１０を形成する領域にＮ+ 型不純物拡散層４を形成して
もよい（図３（ｄ）には図示しない）。次に、図６，図
７に示すように、層間絶縁膜６（詳しくいえば、従来例
の図１５の６−１，６−２の２層膜）を形成し、この層
間絶縁膜に穴をあける。すなわち、メモリ・セル・アレ
ー部のワード線３の両側にある一対のＮ+ 型不純物拡散
層４の一方の上にはコンタクト穴７Ａ（第１の穴）を、
フィールド領域にはマスク識別用文字列８（数字１２）
を形成するため複数の穴７Ｂ（第２の穴）を、フィール
ド領上の他の個所（フィールド上モニタパターン形成領
域）にモニタ用穴７Ｃを、フィールド酸化膜の形成され
ていない適当な個所（基板上モニタパターン形成領域）
にモニタ用コンタクト穴７Ｄをそれぞれ設ける。コンタ
クト穴７Ａおよび穴７Ｂは寸法０．３μｍに設計され
る。モニタ用穴７Ｃおよびモニタ用コンタクト穴７Ｄは
５０μｍ×５０μｍに設計される。
断面図），図５（ｂ）（図４のＹ−Ｙ線断面図），図５
（ｃ）（図４のＺ−Ｚ線断面図），図５（ｃ）（図４の
Ｗ−Ｗ線断面図）に示すように、Ｐ型単結晶シリコン基
板５の表面のフィールド酸化膜１を選択的に形成し活性
領域を区画し、活性領域の表面にゲート酸化膜２を形成
し、ワード線３を構成し、Ｎ+ 型不純物拡散層４をイオ
ン注入により形成する。このとき、基板モニタパターン
１０を形成する領域にＮ+ 型不純物拡散層４を形成して
もよい（図３（ｄ）には図示しない）。次に、図６，図
７に示すように、層間絶縁膜６（詳しくいえば、従来例
の図１５の６−１，６−２の２層膜）を形成し、この層
間絶縁膜に穴をあける。すなわち、メモリ・セル・アレ
ー部のワード線３の両側にある一対のＮ+ 型不純物拡散
層４の一方の上にはコンタクト穴７Ａ（第１の穴）を、
フィールド領域にはマスク識別用文字列８（数字１２）
を形成するため複数の穴７Ｂ（第２の穴）を、フィール
ド領上の他の個所（フィールド上モニタパターン形成領
域）にモニタ用穴７Ｃを、フィールド酸化膜の形成され
ていない適当な個所（基板上モニタパターン形成領域）
にモニタ用コンタクト穴７Ｄをそれぞれ設ける。コンタ
クト穴７Ａおよび穴７Ｂは寸法０．３μｍに設計され
る。モニタ用穴７Ｃおよびモニタ用コンタクト穴７Ｄは
５０μｍ×５０μｍに設計される。
【００３１】次に、図８，図９に示すように、厚さ０．
１μｍのポリシリコン膜１１を全面に堆積し、厚さ０．
６μｍのオゾンＴＥＯＳ酸化膜１２を堆積する。オゾン
ＴＥＯＳ酸化膜はＴＥＯＳ（テトラエトキシシラン）と
酸素にオゾンを加えた混合ガスとを反応させる常圧ＣＶ
Ｄ法による酸化シリコン膜であり段差被覆性に優れてい
ることが知られている。続いてオゾンＴＥＯＳ酸化膜１
２、ポリシリコン膜１１のエッチングを行ないコア／底
部電極（１２Ａ／１１Ａ，１２Ｃ／１１Ｃ，１２Ｄ／１
１Ｄ）を形成する。
１μｍのポリシリコン膜１１を全面に堆積し、厚さ０．
６μｍのオゾンＴＥＯＳ酸化膜１２を堆積する。オゾン
ＴＥＯＳ酸化膜はＴＥＯＳ（テトラエトキシシラン）と
酸素にオゾンを加えた混合ガスとを反応させる常圧ＣＶ
Ｄ法による酸化シリコン膜であり段差被覆性に優れてい
ることが知られている。続いてオゾンＴＥＯＳ酸化膜１
２、ポリシリコン膜１１のエッチングを行ないコア／底
部電極（１２Ａ／１１Ａ，１２Ｃ／１１Ｃ，１２Ｄ／１
１Ｄ）を形成する。
【００３２】メモリ・セル部と文字列８部では、第一に
はコンタクト穴７Ａ，穴７Ｂの寸法を全部０．３μｍに
統一したことにより、第２には段差被覆性がよいオゾン
ＴＥＯＳ酸化膜を用いたことにより、シリンダ電極を形
成したくないところは、垂直な成分を持つ壁面がコアに
実質的に形成されないようにできる。コア１２Ａの表面
はほぼ平坦にでき、穴７Ｂのところにはエッチング用の
マスクを用いないのでコアは形成されずにポリシリコン
膜１１ＢとＴＥＯＳ酸化膜１２Ｂが残る。モニタ用穴７
Ｃ，モニタ用コンタクト穴７Ｄ部では、垂直成分を持つ
壁面の発生はコアを形成しなくても避けられないから、
先に述べた問題に対処するために、幅０．５μｍ、長さ
１．５μｍ（この寸法は、メモリ・セル部のコアと同じ
である。）のコア１２Ｃ，１２Ｄを、穴の輪郭の段差部
を跨ぐように間隔０．５μｍで並べる。コア１２Ｃ，１
２Ｄを形成ないところには側壁層１１ＣＯ，１１ＤＯが
コアのあるところには底部電極１１Ｃ，１１Ｄがメモリ
・セルの底部電極１１Ａと同様に形成される。
はコンタクト穴７Ａ，穴７Ｂの寸法を全部０．３μｍに
統一したことにより、第２には段差被覆性がよいオゾン
ＴＥＯＳ酸化膜を用いたことにより、シリンダ電極を形
成したくないところは、垂直な成分を持つ壁面がコアに
実質的に形成されないようにできる。コア１２Ａの表面
はほぼ平坦にでき、穴７Ｂのところにはエッチング用の
マスクを用いないのでコアは形成されずにポリシリコン
膜１１ＢとＴＥＯＳ酸化膜１２Ｂが残る。モニタ用穴７
Ｃ，モニタ用コンタクト穴７Ｄ部では、垂直成分を持つ
壁面の発生はコアを形成しなくても避けられないから、
先に述べた問題に対処するために、幅０．５μｍ、長さ
１．５μｍ（この寸法は、メモリ・セル部のコアと同じ
である。）のコア１２Ｃ，１２Ｄを、穴の輪郭の段差部
を跨ぐように間隔０．５μｍで並べる。コア１２Ｃ，１
２Ｄを形成ないところには側壁層１１ＣＯ，１１ＤＯが
コアのあるところには底部電極１１Ｃ，１１Ｄがメモリ
・セルの底部電極１１Ａと同様に形成される。
【００３３】次に、図１，図２，図３に示すように、シ
リンダ電極１３Ａ，１３Ｃ，１３Ｄを形成するために厚
さ０．１μｍのポリシリコン膜１３を減圧ＣＶＤ法で被
着した後、上方から全面に異方性のプラズマ・エッチを
施して平面部分を取り除き、次いでバッファード弗酸を
用いてオゾンＴＥＯＳ酸化膜を等方的に除去する。最後
のエッチングでは、層間絶縁膜６も表面からエッチング
されて少し減ることになる。オゾンＴＥＯＳ酸化膜は、
除去される迄にさほど高温の処理を受けないので、クラ
ックの恐れはほとんどない。こうしてメモリ・セルには
容量電極となるシリンダ電極が出来上がり、文字列８の
ところには台のポリシリコン膜１１Ｂが残り、エッチン
グの量をモニタするパターン９、及び１０では、コアの
あったところには台（底部電極）を備え、穴の段差によ
りコアに出来た垂直な側壁のところに残る側壁層１３Ｃ
Ｏ，１３ＤＯが本来のシリンダ電極と一体化した構造物
（シリンダ状構造体）が、コアのなかった穴の側面には
側壁層１１ＣＯ，１１ＤＯと１３Ｅ，１３Ｆからなる２
層の側壁層がポリシリコン膜により相互につながって形
成される。
リンダ電極１３Ａ，１３Ｃ，１３Ｄを形成するために厚
さ０．１μｍのポリシリコン膜１３を減圧ＣＶＤ法で被
着した後、上方から全面に異方性のプラズマ・エッチを
施して平面部分を取り除き、次いでバッファード弗酸を
用いてオゾンＴＥＯＳ酸化膜を等方的に除去する。最後
のエッチングでは、層間絶縁膜６も表面からエッチング
されて少し減ることになる。オゾンＴＥＯＳ酸化膜は、
除去される迄にさほど高温の処理を受けないので、クラ
ックの恐れはほとんどない。こうしてメモリ・セルには
容量電極となるシリンダ電極が出来上がり、文字列８の
ところには台のポリシリコン膜１１Ｂが残り、エッチン
グの量をモニタするパターン９、及び１０では、コアの
あったところには台（底部電極）を備え、穴の段差によ
りコアに出来た垂直な側壁のところに残る側壁層１３Ｃ
Ｏ，１３ＤＯが本来のシリンダ電極と一体化した構造物
（シリンダ状構造体）が、コアのなかった穴の側面には
側壁層１１ＣＯ，１１ＤＯと１３Ｅ，１３Ｆからなる２
層の側壁層がポリシリコン膜により相互につながって形
成される。
【００３４】このシリンダ状構造体は広い面積で層間絶
縁膜または基板のシリコンと接着しているのでもしこの
シリンダ状構造体がなかったら衝撃で外れてしまう側壁
層１１ＣＯ，１１ＤＯが外れないように留めてくれる。
縁膜または基板のシリコンと接着しているのでもしこの
シリンダ状構造体がなかったら衝撃で外れてしまう側壁
層１１ＣＯ，１１ＤＯが外れないように留めてくれる。
【００３５】以上、マスク識別用文字列、フィールド上
モニタパターンおよび基板上モニタパターンをメモリ・
セル・アレーと同時に形成する場合について説明した。
モニタパターンおよび基板上モニタパターンをメモリ・
セル・アレーと同時に形成する場合について説明した。
【００３６】図１０（ａ）〜（ｄ）は本発明の第２実施
例について製造工程に沿って説明するための平面図であ
り、メモリ・セル・アレーと同時にシート抵抗測定パタ
ーンが形成される場合を示す。
例について製造工程に沿って説明するための平面図であ
り、メモリ・セル・アレーと同時にシート抵抗測定パタ
ーンが形成される場合を示す。
【００３７】まず図１０（ａ）に示すように、図４，図
５におけるＮ+ 型不純物拡散層４と同時に５μｍ×１０
μｍ程度の面積のＮ+ 型不純物拡散層１４を形成する。
５におけるＮ+ 型不純物拡散層４と同時に５μｍ×１０
μｍ程度の面積のＮ+ 型不純物拡散層１４を形成する。
【００３８】次に、図１０（ｂ）に示すように、図６，
図７におけるコンタクト穴７Ａの形成と同時に層間絶縁
膜に寸法０．３μｍ（コンタクト穴７Ａと同一に設計）
のコンタクト穴７Ｅを複数個、２列に形成する。
図７におけるコンタクト穴７Ａの形成と同時に層間絶縁
膜に寸法０．３μｍ（コンタクト穴７Ａと同一に設計）
のコンタクト穴７Ｅを複数個、２列に形成する。
【００３９】次に、図１０（ｃ）に示すように、図８，
図９におけるコア１２Ａ等の形成を同時にコア１２Ｅと
底部電極１１Ｅを形成する。コア１２Ｅ／底部電極１１
Ｅの外周は、従来（図１９）のように単体な直線ではな
く、出入りの深さおよび幅がメモリ・セルのスタック電
極とほぼ同一寸法の０．５μｍ〜１．５μｍの凹凸が刻
まれている。
図９におけるコア１２Ａ等の形成を同時にコア１２Ｅと
底部電極１１Ｅを形成する。コア１２Ｅ／底部電極１１
Ｅの外周は、従来（図１９）のように単体な直線ではな
く、出入りの深さおよび幅がメモリ・セルのスタック電
極とほぼ同一寸法の０．５μｍ〜１．５μｍの凹凸が刻
まれている。
【００４０】次に、図１０（ｄ）に示すように、図１，
図３におけるシリンダ電極１３Ａと同時に１３Ｇを形成
し、コアを除去する。図１７の従来例に比較すると、周
辺部に凹凸があるので、倒壊し難くなっている。
図３におけるシリンダ電極１３Ａと同時に１３Ｇを形成
し、コアを除去する。図１７の従来例に比較すると、周
辺部に凹凸があるので、倒壊し難くなっている。
【００４１】図１１は本発明の第３の実施例の説明に使
用する工程順平面図で、メモリ・セル・アレーと同時に
バーニア・パターン（コンタクト穴とスタック電極との
目ずれ量の測定用）およびスタック電極のマスク識別用
文字が形成される場合を示す。
用する工程順平面図で、メモリ・セル・アレーと同時に
バーニア・パターン（コンタクト穴とスタック電極との
目ずれ量の測定用）およびスタック電極のマスク識別用
文字が形成される場合を示す。
【００４２】まず、図１１（ａ）に示すように、図６，
図７におけるコンタクト穴７ａＡと同時に、フィールド
領域に、寸法０．３μｍの穴７ａを列状に設ける。図１
５における長方形状の穴７ａの代りに穴７ａＡを複数個
列状に配置して主尺パターンとするのである。
図７におけるコンタクト穴７ａＡと同時に、フィールド
領域に、寸法０．３μｍの穴７ａを列状に設ける。図１
５における長方形状の穴７ａの代りに穴７ａＡを複数個
列状に配置して主尺パターンとするのである。
【００４３】次に、図１１（ｂ）に示すように、図８，
図９におけるコア１２Ａ等と同時に、コア１２Ｆ，１２
Ｇを形成する。コア１２Ｆ，１２Ｇの下にはポリシリコ
ン膜１１による底部電極がそれぞれ形成される。コア１
２Ｆは、図１０のコア１２Ｅと同様に、０．５μｍ〜
１．５μｍの一定のピッチで折り曲った凹凸を有し、副
尺パターンを形成するためのものである。コア１２Ｇは
一辺が０．５μｍ〜１．５μｍの平方形状とし、数字３
を表わすように、複数個配置されている。
図９におけるコア１２Ａ等と同時に、コア１２Ｆ，１２
Ｇを形成する。コア１２Ｆ，１２Ｇの下にはポリシリコ
ン膜１１による底部電極がそれぞれ形成される。コア１
２Ｆは、図１０のコア１２Ｅと同様に、０．５μｍ〜
１．５μｍの一定のピッチで折り曲った凹凸を有し、副
尺パターンを形成するためのものである。コア１２Ｇは
一辺が０．５μｍ〜１．５μｍの平方形状とし、数字３
を表わすように、複数個配置されている。
【００４４】この数字や文字を表わすためのコア１２Ｇ
は、大き過ぎると後に形成する。シリンダ電極が倒壊す
るが、同時にコア酸化膜を除去する際の層間絶縁膜のサ
イドエッチによって根拠を失って漂い出すことがないよ
うに、最小部の寸法が、少なくともサイドエッチ量の二
倍より大きくなければならない。サイドエッチ量は、最
大でも層間絶縁膜の最も薄い部分よりは少ないから、最
小部の寸法は、層間絶縁膜の二倍以上にしておく。
は、大き過ぎると後に形成する。シリンダ電極が倒壊す
るが、同時にコア酸化膜を除去する際の層間絶縁膜のサ
イドエッチによって根拠を失って漂い出すことがないよ
うに、最小部の寸法が、少なくともサイドエッチ量の二
倍より大きくなければならない。サイドエッチ量は、最
大でも層間絶縁膜の最も薄い部分よりは少ないから、最
小部の寸法は、層間絶縁膜の二倍以上にしておく。
【００４５】この例のように、コア、或はシリンダの形
が概略方形の場合には、短辺側からもサイドエッチされ
るので、浮き上がりを防止するには、短辺の長さをサイ
ドエッチ量、或は層間絶縁膜の最も薄い部分の２倍以上
にしておけばよい。
が概略方形の場合には、短辺側からもサイドエッチされ
るので、浮き上がりを防止するには、短辺の長さをサイ
ドエッチ量、或は層間絶縁膜の最も薄い部分の２倍以上
にしておけばよい。
【００４６】次に、図１１（ｃ）に示すように、図１，
図１３におけるシリンダ電極１３Ａの形成と同時に、シ
リンダ電極１３Ｇ，１３Ｈを形成しコアを除去する。こ
こでシリンダ電極１３Ｇ，１３Ｈは電極という語を使用
したが、電位的にはフローティングである。本実施例で
は副尺パターンを凹凸のあるループ状にし、文字を“ド
ット”で形成したが、逆に前者を“ドット”で形成し、
後者を凹凸のあるループ状にしてもよい。
図１３におけるシリンダ電極１３Ａの形成と同時に、シ
リンダ電極１３Ｇ，１３Ｈを形成しコアを除去する。こ
こでシリンダ電極１３Ｇ，１３Ｈは電極という語を使用
したが、電位的にはフローティングである。本実施例で
は副尺パターンを凹凸のあるループ状にし、文字を“ド
ット”で形成したが、逆に前者を“ドット”で形成し、
後者を凹凸のあるループ状にしてもよい。
【００４７】図１２は、本発明の第４の実施例の説明の
ための平面図である。これらの図は、従来例（図１６）
で述べたスタック容量測定用のＴＥＧパターンに於ける
スタック電極周囲のシリンダ壁（シリンダ電極）を示
す。
ための平面図である。これらの図は、従来例（図１６）
で述べたスタック容量測定用のＴＥＧパターンに於ける
スタック電極周囲のシリンダ壁（シリンダ電極）を示
す。
【００４８】もしこういったパターンの周囲を従来通り
の単なる長い辺にすると、それに沿って１２（ａ）のよ
うにできるシリンダ電極は、壁に垂直な方向の力に対し
て弱いのみならず、下の層間絶縁膜、或は台のポリシリ
コン膜との接触面積が少ない。そこで第２の実施例のシ
ート抵抗測定パターンでは図１２（ｂ）のようにメモリ
・セルのスタックと同じ大きさの凹凸を設けた。しか
し、いくら同じ大きさと言っても、メモリ・セルのスタ
ックが閉じた方形であるのに、凹凸部では三方が壁で囲
われて一方が必ず開いている点で両者を完全に一致させ
ることは出来ない。そう言った事情から場合によって
は、メモリ・セルのシリンダは倒壊しないのに凹凸部で
は強度が不足して倒壊するようなことも起こる。その場
合には、凹凸の大きさはメモリ・セルのスタックと同じ
にしておいて、図１２（ｃ）のようによりピッチの小さ
な凹凸のあるシリンダ電極１３を形成する。こうするこ
とにより、元の壁面に垂直な方向の力に対する強度を、
更により厚いシリンダ壁並に強くすることが出来、一層
倒壊は起こり難くくなる。
の単なる長い辺にすると、それに沿って１２（ａ）のよ
うにできるシリンダ電極は、壁に垂直な方向の力に対し
て弱いのみならず、下の層間絶縁膜、或は台のポリシリ
コン膜との接触面積が少ない。そこで第２の実施例のシ
ート抵抗測定パターンでは図１２（ｂ）のようにメモリ
・セルのスタックと同じ大きさの凹凸を設けた。しか
し、いくら同じ大きさと言っても、メモリ・セルのスタ
ックが閉じた方形であるのに、凹凸部では三方が壁で囲
われて一方が必ず開いている点で両者を完全に一致させ
ることは出来ない。そう言った事情から場合によって
は、メモリ・セルのシリンダは倒壊しないのに凹凸部で
は強度が不足して倒壊するようなことも起こる。その場
合には、凹凸の大きさはメモリ・セルのスタックと同じ
にしておいて、図１２（ｃ）のようによりピッチの小さ
な凹凸のあるシリンダ電極１３を形成する。こうするこ
とにより、元の壁面に垂直な方向の力に対する強度を、
更により厚いシリンダ壁並に強くすることが出来、一層
倒壊は起こり難くくなる。
【００４９】以上、メモリ・セルについてはコンタクト
穴が単一で、スタック電極が長方形状のものについて説
明したが、シート抵抗測定パターンやバーニア・パター
ンのように、凹凸のある下部電極が複数のコンタクト穴
でＮ型不純物拡散領域に接続するようにしてもよい。
穴が単一で、スタック電極が長方形状のものについて説
明したが、シート抵抗測定パターンやバーニア・パター
ンのように、凹凸のある下部電極が複数のコンタクト穴
でＮ型不純物拡散領域に接続するようにしてもよい。
【００５０】
【発明の効果】以上説明したように本発明は、第１に、
メモリ・セル以外にコア或はシリンダ電極等を形成する
しないに拘わらず、コンタクト穴もしくは穴を画一的な
大きさとし、コアに段差被覆性の優れる物質を使うこと
によってそこに根拠を持たない側壁層が発生するのを防
止する。第２には、前述のコンタクト穴等より大きい寸
法のコンタクト穴等は、その輪郭沿いに層間絶縁膜に出
来た段差を跨ぐようにメモリ・セルと同じ大きさのシリ
ンダ状構造体を設けることで、段差部にできる意図しな
い側壁層をしっかり固定して剥がれないようにする。こ
うして、エッチングのモニタ用パターン等をメモリ・セ
ル・アレーと同一チップに形成することが可能となる。
第３には、シリンダ電極等を全部ほぼ画一の大きさにす
ること、所定のピッチで曲れ折った凹凸をつけることに
より倒壊するのを防止する。第４には、孤立シリンダ電
極等の最小部の寸法をその下にある層間絶縁膜の２倍以
上、又はサイドエッチ量の２倍より大きくすることでシ
リンダ電極等が根拠を失って、又は外れて漂い出す現象
を防止する。
メモリ・セル以外にコア或はシリンダ電極等を形成する
しないに拘わらず、コンタクト穴もしくは穴を画一的な
大きさとし、コアに段差被覆性の優れる物質を使うこと
によってそこに根拠を持たない側壁層が発生するのを防
止する。第２には、前述のコンタクト穴等より大きい寸
法のコンタクト穴等は、その輪郭沿いに層間絶縁膜に出
来た段差を跨ぐようにメモリ・セルと同じ大きさのシリ
ンダ状構造体を設けることで、段差部にできる意図しな
い側壁層をしっかり固定して剥がれないようにする。こ
うして、エッチングのモニタ用パターン等をメモリ・セ
ル・アレーと同一チップに形成することが可能となる。
第３には、シリンダ電極等を全部ほぼ画一の大きさにす
ること、所定のピッチで曲れ折った凹凸をつけることに
より倒壊するのを防止する。第４には、孤立シリンダ電
極等の最小部の寸法をその下にある層間絶縁膜の２倍以
上、又はサイドエッチ量の２倍より大きくすることでシ
リンダ電極等が根拠を失って、又は外れて漂い出す現象
を防止する。
【００５１】第２ないし第４の手段は第１の手段と独立
または同時に適用することができる。このようにしてメ
モリ・セル自体のみでなく、製造工程の管理またはチェ
ックに必要な各種のパターンによる信頼性や歩留りの低
下を避けられる半導体記憶装置が得られる。
または同時に適用することができる。このようにしてメ
モリ・セル自体のみでなく、製造工程の管理またはチェ
ックに必要な各種のパターンによる信頼性や歩留りの低
下を避けられる半導体記憶装置が得られる。
【図１】本発明の第１の実施例の説明に使用する平面図
である。
である。
【図２】図１における基板上モニタパターンの拡大平面
図である。
図である。
【図３】図１におけるＸ−Ｘ線断面図（図３（ａ）），
Ｙ−Ｙ線断面図（図３（ｂ）），Ｚ１−Ｚ１線断面図
（図３（ｃ）），Ｗ１−Ｗ１線断面図（図３（ｄ）），
Ｚ２−Ｚ２線断面図（図３（ｅ））およびＷ２−Ｗ２線
断面図（図３（ｆ））である。
Ｙ−Ｙ線断面図（図３（ｂ）），Ｚ１−Ｚ１線断面図
（図３（ｃ）），Ｗ１−Ｗ１線断面図（図３（ｄ）），
Ｚ２−Ｚ２線断面図（図３（ｅ））およびＷ２−Ｗ２線
断面図（図３（ｆ））である。
【図４】第１の実施例を製造工程に沿って説明するため
の平面図である。
の平面図である。
【図５】図４のＸ−Ｘ線断面図（図５（ａ）），Ｙ−Ｙ
線断面図（図５（ｂ）），Ｚ−Ｚ線断面図（図５
（ｃ））およびＷ−Ｗ線断面図（図５（ｄ））である。
線断面図（図５（ｂ）），Ｚ−Ｚ線断面図（図５
（ｃ））およびＷ−Ｗ線断面図（図５（ｄ））である。
【図６】図５に対応する工程の次工程のための平面図で
ある。
ある。
【図７】図６のＸ−Ｘ線断面図（図７（ａ）），Ｙ−Ｙ
線断面図（図７（ｂ）），Ｚ−Ｚ線断面図（図７
（ｃ））およびＷ−Ｗ線断面図（図７（ｄ））である。
線断面図（図７（ｂ）），Ｚ−Ｚ線断面図（図７
（ｃ））およびＷ−Ｗ線断面図（図７（ｄ））である。
【図８】図６に対応する工程の次工程の説明のための平
面図である。
面図である。
【図９】図９のＸ−Ｘ線断面図（図９（ａ），Ｙ−Ｙ線
断面図（図９（ｂ）），Ｚ−Ｚ線断面図（図９（ｃ））
およびＷ−Ｗ線断面図（図９（ｄ））である。
断面図（図９（ｂ）），Ｚ−Ｚ線断面図（図９（ｃ））
およびＷ−Ｗ線断面図（図９（ｄ））である。
【図１０】本発明の第２の実施例の説明のため（ａ）〜
（ｄ）に分図して示す工程順平面図である。
（ｄ）に分図して示す工程順平面図である。
【図１１】本発明の第３の実施例の説明のため（ａ）〜
（ｃ）に分図して示す工程順平面図である。
（ｃ）に分図して示す工程順平面図である。
【図１２】本発明の第４の実施明の説明のための平面図
で分図（ａ）〜（ｃ）はそれぞれ別のパターンを示す。
で分図（ａ）〜（ｃ）はそれぞれ別のパターンを示す。
【図１３】従来例のおけるメモリ・セルについて製造工
程に沿って説明するため（ａ）〜（ｃ）に分図して示す
工程順断面図である。
程に沿って説明するため（ａ）〜（ｃ）に分図して示す
工程順断面図である。
【図１４】図１３に対応する工程の次工程の説明のため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図１５】従来例におけるバーニア・パターン、フィー
ルド上モニタ用穴および基板上モニタ用コンタクト穴を
示す平面図である。
ルド上モニタ用穴および基板上モニタ用コンタクト穴を
示す平面図である。
【図１６】従来例におけるスタック容量のＴＥＧを示す
平面図である。
平面図である。
【図１７】従来例におけるスタック電極のシート抵抗測
定用ＴＥＧを示す平面図である。
定用ＴＥＧを示す平面図である。
【図１８】従来例におけるマスク識別用数字を示す平面
図である。
図である。
【図１９】従来例におけるスタック容量のＴＥＧ（図１
９（ａ）。図１６のα１−２線相当部を示す。）フィー
ルド上モニタ用穴（図１９（ｂ）。図１５のβ１−β２
線相当部を示す。）および基板上モニタ用コンタクト穴
（図１９（ｃ）。図１５のδ１−δ２線相当部を示
す。）について製造工程に沿って説明するための断面図
である。
９（ａ）。図１６のα１−２線相当部を示す。）フィー
ルド上モニタ用穴（図１９（ｂ）。図１５のβ１−β２
線相当部を示す。）および基板上モニタ用コンタクト穴
（図１９（ｃ）。図１５のδ１−δ２線相当部を示
す。）について製造工程に沿って説明するための断面図
である。
【図２０】図１９に対応する工程の次工程の説明のため
の断面図である。
の断面図である。
【図２１】図２０に対応する工程の次工程の説明のため
の断面図である。
の断面図である。
【図２２】図２１に対応する工程の次工程の説明のため
の断面図である。
の断面図である。
【図２３】図２２に対応する工程の次工程の説明のため
の断面図である。
の断面図である。
【図２４】従来例の問題点の説明のためのメモリ・セル
の断面図である。
の断面図である。
【図２５】従来例の他の問題点の説明のためのシリンダ
電極の斜視図である。
電極の斜視図である。
１ フィールド酸化膜 ２ ゲート酸化膜 ３ ワード線 ４ Ｎ型不純物拡散領域 ５ Ｐ型シリコン単結晶基板 ６，６−１，６−２ 層間絶縁膜 ７−１，７−２，７ａ，７Ａ，７ｂ，７Ｂ，７ｃ，７
Ｃ，７ｄ，７Ｄ，７ｅ，７ｆ，７ｇ コンタクト穴ま
たは穴 ８ 文字列 ９ フィールド上モニタパターン １０ 基板上モニタパターン １１ ポリシリコン膜 １１ａ，１１Ａ，１１ｂ，１１Ｂ，１１ｃ，１１Ｃ，１
１ｄ，１１Ｄ 底部電極 １２ オゾンＴＥＯＳ酸化膜 １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ コア １３Ａ，１３Ｃ，１３Ｄ シリンダ電極 １４ Ｎ型不純物拡散領域 １５ ビット線 １６ ＳｉＯ２膜 １６ａ コア １７ 活電体膜 １８ 上部電極（セル・プレート） １９ コア ２０ コンタクト穴 ２１ 電極
Ｃ，７ｄ，７Ｄ，７ｅ，７ｆ，７ｇ コンタクト穴ま
たは穴 ８ 文字列 ９ フィールド上モニタパターン １０ 基板上モニタパターン １１ ポリシリコン膜 １１ａ，１１Ａ，１１ｂ，１１Ｂ，１１ｃ，１１Ｃ，１
１ｄ，１１Ｄ 底部電極 １２ オゾンＴＥＯＳ酸化膜 １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ コア １３Ａ，１３Ｃ，１３Ｄ シリンダ電極 １４ Ｎ型不純物拡散領域 １５ ビット線 １６ ＳｉＯ２膜 １６ａ コア １７ 活電体膜 １８ 上部電極（セル・プレート） １９ コア ２０ コンタクト穴 ２１ 電極
Claims (8)
- 【請求項１】 半導体基板の表面に選択的に形成された
フィールド絶縁膜で区画された活性領域に選択的に形成
された不純物拡散領域をソース・ドレイン領域として有
するトランジスタおよび前記トランジスタを被覆して半
導体チップの全面に設けられた層間絶縁膜の所定領域に
前記不純物拡散領域の一つに達して設けられた第１の穴
とその近傍で前記層間絶縁膜に被着された底部電極なら
びに前記底部電極の周辺部に設けられたシリンダ電極か
らなる下部電極を有するキャパシタを有するメモリ・セ
ルと、前記層間絶縁膜に前記第１の穴と同時に形成され
た複数の第２の穴とを有し、前記第１の穴と第２の穴と
は深さを除く寸法が実質的に同一であることを特徴とす
る半導体記憶装置。 - 【請求項２】 複数の第２の穴で文字または数字を表示
するマークが構成されている請求項１記載の半導体記憶
装置。 - 【請求項３】 複数の第２の穴を覆って他の底部電極お
よび他のシリコン電極が設けられてなるチェック手段を
有し、前記他の底部電極の外周および前記他のシリンダ
電極が所定のピッチで折れ曲ってループを描いている請
求項１記載の半導体記憶装置。 - 【請求項４】 半導体基板の表面に選択的に形成された
フィールド絶縁膜で区画された活性領域に選択的に形成
された不純物拡散領域をソース・ドレイン領域として有
するトランジスタおよび前記トランジスタを被覆して半
導体チップの全面に設けられた層間絶縁膜の所定領域に
前記不純物拡散領域の一つに達して設けられた第１の穴
とその近傍で前記層間絶縁膜に被着された底部電極なら
びに前記底部電極の周辺部に設けられたシリンダ電極か
らなる下部電極を有するキャパシタを有するメモリ・セ
ルと、前記層間絶縁膜に前記第１の穴と同時に形成され
た寸法の大きい第２の穴、前記第２の穴の側面に被着さ
れ前記底部電極と同時に形成された側壁層および前記側
壁層を跨ぎ前記シリンダ電極と同時に形成されたシリン
ダ状構造体とを有することを特徴とする半導体記憶装
置。 - 【請求項５】 半導体基板の表面に選択的に形成された
フィールド絶縁膜で区画された活性領域に選択的に形成
された不純物拡散領域をソース・ドレイン領域として有
するトランジスタおよび前記トランジスタを被覆して半
導体チップの全面に設けられた層間絶縁膜の所定領域に
前記不純物拡散領域の一つに達して設けられた第１の穴
とその近傍で前記層間絶縁膜に被着された底部電極なら
びに前記底部電極の周辺部に設けられたシリンダ電極か
らなる下部電極を有するキャパシタを有するメモリ・セ
ルと、前記層間絶縁膜の表面と少なくとも一部で接触
し、最小部の寸法が前記層間絶縁膜の厚さの少なくとも
２倍の前記下部電極と同時に形成される他の下部電極と
を有することを特徴とする半導体記憶装置。 - 【請求項６】 シリンダ電極がコアを用いて形成される
請求項１ないし５記載の半導体記憶装置。 - 【請求項７】 コアに常圧ＣＶＤ法で形成された膜を用
いる請求項６記載の半導体記憶装置。 - 【請求項８】 有機シラン、酸素およびオゾンを含む混
合ガスを用いる常圧ＣＶＤ法である請求項８記載の半導
体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5023828A JPH0831575B2 (ja) | 1993-02-12 | 1993-02-12 | 半導体記憶装置 |
| EP00112907A EP1037282A1 (en) | 1993-02-12 | 1994-02-09 | Semiconductor memory device |
| EP00112908A EP1037283A1 (en) | 1993-02-12 | 1994-02-09 | Semiconductor memory device |
| EP94102002A EP0610922A3 (en) | 1993-02-12 | 1994-02-09 | Semiconductor memory device |
| KR1019940002647A KR100199240B1 (ko) | 1993-02-12 | 1994-02-12 | 반도체 메모리 장치 |
| KR1019940002503A KR940020424A (ko) | 1993-02-12 | 1994-02-12 | 정적 반도체 기억 장치 |
| US08/194,987 US5457334A (en) | 1993-02-12 | 1994-02-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5023828A JPH0831575B2 (ja) | 1993-02-12 | 1993-02-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236971A true JPH06236971A (ja) | 1994-08-23 |
| JPH0831575B2 JPH0831575B2 (ja) | 1996-03-27 |
Family
ID=12121240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5023828A Expired - Lifetime JPH0831575B2 (ja) | 1993-02-12 | 1993-02-12 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5457334A (ja) |
| EP (3) | EP0610922A3 (ja) |
| JP (1) | JPH0831575B2 (ja) |
| KR (2) | KR940020424A (ja) |
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| JP3859764B2 (ja) * | 1995-06-27 | 2006-12-20 | 株式会社ルネサステクノロジ | 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク |
| TW383447B (en) * | 1997-04-02 | 2000-03-01 | United Microelectronics Corp | Capacitor structure and manufacturing method for DRAM |
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| US6620638B1 (en) | 2002-06-05 | 2003-09-16 | Micron Technology, Inc. | Testing of multi-chip electronic modules |
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- 1993-02-12 JP JP5023828A patent/JPH0831575B2/ja not_active Expired - Lifetime
-
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- 1994-02-09 EP EP94102002A patent/EP0610922A3/en not_active Withdrawn
- 1994-02-09 EP EP00112908A patent/EP1037283A1/en not_active Withdrawn
- 1994-02-09 EP EP00112907A patent/EP1037282A1/en not_active Withdrawn
- 1994-02-12 KR KR1019940002503A patent/KR940020424A/ko not_active IP Right Cessation
- 1994-02-12 KR KR1019940002647A patent/KR100199240B1/ko not_active IP Right Cessation
- 1994-02-14 US US08/194,987 patent/US5457334A/en not_active Expired - Lifetime
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