JPH06236971A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06236971A JPH06236971A JP5023828A JP2382893A JPH06236971A JP H06236971 A JPH06236971 A JP H06236971A JP 5023828 A JP5023828 A JP 5023828A JP 2382893 A JP2382893 A JP 2382893A JP H06236971 A JPH06236971 A JP H06236971A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- hole
- interlayer insulating
- cylinder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
キャパシタをもつメモリ・セルと、その他のパターンと
におけるコンタクト穴7Aの寸法を画一的にする。又
は、メモリ・セル以外の個所で大きな穴7C,7Dの側
面に跨がってシリンダ電極を13C,13Dを設ける。 【効果】メモリ・セルおよび各種チェック用パターンの
シリンダ電極等の崩れを防ぎ歩留りを改善する。
Description
ンダ構造のキャパシタをメモリ・セルに有する半導体記
憶装置に関する。
ルに有する半導体記憶装置は、スタック型DRAMの一
種であって、キャパシタのスタック電極に中空の筒(シ
リンダ)を設けて表面積を増大させることにより、単位
平面投影面積あたりの蓄積電荷量、或は集積されるメモ
リ・セルの数を増大させるものとして知られている。こ
の構造の従来から考えられている一例についてその製造
工程に沿って説明する。
i単結晶基板5の表面に選択的にフィールド酸化膜1を
形成して活性領域を区画する。活性領域の表面にゲート
酸化膜2を形成し、ポリシリコン膜を堆積しパターニン
グして前述の活性領域を横断するワード線3を形成す
る。ワード線3およびフィールド酸化膜をマスクとして
イオン注入を行ないワード線3の両側に一対のN+ 型不
純物拡散領域4−1,4−2を形成する。次に層間絶縁
膜6−1を堆積し、一方のN+ 型不純物拡散領域4−1
に達するコンタクト穴7−1を設け、ビット線15を形
成し、層間絶縁膜6−2を堆積する。もう一方のN+ 型
不純物拡散領域4−2に達するコンタクト穴7−2を開
口する。
ダ電極の台となるポリシリコン膜15とコアとなる二酸
化シリコン膜16とをCVD(化学的気相成長法)で被
着する。次に、フォト・リソグラフィーにより、図13
(c)に示すように、N+ 型不純物拡散領域4−2の上
方に二酸化シリコン膜からなるコア16aを形成した後
(或は、二酸化シリコン膜16と台のポリシリコン膜1
1との両方をこの階段でパターンニングする方法もあ
る)、ポリシリコン膜13をCVDで被着する。
ら全面に異方性のエッチングを施してコア16aの直下
部と側面部以外のところのポリシリコン膜13,11を
除去して底部電極11aおよびシリンダ電極13aを形
成する。最後に、図14(b)に示すように、コア16
aに二酸化シリコン膜をバッファード弗酸で除去し、導
電領域(N+ 型不純物領域4−2)に接続された下部電
極(11a,13aからできている)を完成する。この
後、図14(c)に示すように、誘電体膜17(酸化シ
リコン膜)と上部電極18(ポリシリコン膜)とが形成
される。
ころには必ずポリシリコン膜のシリンダができることに
留意する必要がある。
らに準じたマスクパターンがあるのは、メモリ・セルに
限らない。当該半導体記憶装置の製造ため、出来具合の
検査のため、或は構成回路の一部として、ある物は必須
だから、ある物は有用だからと言う理由で様々なパター
ンが使われる。
に位置合わせパターンがあげられる。これは、コアのフ
ォト・リソグラフィーでコンタクトとの位置を合わせる
のに用いられる。例えば目視確認用のバーニアでは10
00倍程度の光学顕微鏡での視認性を良くするために、
図15に示すように、例えば幅2μm、長さ20μmの
穴7a(コンタクト穴7−2と同時にフィールド領域に
形成される凹み)に対して、長さ方向に5μmずらして
配置された幅3μm、長さ20μmのコア(図にはこの
コアにより形成される、ポリシリコン膜16b/11b
を示す)が用いられる。第二には、コンタクト穴7−2
形成のためのエッチング量が適正かどうかを絶縁膜(二
酸化シリコン膜)の残り膜厚によって判定するパターン
があげられる。これは、エッチング不足検出のためフィ
ールド酸化膜の形成されていない領域に基板上モニタ用
コンタクト穴7cを、エッチング過多量検出の為にフィ
ールド酸化膜が形成されている領域にフィールド上モニ
タ用穴7bを設けるだけのものである。これらのモニタ
用穴7bやコンタクト穴7cは、反射率スペクトから絶
縁膜の厚さを測定する装置を使う際、位置合わせが困難
にならないよう、光のビーム径や環境からの振動を考慮
して50μm角程度の大きさに作られる。
スタック容量のTEG(テスト・エレメント・グルーブ
(Test Element Group))があげら
れる。それらは、セルの容量を左右する要素である、ス
タック電極(下部電極)と対極(上部電極)との間の誘
電体膜の厚さやシリンダ電極の高さを、完成時に測定す
ることを可能にする為のものである。
ールド酸化膜1で区画された領域にN+ 型不純物拡散領
域14を形成し、前述の層間絶縁膜6−2を形成した後
にコンタクト穴7dを形成し、底部電極11b、シリン
ダ電極13b、誘電体膜および上部電極18aを形成
し、更に図示しない絶縁膜を形成し、上部電極18aに
対する一対のコンタクト穴20を形成し、測定部の一対
の電極21(ボンディングパッドと同時に形成される)
を形成したものであるが、典型的には、雑音の影響を少
なくして測定精度を上げるため、100μm角程度(上
部電極18aの大きさ)の大きさのパターンが使われ
る。第2には、スタック電極のシート抵抗を測定するの
に用いるTEGがあげられる。これは、図17に示すよ
うに、前述の層間絶縁膜6−2上にポリシリコン膜から
なる底部電極11c(コンタクト穴7eでN+ 型不純物
拡散領域14に接続)およびシリンダ電極13cを形成
し、図16に示したTEGと同様にコンタクト穴20で
N+ 型不純物拡散領域20に接続する一対の電極21を
設けたものである。両端に設けられたコンタクトの間で
スタック電極の抵抗値を測定出来るようになっている。
スタック電極は幅を狭くすると、フォト・リソグラフィ
ーの際の寸法変化により、測定換算結果が正しいシート
抵抗を与えなくなるため、この影響が遥かに及ばない大
きさ、典型的には幅10μm、長さ100μmの短冊形
にして用いられる。第3には、図示しないが、メモリ・
セルのスタック電極一個一個あたりの蓄積容量や、コン
タクトの接触抵抗をモニタするため、セル・アレイに類
似で、一部手を加えた構造のTEGがあげられる。
スク製作の補助パターンや、マスク識別用の文字記号等
がある。これは、図18に示すように、前述のコンタク
ト穴7−1と同時に数字1や2等を表わす形状の穴7f
や7g等を設けてもよいし、コンタクト穴7−2と同時
に数字3等を表わす形状の穴を設けその部分にシリンダ
電極16c/底部電極11dを形成してもよい。その他
将来まで考えれば様々なパターンが出て来ると考えられ
る。
ク・コアも寸法がメモリ・セル部と異なり、多くの場合
メモリ・セル部より大きくなっている。実はそのことが
損害となって狙い通りのものは形成されないのだが、思
い通りに出来たと仮定して、メモリ・セルの各製造階段
(図13(a),(b),(c),図14(a),
(b)に対応して各種のパターンがどのようになって行
くのかを、代表としてあコンタクトのエッチング量のモ
ニタ用穴7b、モニタ用コンタクト穴7c、スタック容
量のTEGとの二つを取り上げ、図19〜図23に示
す。図19〜図23における分図(a),(b),
(c)はそれぞれ図16のα1−α2線、図17のβ1
−β2線、δ1−δ2線相当部の断面図である。ただ
し、これらの図では層間絶縁膜6−1,6−2をまとめ
て6と記してある。
(c)に示すように、メモリ・セル形成領域、TEG形
成領域、基板上モニタ用コンタクト穴形成領域およびフ
ィールド上モニタ用穴形成領域にそれぞれコンタクト穴
7−2、7d、および穴7cを形成する。次に、図13
(b)、図20(a),(b)(c)に示すように、全
面にポリシリコン膜11、二酸化シリコン膜16を堆積
する。次に、図13(c)、図21(a),(b),
(c)に示すように、メモリ・セル形成領域およびTE
G形成領域上にコア16a,16dをそれぞれ形成する
が、2つのモニタ用穴およびコンタクト穴の側面にもそ
れぞれ余計なコア16e,16fが形成される。次い
で、ポリシリコン膜13を堆積する。次に、図14
(a)、図22(a),(b),(c)に示すように、
コア16a、16d,16e,16fの側面にシリンダ
電極13a,13e,13f,13gを形成するが、T
EG形成領域のコア16dの内側の段差部にもシリンダ
電極13dが形成されてしまう。メモリ・セル形成領域
にも、図24に示すように、コンタクト穴7−2の寸
法、酸化シリコン膜16の厚さや形成方法によっては、
中央部に凹みのあるコア19ができる場合やエッチ・バ
ックが不十分の場合には、凹み部にシリンダ電極ないし
は壁13αが形成される。また、コア16e,13f部
にはポリシリコン膜11f,11gが残ってしまう。次
に、図14(b)、図23(a),(b),(c)に示
すように、コアを除去するが、シリンダ電極13d(お
よび図26の13α)は支えを失なって漂うことにな
る。
べるような欠点がある。まず第1にコンタクト穴とその
近傍を覆うコアのあるところ(メモリ・セル形成領域や
TEG形成領域)で、コンタクト穴の内側に壁面がほぼ
垂直な段差部がコアに形成される場合やコアに凹みが形
成される場合、本来のシリンダ電極形成のためエッチ・
バック時に不必要なシリンダ電極など(13d,13
α)ができてしまう。これらは、底部電極のポリシリコ
ン膜11に接続していないのでコア除去後に漂い出すこ
とになる。メモリ・セル形成領域ではコンタクト穴の寸
法、層間絶縁膜の形成方法、コアの厚さ等を適切に選ぶ
ことによってこの欠点は殆んど問題にならない程度にす
ることができるが、そのような手段ではTEG形成領域
における問題は解決されない。
示すように、倒壊することがある。シリンダ電極が薄か
ったり、高すぎたり、一方向に長くすぎたりすると、シ
リンダ電極の面に垂直な方向の力が製造工程中の水、振
動あるいは熱応力により加わることによって途中で折れ
たり、根元から剥れたりすることは十分に起り得ると考
えられる。この現像は、メモリ・セル形成領域において
もスタック電極が大きいものでは発生し得る。しかし、
TEG形成領域において顕著である。
クト穴のように、本来コア形成を予定していない穴の側
面にポリシリコン膜(11f(13fが附着してい
る)、11g(13gが附着している))が形成されて
しまう。この好ましからざるポリシリコン膜は、コア除
去後に剥れてしまうことがある。ポリシリコン膜と二酸
化シリコン膜との熱膨張率の相違や熱的機械的な衝撃に
よると考えられる。
にコアを形成し、文字等を表示するマークを底部電極お
よびシリンダ電極で形成する場合、コアを除去するため
のウェット・エッチングで底部電極下の層間絶縁膜がサ
イド・エッチングされるので、底部電極が支持を失って
しまい異物として漂うことになる。
来の半導体記憶装置では、メモリ・セル形成領域にキャ
パシタのシリンダ電極を形成するときに、ポリシリコン
膜などのシリンダ電極形成材がごみとなって信頼性や劣
留りを低下させるという問題があった。この問題はメモ
リ・セル以外の各種のモニタ用パターン等を同一チップ
に内蔵させたものにおいて顕著である。しかし、これら
のパターンは半導体記憶装置の品質の均一化や歩留り向
上に不可欠であるので問題は深刻であるといえる。
善できる半導体記憶装置を提供することにある。
は、半導体基板の表面に選択的に形成されたフィールド
絶縁膜で区画された活性領域に選択的に形成された不純
物拡散領域をソース・ドレイン領域として有するトラン
ジスタおよび前記トランジスタを被覆して半導体チップ
の全面に設けられた層間絶縁膜の所定領域に前記不純物
拡散領域の一つに達して設けられた第1の穴とその近傍
で前記層間絶縁膜に被着された底部電極ならびに前記底
部電極の周辺部に設けられたシリンダ電極からなる下部
電極を有するキャパシタを有するメモリ・セルと、前記
層間絶縁膜に前記第1の穴と同時に形成された複数の第
2の穴とを有し、前記第1の穴と第2の穴とは深さを除
く寸法が実質的に同一であるというものである。
るマークを構成すれば工程管理に便利である。また、複
数の第2の穴を覆う底部電極およびシリンダ電極を設け
てテック素子を形成し、このチェック素子の電極が所定
ピッチで折り曲ってループを描くようにすれば寸法が大
きくても倒壊等を防ぐことができる。
り大きい場合、第2の穴の側面に側壁層が形成される
が、この側壁層を跨いでシリンダ状構造体を設けて側壁
層を固定する。
の下部電極を設ける場合には、その最小部の寸法を前記
層間絶縁膜の厚さの少なくとも2倍にして少なくとも一
部で前記層間絶縁膜と接触するようにする。
およびまたはシリンダ電極と同一材料の各種構造体が製
造工程中に崩れたり漂ったりして異物となるのを防ぐこ
とが可能となる。
ップの平面図である。
マスク識別用文字列8、フィールド上モニタパターン
8、基板上モニタパターン10が示されているが、8,
9,10の部分とアレー部とでは、便宜上、図示の倍率
を変えてある。
面図である。
X線,Y−Y線,Z1−Z1線およびW1−W1線に沿
った断面図、図3(e),(f)はそれぞれ図1のZ2
−Z2線およびW2−W2線に沿った断面図である。
沿って説明する。
断面図),図5(b)(図4のY−Y線断面図),図5
(c)(図4のZ−Z線断面図),図5(c)(図4の
W−W線断面図)に示すように、P型単結晶シリコン基
板5の表面のフィールド酸化膜1を選択的に形成し活性
領域を区画し、活性領域の表面にゲート酸化膜2を形成
し、ワード線3を構成し、N+ 型不純物拡散層4をイオ
ン注入により形成する。このとき、基板モニタパターン
10を形成する領域にN+ 型不純物拡散層4を形成して
もよい(図3(d)には図示しない)。次に、図6,図
7に示すように、層間絶縁膜6(詳しくいえば、従来例
の図15の6−1,6−2の2層膜)を形成し、この層
間絶縁膜に穴をあける。すなわち、メモリ・セル・アレ
ー部のワード線3の両側にある一対のN+ 型不純物拡散
層4の一方の上にはコンタクト穴7A(第1の穴)を、
フィールド領域にはマスク識別用文字列8(数字12)
を形成するため複数の穴7B(第2の穴)を、フィール
ド領上の他の個所(フィールド上モニタパターン形成領
域)にモニタ用穴7Cを、フィールド酸化膜の形成され
ていない適当な個所(基板上モニタパターン形成領域)
にモニタ用コンタクト穴7Dをそれぞれ設ける。コンタ
クト穴7Aおよび穴7Bは寸法0.3μmに設計され
る。モニタ用穴7Cおよびモニタ用コンタクト穴7Dは
50μm×50μmに設計される。
1μmのポリシリコン膜11を全面に堆積し、厚さ0.
6μmのオゾンTEOS酸化膜12を堆積する。オゾン
TEOS酸化膜はTEOS(テトラエトキシシラン)と
酸素にオゾンを加えた混合ガスとを反応させる常圧CV
D法による酸化シリコン膜であり段差被覆性に優れてい
ることが知られている。続いてオゾンTEOS酸化膜1
2、ポリシリコン膜11のエッチングを行ないコア/底
部電極(12A/11A,12C/11C,12D/1
1D)を形成する。
はコンタクト穴7A,穴7Bの寸法を全部0.3μmに
統一したことにより、第2には段差被覆性がよいオゾン
TEOS酸化膜を用いたことにより、シリンダ電極を形
成したくないところは、垂直な成分を持つ壁面がコアに
実質的に形成されないようにできる。コア12Aの表面
はほぼ平坦にでき、穴7Bのところにはエッチング用の
マスクを用いないのでコアは形成されずにポリシリコン
膜11BとTEOS酸化膜12Bが残る。モニタ用穴7
C,モニタ用コンタクト穴7D部では、垂直成分を持つ
壁面の発生はコアを形成しなくても避けられないから、
先に述べた問題に対処するために、幅0.5μm、長さ
1.5μm(この寸法は、メモリ・セル部のコアと同じ
である。)のコア12C,12Dを、穴の輪郭の段差部
を跨ぐように間隔0.5μmで並べる。コア12C,1
2Dを形成ないところには側壁層11CO,11DOが
コアのあるところには底部電極11C,11Dがメモリ
・セルの底部電極11Aと同様に形成される。
リンダ電極13A,13C,13Dを形成するために厚
さ0.1μmのポリシリコン膜13を減圧CVD法で被
着した後、上方から全面に異方性のプラズマ・エッチを
施して平面部分を取り除き、次いでバッファード弗酸を
用いてオゾンTEOS酸化膜を等方的に除去する。最後
のエッチングでは、層間絶縁膜6も表面からエッチング
されて少し減ることになる。オゾンTEOS酸化膜は、
除去される迄にさほど高温の処理を受けないので、クラ
ックの恐れはほとんどない。こうしてメモリ・セルには
容量電極となるシリンダ電極が出来上がり、文字列8の
ところには台のポリシリコン膜11Bが残り、エッチン
グの量をモニタするパターン9、及び10では、コアの
あったところには台(底部電極)を備え、穴の段差によ
りコアに出来た垂直な側壁のところに残る側壁層13C
O,13DOが本来のシリンダ電極と一体化した構造物
(シリンダ状構造体)が、コアのなかった穴の側面には
側壁層11CO,11DOと13E,13Fからなる2
層の側壁層がポリシリコン膜により相互につながって形
成される。
縁膜または基板のシリコンと接着しているのでもしこの
シリンダ状構造体がなかったら衝撃で外れてしまう側壁
層11CO,11DOが外れないように留めてくれる。
モニタパターンおよび基板上モニタパターンをメモリ・
セル・アレーと同時に形成する場合について説明した。
例について製造工程に沿って説明するための平面図であ
り、メモリ・セル・アレーと同時にシート抵抗測定パタ
ーンが形成される場合を示す。
5におけるN+ 型不純物拡散層4と同時に5μm×10
μm程度の面積のN+ 型不純物拡散層14を形成する。
図7におけるコンタクト穴7Aの形成と同時に層間絶縁
膜に寸法0.3μm(コンタクト穴7Aと同一に設計)
のコンタクト穴7Eを複数個、2列に形成する。
図9におけるコア12A等の形成を同時にコア12Eと
底部電極11Eを形成する。コア12E/底部電極11
Eの外周は、従来(図19)のように単体な直線ではな
く、出入りの深さおよび幅がメモリ・セルのスタック電
極とほぼ同一寸法の0.5μm〜1.5μmの凹凸が刻
まれている。
図3におけるシリンダ電極13Aと同時に13Gを形成
し、コアを除去する。図17の従来例に比較すると、周
辺部に凹凸があるので、倒壊し難くなっている。
用する工程順平面図で、メモリ・セル・アレーと同時に
バーニア・パターン(コンタクト穴とスタック電極との
目ずれ量の測定用)およびスタック電極のマスク識別用
文字が形成される場合を示す。
図7におけるコンタクト穴7aAと同時に、フィールド
領域に、寸法0.3μmの穴7aを列状に設ける。図1
5における長方形状の穴7aの代りに穴7aAを複数個
列状に配置して主尺パターンとするのである。
図9におけるコア12A等と同時に、コア12F,12
Gを形成する。コア12F,12Gの下にはポリシリコ
ン膜11による底部電極がそれぞれ形成される。コア1
2Fは、図10のコア12Eと同様に、0.5μm〜
1.5μmの一定のピッチで折り曲った凹凸を有し、副
尺パターンを形成するためのものである。コア12Gは
一辺が0.5μm〜1.5μmの平方形状とし、数字3
を表わすように、複数個配置されている。
は、大き過ぎると後に形成する。シリンダ電極が倒壊す
るが、同時にコア酸化膜を除去する際の層間絶縁膜のサ
イドエッチによって根拠を失って漂い出すことがないよ
うに、最小部の寸法が、少なくともサイドエッチ量の二
倍より大きくなければならない。サイドエッチ量は、最
大でも層間絶縁膜の最も薄い部分よりは少ないから、最
小部の寸法は、層間絶縁膜の二倍以上にしておく。
が概略方形の場合には、短辺側からもサイドエッチされ
るので、浮き上がりを防止するには、短辺の長さをサイ
ドエッチ量、或は層間絶縁膜の最も薄い部分の2倍以上
にしておけばよい。
図13におけるシリンダ電極13Aの形成と同時に、シ
リンダ電極13G,13Hを形成しコアを除去する。こ
こでシリンダ電極13G,13Hは電極という語を使用
したが、電位的にはフローティングである。本実施例で
は副尺パターンを凹凸のあるループ状にし、文字を“ド
ット”で形成したが、逆に前者を“ドット”で形成し、
後者を凹凸のあるループ状にしてもよい。
ための平面図である。これらの図は、従来例(図16)
で述べたスタック容量測定用のTEGパターンに於ける
スタック電極周囲のシリンダ壁(シリンダ電極)を示
す。
の単なる長い辺にすると、それに沿って12(a)のよ
うにできるシリンダ電極は、壁に垂直な方向の力に対し
て弱いのみならず、下の層間絶縁膜、或は台のポリシリ
コン膜との接触面積が少ない。そこで第2の実施例のシ
ート抵抗測定パターンでは図12(b)のようにメモリ
・セルのスタックと同じ大きさの凹凸を設けた。しか
し、いくら同じ大きさと言っても、メモリ・セルのスタ
ックが閉じた方形であるのに、凹凸部では三方が壁で囲
われて一方が必ず開いている点で両者を完全に一致させ
ることは出来ない。そう言った事情から場合によって
は、メモリ・セルのシリンダは倒壊しないのに凹凸部で
は強度が不足して倒壊するようなことも起こる。その場
合には、凹凸の大きさはメモリ・セルのスタックと同じ
にしておいて、図12(c)のようによりピッチの小さ
な凹凸のあるシリンダ電極13を形成する。こうするこ
とにより、元の壁面に垂直な方向の力に対する強度を、
更により厚いシリンダ壁並に強くすることが出来、一層
倒壊は起こり難くくなる。
穴が単一で、スタック電極が長方形状のものについて説
明したが、シート抵抗測定パターンやバーニア・パター
ンのように、凹凸のある下部電極が複数のコンタクト穴
でN型不純物拡散領域に接続するようにしてもよい。
メモリ・セル以外にコア或はシリンダ電極等を形成する
しないに拘わらず、コンタクト穴もしくは穴を画一的な
大きさとし、コアに段差被覆性の優れる物質を使うこと
によってそこに根拠を持たない側壁層が発生するのを防
止する。第2には、前述のコンタクト穴等より大きい寸
法のコンタクト穴等は、その輪郭沿いに層間絶縁膜に出
来た段差を跨ぐようにメモリ・セルと同じ大きさのシリ
ンダ状構造体を設けることで、段差部にできる意図しな
い側壁層をしっかり固定して剥がれないようにする。こ
うして、エッチングのモニタ用パターン等をメモリ・セ
ル・アレーと同一チップに形成することが可能となる。
第3には、シリンダ電極等を全部ほぼ画一の大きさにす
ること、所定のピッチで曲れ折った凹凸をつけることに
より倒壊するのを防止する。第4には、孤立シリンダ電
極等の最小部の寸法をその下にある層間絶縁膜の2倍以
上、又はサイドエッチ量の2倍より大きくすることでシ
リンダ電極等が根拠を失って、又は外れて漂い出す現象
を防止する。
または同時に適用することができる。このようにしてメ
モリ・セル自体のみでなく、製造工程の管理またはチェ
ックに必要な各種のパターンによる信頼性や歩留りの低
下を避けられる半導体記憶装置が得られる。
である。
図である。
Y−Y線断面図(図3(b)),Z1−Z1線断面図
(図3(c)),W1−W1線断面図(図3(d)),
Z2−Z2線断面図(図3(e))およびW2−W2線
断面図(図3(f))である。
の平面図である。
線断面図(図5(b)),Z−Z線断面図(図5
(c))およびW−W線断面図(図5(d))である。
ある。
線断面図(図7(b)),Z−Z線断面図(図7
(c))およびW−W線断面図(図7(d))である。
面図である。
断面図(図9(b)),Z−Z線断面図(図9(c))
およびW−W線断面図(図9(d))である。
(d)に分図して示す工程順平面図である。
(c)に分図して示す工程順平面図である。
で分図(a)〜(c)はそれぞれ別のパターンを示す。
程に沿って説明するため(a)〜(c)に分図して示す
工程順断面図である。
(a)〜(c)に分図して示す工程順断面図である。
ルド上モニタ用穴および基板上モニタ用コンタクト穴を
示す平面図である。
平面図である。
定用TEGを示す平面図である。
図である。
9(a)。図16のα1−2線相当部を示す。)フィー
ルド上モニタ用穴(図19(b)。図15のβ1−β2
線相当部を示す。)および基板上モニタ用コンタクト穴
(図19(c)。図15のδ1−δ2線相当部を示
す。)について製造工程に沿って説明するための断面図
である。
の断面図である。
の断面図である。
の断面図である。
の断面図である。
の断面図である。
電極の斜視図である。
C,7d,7D,7e,7f,7g コンタクト穴ま
たは穴 8 文字列 9 フィールド上モニタパターン 10 基板上モニタパターン 11 ポリシリコン膜 11a,11A,11b,11B,11c,11C,1
1d,11D 底部電極 12 オゾンTEOS酸化膜 12A,12B,12C,12D コア 13A,13C,13D シリンダ電極 14 N型不純物拡散領域 15 ビット線 16 SiO2膜 16a コア 17 活電体膜 18 上部電極(セル・プレート) 19 コア 20 コンタクト穴 21 電極
Claims (8)
- 【請求項1】 半導体基板の表面に選択的に形成された
フィールド絶縁膜で区画された活性領域に選択的に形成
された不純物拡散領域をソース・ドレイン領域として有
するトランジスタおよび前記トランジスタを被覆して半
導体チップの全面に設けられた層間絶縁膜の所定領域に
前記不純物拡散領域の一つに達して設けられた第1の穴
とその近傍で前記層間絶縁膜に被着された底部電極なら
びに前記底部電極の周辺部に設けられたシリンダ電極か
らなる下部電極を有するキャパシタを有するメモリ・セ
ルと、前記層間絶縁膜に前記第1の穴と同時に形成され
た複数の第2の穴とを有し、前記第1の穴と第2の穴と
は深さを除く寸法が実質的に同一であることを特徴とす
る半導体記憶装置。 - 【請求項2】 複数の第2の穴で文字または数字を表示
するマークが構成されている請求項1記載の半導体記憶
装置。 - 【請求項3】 複数の第2の穴を覆って他の底部電極お
よび他のシリコン電極が設けられてなるチェック手段を
有し、前記他の底部電極の外周および前記他のシリンダ
電極が所定のピッチで折れ曲ってループを描いている請
求項1記載の半導体記憶装置。 - 【請求項4】 半導体基板の表面に選択的に形成された
フィールド絶縁膜で区画された活性領域に選択的に形成
された不純物拡散領域をソース・ドレイン領域として有
するトランジスタおよび前記トランジスタを被覆して半
導体チップの全面に設けられた層間絶縁膜の所定領域に
前記不純物拡散領域の一つに達して設けられた第1の穴
とその近傍で前記層間絶縁膜に被着された底部電極なら
びに前記底部電極の周辺部に設けられたシリンダ電極か
らなる下部電極を有するキャパシタを有するメモリ・セ
ルと、前記層間絶縁膜に前記第1の穴と同時に形成され
た寸法の大きい第2の穴、前記第2の穴の側面に被着さ
れ前記底部電極と同時に形成された側壁層および前記側
壁層を跨ぎ前記シリンダ電極と同時に形成されたシリン
ダ状構造体とを有することを特徴とする半導体記憶装
置。 - 【請求項5】 半導体基板の表面に選択的に形成された
フィールド絶縁膜で区画された活性領域に選択的に形成
された不純物拡散領域をソース・ドレイン領域として有
するトランジスタおよび前記トランジスタを被覆して半
導体チップの全面に設けられた層間絶縁膜の所定領域に
前記不純物拡散領域の一つに達して設けられた第1の穴
とその近傍で前記層間絶縁膜に被着された底部電極なら
びに前記底部電極の周辺部に設けられたシリンダ電極か
らなる下部電極を有するキャパシタを有するメモリ・セ
ルと、前記層間絶縁膜の表面と少なくとも一部で接触
し、最小部の寸法が前記層間絶縁膜の厚さの少なくとも
2倍の前記下部電極と同時に形成される他の下部電極と
を有することを特徴とする半導体記憶装置。 - 【請求項6】 シリンダ電極がコアを用いて形成される
請求項1ないし5記載の半導体記憶装置。 - 【請求項7】 コアに常圧CVD法で形成された膜を用
いる請求項6記載の半導体記憶装置。 - 【請求項8】 有機シラン、酸素およびオゾンを含む混
合ガスを用いる常圧CVD法である請求項8記載の半導
体記憶装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5023828A JPH0831575B2 (ja) | 1993-02-12 | 1993-02-12 | 半導体記憶装置 |
EP00112907A EP1037282A1 (en) | 1993-02-12 | 1994-02-09 | Semiconductor memory device |
EP00112908A EP1037283A1 (en) | 1993-02-12 | 1994-02-09 | Semiconductor memory device |
EP94102002A EP0610922A3 (en) | 1993-02-12 | 1994-02-09 | Semiconductor memory device |
KR1019940002647A KR100199240B1 (ko) | 1993-02-12 | 1994-02-12 | 반도체 메모리 장치 |
KR1019940002503A KR940020424A (ko) | 1993-02-12 | 1994-02-12 | 정적 반도체 기억 장치 |
US08/194,987 US5457334A (en) | 1993-02-12 | 1994-02-14 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5023828A JPH0831575B2 (ja) | 1993-02-12 | 1993-02-12 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06236971A true JPH06236971A (ja) | 1994-08-23 |
JPH0831575B2 JPH0831575B2 (ja) | 1996-03-27 |
Family
ID=12121240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5023828A Expired - Lifetime JPH0831575B2 (ja) | 1993-02-12 | 1993-02-12 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5457334A (ja) |
EP (3) | EP0610922A3 (ja) |
JP (1) | JPH0831575B2 (ja) |
KR (2) | KR940020424A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004128463A (ja) * | 2002-06-29 | 2004-04-22 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5702567A (en) * | 1995-06-01 | 1997-12-30 | Kabushiki Kaisha Toshiba | Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features |
JP3859764B2 (ja) * | 1995-06-27 | 2006-12-20 | 株式会社ルネサステクノロジ | 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク |
TW383447B (en) * | 1997-04-02 | 2000-03-01 | United Microelectronics Corp | Capacitor structure and manufacturing method for DRAM |
KR100268919B1 (ko) * | 1997-06-10 | 2000-10-16 | 김영환 | 반도체메모리소자의디램 |
US6215129B1 (en) * | 1997-12-01 | 2001-04-10 | Vsli Technology, Inc. | Via alignment, etch completion, and critical dimension measurement method and structure |
US6709968B1 (en) | 2000-08-16 | 2004-03-23 | Micron Technology, Inc. | Microelectronic device with package with conductive elements and associated method of manufacture |
US7335965B2 (en) | 1999-08-25 | 2008-02-26 | Micron Technology, Inc. | Packaging of electronic chips with air-bridge structures |
US6670719B2 (en) | 1999-08-25 | 2003-12-30 | Micron Technology, Inc. | Microelectronic device package filled with liquid or pressurized gas and associated method of manufacture |
US6433413B1 (en) | 2001-08-17 | 2002-08-13 | Micron Technology, Inc. | Three-dimensional multichip module |
US6747347B2 (en) | 2001-08-30 | 2004-06-08 | Micron Technology, Inc. | Multi-chip electronic package and cooling system |
US6686654B2 (en) | 2001-08-31 | 2004-02-03 | Micron Technology, Inc. | Multiple chip stack structure and cooling system |
US6620638B1 (en) | 2002-06-05 | 2003-09-16 | Micron Technology, Inc. | Testing of multi-chip electronic modules |
KR100492899B1 (ko) * | 2002-11-18 | 2005-06-02 | 주식회사 하이닉스반도체 | 반도체소자 및 그 제조 방법 |
JP3793143B2 (ja) * | 2002-11-28 | 2006-07-05 | 株式会社シマノ | 自転車用電子制御装置 |
KR100597634B1 (ko) * | 2004-04-13 | 2006-07-05 | 삼성전자주식회사 | 커패시터를 가지는 반도체 메모리 소자 및 그의 형성방법 |
US7300821B2 (en) * | 2004-08-31 | 2007-11-27 | Micron Technology, Inc. | Integrated circuit cooling and insulating device and method |
JP4551913B2 (ja) * | 2007-06-01 | 2010-09-29 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5661147A (en) * | 1979-10-23 | 1981-05-26 | Mitsubishi Electric Corp | Semiconductor device |
JPS602775B2 (ja) * | 1981-08-28 | 1985-01-23 | 富士通株式会社 | モニタ機能付大規模集積回路及びその製造方法 |
JPS58182262A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | 半導体集積回路装置 |
JPS5952867A (ja) * | 1982-09-20 | 1984-03-27 | Ricoh Co Ltd | 絶縁層に識別記号を刻設した半導体装置及びその製造方法 |
JPS615565A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 半導体集積回路 |
JPS6146027A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | パタ−ン位置合わせ方法 |
JP2575795B2 (ja) * | 1988-04-28 | 1997-01-29 | 富士通株式会社 | 半導体装置の製造方法 |
JP2905500B2 (ja) * | 1988-07-27 | 1999-06-14 | 三菱電機株式会社 | 半導体装置の製造方法 |
JP2897248B2 (ja) * | 1989-04-18 | 1999-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
JPH0382077A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | 半導体メモリ装置 |
MY109605A (en) * | 1990-06-29 | 1997-03-31 | Canon Kk | Method for producing semiconductor device having alignment mark. |
JP3123073B2 (ja) * | 1990-11-08 | 2001-01-09 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
-
1993
- 1993-02-12 JP JP5023828A patent/JPH0831575B2/ja not_active Expired - Lifetime
-
1994
- 1994-02-09 EP EP94102002A patent/EP0610922A3/en not_active Withdrawn
- 1994-02-09 EP EP00112908A patent/EP1037283A1/en not_active Withdrawn
- 1994-02-09 EP EP00112907A patent/EP1037282A1/en not_active Withdrawn
- 1994-02-12 KR KR1019940002503A patent/KR940020424A/ko not_active IP Right Cessation
- 1994-02-12 KR KR1019940002647A patent/KR100199240B1/ko not_active IP Right Cessation
- 1994-02-14 US US08/194,987 patent/US5457334A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004128463A (ja) * | 2002-06-29 | 2004-04-22 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0610922A2 (en) | 1994-08-17 |
US5457334A (en) | 1995-10-10 |
KR100199240B1 (ko) | 1999-06-15 |
EP1037283A1 (en) | 2000-09-20 |
JPH0831575B2 (ja) | 1996-03-27 |
EP0610922A3 (en) | 1998-01-21 |
EP1037282A1 (en) | 2000-09-20 |
KR940020568A (ko) | 1994-09-16 |
KR940020424A (ko) | 1994-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06236971A (ja) | 半導体記憶装置 | |
US5342800A (en) | Method of making memory cell capacitor | |
US5493137A (en) | Method for production of SOI transistor device and SOI transistor device | |
US5405799A (en) | Method of making a storage electrode of DRAM cell | |
KR960010002B1 (ko) | 고집적 반도체 메모리장치의 커패시터 제조방법 | |
JP2002118235A (ja) | 半導体装置、半導体製造方法、および半導体製造用マスク | |
KR930007192B1 (ko) | 디램셀의 적층형캐패시터 및 제조방법 | |
KR960011652B1 (ko) | 스택캐패시터 및 그 제조방법 | |
KR19990062438A (ko) | 반도체 장치 및 그 제조 방법 | |
KR100368569B1 (ko) | 반도체장치및그제조방법 | |
JP2875777B2 (ja) | 半導体装置 | |
US6204076B1 (en) | Semiconductor device with unbreakable testing elements for evaluating components and process of fabrication thereof | |
US20100258907A1 (en) | Semiconductor device and method of manufacturing the same | |
KR19990078099A (ko) | 반도체장치 및 그 제조방법 | |
US5877053A (en) | Method of fabricating DRAM cell with capacitor having multiple concave structure | |
KR100434506B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
KR0168403B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
KR960001331B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
KR100192927B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
KR960015527B1 (ko) | 반도체 메모리장치 | |
KR100304441B1 (ko) | 반도체소자의 정렬마크 형성방법 | |
KR20000027649A (ko) | 셀 커패시터의 테스트 패턴 | |
KR0183816B1 (ko) | 스페이서층을 이용한 반도체 장치의 커패시터 제조방법 | |
KR950008248B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
KR100214459B1 (ko) | 반도체소자의 배선구조 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961029 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100327 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100327 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110327 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110327 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 17 |
|
EXPY | Cancellation because of completion of term |