JPH06232256A - 半導体デバイスのクラックストップ形成方法及び半導体デバイス - Google Patents
半導体デバイスのクラックストップ形成方法及び半導体デバイスInfo
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- JPH06232256A JPH06232256A JP5293707A JP29370793A JPH06232256A JP H06232256 A JPH06232256 A JP H06232256A JP 5293707 A JP5293707 A JP 5293707A JP 29370793 A JP29370793 A JP 29370793A JP H06232256 A JPH06232256 A JP H06232256A
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- H01L2924/1306—Field-effect transistor [FET]
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【目的】 誘電体層及び半導体基板のマイクロクラック
の広がりを防止する。 【構成】 半導体デバイスのクラックストップを形成す
る方法において、複数の能動領域2及び非能動領域を有
する基板1上に誘電体層を蒸着するステップと、能動領
域2にバイアを有し、非能動領域に溝5を有し、各溝5
が能動領域2の一つを囲む連続ループを形成するように
誘電体をパターン形成するステップと、複数の接点及び
複数のタングステンリングを生成するためにバイア及び
溝5にタングステンを蒸着するステップと、を有する。
の広がりを防止する。 【構成】 半導体デバイスのクラックストップを形成す
る方法において、複数の能動領域2及び非能動領域を有
する基板1上に誘電体層を蒸着するステップと、能動領
域2にバイアを有し、非能動領域に溝5を有し、各溝5
が能動領域2の一つを囲む連続ループを形成するように
誘電体をパターン形成するステップと、複数の接点及び
複数のタングステンリングを生成するためにバイア及び
溝5にタングステンを蒸着するステップと、を有する。
Description
【0001】
【産業上の利用分野】本発明は、半導体デバイスのクラ
ックストップの製造方法及びこれらのクラックストップ
を組み入れた半導体デバイスに関する。
ックストップの製造方法及びこれらのクラックストップ
を組み入れた半導体デバイスに関する。
【0002】
【従来の技術】半導体デバイスの製造では、従来の写真
平版技術の使用により、複数の集積回路が一つの半導体
ウェーハ内に同時に製造される。従って、例えば従来技
術の従来の手法、例えばシリコンボデー内に拡散した
り、予定されたパターンを形成することによって、ウェ
ーハにそのウェーハの実質的な平面領域に形成された多
数の別々の集積回路を含ませることができる。また、接
点パッド、テストモニタデバイス、各集積回路又は他の
半導体デバイスの外周に隣接するプレーナ表面上の測定
又は整列(アラインメント)用のデバイスのような2次
デバイスを複数製造することは有益である。各単一の集
積回路は、方形切断ライン又はレーンと呼ばれる垂直軸
に沿って個々のデバイス間の境界ラインをマーキングす
ると共に、単一のウェーハ内に複数の集積回路を同時に
形成するのに有益なように比較的微小な寸法に形成され
ている。方形切断ラインはウェーハ上で直交する2つの
方向に離間して形成される。一般的に方形切断ラインの
幅は50〜100μmで、深さは3〜10μmである。
方形切断領域は金属回転ブレードにより切断される領域
であるため、ICエレメント(以下、機能エレメントと
称する。)はこの領域に形成されないが、機能エレメン
トを試験するためのテストエレメント又はマスクアライ
ンメント用のアラインメントマークがしばしばこの領域
に形成される。
平版技術の使用により、複数の集積回路が一つの半導体
ウェーハ内に同時に製造される。従って、例えば従来技
術の従来の手法、例えばシリコンボデー内に拡散した
り、予定されたパターンを形成することによって、ウェ
ーハにそのウェーハの実質的な平面領域に形成された多
数の別々の集積回路を含ませることができる。また、接
点パッド、テストモニタデバイス、各集積回路又は他の
半導体デバイスの外周に隣接するプレーナ表面上の測定
又は整列(アラインメント)用のデバイスのような2次
デバイスを複数製造することは有益である。各単一の集
積回路は、方形切断ライン又はレーンと呼ばれる垂直軸
に沿って個々のデバイス間の境界ラインをマーキングす
ると共に、単一のウェーハ内に複数の集積回路を同時に
形成するのに有益なように比較的微小な寸法に形成され
ている。方形切断ラインはウェーハ上で直交する2つの
方向に離間して形成される。一般的に方形切断ラインの
幅は50〜100μmで、深さは3〜10μmである。
方形切断領域は金属回転ブレードにより切断される領域
であるため、ICエレメント(以下、機能エレメントと
称する。)はこの領域に形成されないが、機能エレメン
トを試験するためのテストエレメント又はマスクアライ
ンメント用のアラインメントマークがしばしばこの領域
に形成される。
【0003】従来技術において周知の技術に従って、相
互接続された半導体デバイスの形に半導体ウェーハを形
成した後に、良好なチップと不適切に形成又は製造され
た不良チップとを識別するためにチップが試験される。
前述のように、方形切断レーンに試験、測定、アライン
メント及びダイ密封構造(体)を配置することが一般的
に行われている。試験後に、隣接する良好なチップは残
されて、一緒に接続される一方で、不良チップは分離さ
れ、又はウェーハ全体が分離され、かつ、不良チップが
廃棄される。分離(又は方形切断)は方形切断レーンに
沿ったソーイング又はレーザ切断のような従来技術によ
り行うことができる。
互接続された半導体デバイスの形に半導体ウェーハを形
成した後に、良好なチップと不適切に形成又は製造され
た不良チップとを識別するためにチップが試験される。
前述のように、方形切断レーンに試験、測定、アライン
メント及びダイ密封構造(体)を配置することが一般的
に行われている。試験後に、隣接する良好なチップは残
されて、一緒に接続される一方で、不良チップは分離さ
れ、又はウェーハ全体が分離され、かつ、不良チップが
廃棄される。分離(又は方形切断)は方形切断レーンに
沿ったソーイング又はレーザ切断のような従来技術によ
り行うことができる。
【0004】大規模集積(LSI)の最も大きな問題の
一つは、各ウェーハからデバイスの商業的に有利な程度
に充分に高い歩留りを得ることである。ウェーハ毎のデ
バイスの数及び複雑性が増加すると、歩留りがしばしば
比例して低減する。それゆえに、不良品として廃棄され
るべきデバイスの数を最小化することが強く望まれる。
一つは、各ウェーハからデバイスの商業的に有利な程度
に充分に高い歩留りを得ることである。ウェーハ毎のデ
バイスの数及び複雑性が増加すると、歩留りがしばしば
比例して低減する。それゆえに、不良品として廃棄され
るべきデバイスの数を最小化することが強く望まれる。
【0005】半導体デバイスは通常1以上の誘電性材料
層を含んでいる。一般的に、誘電体層は金属相互接続ラ
インを形成できるように予定された方法で製造されてい
る。タングステン又はアルミニウムアロイ及び同等金属
が通常相互接続ラインを形成するために使用されてい
る。ICチップに配置された多層の相互接続ライン同様
多数の結合した誘電体層を有するICチップが従来技術
において既知である。しばしば誘電体性料の密度は全体
的に均一でない。その材料におけるフイルムストレス及
びインターフェイスは、マイクロクラックが相互接続ラ
イン及びバイアに使用されるような金属とぶつかるまで
誘電体内に広がるのを許容する。金属ラインは非常に薄
いので、クラックはラインを切断してチップの不良を引
き起こす。
層を含んでいる。一般的に、誘電体層は金属相互接続ラ
インを形成できるように予定された方法で製造されてい
る。タングステン又はアルミニウムアロイ及び同等金属
が通常相互接続ラインを形成するために使用されてい
る。ICチップに配置された多層の相互接続ライン同様
多数の結合した誘電体層を有するICチップが従来技術
において既知である。しばしば誘電体性料の密度は全体
的に均一でない。その材料におけるフイルムストレス及
びインターフェイスは、マイクロクラックが相互接続ラ
イン及びバイアに使用されるような金属とぶつかるまで
誘電体内に広がるのを許容する。金属ラインは非常に薄
いので、クラックはラインを切断してチップの不良を引
き起こす。
【0006】方形切断操作はしばしば半導体基板及び最
上の誘電体層の双方にマイクロクラックを誘発する。シ
リコン基板に生じるマイクロクラックは非常に速く広が
り、上記の初期試験において見いだされる不良に導く傾
向にある。誘電体層のマイクロクラックはもっとゆっく
り広がり、遅延された不良、しばしばデバイスが実際に
使用された後の不良に導く傾向にある。使用における不
良は特に高くつき、崩壊的である。それゆえに、誘電体
層におけるマイクロクラックの広がりを低減する方法が
強く望まれる。
上の誘電体層の双方にマイクロクラックを誘発する。シ
リコン基板に生じるマイクロクラックは非常に速く広が
り、上記の初期試験において見いだされる不良に導く傾
向にある。誘電体層のマイクロクラックはもっとゆっく
り広がり、遅延された不良、しばしばデバイスが実際に
使用された後の不良に導く傾向にある。使用における不
良は特に高くつき、崩壊的である。それゆえに、誘電体
層におけるマイクロクラックの広がりを低減する方法が
強く望まれる。
【0007】その問題に対する一つのアプローチはブル
メンシャイン(Blumenshine)ら(米国特許
第4,992,326号及び第4,976,814号)
の技術によって提案されている。このアプローチでは、
ストレスと不良(欠陥)が最も高いといわれているパッ
ケージの角部に金属クラック防止パターンを形成してい
る。しかしながら、通常のメタライゼーション(金属被
服)の厚さの層ではマイクロクラックは停止せず、むし
ろ金属ストラップが***してしまうので、その技術は相
当に強固な層の蒸着を必要とする。さらに、角部以外の
場所に生じるクラックは妨げられることなく広がってし
まう。従って、角部強化は、チップが輸送及び使用の間
に受けるチッピング及び熱ショックからのダメージを低
減するが、方形切断処理から生じるダメージを防止する
ことは期待できないと言われている。
メンシャイン(Blumenshine)ら(米国特許
第4,992,326号及び第4,976,814号)
の技術によって提案されている。このアプローチでは、
ストレスと不良(欠陥)が最も高いといわれているパッ
ケージの角部に金属クラック防止パターンを形成してい
る。しかしながら、通常のメタライゼーション(金属被
服)の厚さの層ではマイクロクラックは停止せず、むし
ろ金属ストラップが***してしまうので、その技術は相
当に強固な層の蒸着を必要とする。さらに、角部以外の
場所に生じるクラックは妨げられることなく広がってし
まう。従って、角部強化は、チップが輸送及び使用の間
に受けるチッピング及び熱ショックからのダメージを低
減するが、方形切断処理から生じるダメージを防止する
ことは期待できないと言われている。
【0008】モリ(米国特許第5,024,970号)
は、クラック防止として作用する方形切断レーンのシリ
コン基板インボードに一対の溝を生成する方法を記載し
ている。その溝は、その一対の溝、つまりケイ素化合物
の各面に一つずつの溝を作るためのエッチングマスクと
して作用するプラチナケイ素化合物を形成するために、
プラチナフイルムを焼結することにより生成される。モ
リの方法は誘電体ではなくシリコンに溝を生成してお
り、また能動(アクティブ)デバイス領域の形成に必要
なステップに加えて多くのステップ(蒸着、焼結及びエ
ッチング)を必要とする。この明細書で使用される「能
動デバイス領域」という用語は、電気的エレメントの動
作に関係する構造体を意味している。それはp/n接
合、MOSFETS等のような構造体を含んでいる。
は、クラック防止として作用する方形切断レーンのシリ
コン基板インボードに一対の溝を生成する方法を記載し
ている。その溝は、その一対の溝、つまりケイ素化合物
の各面に一つずつの溝を作るためのエッチングマスクと
して作用するプラチナケイ素化合物を形成するために、
プラチナフイルムを焼結することにより生成される。モ
リの方法は誘電体ではなくシリコンに溝を生成してお
り、また能動(アクティブ)デバイス領域の形成に必要
なステップに加えて多くのステップ(蒸着、焼結及びエ
ッチング)を必要とする。この明細書で使用される「能
動デバイス領域」という用語は、電気的エレメントの動
作に関係する構造体を意味している。それはp/n接
合、MOSFETS等のような構造体を含んでいる。
【0009】このように、特に誘電体層で、追加のマス
クステップを必要とせず、能動領域の生成に必要とされ
るステップ以外に1又は2の追加の処理ステップのみを
必要とするクラックストップの製造方法が必要とされて
いる。
クステップを必要とせず、能動領域の生成に必要とされ
るステップ以外に1又は2の追加の処理ステップのみを
必要とするクラックストップの製造方法が必要とされて
いる。
【0010】
【発明が解決しようとする課題】本発明の目的は誘電体
層及び半導体基板のマイクロクラックの広がりを防止す
る構造体を提供することである。
層及び半導体基板のマイクロクラックの広がりを防止す
る構造体を提供することである。
【0011】さらなる目的は追加のマスクステップを必
要とせず、能動領域の生成に必要とされるステップ以外
に1又は2の追加の処理ステップのみを必要とするクラ
ックストップの製造方法を提供することである。
要とせず、能動領域の生成に必要とされるステップ以外
に1又は2の追加の処理ステップのみを必要とするクラ
ックストップの製造方法を提供することである。
【0012】接点及びクラックストップを製造する方法
のための金属のパターン形成及び蒸着が、1つのマスク
ステップのみ及び1つの蒸着ステップのみが必要とされ
るように、同時に実行可能なことが本発明の方法の特別
の利点である。
のための金属のパターン形成及び蒸着が、1つのマスク
ステップのみ及び1つの蒸着ステップのみが必要とされ
るように、同時に実行可能なことが本発明の方法の特別
の利点である。
【0013】
【課題を解決するための手段】これら及び他の目的、特
徴及び利点は、以下のステップを含む半導体デバイスの
クラックストップ形成方法に関する本発明により提供さ
れる。 (a) 複数の能動(アクティブ)及び非能動領域(イ
ナクティブ)を有する半導体基板に誘電性材料を蒸着す
るステップと、(b) 能動領域にバイアを有し、非能
動領域に溝を有し、各溝が能動領域の一つを囲む連続ル
ープを形成するようにその誘電性材料をパターン形成す
るステップと、(c) 複数の接点及び複数の金属リン
グを生成するためにバイア及び溝の双方に第1の金属を
蒸着するステップと、である。
徴及び利点は、以下のステップを含む半導体デバイスの
クラックストップ形成方法に関する本発明により提供さ
れる。 (a) 複数の能動(アクティブ)及び非能動領域(イ
ナクティブ)を有する半導体基板に誘電性材料を蒸着す
るステップと、(b) 能動領域にバイアを有し、非能
動領域に溝を有し、各溝が能動領域の一つを囲む連続ル
ープを形成するようにその誘電性材料をパターン形成す
るステップと、(c) 複数の接点及び複数の金属リン
グを生成するためにバイア及び溝の双方に第1の金属を
蒸着するステップと、である。
【0014】その方法は以下によって、さらに改良でき
る。 (d) 接点上の第2の金属層を形成するステップであ
って、前記第2の金属はその第2の金属の存在下で第1
の金属を選択的にエッチングできるようなものから選択
される前記形成ステップと、(e) 溝から第1の金属
を除去するステップと、である。
る。 (d) 接点上の第2の金属層を形成するステップであ
って、前記第2の金属はその第2の金属の存在下で第1
の金属を選択的にエッチングできるようなものから選択
される前記形成ステップと、(e) 溝から第1の金属
を除去するステップと、である。
【0015】選択的にエッチングされるということは、
第2の金属と第1の金属との間のエッチング速度比が第
2の金属の機能を損なうことなく第1の金属の実質的に
全てを除去することを許容する程度に十分高いことを意
味している。
第2の金属と第1の金属との間のエッチング速度比が第
2の金属の機能を損なうことなく第1の金属の実質的に
全てを除去することを許容する程度に十分高いことを意
味している。
【0016】好ましい実施例において、第1の金属はタ
ングステン又はタングステンアロイであり、第2の金属
はアルミニウム又はアルミニウムアロイである。溝は一
連の方形切断ラインに平行かつ近接して生成され、それ
により方形切断ラインに沿って基板を切断することによ
り製造されるチップは、能動デバイス領域の周辺に連続
した溝を有している。溝は基板に略達する程度までの深
さがあってもよい。
ングステン又はタングステンアロイであり、第2の金属
はアルミニウム又はアルミニウムアロイである。溝は一
連の方形切断ラインに平行かつ近接して生成され、それ
により方形切断ラインに沿って基板を切断することによ
り製造されるチップは、能動デバイス領域の周辺に連続
した溝を有している。溝は基板に略達する程度までの深
さがあってもよい。
【0017】第2の態様において本発明は以下のステッ
プを含む半導体デバイスのクラックストップを形成する
方法に関する。 (a) 半導体基板上に第1の誘電性材料を蒸着するス
テップと、(b) 基板に略達する深さの複数の溝を有
するようにその誘電性材料をパターン形成するステッ
プ。ここで各溝は複数の能動デバイス領域の一つを囲む
連続ループを形成し、それにより基板を切断することに
よって製造されるチップは能動デバイス領域の周辺に連
続した溝を有する。更に、(c) 溝にタングステンを
蒸着するステップと、(d) そのタングステンを除去
するステップと、である。
プを含む半導体デバイスのクラックストップを形成する
方法に関する。 (a) 半導体基板上に第1の誘電性材料を蒸着するス
テップと、(b) 基板に略達する深さの複数の溝を有
するようにその誘電性材料をパターン形成するステッ
プ。ここで各溝は複数の能動デバイス領域の一つを囲む
連続ループを形成し、それにより基板を切断することに
よって製造されるチップは能動デバイス領域の周辺に連
続した溝を有する。更に、(c) 溝にタングステンを
蒸着するステップと、(d) そのタングステンを除去
するステップと、である。
【0018】この方法の利点は、一連の溝を有する誘電
体のパターン形成が能動デバイス領域内の金属構造に対
する誘電体のパターン形成と同時に行われる場合に最も
大きくなる。
体のパターン形成が能動デバイス領域内の金属構造に対
する誘電体のパターン形成と同時に行われる場合に最も
大きくなる。
【0019】一つの実施例において、連続する溝は基板
と誘電性材料との間の境界へ下方に伸長している。別の
実施例においては、連続する溝は基板内へ入り込んでい
る。タングステンを選択的に溶解するためにパーオキシ
ド溶液が使用でき、パーオキシド溶液としては60°〜
100°CでH2 O2 の10〜30%水溶液が好まし
い。デバイスの追加処理はステップ(c)とステップ
(d)の間で行える。その処理にはしばしばタングステ
ンメタライゼーション層の蒸着及びパターン形成及び不
動態(パッシベーション)フイルムの蒸着及びパターン
形成が含まれる。
と誘電性材料との間の境界へ下方に伸長している。別の
実施例においては、連続する溝は基板内へ入り込んでい
る。タングステンを選択的に溶解するためにパーオキシ
ド溶液が使用でき、パーオキシド溶液としては60°〜
100°CでH2 O2 の10〜30%水溶液が好まし
い。デバイスの追加処理はステップ(c)とステップ
(d)の間で行える。その処理にはしばしばタングステ
ンメタライゼーション層の蒸着及びパターン形成及び不
動態(パッシベーション)フイルムの蒸着及びパターン
形成が含まれる。
【0020】大部分の実施例では、タングステンは溝に
蒸着されると同時に能動デバイス領域に相互接続を形成
するために蒸着される。
蒸着されると同時に能動デバイス領域に相互接続を形成
するために蒸着される。
【0021】別の態様では本発明は多数(複数)の誘電
体層を有する半導体デバイスのクラックストップを形成
する方法に関する。その方法は以下のステップを含んで
いる。 (a) 半導体基板上に第1の誘電性材料を蒸着するス
テップと、(b) 基板に略達する深さの複数の溝を有
し、各溝が複数の能動デバイス領域の一つを囲む連続ル
ープを形成するように、誘電性材料をパターン形成する
ステップと、(c) 溝にタングステンを蒸着するステ
ップと、(d) 第1の誘電体上に誘電性材料の一以上
の連続フイルムを蒸着するステップであって、各連続フ
イルムが第1のタングステン充填溝と垂直に位置合わせ
された複数の溝を有し、この溝の各々がタングステンに
よって充填されている前記蒸着ステップと、(e) 前
記溝からタングステンを除去するステップと、である。
体層を有する半導体デバイスのクラックストップを形成
する方法に関する。その方法は以下のステップを含んで
いる。 (a) 半導体基板上に第1の誘電性材料を蒸着するス
テップと、(b) 基板に略達する深さの複数の溝を有
し、各溝が複数の能動デバイス領域の一つを囲む連続ル
ープを形成するように、誘電性材料をパターン形成する
ステップと、(c) 溝にタングステンを蒸着するステ
ップと、(d) 第1の誘電体上に誘電性材料の一以上
の連続フイルムを蒸着するステップであって、各連続フ
イルムが第1のタングステン充填溝と垂直に位置合わせ
された複数の溝を有し、この溝の各々がタングステンに
よって充填されている前記蒸着ステップと、(e) 前
記溝からタングステンを除去するステップと、である。
【0022】別の態様において、本発明は以下のステッ
プを含む半導体デバイスのクラックストップを形成する
方法に関する。 (a) 一連の溝を有するように半導体基板をパターン
形成するステップであって、各溝が基板内の複数の能動
領域の一つを囲む連続ループを形成する前記パターン形
成ステップと、(b) 溝の幅の2/1未満の厚さのフ
イルムを順応するように蒸着するステップであって、そ
れにより溝は不完全に充填され、能動デバイス領域の回
りの各連続ループ内にポケットが形成される前記蒸着ス
テップと、(c) タングステンリングを形成するため
にポケットにタングステンを蒸着するステップと、
(d) そのタングステンを除去するステップと、であ
る。
プを含む半導体デバイスのクラックストップを形成する
方法に関する。 (a) 一連の溝を有するように半導体基板をパターン
形成するステップであって、各溝が基板内の複数の能動
領域の一つを囲む連続ループを形成する前記パターン形
成ステップと、(b) 溝の幅の2/1未満の厚さのフ
イルムを順応するように蒸着するステップであって、そ
れにより溝は不完全に充填され、能動デバイス領域の回
りの各連続ループ内にポケットが形成される前記蒸着ス
テップと、(c) タングステンリングを形成するため
にポケットにタングステンを蒸着するステップと、
(d) そのタングステンを除去するステップと、であ
る。
【0023】フイルムが誘電体層である場合は、これは
能動デバイス領域を囲む誘電体を内張りした溝の形で複
数のクラックストップを形成する。
能動デバイス領域を囲む誘電体を内張りした溝の形で複
数のクラックストップを形成する。
【0024】この態様の好ましい実施例において、誘電
体層はステップ(b)とステップ(c)との間で一連の
バイアが付与され、リングを形成するためのタングステ
ンの蒸着は同時にバイア内の接点を形成する。
体層はステップ(b)とステップ(c)との間で一連の
バイアが付与され、リングを形成するためのタングステ
ンの蒸着は同時にバイア内の接点を形成する。
【0025】ステップ(c)とステップ(d)との間で
アルミニウムアロイメタライゼーション層の蒸着及びパ
ターン形成及び不動態フイルムの蒸着及びパターン形成
により、デバイスを追加的に処理できる。
アルミニウムアロイメタライゼーション層の蒸着及びパ
ターン形成及び不動態フイルムの蒸着及びパターン形成
により、デバイスを追加的に処理できる。
【0026】さらなる実施例において、本発明は前記方
法により製造される半導体デバイスに関する。半導体デ
バイスは半導体基板と誘電体層を含んでいる。基板は誘
電体を内張りした溝により囲まれた能動デバイス領域を
含んでいる。
法により製造される半導体デバイスに関する。半導体デ
バイスは半導体基板と誘電体層を含んでいる。基板は誘
電体を内張りした溝により囲まれた能動デバイス領域を
含んでいる。
【0027】別の態様では、本発明は以下のステップを
含む半導体デバイスのクラックストップを形成する方法
に関する。 (a) 半導体基板上に誘電性材料を蒸着するステップ
と、(b) 基板に略達する深さの一連の溝を有するよ
うに誘電性材料をパターン形成するステップであって、
各溝が複数の能動デバイス領域の一つを囲む連続ループ
を形成する前記パターン形成ステップと、(c) 溝に
溝の幅の2/1未満の厚さの第1の金属層を順応するよ
うに蒸着するステップであって、それにより溝が不完全
に充填される前記蒸着ステップ。ここで蒸着法は化学蒸
着法が好ましく、また第1の金属としてはタングステン
が好ましい。(d) 方向性感知処理により溝の最上部
に第2の金属層を蒸着するステップであって、それによ
り第1の金属層により3面が囲まれ、第2の金属層によ
り4番目の面が囲まれたキャビティが形成される前記蒸
着ステップ。ここで第2の金属はアルミニウムアロイが
好ましく、また方向性感知処理としてはスパッタリング
が好ましい。
含む半導体デバイスのクラックストップを形成する方法
に関する。 (a) 半導体基板上に誘電性材料を蒸着するステップ
と、(b) 基板に略達する深さの一連の溝を有するよ
うに誘電性材料をパターン形成するステップであって、
各溝が複数の能動デバイス領域の一つを囲む連続ループ
を形成する前記パターン形成ステップと、(c) 溝に
溝の幅の2/1未満の厚さの第1の金属層を順応するよ
うに蒸着するステップであって、それにより溝が不完全
に充填される前記蒸着ステップ。ここで蒸着法は化学蒸
着法が好ましく、また第1の金属としてはタングステン
が好ましい。(d) 方向性感知処理により溝の最上部
に第2の金属層を蒸着するステップであって、それによ
り第1の金属層により3面が囲まれ、第2の金属層によ
り4番目の面が囲まれたキャビティが形成される前記蒸
着ステップ。ここで第2の金属はアルミニウムアロイが
好ましく、また方向性感知処理としてはスパッタリング
が好ましい。
【0028】ステップ(a)からステップ(d)までの
一連(ステップ(b)における溝はそれが形成された層
の下方に伸長しないことを除く)が複数の誘電体層の一
連のクラックストップのために繰り返されるであろう。
これにより好ましくは第1の一連の溝と垂直に位置合わ
せされる複数の中空金属リングを有する各連続フイルム
又は層ができ、それにより基板を切断することにより製
造されるチップは能動領域を囲む中空金属リングのスタ
ックの形でクラックストップを有する。
一連(ステップ(b)における溝はそれが形成された層
の下方に伸長しないことを除く)が複数の誘電体層の一
連のクラックストップのために繰り返されるであろう。
これにより好ましくは第1の一連の溝と垂直に位置合わ
せされる複数の中空金属リングを有する各連続フイルム
又は層ができ、それにより基板を切断することにより製
造されるチップは能動領域を囲む中空金属リングのスタ
ックの形でクラックストップを有する。
【0029】一つの実施例において、溝は2〜3μm幅
で、タングステンは0.8〜1.0μm厚である。
で、タングステンは0.8〜1.0μm厚である。
【0030】さらなる態様において、本発明は上記方法
により製造される半導体デバイスに関する。半導体デバ
イスは複数の誘電体層を有する半導体基板を含んでい
る。基板は能動領域を含み、誘電体層の各々は基板の能
動領域を囲む連続する中空金属ループを含んでいる。能
動領域を囲む中空金属ループは、キャビティの床及び壁
を形成する第1の金属組成とキャビティのキャップを形
成する第2の金属組成の2つの金属組成からなるのが好
ましく、第1の金属組成としてはタングステンが好まし
く、また第2の金属組成としてはアルミニウムアロイが
好ましい。
により製造される半導体デバイスに関する。半導体デバ
イスは複数の誘電体層を有する半導体基板を含んでい
る。基板は能動領域を含み、誘電体層の各々は基板の能
動領域を囲む連続する中空金属ループを含んでいる。能
動領域を囲む中空金属ループは、キャビティの床及び壁
を形成する第1の金属組成とキャビティのキャップを形
成する第2の金属組成の2つの金属組成からなるのが好
ましく、第1の金属組成としてはタングステンが好まし
く、また第2の金属組成としてはアルミニウムアロイが
好ましい。
【0031】
【実施例】本発明による第1の方法は図1から図8の断
面図に示されている。図1は基板1を示しており、本実
施例においては、シリコンであるが、能動デバイス領域
2を有する他の半導体基板(例えばガリウムヒ化物)で
あってもよい。能動領域は従来技術において周知の方法
で形成されている。能動領域2の各々は少なくとも1つ
の電子エレメントを含んでいる。能動領域の詳細は図に
おいては省略されている。誘電体層3は基板上に蒸着さ
れており、この誘電体層3にはシリコン窒化物、シリコ
ンジオキシド、ボロン リン シリコングラス、アルミ
ニウムオキシド、ポリイミド又は他の誘電性材料が使用
できる。フォトレジストは誘電体層3の最上部にあり、
バイア4及び溝5を形成するためにパターン形成され、
例えば反応性イオンエッチング(RIE)によりエッチ
ングされ、図2に示す構造体を形成するためにマスクが
除去される。溝5は基板に向かって下方にエッチングさ
れる。完全に基板に到達することは必要でないが、溝の
底が基板より上である程クラックストップとして効率的
に機能しない。幾つかのデバイスのために我々は200
0オングストローム程度の厚みが残っている場合はまだ
使用可能なクラックストップを形成することを発見し
た。
面図に示されている。図1は基板1を示しており、本実
施例においては、シリコンであるが、能動デバイス領域
2を有する他の半導体基板(例えばガリウムヒ化物)で
あってもよい。能動領域は従来技術において周知の方法
で形成されている。能動領域2の各々は少なくとも1つ
の電子エレメントを含んでいる。能動領域の詳細は図に
おいては省略されている。誘電体層3は基板上に蒸着さ
れており、この誘電体層3にはシリコン窒化物、シリコ
ンジオキシド、ボロン リン シリコングラス、アルミ
ニウムオキシド、ポリイミド又は他の誘電性材料が使用
できる。フォトレジストは誘電体層3の最上部にあり、
バイア4及び溝5を形成するためにパターン形成され、
例えば反応性イオンエッチング(RIE)によりエッチ
ングされ、図2に示す構造体を形成するためにマスクが
除去される。溝5は基板に向かって下方にエッチングさ
れる。完全に基板に到達することは必要でないが、溝の
底が基板より上である程クラックストップとして効率的
に機能しない。幾つかのデバイスのために我々は200
0オングストローム程度の厚みが残っている場合はまだ
使用可能なクラックストップを形成することを発見し
た。
【0032】タングステンは例えば化学蒸着法(CV
D)により順応するように蒸着され、タングステン接点
6とタングステンリング7とを有する図3に示す構造体
を形成するために、表面が平面化される。能動構造及び
クラックストップのパターン形成及び能動構造及びクラ
ックストップの蒸着が単一の操作において達成できるこ
とに注意されたい。これが好ましい方法であるが、状況
によってはこれらの各々を別々に達成することができ
る。アルミニウム又は他のメタライゼーション層8が誘
電体の最上部に蒸着されて、図4に示されるタングステ
ンと電気的接触が付与される。通常のメタライゼーショ
ン材料には、アルミニウム及びそのアロイに加えて、T
i、Pt、Au、Cr、Mo、Ni、Zr、Pd及びそ
れらのアロイが含まれる。フォトレジストが再度配置さ
れ、相互接続9を限定し、かつ、方形切断レーン10及
びタングステンリング7上の表面を明瞭にするために、
パターン形成される。アルミニウム又は他のメタライゼ
ーションは、図5に示すように、方形切断レーン及び溝
上から及び能動領域内の対象となる領域からエッチング
される。このエッチングは通常誘電体層3で止まるドラ
イエッチングによって行われる。アルミニウムに対する
通常のRIEエッチングはBCl3 、HCl及びCHC
l3 雰囲気内で行われる。
D)により順応するように蒸着され、タングステン接点
6とタングステンリング7とを有する図3に示す構造体
を形成するために、表面が平面化される。能動構造及び
クラックストップのパターン形成及び能動構造及びクラ
ックストップの蒸着が単一の操作において達成できるこ
とに注意されたい。これが好ましい方法であるが、状況
によってはこれらの各々を別々に達成することができ
る。アルミニウム又は他のメタライゼーション層8が誘
電体の最上部に蒸着されて、図4に示されるタングステ
ンと電気的接触が付与される。通常のメタライゼーショ
ン材料には、アルミニウム及びそのアロイに加えて、T
i、Pt、Au、Cr、Mo、Ni、Zr、Pd及びそ
れらのアロイが含まれる。フォトレジストが再度配置さ
れ、相互接続9を限定し、かつ、方形切断レーン10及
びタングステンリング7上の表面を明瞭にするために、
パターン形成される。アルミニウム又は他のメタライゼ
ーションは、図5に示すように、方形切断レーン及び溝
上から及び能動領域内の対象となる領域からエッチング
される。このエッチングは通常誘電体層3で止まるドラ
イエッチングによって行われる。アルミニウムに対する
通常のRIEエッチングはBCl3 、HCl及びCHC
l3 雰囲気内で行われる。
【0033】不動態層11は通常シリコン窒化物又は同
様の材料であり、パッド12とリング7へのアクセスを
限定し、かつ、方形切断レーンを予備的にエッチングす
るために、写真平版術に従ってその構造体上に蒸着され
る。不動態層11は、図6に示すように、パッド又はリ
ングの金属へ下方に選択的にエッチングされる。リング
はそのとき、図7に示す構造体を形成するために、アル
ミニウム上のタングステンに対して非常に選択的ないず
れかのエッチング液(本実施例では、過酸化水素エッチ
ング液)を用いてエッチングすることにより、選択的に
除去される。ウェーハはそのとき図8に示すように、チ
ップを製造するために領域10を通って方形切断され
る。図23は2つの方形切断レーン10の交差部分の図
7と同じ段階の平面図であり、不動態層11がコーティ
ングされた能動領域に関係する溝5の位置を示してい
る。簡素化のために、パッド12は図23に示されてい
ない。図7は図23のA−A’線における断面である。
様の材料であり、パッド12とリング7へのアクセスを
限定し、かつ、方形切断レーンを予備的にエッチングす
るために、写真平版術に従ってその構造体上に蒸着され
る。不動態層11は、図6に示すように、パッド又はリ
ングの金属へ下方に選択的にエッチングされる。リング
はそのとき、図7に示す構造体を形成するために、アル
ミニウム上のタングステンに対して非常に選択的ないず
れかのエッチング液(本実施例では、過酸化水素エッチ
ング液)を用いてエッチングすることにより、選択的に
除去される。ウェーハはそのとき図8に示すように、チ
ップを製造するために領域10を通って方形切断され
る。図23は2つの方形切断レーン10の交差部分の図
7と同じ段階の平面図であり、不動態層11がコーティ
ングされた能動領域に関係する溝5の位置を示してい
る。簡素化のために、パッド12は図23に示されてい
ない。図7は図23のA−A’線における断面である。
【0034】誘電体層3は単一層として描かれている
が、この誘電体層3はモノリシックである必要はない。
誘電体層3をバイア4と溝5を生成するために全層をエ
ッチングできる限り多層誘電体のサンドウィッチとする
こともできる。
が、この誘電体層3はモノリシックである必要はない。
誘電体層3をバイア4と溝5を生成するために全層をエ
ッチングできる限り多層誘電体のサンドウィッチとする
こともできる。
【0035】前述の例では、リング構造7はタングステ
ンにより形成され、メタライゼーション8はアルミニウ
ムアロイであった。これは便利で有効な組み合わせであ
るが、有効なメタライゼーション層を形成し、かつ、高
い差分エッチング速度比を有する金属のいかなる組み合
わせも同様に機能し、例えばタンタル、チタン及びタン
グステンがアルミニウム、銅及びそのアロイの存在下で
選択的にエッチングされる。同様に、リング7中の金属
とメタライゼーション8との間を区分するいかなるエッ
チング液も使用できる。30以上のエッチング速度比が
好ましい。
ンにより形成され、メタライゼーション8はアルミニウ
ムアロイであった。これは便利で有効な組み合わせであ
るが、有効なメタライゼーション層を形成し、かつ、高
い差分エッチング速度比を有する金属のいかなる組み合
わせも同様に機能し、例えばタンタル、チタン及びタン
グステンがアルミニウム、銅及びそのアロイの存在下で
選択的にエッチングされる。同様に、リング7中の金属
とメタライゼーション8との間を区分するいかなるエッ
チング液も使用できる。30以上のエッチング速度比が
好ましい。
【0036】リングがタングステンで、メタライゼーシ
ョンがアルミニウムである場合、熱過酸化水素水溶液が
適切なエッチング液である。我々は10〜30%のH2
O2が適切な試薬であることを発見したが、安全性を考
慮する以外で30%を越える濃度が使用できない理由は
ない。我々はH2 O2 のエッチングに対する最適な温度
範囲は70〜75°であることを発見した。60°未満
では反応が商業的方法としては実際的でない位遅く、7
5°を越えると反応はより速いが、促進の程度が殆どの
目的にとって不必要であり、かつ、接触時間が非常に短
いので、選択性を完全に利用することが困難となる。
ョンがアルミニウムである場合、熱過酸化水素水溶液が
適切なエッチング液である。我々は10〜30%のH2
O2が適切な試薬であることを発見したが、安全性を考
慮する以外で30%を越える濃度が使用できない理由は
ない。我々はH2 O2 のエッチングに対する最適な温度
範囲は70〜75°であることを発見した。60°未満
では反応が商業的方法としては実際的でない位遅く、7
5°を越えると反応はより速いが、促進の程度が殆どの
目的にとって不必要であり、かつ、接触時間が非常に短
いので、選択性を完全に利用することが困難となる。
【0037】溝は各チップの能動領域の回りの単一のリ
ングとして生成される。殆どすべてのクラックがチップ
の外側のエッジから始まり、内側に広がるからである。
前述のように、クラックは誘電体層内でかなり頻繁に発
生する傾向がある。クラックが能動領域内へ内側に広が
る(伝播する)と、クラックは結局金属ラインにぶつか
る。金属ラインは非常に薄いので、クラックは金属ライ
ンを通過し続けて、接続を切断しチップの不良を引き起
こす。能動領域を囲む溝を用いると、エッジから始まる
クラックは能動領域に到達する前に溝で止まる。5×1
2mmのデバイスに対して溝は約1μm幅である。
ングとして生成される。殆どすべてのクラックがチップ
の外側のエッジから始まり、内側に広がるからである。
前述のように、クラックは誘電体層内でかなり頻繁に発
生する傾向がある。クラックが能動領域内へ内側に広が
る(伝播する)と、クラックは結局金属ラインにぶつか
る。金属ラインは非常に薄いので、クラックは金属ライ
ンを通過し続けて、接続を切断しチップの不良を引き起
こす。能動領域を囲む溝を用いると、エッジから始まる
クラックは能動領域に到達する前に溝で止まる。5×1
2mmのデバイスに対して溝は約1μm幅である。
【0038】強固に付着した固体金属特徴(形質)がリ
ング内に残されるなら、例えば、タングステンがエッチ
ングされないならば、伝播するクラック先端の大きなエ
ネルギーは金属リングを通過し、広がり続けるであろ
う。タングステンが誘電体に弱く付着しているならば、
クラックのエネルギーは消失し、伝播は止まるが、接点
と共にリングが蒸着されているので、接点も弱く付着し
ているであろう。
ング内に残されるなら、例えば、タングステンがエッチ
ングされないならば、伝播するクラック先端の大きなエ
ネルギーは金属リングを通過し、広がり続けるであろ
う。タングステンが誘電体に弱く付着しているならば、
クラックのエネルギーは消失し、伝播は止まるが、接点
と共にリングが蒸着されているので、接点も弱く付着し
ているであろう。
【0039】この実施例のさらなる拡張では、誘電体の
複数の層を重ねるように蒸着してもよく、パターン形成
と蒸着が前述の通り繰り返される。クラックストップと
しての溝は垂直に位置合わせされた状態に保たれなけれ
ばならない。図24はそのような多層デバイスを図示し
ている。本実施例では、第2の誘電体層36及び第3層
47が蒸着、パターン形成及び接点38及び44と相互
接続部39及び46が形成されている。最終不動態層4
8が配置され、溝50及び52がタングステンリングの
全てを通じてエッチングされる。溝50及び52を満た
すタングステンのアスペクト比及び厚さのため、エッチ
ングはより問題となり、以下の第3実施例のデバイス及
び方法が幾つかの場合において好ましい。
複数の層を重ねるように蒸着してもよく、パターン形成
と蒸着が前述の通り繰り返される。クラックストップと
しての溝は垂直に位置合わせされた状態に保たれなけれ
ばならない。図24はそのような多層デバイスを図示し
ている。本実施例では、第2の誘電体層36及び第3層
47が蒸着、パターン形成及び接点38及び44と相互
接続部39及び46が形成されている。最終不動態層4
8が配置され、溝50及び52がタングステンリングの
全てを通じてエッチングされる。溝50及び52を満た
すタングステンのアスペクト比及び厚さのため、エッチ
ングはより問題となり、以下の第3実施例のデバイス及
び方法が幾つかの場合において好ましい。
【0040】上記及び図1〜8に記載された実施例は、
基板に対してクラックストップが必要な場合又は一連の
誘電体蒸着、パターン形成及びメタライゼーションを処
理上の理由から変更する必要がある場合に、図9〜14
に示すように修正することができる。図9〜14に示す
実施例において、前記のように能動デバイス領域2を有
する基板1は各能動領域を囲む溝20を形成するために
最初にパターン形成及びエッチングされる。図10に示
す本実施例の溝20は、基板内へ切り込まれ、かつ、よ
り幅広になっていることを除いて第1実施例(図2)の
溝5と同様である。第1実施例では、溝はメタライゼー
ション蒸着によって完全に充填するのに十分狭かった
が、本実施例では、その幅は、次のフイルム蒸着の全て
の複合物の厚さの2倍よりも大きい。原理的には、溝は
次の蒸着の厚さの2倍よりも大きい限りいかなる幅にす
ることもできる。実際には、次の蒸着の厚さの3又は4
倍よりも大きい溝は有益な空間の浪費であり、通常使用
されないであろう。通常の幅は3〜5μmである。図1
1に示すように、誘電体3が配置される場合、これは中
空又はポケット21を生成する。誘電体は図12に示す
ようにバイア22のためにパターン形成され、図13に
示すように、接点23とポケットフィル(充填物)24
の双方を生成するために、タングステンが前記のように
蒸着される。本実施例の方法の残りの部分は第1実施例
と同じであり、タングステンの除去を含む。その結果図
14に示すように、能動領域を囲む誘電体を内張りした
溝20を有するチップができる。
基板に対してクラックストップが必要な場合又は一連の
誘電体蒸着、パターン形成及びメタライゼーションを処
理上の理由から変更する必要がある場合に、図9〜14
に示すように修正することができる。図9〜14に示す
実施例において、前記のように能動デバイス領域2を有
する基板1は各能動領域を囲む溝20を形成するために
最初にパターン形成及びエッチングされる。図10に示
す本実施例の溝20は、基板内へ切り込まれ、かつ、よ
り幅広になっていることを除いて第1実施例(図2)の
溝5と同様である。第1実施例では、溝はメタライゼー
ション蒸着によって完全に充填するのに十分狭かった
が、本実施例では、その幅は、次のフイルム蒸着の全て
の複合物の厚さの2倍よりも大きい。原理的には、溝は
次の蒸着の厚さの2倍よりも大きい限りいかなる幅にす
ることもできる。実際には、次の蒸着の厚さの3又は4
倍よりも大きい溝は有益な空間の浪費であり、通常使用
されないであろう。通常の幅は3〜5μmである。図1
1に示すように、誘電体3が配置される場合、これは中
空又はポケット21を生成する。誘電体は図12に示す
ようにバイア22のためにパターン形成され、図13に
示すように、接点23とポケットフィル(充填物)24
の双方を生成するために、タングステンが前記のように
蒸着される。本実施例の方法の残りの部分は第1実施例
と同じであり、タングステンの除去を含む。その結果図
14に示すように、能動領域を囲む誘電体を内張りした
溝20を有するチップができる。
【0041】本発明の第1実施例同様、図25に図示す
ように、第2実施例のクラックストップの多層バージョ
ンを形成してもよい。第2実施例の多層クラックストッ
プ形成方法は図13に図示する構造体を製造するステッ
プの完了に引き続いて開始される。第1実施例のクラッ
クストップの多層バージョンに関する前述のとおり、多
層の誘電体は第1(底部)誘電体層の最上部に蒸着さ
れ、第1の誘電体層のタングステン充填溝に垂直に位置
合わせする溝を形成するようにパターン形成され、その
溝がタングステンにより充填されるようにメタライゼー
ションしてもよい。最後に、図25に図示されるクラッ
クストップを製造するようにそのタングステンが除去さ
れる。
ように、第2実施例のクラックストップの多層バージョ
ンを形成してもよい。第2実施例の多層クラックストッ
プ形成方法は図13に図示する構造体を製造するステッ
プの完了に引き続いて開始される。第1実施例のクラッ
クストップの多層バージョンに関する前述のとおり、多
層の誘電体は第1(底部)誘電体層の最上部に蒸着さ
れ、第1の誘電体層のタングステン充填溝に垂直に位置
合わせする溝を形成するようにパターン形成され、その
溝がタングステンにより充填されるようにメタライゼー
ションしてもよい。最後に、図25に図示されるクラッ
クストップを製造するようにそのタングステンが除去さ
れる。
【0042】第3実施例が図15〜22に示されてい
る。第3実施例は多数の治金(メタラジー)レベルを有
するデバイスに対して本発明のクラックストップ手法を
改良したものである。能動デバイス領域2及び最上部に
誘電体層3を有する基板1を有する図1から前記の通り
開始し、図15に示すようにバイア4と溝30とを有す
る第1実施例のように、誘電体をパターン形成する。本
実施例では、溝30は次の金属(タングステン)蒸着の
厚さの2〜3倍の寸法の幅を有している。タングステン
は溝30の幅の半分未満の厚みに順応するように蒸着さ
れ、それにより溝は不完全に充填される。通常、溝は2
μm以上であり、タングステン蒸着は1μm以下であ
る。図16に示すように接点6及びポケット又は中空3
2を含むリング31を生成するために、誘電体層に対し
て表面が平面化される。
る。第3実施例は多数の治金(メタラジー)レベルを有
するデバイスに対して本発明のクラックストップ手法を
改良したものである。能動デバイス領域2及び最上部に
誘電体層3を有する基板1を有する図1から前記の通り
開始し、図15に示すようにバイア4と溝30とを有す
る第1実施例のように、誘電体をパターン形成する。本
実施例では、溝30は次の金属(タングステン)蒸着の
厚さの2〜3倍の寸法の幅を有している。タングステン
は溝30の幅の半分未満の厚みに順応するように蒸着さ
れ、それにより溝は不完全に充填される。通常、溝は2
μm以上であり、タングステン蒸着は1μm以下であ
る。図16に示すように接点6及びポケット又は中空3
2を含むリング31を生成するために、誘電体層に対し
て表面が平面化される。
【0043】アルミニウム又は他のメタライゼーション
層8は、スパッタリングのような方向性感知処理により
蒸着される。フイルム成長速度の大きさがコサイン分配
則に従うことは方向性感知により付与される。即ち、成
長速度はCOS αに比例し、ここでαは蒸気流と表面
法線との間の角度である。このような蒸着条件下で、金
属は溝の角部により速く蒸着され、その結果壁や床より
も角部の成長が速くなる。角部は結局一緒になるように
成長し、金属リング31内の中空空間又はキャビティ3
3を覆い、図17に示すように最上部に連続層8が形成
され、第1実施例の図4に示す工程と対応する。しかし
ながら本実施例では、相互接続部9及び方形切断レーン
10を限定するためのパターン形成は溝上の表面を明瞭
にせず、むしろ図18に示すように金属(アルミニウ
ム)のキャップ34を残している。これは、広がるクラ
ックのエネルギーを消失するための上記の溝と同様に機
能する中空リングを生成する。
層8は、スパッタリングのような方向性感知処理により
蒸着される。フイルム成長速度の大きさがコサイン分配
則に従うことは方向性感知により付与される。即ち、成
長速度はCOS αに比例し、ここでαは蒸気流と表面
法線との間の角度である。このような蒸着条件下で、金
属は溝の角部により速く蒸着され、その結果壁や床より
も角部の成長が速くなる。角部は結局一緒になるように
成長し、金属リング31内の中空空間又はキャビティ3
3を覆い、図17に示すように最上部に連続層8が形成
され、第1実施例の図4に示す工程と対応する。しかし
ながら本実施例では、相互接続部9及び方形切断レーン
10を限定するためのパターン形成は溝上の表面を明瞭
にせず、むしろ図18に示すように金属(アルミニウ
ム)のキャップ34を残している。これは、広がるクラ
ックのエネルギーを消失するための上記の溝と同様に機
能する中空リングを生成する。
【0044】この実施例では、誘電体蒸着、パターン形
成及びメタライゼーションの方法は必要なだけ何回でも
繰り返すことができ、クラックストップのスタックが生
成され、各層を保護する。図19及び20は第2の誘電
体層36、中空リング37、キャップ40、相互接続部
39及びバイア38を生成するために図15〜18のス
テップの繰り返しを図示している。
成及びメタライゼーションの方法は必要なだけ何回でも
繰り返すことができ、クラックストップのスタックが生
成され、各層を保護する。図19及び20は第2の誘電
体層36、中空リング37、キャップ40、相互接続部
39及びバイア38を生成するために図15〜18のス
テップの繰り返しを図示している。
【0045】適切な数の層が生成される場合、不動態フ
イルム42は蒸着され、パターン形成され、基板は図2
1に示すようにチップを製造するために方形切断され
る。図22は拡大した第3実施例のスタックされたクラ
ックストップを示している。
イルム42は蒸着され、パターン形成され、基板は図2
1に示すようにチップを製造するために方形切断され
る。図22は拡大した第3実施例のスタックされたクラ
ックストップを示している。
【0046】
【発明の効果】本発明は上記構成としたので、誘電体層
及び半導体基板のマイクロクラックの広がりを防止でき
るという優れた効果を得ることができる。
及び半導体基板のマイクロクラックの広がりを防止でき
るという優れた効果を得ることができる。
【図1】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図2】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図3】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図4】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図5】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図6】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図7】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図8】本発明の方法に係る第1実施例に従った半導体
デバイスの製造を示す断面図である。
デバイスの製造を示す断面図である。
【図9】本発明の第2実施例に従った半導体デバイスの
製造を示す断面図である。
製造を示す断面図である。
【図10】本発明の第2実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図11】本発明の第2実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図12】本発明の第2実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図13】本発明の第2実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図14】本発明の第2実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図15】本発明の第3実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図16】本発明の第3実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図17】本発明の第3実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図18】本発明の第3実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図19】本発明の第3実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図20】本発明の第3実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図21】本発明の第3実施例に従った半導体デバイス
の製造を示す断面図である。
の製造を示す断面図である。
【図22】本発明の第3実施例に従った積重ねられたク
ラックストップの拡大断面図である。
ラックストップの拡大断面図である。
【図23】能動領域及び方形切断レーンに関するクラッ
クストップの位置を示す2つの方形切断レーンの交差点
の平面図である。
クストップの位置を示す2つの方形切断レーンの交差点
の平面図である。
【図24】複数の誘電体蒸着を有する本発明の第1実施
例の断面図である。
例の断面図である。
【図25】複数の誘電体蒸着を有する本発明の第2実施
例の断面図である。
例の断面図である。
1 基板 2 能動領域 3 誘電体層 4 バイア 5 溝 6 接点 7 タングステンリング 8 メタライゼーション 9 相互接続部 10 方形切断レーン 11 不動態層 12 パッド 20 溝 21 ポケット 22 バイア 23 接点 24 ポケットフィル 30 溝 31 リング 32 ポケット 33 キャビティ 34 キャップ 37 中空リング 38 バイア 39 相互接続部 40 キャップ 42 不動態フイルム 50 溝 52 溝
Claims (8)
- 【請求項1】 半導体デバイスのクラックストップを形
成する方法であって、 (a)複数の能動及び非能動領域を有する半導体基板上
に誘電性材料を蒸着するステップと、 (b)前記能動領域にバイアを有し、前記非能動領域に
溝を有し、各溝が前記能動領域の一つを囲む連続ループ
を形成するように前記誘電性材料をパターン形成するス
テップと、 (c)複数の接点及び複数の金属リングを生成するため
に前記バイア及び前記溝に第1の金属を蒸着するステッ
プと、 を有することを特徴とする半導体デバイスのクラックス
トップ形成方法。 - 【請求項2】 半導体デバイスのクラックストップを形
成する方法であって、 (a)半導体基板上に第1の誘電性材料を蒸着するステ
ップと、 (b)前記基板に略達する深さの複数の溝を有し、各溝
が複数の能動デバイス領域の一つを囲む連続ループを形
成し、それにより前記基板を切断することにより製造さ
れるチップが能動デバイス領域の周辺に連続する溝を有
するするように前記誘電性材料をパターン形成するステ
ップと、 (c)前記溝にタングステンを蒸着するステップと、 (d)前記タングステンを除去するステップと、 を有することを特徴とする半導体デバイスのクラックス
トップ形成方法。 - 【請求項3】 半導体デバイスのクラックストップを形
成する方法であって、 (a)半導体基板上に第1の誘電性材料を蒸着するステ
ップと、 (b)前記基板に略達する深さの複数の溝を有し、各溝
が複数の能動デバイス領域の一つを囲む連続ループを形
成するように前記誘電性材料をパターン形成するステッ
プと、 (c)前記溝にタングステンを蒸着するステップと、 (d)前記第1の誘電体上に誘電性材料の1以上の連続
フイルムを蒸着するステップであって、各連続フイルム
が前記第1のタングステンが充填された溝に垂直に位置
合わせされる複数の溝を有し、かつ、これらの溝の各々
がタングステンに充填されている前記蒸着ステップと、 (e)前記溝から前記タングステンを除去するステップ
と、 を有することを特徴とする半導体デバイスのクラックス
トップ形成方法。 - 【請求項4】 半導体デバイスのクラックストップを形
成する方法であって、 (a)一連の溝を有するように半導体基板をパターン形
成するステップであって、各溝が前記基板内の複数の能
動領域の一つを囲む連続ループを形成する前記パターン
形成ステップと、 (b)前記溝の幅の半分未満の厚さのフイルムを前記半
導体基板上に沿うように蒸着するステップであって、そ
れにより前記溝が不完全に充填され、能動デバイス領域
を囲む各連続ループ内にポケットが形成される前記蒸着
ステップと、 (c)タングステンリングを生成するために前記ポケッ
トにタングステンを蒸着するステップと、 (d)前記タングステンを除去するステップと、 を有することを特徴とする半導体デバイスのクラックス
トップ形成方法。 - 【請求項5】 半導体基板と、この半導体基板上の誘電
体層と、を備え、前記基板が誘電体を内張りした溝によ
り囲まれた能動デバイス領域を含むことを特徴とする半
導体デバイス。 - 【請求項6】 半導体デバイスのクラックストップを形
成する方法であって、 (a)半導体基板上に誘電性材料を蒸着するステップ
と、 (b)前記基板に略達する深さの第1の一連の溝を有
し、各溝が複数の能動デバイス領域の一つを囲む連続ル
ープを形成するように前記誘電性材料をパターン形成す
るステップと、 (c)前記溝の幅の半分未満の厚さの第1の金属層を前
記溝に沿うように蒸着するステップであって、それによ
り前記溝が不完全に充填される前記蒸着ステップと、 (d)方向性感知処理により前記溝の最上部に第2の金
属層を蒸着するステップであって、それにより前記第1
の金属層により3つの面が囲まれて前記第2の金属層に
より4番目の面が囲まれたキャビティが形成される前記
蒸着ステップと、 を有することを特徴とする半導体デバイスのクラックス
トップ形成方法。 - 【請求項7】 半導体基板と、この半導体基板上の複数
の誘電体層と、を備え、前記基板は能動領域を含み、か
つ、前記誘電体層の各々は前記基板の能動領域を囲む連
続する中空金属リングを含むことを特徴とする半導体デ
バイス。 - 【請求項8】 半導体デバイスのクラックストップを形
成する方法であって、 (a)少なくとも一つの第1の溝を有し、各第1の溝が
前記基板内の複数の能動領域の一つを囲む連続ループを
形成するように半導体基板をパターン形成するステップ
と、 (b)前記第1の溝の幅の1/2未満の厚さのフイルム
を前記半導体基板上に沿うように蒸着するステップであ
って、それにより前記第1の溝が不完全に充填され、か
つ、能動デバイス領域を囲む各連続ループ内にポケット
が形成される前記蒸着ステップと、 (c)タングステンリングを生成するために前記ポケッ
トにタングステンを蒸着するステップと、 (d)前記第1のフイルム上に1以上の連続フイルムを
蒸着するステップであって、各連続フイルムは少なくと
も一つの第1の溝に垂直に位置合わせされる溝を有し、
かつ、前記連続フイルムの各々における各溝にタングス
テンを蒸着する蒸着ステップと、 (e)前記第1の溝及び前記連続フイルムの前記溝から
前記タングステンを除去するステップと、 を有することを特徴とする半導体デバイスのクラックス
トップ形成方法。
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