JPH06230085A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06230085A JPH06230085A JP5018482A JP1848293A JPH06230085A JP H06230085 A JPH06230085 A JP H06230085A JP 5018482 A JP5018482 A JP 5018482A JP 1848293 A JP1848293 A JP 1848293A JP H06230085 A JPH06230085 A JP H06230085A
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- JP
- Japan
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- output
- terminal
- signal
- input
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 出力駆動能力試験の時間短縮を可能にし、出
力したデータの異常原因の判別を可能にする。 【構成】 入力端子2に入力された信号を、トランスミ
ッションゲート4及びトライステートバッファ10を介し
てシステムバス端子3に出力できるようにし、外部へ出
力すべきデータDTをトランスミッションゲート5及びト
ライステートバッファ10を介してシステムバス端子3に
出力できるよう構成する。
力したデータの異常原因の判別を可能にする。 【構成】 入力端子2に入力された信号を、トランスミ
ッションゲート4及びトライステートバッファ10を介し
てシステムバス端子3に出力できるようにし、外部へ出
力すべきデータDTをトランスミッションゲート5及びト
ライステートバッファ10を介してシステムバス端子3に
出力できるよう構成する。
Description
【0001】
【産業上の利用分野】本発明は、その内部で発生したデ
ータを出力する出力端子を備えている半導体集積回路に
関し、更に詳述すれば、その出力駆動能力試験の時間短
縮が図れ、また出力端子に出力したデータの異常原因を
判別できる半導体集積回路を提案するものである。
ータを出力する出力端子を備えている半導体集積回路に
関し、更に詳述すれば、その出力駆動能力試験の時間短
縮が図れ、また出力端子に出力したデータの異常原因を
判別できる半導体集積回路を提案するものである。
【0002】
【従来の技術】半導体集積回路においては、それに設け
ている出力端子夫々の出力駆動能力をチェックする出力
駆動能力試験を行う。この出力駆動能力試験は、半導体
集積回路の試験対象の汎用出力端子に、所定電圧レベル
の信号を出力させるとともに、その汎用出力端子には、
その所定電圧レベルまでLレベル又はHレベルから順次
レベルが変化する信号を外部から与えて、この汎用出力
端子を流れる電流を測定し、その電流値が所定範囲内に
あるか否かにより半導体集積回路の出力駆動能力をチェ
ックする。
ている出力端子夫々の出力駆動能力をチェックする出力
駆動能力試験を行う。この出力駆動能力試験は、半導体
集積回路の試験対象の汎用出力端子に、所定電圧レベル
の信号を出力させるとともに、その汎用出力端子には、
その所定電圧レベルまでLレベル又はHレベルから順次
レベルが変化する信号を外部から与えて、この汎用出力
端子を流れる電流を測定し、その電流値が所定範囲内に
あるか否かにより半導体集積回路の出力駆動能力をチェ
ックする。
【0003】図5は従来の半導体集積回路の出力駆動能
力試験を行う場合の説明図である。半導体チップである
半導体集積回路1には、出力専用端子又はシステムバス
端子である出力端子15,15 …が複数個設けられており、
またクロック入力端子16が設けられている。クロック入
力端子16には、クロックを出力するパルスジェネレータ
17が接続されている。出力端子15,15 …のうち、試験対
象の1つの出力端子15には、スイッチ19を介してコンペ
ア回路18が接続されており、また直接に測定器20が接続
されている。
力試験を行う場合の説明図である。半導体チップである
半導体集積回路1には、出力専用端子又はシステムバス
端子である出力端子15,15 …が複数個設けられており、
またクロック入力端子16が設けられている。クロック入
力端子16には、クロックを出力するパルスジェネレータ
17が接続されている。出力端子15,15 …のうち、試験対
象の1つの出力端子15には、スイッチ19を介してコンペ
ア回路18が接続されており、また直接に測定器20が接続
されている。
【0004】次に半導体集積回路の出力駆動能力試験を
行う場合の動作を説明する。出力駆動能力試験を開始す
る場合、先ずパルスジェネレータ17で発生したクロック
をクロック入力端子16へ入力して半導体集積回路1内の
図示していないCPU を動作させて、コンペア回路18を接
続している出力端子15に電圧レベルが例えばHレベルの
信号を出力させる。続いてスイッチ19を閉路して、出力
端子15にHレベルの信号が出力されたか否かをコンペア
回路18により判定する。Hレベルの信号が出力されてい
ると判定した場合は、スイッチ19を開路した後、Lレベ
ルの電圧からいま出力されているHレベルの電圧レベル
に達するまで順次電圧レベルが変化する信号を測定器20
側から出力端子15に与えて、出力端子15に流れる電流を
測定する。
行う場合の動作を説明する。出力駆動能力試験を開始す
る場合、先ずパルスジェネレータ17で発生したクロック
をクロック入力端子16へ入力して半導体集積回路1内の
図示していないCPU を動作させて、コンペア回路18を接
続している出力端子15に電圧レベルが例えばHレベルの
信号を出力させる。続いてスイッチ19を閉路して、出力
端子15にHレベルの信号が出力されたか否かをコンペア
回路18により判定する。Hレベルの信号が出力されてい
ると判定した場合は、スイッチ19を開路した後、Lレベ
ルの電圧からいま出力されているHレベルの電圧レベル
に達するまで順次電圧レベルが変化する信号を測定器20
側から出力端子15に与えて、出力端子15に流れる電流を
測定する。
【0005】また、出力端子15に電圧レベルがLレベル
の信号を出力させるべくCPU を動作させる。続いてスイ
ッチ19を閉路して、出力端子15に電圧レベルがLレベル
の信号が出力されていることを前記同様にコンペア回路
18により判定し、出力されていると判定した場合は、ス
イッチ19を開路した後に、Hレベルから、いま出力され
ているLレベルの電圧レベルに達するまで順次レベル変
化する信号を測定器20側から出力端子15に与えて、出力
端子15に流れる電流を測定する。そして、他の出力端子
についても同様にして電流を測定する。このようにして
測定した電流値により、半導体集積回路における所定出
力端子の出力駆動能力を試験する。
の信号を出力させるべくCPU を動作させる。続いてスイ
ッチ19を閉路して、出力端子15に電圧レベルがLレベル
の信号が出力されていることを前記同様にコンペア回路
18により判定し、出力されていると判定した場合は、ス
イッチ19を開路した後に、Hレベルから、いま出力され
ているLレベルの電圧レベルに達するまで順次レベル変
化する信号を測定器20側から出力端子15に与えて、出力
端子15に流れる電流を測定する。そして、他の出力端子
についても同様にして電流を測定する。このようにして
測定した電流値により、半導体集積回路における所定出
力端子の出力駆動能力を試験する。
【0006】
【発明が解決しようとする課題】しかし乍ら、従来の半
導体集積回路は、その出力駆動能力試験を行う場合に、
前述したように出力専用端子又はシステムバス端子であ
る出力端子に、出力駆動能力試験に必要な所定電圧レベ
ルの信号をCPU により出力させる必要があり、また信号
を出力したか否かをコンペア回路で判定する必要があ
り、出力駆動能力試験に長い時間を要する。一方、出力
端子に出力させた信号の電圧レベルが異常である場合
は、出力バッファに原因があるのか、データそのものに
原因があるのかの判別ができないという問題がある。本
発明は斯かる問題に鑑み、出力駆動能力試験の時間短縮
が図れ、出力された信号の電圧レベルが異常の場合はそ
の原因を判別できる半導体集積回路を提供することを目
的とする。
導体集積回路は、その出力駆動能力試験を行う場合に、
前述したように出力専用端子又はシステムバス端子であ
る出力端子に、出力駆動能力試験に必要な所定電圧レベ
ルの信号をCPU により出力させる必要があり、また信号
を出力したか否かをコンペア回路で判定する必要があ
り、出力駆動能力試験に長い時間を要する。一方、出力
端子に出力させた信号の電圧レベルが異常である場合
は、出力バッファに原因があるのか、データそのものに
原因があるのかの判別ができないという問題がある。本
発明は斯かる問題に鑑み、出力駆動能力試験の時間短縮
が図れ、出力された信号の電圧レベルが異常の場合はそ
の原因を判別できる半導体集積回路を提供することを目
的とする。
【0007】
【課題を解決するための手段】本発明に係る半導体集積
回路は、入力端子に入力した信号を、第1の開閉手段及
びバッファを介して出力端子へ出力でき、外部へ出力す
べきデータを第2の開閉手段及び前記バッファを介して
出力端子へ出力できる構成にする。
回路は、入力端子に入力した信号を、第1の開閉手段及
びバッファを介して出力端子へ出力でき、外部へ出力す
べきデータを第2の開閉手段及び前記バッファを介して
出力端子へ出力できる構成にする。
【0008】
【作用】入力端子に所定の信号を入力し、第1の開閉手
段を導通に、第2の開閉手段を非導通にすると、入力端
子に入力した信号を、第1の開閉手段及びバッファを介
して出力端子へ出力する。第1の開閉手段を非導通に、
第2の開閉手段を導通にすると、外部へ出力すべきデー
タを、第2の開閉手段及び前記バッファを介して出力端
子へ出力する。これにより、出力端子に所定の信号が出
力されたか否かをチェックする必要がなく、出力駆動能
力試験の時間を短縮できる。また入力端子に入力した信
号と出力端子に出力した信号とを比較すれば、出力した
データが異常である原因がバッファによるものか、デー
タそのものによるものかを判別できる。
段を導通に、第2の開閉手段を非導通にすると、入力端
子に入力した信号を、第1の開閉手段及びバッファを介
して出力端子へ出力する。第1の開閉手段を非導通に、
第2の開閉手段を導通にすると、外部へ出力すべきデー
タを、第2の開閉手段及び前記バッファを介して出力端
子へ出力する。これにより、出力端子に所定の信号が出
力されたか否かをチェックする必要がなく、出力駆動能
力試験の時間を短縮できる。また入力端子に入力した信
号と出力端子に出力した信号とを比較すれば、出力した
データが異常である原因がバッファによるものか、デー
タそのものによるものかを判別できる。
【0009】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図1は本発明に係る半導体集積回路の構成を示
すブロック図である。半導体チップたる半導体集積回路
1には入力端子2及び出力端子たるシステムバス端子3
が設けられている。入力端子2に入力された所定電圧レ
ベルの信号はトランスミッションゲート4を介してトラ
イステートバッファ10へ入力されるようになっている。
トライステートバッファ10の出力信号は、システムバス
端子3及び図示していない回路部へ出力されるようにな
っている。
述する。図1は本発明に係る半導体集積回路の構成を示
すブロック図である。半導体チップたる半導体集積回路
1には入力端子2及び出力端子たるシステムバス端子3
が設けられている。入力端子2に入力された所定電圧レ
ベルの信号はトランスミッションゲート4を介してトラ
イステートバッファ10へ入力されるようになっている。
トライステートバッファ10の出力信号は、システムバス
端子3及び図示していない回路部へ出力されるようにな
っている。
【0010】出力駆動能力試験を行うためのテスト信号
STは、インバータ7の入力側と、NOR 回路11の一入力端
子と、トランスミッションゲート4のNチャネルトラン
ジスタのゲートとに入力されるようになっており、イン
バータ6を介してトランスミッションゲート4のPチャ
ネルトランジスタのゲートに入力されるようになってい
る。
STは、インバータ7の入力側と、NOR 回路11の一入力端
子と、トランスミッションゲート4のNチャネルトラン
ジスタのゲートとに入力されるようになっており、イン
バータ6を介してトランスミッションゲート4のPチャ
ネルトランジスタのゲートに入力されるようになってい
る。
【0011】データの出力をコントロールするコントロ
ール信号CTはNOR 回路11の他入力端子へ入力されるよう
になっており、NOR 回路11の出力信号はインバータ9を
介してトライステートバッファ10の制御端子に入力され
るようになっている。半導体集積回路1内で発生し出力
すべきデータDTはトランスミッションゲート5及びトラ
イステートバッファ10を介してシステムバス端子3へ入
力されるようになっている。インバータ7の出力信号
は、トランスミッションゲート5のNチャネルトランジ
スタのゲートに、またインバータ8を介してトランスミ
ッションゲート5のPチャネルトランジスタのゲートに
入力されるようになっている。
ール信号CTはNOR 回路11の他入力端子へ入力されるよう
になっており、NOR 回路11の出力信号はインバータ9を
介してトライステートバッファ10の制御端子に入力され
るようになっている。半導体集積回路1内で発生し出力
すべきデータDTはトランスミッションゲート5及びトラ
イステートバッファ10を介してシステムバス端子3へ入
力されるようになっている。インバータ7の出力信号
は、トランスミッションゲート5のNチャネルトランジ
スタのゲートに、またインバータ8を介してトランスミ
ッションゲート5のPチャネルトランジスタのゲートに
入力されるようになっている。
【0012】次にこの半導体集積回路の動作を説明す
る。いま、出力端子に対し出力駆動能力試験を行わない
場合は、テスト信号STはLレベル (インアクティブ) で
あり、それによりトランスミッションゲート4が非導通
になり、トランスミッションゲート5が導通になる。そ
して出力すべきデータDTがトランスミッションゲート5
及びトライステートバッファ10を介してシステムバス端
子3へ出力される。
る。いま、出力端子に対し出力駆動能力試験を行わない
場合は、テスト信号STはLレベル (インアクティブ) で
あり、それによりトランスミッションゲート4が非導通
になり、トランスミッションゲート5が導通になる。そ
して出力すべきデータDTがトランスミッションゲート5
及びトライステートバッファ10を介してシステムバス端
子3へ出力される。
【0013】さて、出力駆動能力試験を行う場合は、テ
スト信号STがHレベルとなって、トランスミッションゲ
ート4が導通になり、トランスミッションゲート5が非
導通になる。これにより、入力端子2に信号を入力する
と入力された信号は、トランスミッションゲート4及び
トライステートバッファ10を介して、システムバス端子
3へ出力される。また、半導体集積回路1内で発生した
データDTはシステムバス端子3へ出力されることがな
い。
スト信号STがHレベルとなって、トランスミッションゲ
ート4が導通になり、トランスミッションゲート5が非
導通になる。これにより、入力端子2に信号を入力する
と入力された信号は、トランスミッションゲート4及び
トライステートバッファ10を介して、システムバス端子
3へ出力される。また、半導体集積回路1内で発生した
データDTはシステムバス端子3へ出力されることがな
い。
【0014】このようにして出力駆動能力試験を行う場
合は、入力端子2に所定電圧レベルの信号を入力する
と、CPU の制御によらずにその信号がシステムバス端子
3に出力されるから、従来のように出力駆動能力試験を
行うための信号がシステムバス端子3に出力されたか否
かをチェックする必要がなく、チェックに要する時間が
不要になって出力駆動能力試験の試験時間を短縮でき
る。また、システムバス端子3に出力させたデータが異
常の場合は、入力端子2に入力した信号と、この信号が
出力されたシステムバス端子3の信号との両電圧レベル
を比較することにより、トライステートバッファ10に起
因するものか、データDTそのものの異常によるものかを
容易に判別できる。
合は、入力端子2に所定電圧レベルの信号を入力する
と、CPU の制御によらずにその信号がシステムバス端子
3に出力されるから、従来のように出力駆動能力試験を
行うための信号がシステムバス端子3に出力されたか否
かをチェックする必要がなく、チェックに要する時間が
不要になって出力駆動能力試験の試験時間を短縮でき
る。また、システムバス端子3に出力させたデータが異
常の場合は、入力端子2に入力した信号と、この信号が
出力されたシステムバス端子3の信号との両電圧レベル
を比較することにより、トライステートバッファ10に起
因するものか、データDTそのものの異常によるものかを
容易に判別できる。
【0015】図2は本発明に係る半導体集積回路の他の
実施例を示すブロック図である。半導体チップたる半導
体集積回路1には入力端子2及び出力専用端子14が設け
られている。入力端子2に入力された信号はトランスミ
ッションゲート4を介してインバータ12へ入力されるよ
うになっており、インバータ12の出力信号は、出力バッ
ファ13を介して出力専用端子14へ出力されるようになっ
ている。出力駆動能力試験を行うためのテスト信号STは
インバータ7と、トランスミッションゲート4のNチャ
ネルトランジスタのゲートとに入力されるようになって
おり、またインバータ6を介してトランスミッションゲ
ート4のPチャネルトランジスタのゲートに入力される
ようになっている。
実施例を示すブロック図である。半導体チップたる半導
体集積回路1には入力端子2及び出力専用端子14が設け
られている。入力端子2に入力された信号はトランスミ
ッションゲート4を介してインバータ12へ入力されるよ
うになっており、インバータ12の出力信号は、出力バッ
ファ13を介して出力専用端子14へ出力されるようになっ
ている。出力駆動能力試験を行うためのテスト信号STは
インバータ7と、トランスミッションゲート4のNチャ
ネルトランジスタのゲートとに入力されるようになって
おり、またインバータ6を介してトランスミッションゲ
ート4のPチャネルトランジスタのゲートに入力される
ようになっている。
【0016】出力すべきデータDTはトランスミッション
ゲート5を介してインバータ12へ入力されるようになっ
ており、インバータ12の出力信号はトランスミッション
ゲート5を介して出力専用端子14に出力されるようにな
っている。インバータ7の出力信号は、トランスミッシ
ョンゲート5のNチャネルトランジスタのゲートに入力
されるようになっており、またインバータ8を介してト
ランスミッションゲート5のPチャネルトランジスタの
ゲートに入力されるようになっている。
ゲート5を介してインバータ12へ入力されるようになっ
ており、インバータ12の出力信号はトランスミッション
ゲート5を介して出力専用端子14に出力されるようにな
っている。インバータ7の出力信号は、トランスミッシ
ョンゲート5のNチャネルトランジスタのゲートに入力
されるようになっており、またインバータ8を介してト
ランスミッションゲート5のPチャネルトランジスタの
ゲートに入力されるようになっている。
【0017】次にこの半導体集積回路の動作を説明す
る。出力駆動能力試験を行わない場合は、テスト信号ST
がLレベル (インアクティブ) となり、トランスミッシ
ョンゲート4が非導通になり、トランスミッションゲー
ト5が導通になる。それにより出力すべきデータDTがト
ランスミッションゲート5、インバータ12及び出力バッ
ファ13を介して出力専用端子14に出力される。
る。出力駆動能力試験を行わない場合は、テスト信号ST
がLレベル (インアクティブ) となり、トランスミッシ
ョンゲート4が非導通になり、トランスミッションゲー
ト5が導通になる。それにより出力すべきデータDTがト
ランスミッションゲート5、インバータ12及び出力バッ
ファ13を介して出力専用端子14に出力される。
【0018】一方、出力駆動能力試験を行う場合は、テ
スト信号STがHレベル (アクティブ) となって、トラン
スミッションゲート4が導通になりトランスミッション
ゲート5が非導通になる。これにより入力端子2に入力
された信号はトランスミッションゲート4、インバータ
12および出力バッファ13を介して出力専用端子14に出力
される。
スト信号STがHレベル (アクティブ) となって、トラン
スミッションゲート4が導通になりトランスミッション
ゲート5が非導通になる。これにより入力端子2に入力
された信号はトランスミッションゲート4、インバータ
12および出力バッファ13を介して出力専用端子14に出力
される。
【0019】したがって、この半導体集積回路は、図1
に示した半導体集積回路1と同様に動作し、出力駆動能
力試験の試験時間を短縮できる。また、出力専用端子14
に出力させたデータDTの異常が、出力バッファ13に起因
するものか、データDTそのものの異常によるものかを判
別できる。
に示した半導体集積回路1と同様に動作し、出力駆動能
力試験の試験時間を短縮できる。また、出力専用端子14
に出力させたデータDTの異常が、出力バッファ13に起因
するものか、データDTそのものの異常によるものかを判
別できる。
【0020】図3は本発明に係る半導体集積回路の更に
他の実施例を示すブロック図である。半導体集積回路1
には単一の入力端子2と、複数のシステムバス端子3a,3
b,3cとが設けられている。入力端子2に入力された信号
はトランスミッションゲート4a (4b,4c)及びトライステ
ートバッファ10a(10b,10c)を介してシステムバス端子3a
(3b,3c) 及び図示しない回路部に出力されるようになっ
ている。テスト信号STはNOR 回路11の一入力端子と、ト
ランスミッションゲート4a,4b,4cのNチャネルトランジ
スタの各ゲートに入力されるようになっており、またイ
ンバータ6a(6b,6c) を介してトランスミッションゲート
4a(4b,4c) のPチャネルトランジスタのゲートに入力さ
れるようになっている。
他の実施例を示すブロック図である。半導体集積回路1
には単一の入力端子2と、複数のシステムバス端子3a,3
b,3cとが設けられている。入力端子2に入力された信号
はトランスミッションゲート4a (4b,4c)及びトライステ
ートバッファ10a(10b,10c)を介してシステムバス端子3a
(3b,3c) 及び図示しない回路部に出力されるようになっ
ている。テスト信号STはNOR 回路11の一入力端子と、ト
ランスミッションゲート4a,4b,4cのNチャネルトランジ
スタの各ゲートに入力されるようになっており、またイ
ンバータ6a(6b,6c) を介してトランスミッションゲート
4a(4b,4c) のPチャネルトランジスタのゲートに入力さ
れるようになっている。
【0021】出力コントロール信号SCはNOR 回路11の他
入力端子に入力されるようになっており、その出力信号
はインバータ9を介して、トライステートバッファ10a,
10b,10c の各制御端子に入力されるようになっている。
出力すべきデータDTは、トランスミッションゲート5a(5
b,5c) 及びトライステートバッファ10a(10b,10c)を介し
てシステムバス端子3a(3b,3c) に入力されるようになっ
ている。インバータ7の出力信号はトランスミッション
ゲート5a,5b,5cのNチャネルトランジスタの各ゲートに
入力されるようになっており、またインバータ8a(8b,8
c) を介してトランスミッションゲート5a(5b,5c) のP
チャネルトランジスタのゲートに入力されるようになっ
ている。
入力端子に入力されるようになっており、その出力信号
はインバータ9を介して、トライステートバッファ10a,
10b,10c の各制御端子に入力されるようになっている。
出力すべきデータDTは、トランスミッションゲート5a(5
b,5c) 及びトライステートバッファ10a(10b,10c)を介し
てシステムバス端子3a(3b,3c) に入力されるようになっ
ている。インバータ7の出力信号はトランスミッション
ゲート5a,5b,5cのNチャネルトランジスタの各ゲートに
入力されるようになっており、またインバータ8a(8b,8
c) を介してトランスミッションゲート5a(5b,5c) のP
チャネルトランジスタのゲートに入力されるようになっ
ている。
【0022】このように構成した半導体集積回路は、出
力駆動能力試験を行わない場合は、テスト信号STがLレ
ベルとなって、トランスミッションゲート4a,4b,4cが非
導通になり、トランスミッションゲート5a,5b,5cが導通
になって、出力すべきデータDTa(DTb,DTc)がトランスミ
ッションゲート5a(5b,5c) 及びトライステートバッファ
10a(10b,10c)を介してシステムバス端子3a(3b,3c) に一
斉に出力される。
力駆動能力試験を行わない場合は、テスト信号STがLレ
ベルとなって、トランスミッションゲート4a,4b,4cが非
導通になり、トランスミッションゲート5a,5b,5cが導通
になって、出力すべきデータDTa(DTb,DTc)がトランスミ
ッションゲート5a(5b,5c) 及びトライステートバッファ
10a(10b,10c)を介してシステムバス端子3a(3b,3c) に一
斉に出力される。
【0023】一方、出力駆動能力試験を行う場合は、テ
スト信号STがHレベルとなる。それによりトランスミッ
ションゲート4a,4b,4cが非導通になり、トランスミッシ
ョンゲート5a,5b,5cが導通になる。それにより入力端子
2に入力された信号がトランスミッションゲート4a(4b,
4c) 及びトライステートバッファ10a(10b,10c)を介して
システムバス端子3a(3b,3c) に一斉に出力される。
スト信号STがHレベルとなる。それによりトランスミッ
ションゲート4a,4b,4cが非導通になり、トランスミッシ
ョンゲート5a,5b,5cが導通になる。それにより入力端子
2に入力された信号がトランスミッションゲート4a(4b,
4c) 及びトライステートバッファ10a(10b,10c)を介して
システムバス端子3a(3b,3c) に一斉に出力される。
【0024】これにより、単一の入力端子2に入力した
信号を用いて、複数のシステムバス端子3a,3b,3cに対
し、前記同様にして出力駆動能力を一斉に試験すること
ができる。またシステムバス端子の数に関係なく入力端
子の数を最小限にできる。なお、システムバス端子に出
力されたデータの異常の原因を前記同様に判別できる。
信号を用いて、複数のシステムバス端子3a,3b,3cに対
し、前記同様にして出力駆動能力を一斉に試験すること
ができる。またシステムバス端子の数に関係なく入力端
子の数を最小限にできる。なお、システムバス端子に出
力されたデータの異常の原因を前記同様に判別できる。
【0025】図4は本発明に係る半導体集積回路の更に
他の実施例を示すブロック図である。半導体集積回路1
には単一の入力端子2及び複数の出力専用端子14a,14b,
14cが設けられている。入力端子2に入力された信号は
トランスミッションゲート4a(4b,4c) 、インバータ12a
(12b,12c)及び出力バッファ13a(13b,13c)を介して出力
専用端子14a(14b,14c)に出力されるようになっている。
テスト信号STは、インバータ7とトランスミッションゲ
ート4a,4b,4cのNチャネルトランジスタの各ゲートとに
入力されるようになっており、またインバータ6a(6b,6
c) を介してトランスミッションゲート4a(4b,4c) のP
チャネルトランジスタのゲートに入力されるようになっ
ている。
他の実施例を示すブロック図である。半導体集積回路1
には単一の入力端子2及び複数の出力専用端子14a,14b,
14cが設けられている。入力端子2に入力された信号は
トランスミッションゲート4a(4b,4c) 、インバータ12a
(12b,12c)及び出力バッファ13a(13b,13c)を介して出力
専用端子14a(14b,14c)に出力されるようになっている。
テスト信号STは、インバータ7とトランスミッションゲ
ート4a,4b,4cのNチャネルトランジスタの各ゲートとに
入力されるようになっており、またインバータ6a(6b,6
c) を介してトランスミッションゲート4a(4b,4c) のP
チャネルトランジスタのゲートに入力されるようになっ
ている。
【0026】出力すべきデータDTa(DTb,DTc)はトランス
ミッションゲート5a(5b,5c) 、インバータ12a(12b,12c)
及び出力バッファ13a(13b,13c)を介して出力専用端子14
a(14b,14c)に出力されるようになっている。インバータ
7の出力信号はトランスミッションゲート5a,5b,5cのN
チャネルトランジスタの各ゲートに入力されるようにな
っており、またインバータ8a(8b,8c) を介して、トラン
スミッションゲート5a(5b,5c) のPチャネルトランジス
タのゲートに入力されるようになっている。
ミッションゲート5a(5b,5c) 、インバータ12a(12b,12c)
及び出力バッファ13a(13b,13c)を介して出力専用端子14
a(14b,14c)に出力されるようになっている。インバータ
7の出力信号はトランスミッションゲート5a,5b,5cのN
チャネルトランジスタの各ゲートに入力されるようにな
っており、またインバータ8a(8b,8c) を介して、トラン
スミッションゲート5a(5b,5c) のPチャネルトランジス
タのゲートに入力されるようになっている。
【0027】この半導体集積回路は、図3に示した半導
体集積回路の動作と同様に出力駆動能力試験を行わない
場合は、出力データDTa(DTb,DTc)がトランスミッション
ゲート5a(5b,5c) 、インバータ12a(12b,12c)及び出力バ
ッファ13a(13b,13c)を介して出力専用端子14a(14b,14c)
に一斉に出力される。一方、出力駆動能力試験を行う場
合は、入力端子2に入力された信号がトランスミッショ
ンゲート4a(4b,4c) 、インバータ12a(12b,12c)及び出力
バッファ13a(13b,13c)を介して出力専用端子14a(14b,14
c)に一斉に出力される。
体集積回路の動作と同様に出力駆動能力試験を行わない
場合は、出力データDTa(DTb,DTc)がトランスミッション
ゲート5a(5b,5c) 、インバータ12a(12b,12c)及び出力バ
ッファ13a(13b,13c)を介して出力専用端子14a(14b,14c)
に一斉に出力される。一方、出力駆動能力試験を行う場
合は、入力端子2に入力された信号がトランスミッショ
ンゲート4a(4b,4c) 、インバータ12a(12b,12c)及び出力
バッファ13a(13b,13c)を介して出力専用端子14a(14b,14
c)に一斉に出力される。
【0028】これにより、単一の入力端子2に入力した
信号により、複数の出力専用端子14a,14b,14c に対し出
力駆動能力を一斉に試験することができる。また出力専
用端子の数に関係なく入力端子の数を最小限にできる。
なお、出力専用端子に出力されたデータの異常の原因を
前記同様に判別できる。図3、図4に示す半導体集積回
路は、システムバス端子3a,3b,3c、出力専用端子14a,14
b,14c の3端子を設けたが、それは単なる例示であるの
は言うまでもない。
信号により、複数の出力専用端子14a,14b,14c に対し出
力駆動能力を一斉に試験することができる。また出力専
用端子の数に関係なく入力端子の数を最小限にできる。
なお、出力専用端子に出力されたデータの異常の原因を
前記同様に判別できる。図3、図4に示す半導体集積回
路は、システムバス端子3a,3b,3c、出力専用端子14a,14
b,14c の3端子を設けたが、それは単なる例示であるの
は言うまでもない。
【0029】
【発明の効果】以上詳述したように、本発明によれば入
力端子に信号を入力すれば、その信号が出力端子に出力
されるから、出力駆動能力試験を行う場合に、出力端子
に出力駆動能力試験を行うための信号が出力されている
か否かをチェックする必要がないから、出力駆動能力試
験の時間短縮が図れる。
力端子に信号を入力すれば、その信号が出力端子に出力
されるから、出力駆動能力試験を行う場合に、出力端子
に出力駆動能力試験を行うための信号が出力されている
か否かをチェックする必要がないから、出力駆動能力試
験の時間短縮が図れる。
【0030】また、入力端子に入力した信号と、入力端
子から出力端子に出力された信号とを比較することによ
り、出力端子に出力したデータが異常の場合に、バッフ
ァに起因しているか、データそのものが異常であるかを
容易に判別できる。そのため本発明は、出力駆動能力試
験の時間を短縮でき、また出力したデータの異常の原因
を判別できる半導体集積回路を提供できる優れた効果を
奏する。
子から出力端子に出力された信号とを比較することによ
り、出力端子に出力したデータが異常の場合に、バッフ
ァに起因しているか、データそのものが異常であるかを
容易に判別できる。そのため本発明は、出力駆動能力試
験の時間を短縮でき、また出力したデータの異常の原因
を判別できる半導体集積回路を提供できる優れた効果を
奏する。
【図1】本発明に係る半導体集積回路の要部構成を示す
ブロック図である。
ブロック図である。
【図2】本発明に係る半導体集積回路の要部構成の他の
実施例を示すブロック図である。
実施例を示すブロック図である。
【図3】本発明に係る半導体集積回路の要部構成の更に
他の実施例を示すブロック図である。
他の実施例を示すブロック図である。
【図4】本発明に係る半導体集積回路の要部構成の更に
他の実施例を示すブロック図である。
他の実施例を示すブロック図である。
【図5】従来の半導体集積回路の出力駆動能力試験をす
る場合の説明図である。
る場合の説明図である。
1 半導体集積回路 2 入力端子 3,3a,3b,3c システムバス端子 4,4a,4b,4c トランスミッションゲート 5,5a,5b,5c トランスミッションゲート 10,10a,10b,10c トライステートバッファ 13,13a,13b,13c 出力バッファ
Claims (2)
- 【請求項1】 その内部で発生したデータを出力するた
めの出力端子を備えている半導体集積回路において、そ
れに信号を入力するための入力端子と、該入力端子及び
前記出力端子間に介装させた第1の開閉手段及びバッフ
ァの直列回路と、前記データを前記バッファへ入力させ
るための第2の開閉手段とを備え、その出力駆動能力試
験を行う場合は、第1の開閉手段を導通状態に、第2の
開閉手段を非導通状態にして、入力端子に入力された信
号を第1の開閉手段及びバッファを介して出力端子へ出
力すべく構成してあることを特徴とする半導体集積回
路。 - 【請求項2】 単一の入力端子と、該入力端子と対応す
る複数の出力端子とを備えていることを特徴とする請求
項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5018482A JPH06230085A (ja) | 1993-02-05 | 1993-02-05 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5018482A JPH06230085A (ja) | 1993-02-05 | 1993-02-05 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06230085A true JPH06230085A (ja) | 1994-08-19 |
Family
ID=11972860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5018482A Pending JPH06230085A (ja) | 1993-02-05 | 1993-02-05 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06230085A (ja) |
-
1993
- 1993-02-05 JP JP5018482A patent/JPH06230085A/ja active Pending
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