JPH0622560A - Dc-ac converter - Google Patents

Abstract

PURPOSE:To enhance the safety and the conversion efficiency by providing timers for driving a pair of main transistors to provide a dead time, in a DC-AC converter of half-bridge construction. CONSTITUTION:A half-bridge is composed of a pair of main transistors 17a and 17b, a pair of capacitors 4a and 4b, and a primary winding of a main transformer T3 having AC output windings. Besides, a sub-transformer T4 for linking a drive circuit 10 oscillating with a specified frequency to timer means and supplying control power to the pair of main transistors 17a and 17b, and the timer means (composed of time-constant circuits consisting of resistors 13a and 13b and capacitors 14a and 14b, and transistors 11a, 11b, 12a, and 12b) for supplying the control power of the sub-transformer T4 to the pair of main transistors 17a and 17b with time delays, are used to constitute a DC-AC converter.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、入力直流電源に対し
て、主トランジスタ対とコンデンサー対と主トランスの
一次巻線とでハーフ・ブリッジを構成してなるＤＣ−Ａ
Ｃ（直流−交流）コンバータに係わり、特に主トランジ
スタ対を効果的に駆動して変換効率の高いＤＣ−ＡＣコ
ンバータを提供する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input DC power supply, which is a DC-A in which a main transistor pair, a capacitor pair and a primary winding of a main transformer constitute a half bridge.
The present invention relates to a C (DC-AC) converter, and more particularly to a method for effectively driving a main transistor pair to provide a DC-AC converter with high conversion efficiency.

【０００２】[0002]

【従来の技術】ＤＣ−ＡＣコンバータは、主として電源
装置の小形化に応用される。例えば、商用電源を整流し
た直流を小形のトランスを用いて、一次側で数十ＫＨｚ
以上の高周波でスイッチングして二次側に高周波の電力
を放出する。この高周波電力を直流変換して、電子機器
の電源として用いられる。図６はＤＣ−ＡＣコンバータ
の従来技術による実施例を示す図である。これは「スイ
ッチング・レギュレタ設計ノウハウ（ＣＱ出版１９９０
年３月発行」中の１４５頁の図５−９を簡略化したもの
である。その他の一般刊行物には類似のものが掲載され
ている。2. Description of the Related Art A DC-AC converter is mainly applied to miniaturization of a power supply device. For example, a direct current rectified from a commercial power source is used for a small transformer, and several tens KHz is used on the primary side.
By switching at the above high frequency, high frequency power is emitted to the secondary side. This high frequency power is converted into direct current and used as a power source for electronic devices. FIG. 6 is a diagram showing an example of a conventional DC-AC converter. This is "Switching Regulator Design Know-how (CQ Publishing 1990
FIG. 5-9 on page 145 of the publication “March 2013” is simplified. Similar publications appear in other general publications.

【０００３】図６で、ＶｐとＧＮＤ１は入力直流電源端
子を表し、ＧＮＤ１は一次側の接地も表す。１は駆動回
路で所定の周波数で発振して、位相が逆の出力１aと１b
を放出する。Ｔ1とＴ2は副トランスで一次巻線Ｌ11とＬ
21，二次巻線Ｌ12とＬ22を有する。二次巻線Ｌ12とＬ22
に誘起された電圧波形を示すのが、図７の（a）と（b）
である。縦軸は電圧レベルを表す。２aと２bは同極性の
主トランジスタ対で、交互に副トランスＴ1とＴ2で駆動
される。４aと４bは入力直流電源Ｖｐを２分割するコン
デンサーである。Ｔ3は主トランスで、一次巻線Ｌ31、
二次巻線Ｌ32、Ｌ33を有して交流電力を放出する。Ｌ33
は駆動回路１が入力直流電源Ｖｐで起動した後、絶縁し
て電力を供給する。主トランジスタ２aと２b、コンデン
サー４aと４b、Ｔ3のＬ31でハーフ・ブリッジを構成す
る。In FIG. 6, Vp and GND1 represent input DC power supply terminals, and GND1 also represents grounding on the primary side. 1 is a drive circuit which oscillates at a predetermined frequency and outputs 1a and 1b whose phases are opposite to each other.
To release. T1 and T2 are secondary transformers and primary windings L11 and L
21, having secondary windings L12 and L22. Secondary windings L12 and L22
The voltage waveforms induced in the are shown in Fig. 7 (a) and (b).
Is. The vertical axis represents the voltage level. 2a and 2b are main transistor pairs of the same polarity, which are alternately driven by the sub-transformers T1 and T2. Reference numerals 4a and 4b are capacitors that divide the input DC power supply Vp into two. T3 is the main transformer, the primary winding L31,
The secondary windings L32 and L33 are provided to emit AC power. L33
After the drive circuit 1 is activated by the input DC power supply Vp, the drive circuit 1 is insulated and power is supplied. The main transistors 2a and 2b, the capacitors 4a and 4b, and L31 of T3 form a half bridge.

【０００４】この構成で、Ｌ31の両端はＶｐ／２の電圧
が交互に両方向に印加される。これによる電流波形を示
すのが図７の（c）で、励磁電流が＋と−のI1の三角波
のみを示す。 Ｌ32またはＬ33に負荷があると図７の
（d）に示す負荷電流（＋−I2）が流れる。Ｌ31に流れ
る総合電流は図７の（e）に示す。励磁電流はダイオド
３aと３bにも流れる。With this configuration, a voltage of Vp / 2 is alternately applied to both ends of L31 in both directions. The current waveform resulting from this is shown in (c) of FIG. 7, and only the I1 triangular wave with the exciting currents of + and − is shown. When there is a load on L32 or L33, the load current (+ -I2) shown in FIG. 7D flows. The total current flowing through L31 is shown in FIG. The exciting current also flows through the diodes 3a and 3b.

【０００５】しかし、負荷電流は主トランジスタ対２a
と２bが導通した時のみ流れる。＋−I2と０の状態の矩
形波となる。この０状態（これをデッドタイムと呼ぶ）
を設けるのは主トランジスタ対２aと２bが同時通電する
と入力直流電源を短絡することになり、これを防止する
為である。従って、駆動回路１はタイミング調整を容易
にする為に出力１aと１bに分離する。副トランスもＴ1
とＴ2の二個必要となる。以上が従来技術によるＤＣ−
ＡＣコンバータの実施例である。However, the load current is the main transistor pair 2a.
It flows only when and 2b conduct. It becomes a square wave in the state of + -I2 and 0. This 0 state (this is called dead time)
The purpose is to prevent the input DC power supply from being short-circuited when the main transistor pair 2a and 2b are energized simultaneously. Therefore, the drive circuit 1 separates into outputs 1a and 1b to facilitate the timing adjustment. Sub transformer is also T1
And T2 are required. The above is the DC-
It is an example of an AC converter.

【０００６】[0006]

【発明が解決しようとする課題】しかし、前述の従来技
術ではデッドタイムを設けるのに駆動回路が複雑化す
る、あるいは副トランスを二個必用とするという問題点
を有する。さらに、それによりコスト上昇を招くという
問題点も発生する。However, the above-mentioned conventional technique has a problem that the drive circuit is complicated to provide the dead time or two sub-transformers are required. Further, this causes a problem that the cost is increased.

【０００７】本発明はこの様な問題を解決するために鑑
みられたもので、その目的とするところは、主トランジ
スタ対を駆動するのに簡単な駆動回路と一個の副トラン
スを用いて二個の二次巻線との間にタイマを設けてデッ
ドタイム確保し、安価にして安全で高効率なＤＣ−ＡＣ
コンバータの提供を行なうことにある。The present invention has been conceived in order to solve such a problem, and an object of the present invention is to use a simple drive circuit for driving a main transistor pair and two sub-transformers using one sub-transformer. DC-AC that is cheap, safe and highly efficient by installing a timer between the secondary winding of the
To provide a converter.

【０００８】[0008]

【課題を解決する為の手段】入力直流電源に対して、主
トランジスタ対とコンデンサー対と主トランスの一次巻
線とでハーフ・ブリッジを構成してなるＤＣ−ＡＣ（直
流−交流）コンバータにおいて、所定の発振周波数を有
する駆動回路と、この駆動回路と係合して主トランジス
タ対に制御電力を与える副トランスと、この副トランス
の制御電力をトランジスタ対に遅延させて与えるタイマ
手段とよりなり、主トランスの二次巻線より交流電力を
出力するＤＣ−ＡＣコンバータで、主トランジスタ対を
同時通電させないデッドタイムを確保して安全にして無
駄電力消費のない高効率コンバータが得られるという特
徴を有する。In a DC-AC (direct current-alternating current) converter comprising a half bridge composed of a main transistor pair, a capacitor pair, and a primary winding of a main transformer for an input DC power supply, A drive circuit having a predetermined oscillation frequency, a sub-transformer engaged with the drive circuit to apply control power to the main transistor pair, and a timer means for delaying control power of the sub-transformer to the transistor pair, A DC-AC converter that outputs AC power from a secondary winding of a main transformer, and has a feature that a dead time is ensured so that main transistor pairs are not simultaneously energized, and a high-efficiency converter that is safe and has no waste power consumption can be obtained. .

【０００９】[0009]

【実施例】図１は本発明の実施例に於ける具体的な回路
構成を示す図である。以下の図で図６と同じ番号または
符号は同じ要素または同じ意味を有するもとする。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a diagram showing a concrete circuit configuration in an embodiment of the present invention. In the following figures, the same numbers or reference numerals as in FIG. 6 have the same elements or the same meanings.

【００１０】駆動回路１０はやはり所定の発振周波数で
発振して出力１０aに矩形波を放出する。これは、図６
の駆動回路１よりはるかに簡単である。Ｔ4は副トラン
スで、一次巻線Ｌ41は出力１０aに接続し、二次巻線Ｌ4
2とＬ43の出力（図２（a）と（b）に示す）はタイマを
介して主トランジスタ１７aと１７bのゲート電極に接続
される。点線で書いた１８aと１８b、１９aと１９b、２
０aと２０bは主トランジスタ対（Ｎ型の電界効果トラン
ジスタで示す）１７aと１７bの寄生のソース・ゲート間
容量、ダイオド、ソース・ドレイン間容量をそれぞれ表
す。ダイオド１９aと１９bは従来技術で示した図６のダ
イオド３aと３bと同じ働きをする。The drive circuit 10 also oscillates at a predetermined oscillation frequency and emits a rectangular wave at the output 10a. This is shown in FIG.
It is much simpler than the driving circuit 1 of. T4 is a sub-transformer, the primary winding L41 is connected to the output 10a, the secondary winding L4
The outputs of 2 and L43 (shown in FIGS. 2A and 2B) are connected to the gate electrodes of the main transistors 17a and 17b via a timer. 18a and 18b, 19a and 19b, 2 drawn with dotted lines
Reference numerals 0a and 20b represent parasitic source-gate capacitance, diode, source-drain capacitance of the main transistor pair (shown by N-type field effect transistor) 17a and 17b, respectively. The diodes 19a and 19b have the same functions as the diodes 3a and 3b of FIG. 6 shown in the prior art.

【００１１】Ｌ42とＬ43の出力を遅延させるタイマは,
抵抗１３aとコンデンサー１４a、抵抗１３bとコンデン
サー１４bによる時定数（駆動周波数によるが数マイク
ロ・セコンド程度まで）でトランジスタ１１aと１１bを
遅らして導通させる。The timer for delaying the outputs of L42 and L43 is
The transistors 11a and 11b are delayed in conduction by the time constant (up to several microseconds depending on the driving frequency) of the resistor 13a and the capacitor 14a and the resistor 13b and the capacitor 14b.

【００１２】ダイオド２２aと２２bはコンデンサー１４
aと１４bの負方向充電電圧をダイオドの飽和電圧に制限
する。トランジスタ１１aと１１bはべース電圧が閾値を
超えると導通して抵抗１５aと１５bを介してべース電流
が流れて、トランジスタ１２aと１２bも導通する。導通
電圧は抵抗１６aと１６bを介して主トランジスタ対１７
aと１７bのゲート電極に与えられて、同時通電すること
なく交互に導通する。抵抗１６aと１６bは寄生コンデン
サー１８aと１８bの急速充放電を制限するものである。
トランジスタ１７aと１７bのゲート電極の立ち下げはダ
イオド２１aと２１bで行う。The diodes 22a and 22b are the condenser 14
Limit the negative charging voltage of a and 14b to the saturation voltage of the diode. The transistors 11a and 11b become conductive when the base voltage exceeds a threshold value, and a base current flows through the resistors 15a and 15b, so that the transistors 12a and 12b become conductive. The conduction voltage is applied to the main transistor pair 17 through the resistors 16a and 16b.
It is applied to the gate electrodes of a and 17b and alternately conducts without simultaneous energization. Resistors 16a and 16b limit the rapid charging and discharging of parasitic capacitors 18a and 18b.
The fall of the gate electrodes of the transistors 17a and 17b is performed by the diodes 21a and 21b.

【００１３】この結果のゲート電圧波形を示すのが、図
２（c）と（d）である。電圧レベルＥは主トランジスタ
対１７aと１７bのゲートの閾値が４ｖ程度なので、６ｖ
〜２０ｖ（耐圧以下）に選ぶ。この様に、デッドタイム
を充分とって、本発明の図１は安全に作動するのであ
る。交流出力の放出原理は、図６の従来技術と同じであ
る。The resulting gate voltage waveforms are shown in FIGS. 2 (c) and 2 (d). The voltage level E is 6v because the threshold value of the gate of the main transistor pair 17a and 17b is about 4v.
Select to ~ 20v (below breakdown voltage). Thus, with sufficient dead time, FIG. 1 of the present invention operates safely. The principle of discharging the AC output is the same as that of the conventional technique shown in FIG.

【００１４】又、デッドタイムを設けるのは、この間に
寄生コンデンサー２０と２０の充放電を完了させて、次
に導通する主トランジスタのソース・ドレイン間電圧を
零にしていわゆるゼロスイッチング動作にする。この動
作で主トランジスタ対のスイッチング損失を低減できる
特徴もある。更に、副トランスも一個にしたことにより
コスト低減できる特徴もある。Further, the dead time is provided so that charging / discharging of the parasitic capacitors 20 and 20 is completed during this period so that the source-drain voltage of the main transistor to be subsequently turned on becomes zero, which is a so-called zero switching operation. This operation also has a feature that the switching loss of the main transistor pair can be reduced. Furthermore, there is a feature that the cost can be reduced by using only one sub transformer.

【００１５】尚、ゲートの寄生コンデンサー１８aと１
８bの充放電エネルギは大部分失われるが、寄生コンデ
ンサー２０aと２０bは主トランスの電磁エネルギとのや
り取りの充放電なので損失を発生させない。これで、効
率が向上する。ただし、ゲートでの損失は電圧が小さい
ので効率に余り影響を与えない。The parasitic capacitors 18a and 1 of the gate
Most of the charge / discharge energy of 8b is lost, but the parasitic capacitors 20a and 20b do not generate a loss because they are charged / discharged through the exchange with the electromagnetic energy of the main transformer. This improves efficiency. However, the loss at the gate does not significantly affect the efficiency because the voltage is small.

【００１６】次に本発明の他の実施例を図３で説明す
る。図３は主トランジスタ対を相補性（Ｎ型とＰ型のト
ランジスタ）に変更したもので、寄生素子と構成要素も
部分的に省略した。この場合は、副トランスＴ５の出力
巻線は一個でよい。又、時定数抵抗３３とコンデンサー
３４も一組でよい。トランジスタ３１と３２はタイマを
構成するものであるが、動作極性から変更した。Next, another embodiment of the present invention will be described with reference to FIG. In FIG. 3, the main transistor pair is changed to complementary (N-type and P-type transistors), and parasitic elements and components are partially omitted. In this case, only one output winding is required for the sub transformer T5. Further, the time constant resistor 33 and the capacitor 34 may be one set. Although the transistors 31 and 32 form a timer, they are changed from the operating polarity.

【００１７】コンデンサー３４の逆方向のクランプは、
トランジスタ１１aと３１との相方のべース・エミッタ
間飽和電圧（Ｖsbe）を利用する。コンデンサー３４の
電圧は図示はしてないが、＋−Ｖsbeの台形波になる。The reverse clamp of the condenser 34 is
The base-emitter saturation voltage (Vsbe) between the transistors 11a and 31 is used. Although not shown, the voltage of the capacitor 34 becomes a trapezoidal wave of + -Vsbe.

【００１８】この台形波の傾斜部がデッドタイムに相当
する。この様に構成した図３の本発明の実施例は、図１
の実施例より簡単構成でも同等の効果を有する特徴があ
る。The inclined portion of this trapezoidal wave corresponds to the dead time. The embodiment of the present invention having the structure shown in FIG.
There is a feature that the same effect can be obtained even with a simpler configuration than the embodiment.

【００１９】次に図４で、図１の実施例を部分変更した
本発明の更に他の実施例を説明する。図４（一方側のみ
示す）は図１とタイマ構成部は同じであるが、後縁の立
ち下げダイオド２１aを除去してトランジスタ４１に変
更したものである。Next, another embodiment of the present invention in which the embodiment of FIG. 1 is partially modified will be described with reference to FIG. FIG. 4 (only one side is shown) has the same timer configuration as that of FIG. 1, but the trailing edge falling diode 21a is removed and replaced with the transistor 41.

【００２０】トランジスタ４１はＬ42が負になると抵抗
４２によりべース電流が流れ導通して、抵抗１６aを介
して主トランジスタ１７aのゲート・ソース間を短絡す
る。この場合は、トランジスタ１７aのゲート電圧は図
５の（b）と（c）の様に正側のみとなる。この様にする
と、立ち下げ特性が良好になると同時に副トランスＴ4
の一次側に影響を与えない特徴がある。In the transistor 41, when L42 becomes negative, a base current flows through the resistor 42 and becomes conductive, and the gate and source of the main transistor 17a are short-circuited via the resistor 16a. In this case, the gate voltage of the transistor 17a is only on the positive side as shown in (b) and (c) of FIG. By doing this, the fall characteristics become good and at the same time the sub-transformer T4
There is a feature that does not affect the primary side.

【００２１】図５（a）はＬ42の出力波形を示す。尚、
ダイオド４０はトランジスタ１２aの逆バイアスを防止
するものである。FIG. 5A shows the output waveform of L42. still,
The diode 40 prevents the reverse bias of the transistor 12a.

【００２２】以上が本発明の実施例の説明であるが、主
トランジスタ対を電界型のトランジスタで示したがバイ
ポーラ型のトランジスタでも構わない。更には、細部に
ついての変形は種種考えられることを付記しておく。In the above description of the embodiments of the present invention, the main transistor pair is shown as an electric field type transistor, but a bipolar type transistor may be used. Furthermore, it should be noted that various modifications can be considered in details.

【００２３】[0023]

【発明の効果】以上で述べた本発明によれば、駆動回路
からの駆動信号を一個の副トランスを用いて主トランジ
スタ対を駆動するのに、簡単なタイマを設けることによ
り、デッドタイムを確保でき、また、スイッチング損失
の低減が図れた。さらに、構成要素の簡略化によるコス
ト低減も可能となった。According to the present invention described above, a dead timer is secured by providing a simple timer for driving the main transistor pair by using one sub-transformer with the drive signal from the drive circuit. In addition, the switching loss can be reduced. Furthermore, the cost can be reduced by simplifying the constituent elements.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例に於ける具体的な回路構成を示
す図。FIG. 1 is a diagram showing a specific circuit configuration according to an embodiment of the present invention.

【図２】図１の各部の動作波形を示す図。FIG. 2 is a diagram showing operation waveforms of respective parts of FIG.

【図３】本発明の他の実施例を示す図。FIG. 3 is a diagram showing another embodiment of the present invention.

【図４】本発明の更に他の実施例を示す図。FIG. 4 is a diagram showing still another embodiment of the present invention.

【図５】図４の動作波形を示す図。5 is a diagram showing operation waveforms in FIG. 4;

【図６】従来技術による実施例を示す図。FIG. 6 is a diagram showing an example of a conventional technique.

【図７】図６の各部の動作波形を示す図。FIG. 7 is a diagram showing operation waveforms of respective parts of FIG.

【符号の説明】[Explanation of symbols]

２a,２b,１７a,１７b,１１a,１１b,１２a,１２b,２２a,
２２b,３０,３１,３２,４１…トランジスタ ３a,３b,１９a,１９b,２１a,２１b,４０…ダイオド ４a,４b,１４a,１４b,１８a,１８b,２０a,２０b,３４…
コンデンサー Ｔ1,Ｔ2,Ｔ3,Ｔ4,Ｔ5…トランス １３a,１３b,１５a,１５b,１６a,１６b,３３,４２…抵
抗 Ｖp…入力直流電源端子または電圧 ＧＮＤ1…入力直流電源端子または一次側の接地 Ｌ11,Ｌ21,Ｌ12,Ｌ22,Ｌ31,Ｌ32,Ｌ33,Ｌ41,Ｌ42,Ｌ43
…トランスの巻線2a, 2b, 17a, 17b, 11a, 11b, 12a, 12b, 22a,
22b, 30, 31, 32, 41 ... Transistors 3a, 3b, 19a, 19b, 21a, 21b, 40 ... Diodes 4a, 4b, 14a, 14b, 18a, 18b, 20a, 20b, 34 ...
Capacitors T1, T2, T3, T4, T5 ... Transformers 13a, 13b, 15a, 15b, 16a, 16b, 33, 42 ... Resistance Vp ... Input DC power supply terminal or voltage GND1 ... Input DC power supply terminal or primary side ground L11, L21, L12, L22, L31, L32, L33, L41, L42, L43
… Transformer winding

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 入力直流電源に対して、主トランジスタ
対とコンデンサー対と主トランスの一次巻線とでハーフ
・ブリッジを構成してなるＤＣ−ＡＣ（直流−交流）コ
ンバータにおいて、所定の発振周波数を有する駆動回路
と、この駆動回路と係合して前記主トランジスタ対に制
御電力を与える副トランスと、この副トランスの制御電
力を前記主トランジスタ対に遅延させて与えるタイマ手
段とよりなり、前記主トランスの二次巻線より交流電力
を出力することを特徴とするＤＣ−ＡＣコンバータ。1. A DC-AC (direct current-alternating current) converter having a half bridge composed of a main transistor pair, a capacitor pair, and a primary winding of a main transformer with respect to an input DC power supply. A sub-transformer engaged with the drive circuit to apply control power to the main transistor pair, and timer means for delaying the control power of the sub-transistor to the main transistor pair. A DC-AC converter that outputs AC power from a secondary winding of a main transformer.