JP2797599B2 - Switching power supply - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は産業用や民生用の電子機器に直流安定化電圧
を供給するスイッチング電源装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching power supply for supplying a stabilized DC voltage to industrial and consumer electronic devices.
従来の技術 スイッチング電源装置は電子機器の低価格化・小型化
・高性能化・省エネルギー化な伴いより小型で出力の安
定性が高く高効率なものが強く求められており、第４図
に示すような回路構成の回生制御型スイッチング電源装
置が提案されている。2. Description of the Related Art A switching power supply device is required to be smaller, have higher output stability, and have higher efficiency, as electronic devices are becoming less expensive, smaller, more efficient, and more energy efficient, as shown in FIG. A regenerative control type switching power supply device having such a circuit configuration has been proposed.
第４図，第５図を参照にして説明を行う。 The description will be made with reference to FIGS.
第４図において、１は商用AC電圧を整流した直流電圧
もしくは直流電源であり、２はトランスで１次巻線2a,1
次バイアス巻線2b,2次巻線2c,2次巻線2cに巻き上げて作
られた２次バイアス巻線2dを備えており、３は第１のス
イッチング素子で電界効果トランジスタ（以下FETとい
う）で、3aはFET3の寄性ダイオード、3bはFET3のチャン
ネルを示しソースを直流電源１のマイナス側へ、ドレイ
ンをトランス２の１次巻線2aの一端に接続したものであ
り、FET3のオン期間にFET3のチャンネル3bを介してトラ
ンス２にエネルギーを貯えるとともにFET3の寄性ダイオ
ード3aを介してトランス２に貯えられたエネルギーを直
流電源１に電力回生する。４は抵抗41,42,43,コンデン
サ44,45,ツェナーダイオード46,パイポーラ型トランジ
スタ（以下BPTという）47からなる同期発振回路でありF
ET3を求められたオン期間で動作させるとともにFET3の
オフ期間をトランス２の１次バイアス巻線2bの誘起電圧
の極性が反転するまで持続するようにオフ動作させ、こ
のオン・オフ動作の繰返しにより発振を続けるものであ
る。５は第２のスイッチ素子でFETよりなり、5aはFET5
の寄性ダイオード,5bはFET5のチャンネルを示し、ソー
スをトランス２の２次巻線2cの一端へ、ドレインを平滑
コンデンサ６へ接続したものであり、FET3のオン期間に
貯えられたトランス２のエネルギーがFET3のオフ期間に
トランス２の２次巻線2cを介してFET5の寄性ダイオード
5aから平滑コンデンサ６に放出された後、今度は逆に平
滑コンデンサ６からFET5のチャンネル5bを介してトラン
ス２の２次巻線2cに２次電流を流す逆流期間を制御回路
７により制御される。７は抵抗71,72,73,74,誤差増幅器
75,基準電圧76,BPT77からなるFET5の制御回路であり、
出力電圧V0を検出し基準電圧76と比較して基準電圧76よ
りも高い時はBPT77のコレクタ電流を制御し抵抗71での
電圧降下を小さくすることによりFET5のゲート・ソース
間電圧を高くし、逆に基準電76よりも低い時はBPT77の
コレクタ電流を流し、抵抗71での電圧降下を大きくする
ことによりFET5のゲート・ソース間電圧を低くすること
で、２次電流を流す逆流期間を変化させる。又、第５図
において（ａ）はFET3の両端電圧波形VDS1を示してお
り、（ｂ）はトランス２の１次巻線2aに流れる１次電流
ID1を示しており、（ｃ）は同期発振回路４の駆動パル
ス波形VGS1を示しており、（ｄ）はFET5の両端電圧波形
VDS2を示しており、（ｅ）はトランス２の２次巻線2cに
流れる２次電流波形ID2を示しており、（ｆ）はFET5の
駆動パルス波形VGS2を示しており、オフ期間中で斜線で
示した期間がトランス２の２次巻線2cに２次電流を流す
逆流期間を示している。In FIG. 4, reference numeral 1 denotes a DC voltage or a DC power supply obtained by rectifying a commercial AC voltage, and 2 denotes a transformer for the primary windings 2a, 1;
A secondary bias winding 2b, a secondary winding 2c, and a secondary bias winding 2d formed by winding up the secondary winding 2c are provided. Reference numeral 3 denotes a first switching element which is a field effect transistor (hereinafter referred to as FET). Reference numeral 3a denotes a dominant diode of the FET3, 3b denotes a channel of the FET3, and has a source connected to the negative side of the DC power supply 1, a drain connected to one end of the primary winding 2a of the transformer 2, and an on-period of the FET3. The energy is stored in the transformer 2 through the channel 3b of the FET 3 and the energy stored in the transformer 2 is regenerated to the DC power supply 1 through the parasitic diode 3a of the FET 3. Reference numeral 4 denotes a synchronous oscillation circuit comprising resistors 41, 42, 43, capacitors 44, 45, a Zener diode 46, and a bipolar transistor (hereinafter referred to as BPT) 47.
ET3 is operated during the determined ON period, and OFF operation is performed so that the OFF period of FET3 is maintained until the polarity of the induced voltage of the primary bias winding 2b of the transformer 2 is inverted. By repeating this ON / OFF operation, It keeps oscillating. 5 is a second switch element made of an FET, and 5a is an FET5
5b indicates a channel of the FET 5, the source of which is connected to one end of the secondary winding 2c of the transformer 2, the drain of which is connected to the smoothing capacitor 6, and the transistor 2 of the transformer 2 stored during the ON period of the FET 3. Energy is the parasitic diode of FET5 through the secondary winding 2c of transformer 2 during the off period of FET3
After being discharged from the smoothing capacitor 5 from the smoothing capacitor 6a, the control circuit 7 controls the reverse flow period in which a secondary current flows from the smoothing capacitor 6 to the secondary winding 2c of the transformer 2 via the channel 5b of the FET 5 in reverse. . 7 is a resistor 71,72,73,74, error amplifier
It is a control circuit of FET5 consisting of 75, reference voltage 76, BPT77,
By reducing the voltage drop across the resistor 71 to control the collector current of BPT77 when higher than the reference voltage 76 is compared with a reference voltage 76 detects the output voltage V 0 increases the gate-source voltage of the FET5 Conversely, when the voltage is lower than the reference voltage 76, the collector current of the BPT77 flows, and the voltage between the gate and source of the FET5 is reduced by increasing the voltage drop at the resistor 71, thereby reducing the reverse current period during which the secondary current flows. Change. 5 (a) shows the voltage waveform V DS1 across FET3, and FIG. 5 (b) shows the primary current flowing through the primary winding 2a of the transformer 2.
IDc is shown, (c) shows a drive pulse waveform V GS1 of the synchronous oscillation circuit 4, and (d) shows a voltage waveform across the FET5.
VDS2 , (e) shows a secondary current waveform I D2 flowing in the secondary winding 2c of the transformer 2, (f) shows a drive pulse waveform V GS2 of the FET 5, and an off period. The hatched period in the drawing indicates a reverse flow period in which a secondary current flows through the secondary winding 2c of the transformer 2.
まず、同期発振回路４により決められたオン期間で動
作するFET3のオン期間にトランス２の１次巻線2aを介し
て流れる１次電流ID1によりトランス２に磁束が発生し
エネルギーが蓄積される。この時トランス２の２次巻線
2c,2dに誘起電圧が発生するがFET5の寄性ダイオード5a
を逆バイアスする方向に電圧が印加されるように構成さ
れるとともにFET5のゲート・ソース間には、 の逆電圧が印加されFET5がオフするように構成されてい
る。First, a magnetic flux is generated in the transformer 2 by the primary current ID1 flowing through the primary winding 2a of the transformer 2 during the on-period of the FET 3 which operates in the on-period determined by the synchronous oscillation circuit 4, and energy is accumulated. . At this time, the secondary winding of the transformer 2
An induced voltage is generated in 2c and 2d, but the parasitic diode 5a of FET5
Is configured to apply a voltage in the reverse bias direction, and between the gate and source of FET5, And the FET 5 is turned off.
但し、NGはトランス２の２次バイアス巻線2dの巻線数 NPはトランス２の１次巻線2aの巻線数 VINは直流電源１の電圧 VGS(max)はFET5の絶対最大ゲート・ソース電圧 である。However, N G is the voltage V GS (max) number of windings V IN of the primary winding 2a of the winding number of the secondary bias winding 2d N P transformer 2 transformer 2 DC power source 1 is absolute FET5 Maximum gate-source voltage.
次に同期発振回路４のオフ信号でFET3がオフするとト
ランス２の１次巻線2aにフライバック電圧が発生すると
同時にトランス２の２次巻線2c,2dにもフライバック電
圧が発生しFET5の寄性ダイオード5aを順バイアスする方
向に電圧が印加されるため、トランス２に蓄積されたエ
ネルギーがトランス２の２次巻線2cを介して２次電流と
して放出され、平滑コンデンサ６により平滑されて出力
電圧V0として出力端に供給される。この時FET5のゲート
・ソース間電圧VGS2は時定数 で制御回路７で制御された となる電圧まで充電され、FET5はオンとなる。Next, when the FET 3 is turned off by the OFF signal of the synchronous oscillation circuit 4, a flyback voltage is generated in the primary winding 2a of the transformer 2 and a flyback voltage is also generated in the secondary windings 2c and 2d of the transformer 2, and the FET 5 Since a voltage is applied in a direction of forward biasing the parasitic diode 5a, the energy stored in the transformer 2 is released as a secondary current through the secondary winding 2c of the transformer 2, and is smoothed by the smoothing capacitor 6. It is supplied to an output terminal as an output voltage V 0. At this time, the gate-source voltage V GS2 of FET5 is a time constant Controlled by the control circuit 7 And the FET5 is turned on.
但し、ＣはFET5の入力容量 R71は抵抗71の抵抗値 R72は抵抗72の抵抗値 NGはトランス２の２次巻線2dの巻線数 NSはトランス２の２次巻線2cの巻線数 V0は出力電圧 VF5はFET5の寄性ダイオード5aの順方向電圧 IC77はPBT77のコレクタ電流 VGS2(max)はFET5の絶対最大ゲート・ソース間電
圧である。However, the secondary winding 2c of the C input capacitance R 71 is winding turns N S of the secondary winding 2d of the resistance value R 72 is the resistance value N G of the resistor 72 is the transformer 2 of the resistor 71 of FET5 transformer 2 number of windings V 0 is the output voltage V F5 is the forward voltage I C77 of the preferred diodes 5a of FET5 collector current V GS2 (max) of PBT77 is an absolute maximum gate-source voltage of the FET5.
トランス２に蓄積されたエネルギーがすべて放出され
２次巻線がゼロになると、すでにオンしているFET5のチ
ャンネル5bを介して平滑コンデンサ６の両端電圧、すな
わち、出力電圧V0がトランス２の２次巻線2cに印加され
るため、平滑コンデンサ６より逆方向に２次電流が流
れ、トランス２には前記とは逆方向の磁束が発生しエネ
ルギーが蓄積される。この状態ではトランス２の各巻線
に発生する誘起電圧の極性は変化しないため、トランス
２の１次バイアス巻線2bのフライバック電圧も変化せず
同期発振回路４はFET3のオフ期間を持続させる。制御回
路７によりFET5のゲート・ソース間電圧すなわちオン期
間が制御されており、FET5がオフするとトランス２の各
巻線に発生する誘起電圧は極性が反転するため、トラン
ス２の２次巻線2cに発生する誘起電圧はFET5の寄性ダイ
オード5aを逆バイアスし、FET5もオフしているため２次
巻線電流は流れなくなりトランス２の１次巻線2aに発生
する誘起電圧はFET3との接続端を負電圧に、直流電源１
との接続端を正電圧にする方向に発生するためFET3の寄
性ダイオード3aを介して直流電源１を充電する方向に１
次電流ID1が流れオフ期間中に蓄積されたトランス２の
エネルギーを直流電源１に電力回生を行う。この時にト
ランス２の１次バイアス巻線2bに発生する誘起電圧の極
性も反転するため同期発振回路４は、FET3をオンさせ
る。オフ期間にトランス２に蓄積されたエネルギーがす
べて放出され、１次電流がゼロになると、すでにオンし
ているFET3を介して直流電源１より前記とは逆方向の１
次電流が流れて、トランス２に磁束が発生しエネルギー
が蓄積される。この状態ではトランス２の各巻線に発生
する誘起電圧の極性は変化せず、同期発振回路４により
FET3はオンを持続する。同期発振回路４により決められ
たオン期間で動作するFET3がオフすると、トランス２に
蓄積されたエネルギーはトランス２の２次巻線2cを介し
て２次電流として放出される。When all the energy stored in the transformer 2 is released and the secondary winding becomes zero, the voltage across the smoothing capacitor 6, that is, the output voltage V 0, becomes equal to the voltage of the transformer 2 via the channel 5b of the FET 5 which is already on. Since the voltage is applied to the secondary winding 2c, a secondary current flows in the reverse direction from the smoothing capacitor 6, and a magnetic flux in the reverse direction is generated in the transformer 2 and energy is accumulated. In this state, since the polarity of the induced voltage generated in each winding of the transformer 2 does not change, the flyback voltage of the primary bias winding 2b of the transformer 2 does not change, and the synchronous oscillation circuit 4 keeps the FET 3 off. The control circuit 7 controls the gate-source voltage of the FET 5, that is, the ON period. When the FET 5 is turned off, the induced voltage generated in each winding of the transformer 2 is inverted in polarity. The induced voltage generated reverse biases the parasitic diode 5a of the FET 5, and since the FET 5 is also turned off, the secondary winding current does not flow and the induced voltage generated in the primary winding 2a of the transformer 2 is connected to the FET 3 at the connection terminal. To negative voltage, DC power supply 1
Is generated in the direction to make the connection terminal with the positive voltage to the positive direction, so that the direct current power source 1 is charged through the parasitic diode 3a of the FET3.
The next current I D1 flows, and the energy of the transformer 2 stored during the off period is regenerated to the DC power supply 1. At this time, the polarity of the induced voltage generated in the primary bias winding 2b of the transformer 2 is also inverted, so that the synchronous oscillation circuit 4 turns on the FET3. When all the energy stored in the transformer 2 during the OFF period is released and the primary current becomes zero, the DC power supply 1 outputs 1 in the opposite direction from the DC power supply 1 through the FET 3 which is already ON.
The next current flows, magnetic flux is generated in the transformer 2, and energy is stored. In this state, the polarity of the induced voltage generated in each winding of the transformer 2 does not change.
FET3 keeps on. When the FET 3 operating during the ON period determined by the synchronous oscillation circuit 4 is turned off, the energy stored in the transformer 2 is released as a secondary current via the secondary winding 2c of the transformer 2.
これらの動作を繰返すことで、出力電圧V0は出力端に
供給される。By repeating these operations, the output voltage V 0 is supplied to the output terminal.
さらに出力電圧V0が安定に制御される動作について詳
しく説明する。第５図に各動作波形を示しているが、回
期発振回路４の駆動パルス波形VGS1のオフ期間（t1〜
t3）をTOFFとし、そのうち２流電流ID2の逆流期間（t1
〜t3）をＴ′OFFとし、一方同期発振回路４の駆動パル
ス波形VGS1のオン期間（t3〜t5）をTONとし、そのうち
１次電流ID1の回生期間をＴ′ONとすると、出力電流I0
は で表わされ、出力電圧V0は で表わされる。Further, the output voltage V 0 is described in detail the operation to be stably controlled. 5 are shown the respective operation waveforms in FIG, round-life OFF period of the driving pulse waveform V GS1 of the oscillation circuit 4 (t 1 ~
t 3 ) is T OFF, and the reverse current period (t 1 ) of the two currents I D2
~t 3) a T 'and OFF, whereas the on period of the drive pulse waveform V GS1 of the synchronizing oscillation circuit 4 (t 3 ~t 5) and T ON, the of which regeneration period of the primary current I D1 T' ON and Then, the output current I 0
Is And the output voltage V 0 is Is represented by
但し、LSはトランス２の２次巻線2cのインダクタンス値 NSはトランス２の２次巻線2cの巻線数 NPはトランス２の１次巻線2aの巻線数 Ｔは発振周期で、Ｔ＝TON＋TOFF VINは直流電源１の電圧 である。Here, L S is the inductance value of the secondary winding 2c of the transformer 2 N S is the number of turns of the secondary winding 2c of the transformer 2 N P is the number of turns of the primary winding 2a of the transformer 2 T is the oscillation period Where T = T ON + T OFF V IN is the voltage of the DC power supply 1.
すなわち、オン期間TONは、同期発振回路４で決めら
れた一定値に保たれているため、出力電圧V0が一定であ
れば、オフ期間TOFFも一定となり、発振周期Ｔも一定と
なるが、逆流期間Ｔ′OFFは制御回路７により制御され
るFET5で変化でき、出力電流I0が変化すると、出力電圧
V0が一定であれば、逆流期間Ｔ′OFFを変化することで
制御可能となる。さらに直流電源１の電圧変化に対して
も、逆流期間Ｔ′OFFを変化させることで制御可能とな
る。That is, since the ON period T ON is kept at a constant value determined by the synchronous oscillation circuit 4, if the output voltage V 0 is constant, the OFF period T OFF is constant, and the oscillation period T is also constant. but return period T 'OFF can vary FET5 controlled by the control circuit 7, the output current I 0 changes, the output voltage
If V 0 is constant, it can be controlled by changing the backflow period T ′ OFF . Further with respect to the voltage change of the DC power source 1, a controllable by varying the backflow period T 'OFF.
第５図において点線は、出力電流I0がゼロの時で無負
荷時を示し、逆流電流が最大で となり、実線は出力電流I0が最大の時で最大負荷時を示
し、逆流電流がゼロでＴ′OFF＝０となる。In FIG. 5, the dashed line indicates the case where the output current I 0 is zero and no load is applied, and the reverse current is maximum. The solid line indicates the maximum load when the output current I 0 is maximum, and T ′ OFF = 0 when the reverse current is zero.
発明が解決しようとする課題 上述のような現在提案されている回路構成では、 （１） 第２のスイッチング素子であるFET5のゲート・
ソース間印加電圧が、抵抗の電圧降下を利用して制御さ
れているため、制御回路の損失が大きくなるとともにFE
T5のターン・オフが、決められたゲート・ソース間印加
電圧による逆流電流を流し、それ以上流せなくなる。す
なわち、FETの飽和特性を利用したターン・オフである
ためFET5のスイッチング損失が大きくなる。SUMMARY OF THE INVENTION Problems to be Solved by the Invention At the presently proposed circuit configuration as described above, (1) the gate of FET5 as a second switching element;
Since the voltage applied between the sources is controlled using the voltage drop of the resistor, the loss of the control circuit increases and the FE
When T5 is turned off, a reverse current flows due to a predetermined gate-source applied voltage, and cannot flow any more. That is, the switching loss of the FET 5 is increased due to the turn-off using the saturation characteristic of the FET.
（２） 出力電流による制御においては、FET3の一定の
オフ期に逆流電流が流れる逆流期間Ｔ′OFFを制御する
ため、無負荷時において となり、逆流電流が最大となることから、FET5のゲート
・ソース間には、Ron損失を小さくするために最大逆電
流を十分ドライブできるゲート電圧をFET5をFET3のオフ
時から1/2 T′OFF以内に印加する必要がある。すなわ
ち、 とする必要がある。(2) In the control by the output current, to control the backflow period T 'OFF the reverse current flows in the constant off period of FET 3, at the time of no load Next, because the reverse current is maximum, between the gate and source of the FET5, 1/2 the gate voltage can sufficiently drive the maximum reverse current in order to reduce the R on loss FET5 from time off FET 3 T ' Must be applied within OFF . That is, It is necessary to
但し、VGS2はFET5のゲート・ソース間電圧、 NGはトランス２の２次バイアス巻線2dの巻線数、 NSはトランス２の２次巻線2cの巻線数、 V0は出力電圧、 VF5はFET5の寄性ダイオード5aの順方向電圧、 R71は抵抗71の抵抗値 R72:抵抗72の抵抗値、 ID2Rは最大逆流電流、 VGS2（ID2R）はFET5の特性で決定される最大逆流
電流ID2Rをドライブするのに必要なゲート・ソース間電
圧、 ＣはFET5の入力容量である。However, V GS2 is the gate-source voltage of the FET 5, N G is the number of windings of the secondary bias winding 2d of the transformer 2, N S is the number of turns of the secondary winding 2c of the transformer 2, V 0 is the output Voltage, V F5 is the forward voltage of the parasitic diode 5a of FET5 , R 71 is the resistance of resistor 71 R 72 is the resistance of resistor 72 , I D2R is the maximum reverse current, V GS2 (I D2R ) is the characteristic of FET 5 The gate-source voltage required to drive the maximum reverse current I D2R determined by the following equation, C is the input capacitance of FET5 .
又最大負荷時においては、Ｔ′OFF＝０となり、逆流
電流がゼロとなることから、FET5のゲート・ソース間電
圧VGS2をFET3のオフ期間中ゼロにする必要がある。すな
わち とする必要がある。Further, at the time of the maximum load, T ' OFF = 0 and the backflow current becomes zero. Therefore, it is necessary to make the gate-source voltage V GS2 of FET 5 zero during the OFF period of FET 3. Ie It is necessary to
但し、Vsat77はFET5のゲート・ソース間をゼロにするコ
レクタ電流を流したときのBPT77の飽和電圧である。Here, V sat77 is the saturation voltage of BPT77 when a collector current that makes the gate-source of FET5 zero is applied.
さらに、FET3のオン時にFET5のゲート・ソース間には
逆電圧が印加されることから、 FET5のゲート・ソース間逆電圧保護の必要がある。す
なわち、 とする必要がある。Furthermore, since a reverse voltage is applied between the gate and the source of the FET5 when the FET3 is turned on, it is necessary to protect the reverse voltage between the gate and the source of the FET5. That is, It is necessary to
但し、VGS2(max)はFET5のゲート・ソース間絶対最大電
圧である。Here, V GS2 (max) is the absolute maximum voltage between the gate and source of FET5.
以上の制限のもとに抵抗R71,R72,R73を設定すると、 抵抗R71,R72,R73の損失が大きい。When the resistors R 71 , R 72 , and R 73 are set under the above restrictions, the loss of the resistors R 71 , R 72 , and R 73 is large.
トランス２の２次巻線間電圧を高く設定することが
できず、制御平衡状態において、FET5のゲート電圧が低
くなり、Ron損失が大きくなる。It can not be set high between the secondary winding voltage of the transformer 2, the control equilibrium, the gate voltage of the FET5 is lowered, R on loss increases.
FET5のオフ時にはゲートに蓄積された電荷が抵抗71
を介して放電するため、放電時間すなわちターン・オフ
時間が遅くなり、FET5のスイッチング損失が大きくな
る。When FET5 is off, the charge stored in the gate
, The discharge time, that is, the turn-off time is delayed, and the switching loss of the FET 5 increases.
大出力化においては、FET5の電流定格の大きなもの
が使用され、入力容量が増加する。このため、抵抗71,7
2,73の抵抗値を小さくしなければならず、これにより抵
抗の損失が著しく増加するとともに制御電流すなわち、
npn型BPT77のコレクタ電流が大きくなり、制御回路７の
ドライブ能力のアップによる使用素子の大型化及び損失
の増加により、スイッチング電源装置の大出力化が困難
である。To increase the output, a FET 5 having a large current rating is used, and the input capacity increases. Therefore, resistors 71,7
The resistance of 2,73 must be reduced, which significantly increases the loss of resistance and the control current, i.e.
The collector current of the npn-type BPT 77 increases, and the driving power of the control circuit 7 increases, so that the size of the elements used and the loss increase, making it difficult to increase the output of the switching power supply.
高周波化においては、高周波化に伴い、FET3のオフ
期間が短かくなるため抵抗71,72,73の抵抗値を小さくし
なければならず、これにより上述（４）のように、抵抗
の損失増加と、制御回路７の大型及び損失増加により高
周波化が困難である。At higher frequencies, the off-period of the FET 3 becomes shorter with higher frequencies, so that the resistance values of the resistors 71, 72, and 73 must be reduced, thereby increasing the resistance loss as described in (4) above. It is difficult to increase the frequency due to the large size of the control circuit 7 and an increase in loss.
といった多くの課題があり、スイッチング電源装置とし
ての高効率化，高周波化，大出力化が困難であった。Therefore, it has been difficult to increase the efficiency, increase the frequency, and increase the output of the switching power supply device.
本発明は、このような課題を解決するものでFETのゲ
ート・ソース間に一定のゲート電圧を印加する時間を制
御することで、FETのスイッチング損失の低減，抵抗損
失の低減、大出力化，高周波化が可能となる制御回路を
備えたスイッチング電源装置を提供するものである。The present invention solves this problem by controlling the time during which a constant gate voltage is applied between the gate and the source of the FET to reduce the switching loss of the FET, reduce the resistance loss, increase the output, An object of the present invention is to provide a switching power supply device having a control circuit capable of increasing the frequency.
課題を解決するための手段 上述の課題を解決するために本発明は第２のスイッチ
ング素子のゲート・ソース間にpnp型BPTのエミッタをゲ
ートにコレクタをソースに接続し、前記pnp型BPTのベー
ス・エミッタ間にコンデンサとダイオードの並列回路を
アノード側をベースに、カソード側をエミッタに接続し
前記pnp型BPTのベースをnpn型BPT77のコレクタに接続
し、npn型BPT77のコレクタ電流により前記コンデンサの
充電時間を制御し、すなわち前記pnp型BPTをオン・オフ
時間を制御することでFETのゲート・ソース間電圧の印
加時間を制御できる構成とするものである。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention connects a collector to a source with a pnp-type BPT emitter connected between the gate and the source of the second switching element, and forms a base of the pnp-type BPT. A parallel circuit of a capacitor and a diode between the emitters is connected to the base on the anode side, the cathode side is connected to the emitter, the base of the pnp-type BPT is connected to the collector of the npn-type BPT77, and the collector current of the npn-type BPT77 is By controlling the charging time, that is, by controlling the on / off time of the pnp type BPT, the application time of the gate-source voltage of the FET can be controlled.
作用 この構成により、コンデンサの充電電流を制御する。
すなわち前期pnp型BPTのオン・オフ期間を制御すること
により、第２のスイッチング素子のゲート電圧印加時間
が制御で、その制御電流も小さくすることができ制御回
路の損失低減がでる。又前記pnp型BPTのオン・オフによ
るドライブ電圧の印加を行うためBPTのオフ時にpnp型BP
Tのオフ時にトランス２の２次バイアス巻線2cで設定し
た電圧を直接印加できるため十分なドライブ電圧を供給
できるとともに、前記pnp型BPTのオン時にゲート蓄積電
荷を前記pnp型BPTのエミッタを介して放電されるため、
スイッチング損失の低減も可能で、さらに大出力化，高
周波化に対しても抵抗の抵抗値で容易に行うことが可能
となり、スイッチング電源装置の高効率化，大出力化，
高周波化を行うことができる。Operation With this configuration, the charging current of the capacitor is controlled.
That is, by controlling the ON / OFF period of the pnp-type BPT, the gate voltage application time of the second switching element is controlled, the control current can be reduced, and the loss of the control circuit can be reduced. Also, in order to apply a drive voltage by turning on / off the pnp type BPT, the pnp type BP is turned off when the BPT is turned off.
When T is turned off, a voltage set by the secondary bias winding 2c of the transformer 2 can be directly applied, so that a sufficient drive voltage can be supplied. When the pnp-type BPT is turned on, the gate charge is accumulated via the emitter of the pnp-type BPT. To be discharged,
The switching loss can be reduced, and it is possible to easily increase the output and increase the frequency with the resistance value of the resistor.
Higher frequencies can be achieved.
実施例 第１図は本発明の一実施例によるスイッチング電源装
置の回路構成図である。第１図，第２図を参照にして説
明を行う。第１図において第４図と同じものは同一の符
号を記す。１は商用AC電圧を整流した直流電圧もしくは
直流電源であり、２はトランス１で１次巻線2a,1次バイ
アス巻線2b,2次巻線2c,2次巻線2cに巻き上げて作られた
２次バイアス巻線2dを備えており、３は第１のスイッチ
ング素子であるFETで、3aはFET3の寄性ダイオード,3bは
FET3のチャンネルを示しソースを直流電源１のマイナス
側へ、ドレインをトランス２の１次巻線2aの一端に接続
したものであり、FET3のオン期間にFET3のチャンネル3b
を介して、トランス２にエネルギーを貯えるとともにFE
T3の寄性ダイオード3aを介してトランス２に貯えられた
エネルギーを直流電源１に電力回生する。４は抵抗41,4
2,43,コンデンサ44,45,ツェナーダイオード46,BPT47か
らなる同期発振回路であり、FET3を決められたオン期間
で動作させるとともに、FET3のオフ期間をトランス２の
１次バイアス巻線2bの誘起電圧の極性が反転するまで持
続するようにオフ動作させ、このオン・オフの繰返しに
より発振を続けるものである。５は第２のスイッチング
素子のFETで5aはFET5の寄性ダイオード,5bはチャンネル
を示しFET3のオン期間に貯えられたトランス２のエネル
ギーがFET3のオフ期間にトランス２の２次巻線2cを介し
てFET5の寄性ダイオード5aから平滑コンデンサ６に放出
しされた後、今度は逆に平滑コンデンサ６からFET5のチ
ャンネル5bを介してトランス２の２次巻線2cに２次電流
を流す逆流期間を制御回路７により制御される。７は抵
抗71,74,81,誤差増幅器75,基準電圧76,npn型BPT77,pnp
型BPT82、コンデンサ83,ダイオード84からなるFET5の制
御回路であり、出力電圧V0を検出し、基準電圧76と比較
して、基準電圧76よりも高い時はnpn型BPT77のコレクタ
電流を制御しpnp型BPT82をオフさせ、FET5をオンさせる
ことで２次電流の逆流期間を長くし、逆に基準電圧76よ
り低い時はnpn型BPT77のコレクタ電流を流し、BPT82の
ベース電位をさげpnp型BPT82をオンさせ、FET5をオフさ
せることで２次電流の逆流期間を短かくする。このよう
にして、npn型BPT77のコレクタ電流により、コンデンサ
83の電位すなわちpnp型BPT82のベース電流をスレッシュ
電圧まで充電する時間を制御することにより、FET5のゲ
ート電圧の印加時間を制御でき、２次電流の逆流期間を
変化させることが可能である。Embodiment FIG. 1 is a circuit configuration diagram of a switching power supply unit according to an embodiment of the present invention. The description will be made with reference to FIGS. In FIG. 1, the same components as those in FIG. 4 are denoted by the same reference numerals. Reference numeral 1 denotes a DC voltage or a DC power supply obtained by rectifying a commercial AC voltage. Reference numeral 2 denotes a transformer 1 which is wound around a primary winding 2a, a primary bias winding 2b, a secondary winding 2c, and a secondary winding 2c. A secondary bias winding 2d, 3 is an FET which is a first switching element, 3a is a parasitic diode of the FET 3, and 3b is
The channel of FET3 is shown, with the source connected to the negative side of the DC power supply 1 and the drain connected to one end of the primary winding 2a of the transformer 2, and the channel 3b of FET3 during the ON period of FET3.
And store energy in transformer 2 via FE
The energy stored in the transformer 2 is regenerated to the DC power supply 1 via the parasitic diode 3a of T3. 4 is resistance 41,4
2,43, Capacitors 44,45, Zener diode 46, BPT47 A synchronous oscillating circuit that operates FET3 for a predetermined ON period and induces the OFF period of FET3 to induce the primary bias winding 2b of transformer 2 The off operation is continued until the polarity of the voltage is inverted, and the oscillation is continued by repeating the on / off operation. Reference numeral 5 denotes an FET of a second switching element. Reference numeral 5a denotes a parasitic diode of the FET 5, and reference numeral 5b denotes a channel. The energy of the transformer 2 stored during the ON period of the FET 3 turns the secondary winding 2c of the transformer 2 during the OFF period of the FET 3. After being discharged from the parasitic diode 5a of the FET 5 to the smoothing capacitor 6 via the FET 5, the reverse current period in which a secondary current flows from the smoothing capacitor 6 to the secondary winding 2c of the transformer 2 via the channel 5b of the FET 5 in reverse. Is controlled by the control circuit 7. 7 is a resistor 71, 74, 81, error amplifier 75, reference voltage 76, npn type BPT77, pnp
Type BPT82, capacitor 83, a control circuit of the FET5 consisting of the diode 84, detects the output voltage V 0, as compared to the reference voltage 76, it is higher than the reference voltage 76 controls the collector current of the npn type BPT77 Turning off the pnp-type BPT82 and turning on the FET5 prolongs the reverse current period of the secondary current. Conversely, when the voltage is lower than the reference voltage 76, the collector current of the npn-type BPT77 flows to lower the base potential of the BPT82 and lower the pnp-type BPT82. Is turned on and the FET 5 is turned off, thereby shortening the reverse current period of the secondary current. In this way, the collector current of npn-type BPT77
By controlling the time for charging the potential of 83, that is, the base current of the pnp-type BPT 82 to the threshold voltage, the application time of the gate voltage of the FET 5 can be controlled, and the reverse current period of the secondary current can be changed.
又、第２図において、第５図と同じものは同一の符号
を記す。（ａ）はFET3の両端電圧波形VDS1を示してお
り、（ｂ）はトランス２の１次巻線2aに流れる１次電流
波形ID1を示しており、（ｃ）は同期発振回路４の駆動
パルス波形VGS1を示しており、（ｄ）はFET5の両端電圧
波形VDS2を示しており、（ｅ）はトランス２の２次巻線
2cに流れる２次電流波形ID2を示しており、（ｆ）はFET
5の駆動パルス波形VGS2を示しており、FET3のオフ期間
中で斜線で示した期間がトランス２の２次巻線2cに２次
電流を流す逆流期間を示している。In FIG. 2, the same components as those in FIG. 5 are denoted by the same reference numerals. (A) shows a voltage waveform V DS1 across the FET 3, (b) shows a primary current waveform I D1 flowing through the primary winding 2 a of the transformer 2, and (c) shows a synchronous oscillation circuit 4. The drive pulse waveform V GS1 is shown, (d) shows the voltage waveform V DS2 across FET5, and (e) shows the secondary winding of the transformer 2.
2C shows a secondary current waveform I D2 flowing through 2c, and (f) shows a FET.
5 shows a drive pulse waveform V GS2 , and a hatched period in the off period of the FET 3 indicates a backflow period in which a secondary current flows through the secondary winding 2 c of the transformer 2.
まず、同期発振回路４により決められたオン期間で動
作するFET3のオン期間にトランス２の１次巻線2aを介し
て流れる１次電流ID1によりトランス２に磁束が発生
し、エネルギーが蓄積される。この時トランス２の２次
巻線2c,2dに誘起電圧が発生するFET5の寄性ダイオード5
aを逆バイアスする方向に電圧が印加されるように構成
されるとともに、FET5のゲート・ソース間には、 VGS2＝−（VF84＋VCB82）≒−1.4［Ｖ］ の逆電圧が印加されFET5がオフするように構成されてい
る。First, a magnetic flux is generated in the transformer 2 by the primary current I D1 flowing through the primary winding 2a of the transformer 2 during the on-period of the FET 3 operating in the on-period determined by the synchronous oscillation circuit 4, and energy is accumulated. You. At this time, an induced voltage is generated in the secondary windings 2c and 2d of the transformer 2.
A voltage is applied in the direction of reverse biasing a, and a reverse voltage of V GS2 = − (V F84 + V CB82 ) ≒ −1.4 [V] is applied between the gate and source of FET5. FET5 is configured to turn off.
但し、VF84はダイオード84の順方向電圧、 VCE82はBPT82のコレクタ・ベース間電圧でこの状
態ではPN接合の順方向電圧となる。However, V F84 is the forward voltage of the diode 84, and V CE82 is the collector-base voltage of the BPT 82, and in this state, it is the forward voltage of the PN junction.
次に同期発振回路４のオフ信号でFET3がオフするとト
ランス２の１次巻線2aにフライバック電圧が発生すると
同時にトランス２の２次巻線2c,2dにもフライバック電
圧が発生し、FET5の寄性ダイオード5aを順バイアスする
方向に電圧が印加されるため、トランス２に蓄積された
エネルギーがトランス２の２次巻線2cを介して２次電流
として放出され、平滑コンデンサ６により平滑されて出
力電圧V0として出力端に供給される。この時FET5のゲー
ト・ソース間電圧VGS2は、時定数 で まで充電され、FET5はオンとなる。Next, when the FET 3 is turned off by the OFF signal of the synchronous oscillation circuit 4, a flyback voltage is generated in the primary winding 2a of the transformer 2 and a flyback voltage is generated in the secondary windings 2c and 2d of the transformer 2 at the same time. Is applied in the direction of forward biasing the parasitic diode 5a, the energy stored in the transformer 2 is released as a secondary current through the secondary winding 2c of the transformer 2 and smoothed by the smoothing capacitor 6. It is supplied to an output terminal as an output voltage V 0 Te. At this time, the gate-source voltage V GS2 of FET5 is a time constant so And FET5 is turned on.
但し、ＣはFET5の入力容量、 NGはトランス２の２次巻線2dの巻線数、 NSはトランス２の２次巻線2cの巻線数、 VF5aはFET5の寄性ダイオード5aの順方向電圧、 V0は出力電圧 C82はコンデンサ82の容量、 R71は抵抗71の抵抗値、 VGS(max)はFET5の絶対最大ゲート・ソース間電圧 である。However, C is an input capacitance of FET5, N G is the number of windings of the secondary winding 2d of the transformer 2, N S is the number of turns of the secondary winding 2c of the transformer 2, V F5a is preferred of FET5 diode 5a forward voltage, V 0 is the output voltage C 82 is the capacitance of the capacitor 82, the resistance value of R 71 is the resistance 71, V GS (max) is the absolute maximum gate-source voltage of the FET 5.
トランス２に蓄積されたエネルギーがすべて放出され
２次電流がゼロになると、すでにオンしているFET5のチ
ャンネル5bを介して平滑コンデンサ６の両端電圧、すな
わち、出力電圧V0がトランス２の２次巻線2cに印加され
るため、平滑コンデンサ６より逆方向に２次電流が流
れ、トランス２には前記とは逆方向の磁束が発生しエネ
ルギーが蓄積される。この状態ではトランス２の各巻線
に発生する誘起電圧の極性は変化しないため、トランス
２の１次バイアス巻線2bのフライバック電圧も変化せず
同期発振回路４はFET3のオフ期間を持続させる。When the secondary current energy accumulated in the transformer 2 is all released becomes zero, already on and the voltage across the smoothing capacitor 6 through the channel 5b of which FET 5, i.e., the secondary output voltage V 0 of the transformer 2 Since the voltage is applied to the winding 2c, a secondary current flows in the reverse direction from the smoothing capacitor 6, and a magnetic flux in the reverse direction is generated in the transformer 2 and energy is accumulated. In this state, since the polarity of the induced voltage generated in each winding of the transformer 2 does not change, the flyback voltage of the primary bias winding 2b of the transformer 2 does not change, and the synchronous oscillation circuit 4 keeps the FET 3 off.
制御回路７によりFET5のゲート・ソース間電圧、すな
わちオン期間が制御されており、FET5がオフするとトラ
ンス２の各巻線に発生する誘起電圧は極性が反転するた
め、トランス２の２次巻線2cに発生する誘起電圧はFET5
の寄性ダイオード5aを逆バイアスし、FET5もオフしてい
るため２次巻線電流は流れなくなりトランス２の１次巻
線2aに発生する誘起電圧はFET3との接続端を負電圧に、
直流電源１との接続端を正電圧にする方向に発生するた
めFET3の寄性ダイオード3aを介して直流電源１を充電す
る方向に１次電流ID1が流れオフ期間中に蓄積されたト
ランス２のエネルギーを直流電源１に電力回生を行う。
この時にトランス２の１次バイアス巻線2bに発生する誘
起電圧の極性も反転するため同期発振回路４はFET3をオ
ンさせる。オフ期間にトランス２に蓄積されたエネルギ
ーがすべて放出され１次電流がゼロになるとすでにオン
しているFET3を介して直流電源１より前記とは逆方向の
１次電流が流れてトランス２に磁束が発生しエネルギー
が蓄積される。この状態ではトランス２の各巻線に発生
する誘起電圧の極性は変化せず、同期発振回路４により
FET3はオンを持続する。同期発振回路４により決められ
たオン期間で動作するFET3がオフするとトランス２に蓄
積されたエネルギーはトランス２の２次巻線2cを介して
２次電流として放出される。The control circuit 7 controls the gate-source voltage of the FET 5, that is, the ON period. When the FET 5 is turned off, the induced voltage generated in each winding of the transformer 2 reverses its polarity. The induced voltage generated at FET5
The secondary diode current is reverse-biased and the FET5 is also off, so that the secondary winding current does not flow and the induced voltage generated in the primary winding 2a of the transformer 2 becomes negative at the connection terminal with the FET3.
The primary current I D1 flows in the direction of charging the DC power supply 1 via the parasitic diode 3a of the FET 3 because the connection end with the DC power supply 1 is generated in the direction of positive voltage, and the transformer 2 stored during the off period. The power of the DC power supply 1 is regenerated to the DC power supply 1.
At this time, the polarity of the induced voltage generated in the primary bias winding 2b of the transformer 2 is also inverted, so that the synchronous oscillation circuit 4 turns on the FET3. When all the energy stored in the transformer 2 during the OFF period is released and the primary current becomes zero, the primary current in the opposite direction flows from the DC power supply 1 through the FET 3 which is already on, and the magnetic flux flows into the transformer 2 Occurs and energy is stored. In this state, the polarity of the induced voltage generated in each winding of the transformer 2 does not change.
FET3 keeps on. When the FET 3 operating in the ON period determined by the synchronous oscillation circuit 4 is turned off, the energy stored in the transformer 2 is released as a secondary current through the secondary winding 2c of the transformer 2.
これらの動作を繰返すことで、出力電圧V0は出力端に
供給される。By repeating these operations, the output voltage V 0 is supplied to the output terminal.
さらに出力電圧V0が安定に制御される動作について詳
しく説明する。第２図に各動作波形を示しているが、同
期発振回路４の駆動パルス波形VGS1のオフ期間（t1〜
t3）をTOFFとし、そのうち２流電流ID2の逆流期間（t2
〜t3）をＴ′OFFとし、一方同期発振回路４の駆動パル
ス波形VGS1のオン期間（t3〜t5）をTONとし、そのうち
１次電流ID1の回生期間をＴ′ONとすると、出力電流I0
は で表わされ、出力電圧V0は で表わされる。Further, the output voltage V 0 is described in detail the operation to be stably controlled. FIG. 2 shows each operation waveform. The off period (t 1 to t 1) of the drive pulse waveform V GS1 of the synchronous oscillation circuit 4 is shown.
t 3) was used as a T OFF, of which 2 flow return period of the current I D2 (t 2
~t 3) a T 'and OFF, whereas the on period of the drive pulse waveform V GS1 of the synchronizing oscillation circuit 4 (t 3 ~t 5) and T ON, the of which regeneration period of the primary current I D1 T' ON and Then, the output current I 0
Is And the output voltage V 0 is Is represented by
但し、LSはトランス２の２次巻線2cのインダクタンス
値、 NSはトランス２の２次巻線2cの巻線数、 NPはトランス２の１次巻線2aの巻線数、 Ｔは発振周期でＴ＝TON＋TOFF、 VINは直流電源１の電圧、 である。However, L S is the inductance value of the secondary winding 2c of the transformer 2, N S is the number of turns of the secondary winding 2c of the transformer 2, N P is the number of windings of the primary winding 2a of the transformer 2, T Is the oscillation cycle, T = T ON + T OFF , and V IN is the voltage of the DC power supply 1.
すなわち、オン期間TONは、同期発振回路４で決めら
れた一定値に保たれているため、出力電圧V0が一定であ
ればオフ期間もTOFFも一定となり、発振周期Ｔも一定と
なるが、逆流期間Ｔ′OFFは、制御回路７により制御さ
れるFET5で変化でき、出力電流I0が変化すると、出力電
圧V0が一定であれば、逆流期間Ｔ′OFFを変化すること
で制御可能となる。さらに直流電源１の電圧変化に対し
ても、逆流期間Ｔ′OFFを変化させることで制御可能と
なる。That is, since the ON period T ON is kept at a constant value determined by the synchronous oscillation circuit 4, if the output voltage V 0 is constant, the OFF period and T OFF are constant, and the oscillation period T is also constant. but return period T 'OFF can vary FET5 controlled by the control circuit 7, the output current I 0 is changed, if the output voltage V 0 is constant, return period T' controlled by varying the OFF It becomes possible. Further with respect to the voltage change of the DC power source 1, a controllable by varying the backflow period T 'OFF.
第２図において点線は出力電流I0がゼロの時で無負荷
時を示し、逆流電流が最大で となり、実線は出力電流I0が最大の時で、最大負荷時を
示し、逆流電流がゼロでＴ′OFF＝０となる。In FIG. 2, the dashed line indicates when the output current I 0 is zero and when there is no load, and the reverse current is maximum. , And the solid line indicates when the output current I 0 is the maximum and when the load is maximum, and T ′ OFF = 0 when the reverse current is zero.
第３図は本発明の他の実施例を示した回路構成図であ
る。第３図において第１図と同じものは同一の符号を記
し説明は省略する。第３図において、85はnpn型BPTであ
り、トランス２の２次バイアス巻線2dをなくしたもの
で、トランス２の２次巻線2cが、第２のスイッチング素
子のFET5のバイアス巻線でもある。９は抵抗71,74,81,
誤差増幅器75,基準電圧76,npn型BPT77,85,コンデンサ8
3,ダイオード84からなるFET5の制御回路であり、出力電
圧V0を検出し、基準電圧76と比較して、基準電圧より低
い時は、npn型BPT77にコレクタ電流を流しnpn型BPT85の
ベース電位を上げnpn型BPT85をオンさせFET5をオフさせ
ることで、２次電流の逆流期間を短かくし、逆に基準電
圧76より高い時はnpn型BPT77の電流を制限し、npn型BPT
85をオフさせFET5をオンさせることで２次電流の逆流期
を長くする。このようにnpn型BPT77のコレクタ電流によ
り、コンデンサ83の電位、すなわちnpn型BPT85のベース
電位をスレッシュ電圧まで充電する時間を制御すること
により、FET5のゲート電圧の印加電圧を制御でき、２次
電流の逆流期間を変化させることが可能である。FIG. 3 is a circuit diagram showing another embodiment of the present invention. In FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 3, reference numeral 85 denotes an npn-type BPT in which the secondary bias winding 2d of the transformer 2 is eliminated, and the secondary winding 2c of the transformer 2 is connected to the bias winding of the FET 5 of the second switching element. is there. 9 is a resistor 71,74,81,
Error amplifier 75, reference voltage 76, npn type BPT77, 85, capacitor 8
3 is a control circuit of the FET5 consisting of the diode 84, detects the output voltage V 0, as compared to the reference voltage 76, when lower than the reference voltage, the base potential of the npn type BPT85 flowing collector current of npn BPT77 By turning on the npn-type BPT85 and turning off the FET5, the reverse current period of the secondary current is shortened, and when the reference voltage is higher than 76, the current of the npn-type BPT77 is limited.
By turning off 85 and turning on FET5, the backflow period of the secondary current is lengthened. As described above, by controlling the potential of the capacitor 83, that is, the time for charging the base potential of the npn-type BPT85 to the threshold voltage by the collector current of the npn-type BPT77, the applied voltage of the gate voltage of the FET5 can be controlled. Can be changed.
動作は、第１図と同じであるため説明は省略する。 The operation is the same as that of FIG.
発明の効果 以上のように本発明によれば、コンデンサの充電電流
を制御することで第２のスイッチング素子であるFETの
ドライブ用BPTのオン・オフ期間を制御し、２次電流の
逆流期間を制御可能であるため、制御回路の損失が改善
でき、又、最大逆流電流を十分ドライブできる電圧をド
ライブ用BPTのオフ時、トランスの２次バイアス巻線よ
り直接印加できるとともに、ドライブ用BPTのオン時に
ドライブ用BPTを介して放電することができ、第２のス
イッチング素子のスイッチング損失を低減することがで
きる。さらに、第２のスイッチング素子に逆電圧が印加
される時は、ドライブ用BPTのコレクタ・ベース間は、p
n接合の順バイアスとなっているため、この順方向電圧
とドライブ用BPTのベース・エミッタ間に接続されたダ
イオードの順方向電圧で、すなわち、約−1.4Vでクラン
プされ第２のスイッチング素子であるFETのゲート・ソ
ース間もこの値で保護される。As described above, according to the present invention, the on / off period of the drive BPT of the FET, which is the second switching element, is controlled by controlling the charging current of the capacitor, and the reverse current period of the secondary current is reduced. Since control is possible, the loss of the control circuit can be improved, and when the drive BPT is off, a voltage that can sufficiently drive the maximum reverse current can be applied directly from the secondary bias winding of the transformer, and the drive BPT can be turned on. Occasionally, discharge can occur through the drive BPT, and the switching loss of the second switching element can be reduced. Further, when a reverse voltage is applied to the second switching element, p
Because of the forward bias of the n-junction, this forward voltage and the forward voltage of the diode connected between the base and the emitter of the driving BPT, that is, the second switching element that is clamped at about -1.4 V The value between the gate and source of a certain FET is also protected by this value.
又、大出力化，高周波化に対しても、前記コンデンサ
の容量と第２のスイッチング素子であるFETのゲートと
トランス２の２次バイアス巻線間に直列に接続された抵
抗の抵抗値により、容易にゲートの立上り時間を設定で
きるようになり、大出力化，高周波化が容易に行えるな
どの効果が得られる。In addition, for increasing the output and increasing the frequency, the capacitance of the capacitor and the resistance value of the resistor connected in series between the gate of the FET, which is the second switching element, and the secondary bias winding of the transformer 2, The rise time of the gate can be easily set, and effects such as an increase in output and an increase in frequency can be easily obtained.
第１図は本発明のスイッチング電源装置の一実施例を示
す回路構成図、第２図は第１図の回路構成における各部
の動作波形を示す動作波形図、第３図は本発明の他の実
施例を示す回路構成図、第４図は現在提案されているス
イッチング電源装置の回路構成図、第５図は第４図の回
路構成における各部の動作波形を示す動作波形図であ
る。 １……直流電源、２……トランス、2a……１次巻線、2b
……１次バイアス巻線、2c……２次巻線、2d……２次バ
イアス巻線、３……FET、3a……寄性ダイオード、3b…
…FET3のチャンネル、４……同期発振回路、５……FE
T、5a……FET5の寄性ダイオード、5b……FET5のチャン
ネル、６……平滑コンデンサ、7,9……制御回路、41,4
2,43,71,72,73,74……抵抗、44,45,83……コンデンサ、
46……ツェナーダイオード、47,77,85……npn型BPT、82
……pnp型BPT、75……誤差増幅器、76……基準電圧、84
……ダイオード、VDS1……FET3のドレイン・ソース間電
圧、VGS1……FET3のゲート・ソース間電圧、ID1……ト
ランスの１次巻線2aの電流、VDS2……FET5のドレイン・
ソース間電圧、VGS2……FET5のゲート・ソース間電圧、
ID2……トランス２の２次巻線2cの電流、V0……出力電
圧、I0……出力電流。FIG. 1 is a circuit configuration diagram showing an embodiment of the switching power supply device of the present invention, FIG. 2 is an operation waveform diagram showing operation waveforms of respective parts in the circuit configuration of FIG. 1, and FIG. FIG. 4 is a circuit configuration diagram of a switching power supply device currently proposed, and FIG. 5 is an operation waveform diagram showing operation waveforms of various parts in the circuit configuration of FIG. 1 DC power supply 2 Transformer 2a Primary winding 2b
... primary bias winding, 2c ... secondary winding, 2d ... secondary bias winding, 3 ... FET, 3a ... parasitic diode, 3b ...
... FET3 channel, 4 ... Synchronous oscillation circuit, 5 ... FE
T, 5a: FET5 parasitic diode, 5b: FET5 channel, 6: Smoothing capacitor, 7, 9: Control circuit, 41, 4
2,43,71,72,73,74 …… Resistance, 44,45,83 …… Capacitor,
46 …… Zener diode, 47,77,85 …… npn-type BPT, 82
…… pnp type BPT, 75 …… Error amplifier, 76 …… Reference voltage, 84
…… Diode, V DS1 …… Drain-source voltage of FET3, V GS1 …… Gate-source voltage of FET3, I D1 …… Current of primary winding 2a of transformer, V DS2 …… Drain of FET5
Source-to-source voltage, V GS2 ... Gate-source voltage of FET5,
I D2 ... current of secondary winding 2c of transformer 2, V 0 ... output voltage, I 0 ... output current.
Claims (1)
れ、第１のスイッチング素子がオンのとき入力電圧をト
ランスの１次巻線に印加して１次電流を流し、トランス
にエネルギーを貯え、第１のスイッチング素子がオフの
ときトランスに貯えられたエネルギーを２次電流として
トランスの２次巻線より放出し、この２次電流を整流手
段と平滑手段により整流平滑して出力電圧を得て、トラ
ンスに貯えられたエネルギーをすべてトランスの２次巻
線より放出した後に充電電流が制御されるコンデンサを
ベース・エミッタ間に接続したトランジスタの出力が第
２のスイッチング素子の制御端子に接続され前記トラン
ジスタにより、オン・オフ期間を制御される整流手段に
並列に接続された前記第２のスイッチング素子を介して
出力電圧がトランスの２次巻線に印加され、第２のスイ
ッチ手段により出力電圧がトランスの２次巻線に印加さ
れる期間を変化させることで出力電圧の制御を行うよう
に構成したスイッチング電源装置。A first switching element that is turned on and off, applies an input voltage to a primary winding of the transformer when the first switching element is turned on, causes a primary current to flow, and stores energy in the transformer; When the first switching element is off, the energy stored in the transformer is released from the secondary winding of the transformer as a secondary current, and this secondary current is rectified and smoothed by the rectifier and the smoother to obtain an output voltage. The output of a transistor in which a capacitor whose charging current is controlled after discharging all the energy stored in the transformer from the secondary winding of the transformer is connected between the base and the emitter is connected to the control terminal of the second switching element, The output voltage is transformed by the transistor via the second switching element connected in parallel to the rectifier whose on / off period is controlled by the transistor. Is applied to the secondary winding, the switching power supply apparatus in which the second switch means by the output voltage is configured to perform control of the output voltage by varying the time period to be applied to the secondary winding of the transformer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2538390A JP2797599B2 (en) | 1990-02-05 | 1990-02-05 | Switching power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2538390A JP2797599B2 (en) | 1990-02-05 | 1990-02-05 | Switching power supply |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230754A JPH03230754A (en) | 1991-10-14 |
| JP2797599B2 true JP2797599B2 (en) | 1998-09-17 |
Family
ID=12164344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2538390A Expired - Fee Related JP2797599B2 (en) | 1990-02-05 | 1990-02-05 | Switching power supply |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797599B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108219A (en) * | 1999-01-06 | 2000-08-22 | Indigo Manufacturing Inc. | DC power converter circuit |
-
1990
- 1990-02-05 JP JP2538390A patent/JP2797599B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03230754A (en) | 1991-10-14 |
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