JPH06224708A - Pulse width modulation circuit - Google Patents
Pulse width modulation circuitInfo
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- JPH06224708A JPH06224708A JP50A JP2969993A JPH06224708A JP H06224708 A JPH06224708 A JP H06224708A JP 50 A JP50 A JP 50A JP 2969993 A JP2969993 A JP 2969993A JP H06224708 A JPH06224708 A JP H06224708A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、並列データをそのデ
ータに応じたパルス幅を有するパルス信号に変換するパ
ルス幅変調回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width modulation circuit for converting parallel data into a pulse signal having a pulse width according to the data.
【０００２】[0002]
【従来の技術】図４は例えば三菱電機株式会社製技術資
料 ニュープロダクト技術資料 ＨＮ０２−００１（２
０００−６２．１）ＲＯＤ 昭和６２年１月発行に示さ
れた従来のパルス幅変調回路を示す構成図であり、図に
おいて、１はコンパレータ、２は三角波電圧ＥR を発生
してコンパレータ１に加える三角波発生回路、２１は定
電流源、２２は三角波発生用のコンデンサ、２３はコン
デンサ２２の放電用のトランジスタ、２４は入力抵抗、
３は並列データＤをアナログ電圧ＥV に変換してコンパ
レータ１に加えるＤ／Ａ変換器、４はＤ／Ａ変換器３の
並列データＤが入力される入力端子、５はキャリア信号
を三角波発生回路２に入力する入力端子、６はコンパレ
ータ１からのパルス信号Ｅo を出力する出力端子であ
る。2. Description of the Related Art FIG. 4 shows, for example, Mitsubishi Electric Corporation's technical data New Product technical data HN02-001 (2
000-62.1) ROD is a block diagram showing a conventional pulse width modulation circuit issued in January 1987, in which 1 is a comparator, 2 is a triangular wave voltage E R , and is a comparator 1. Triangle wave generating circuit to be added, 21 is a constant current source, 22 is a capacitor for generating a triangle wave, 23 is a transistor for discharging the capacitor 22, 24 is an input resistance,
3 is a D / A converter that converts the parallel data D into an analog voltage E V and applies it to the comparator 1. 4 is an input terminal to which the parallel data D of the D / A converter 3 is input. An input terminal for inputting to the circuit 2 and an output terminal 6 for outputting the pulse signal E o from the comparator 1.
【０００３】次に動作について説明する。コンデンサ２
２は定電流源２１により充電される。そして入力端子５
に図５に示すキャリア信号が入力した時にトランジスタ
２３が導通してコンデンサ２２が放電する。このため、
図５に示すような三角波電圧ＥR が発生し、この電圧Ｅ
R はコンパレータ１の−入力端子に入力される。並列デ
ータＤは入力端子４からＤ／Ａ変換器３に入力されてア
ナログ電圧ＥV に変換され、コンパレータ１の＋端子に
入力される。コンパレータ１はこのＥR とＥVとを比較
して、図５に示すようにＥV に対応したパルス幅を有す
るパルス信号Ｅo1又はＥo2を出力する。すなわち、図５
において、ＥV1がコンパレータ１に入力されている時
は、出力パルス信号はＥo1となる。また、並列データＤ
が変更されてＤ／Ａ変換器３の出力がＥV2となれば、出
力パルス信号はＥo2となる。このようにして並列データ
Ｄの値に応じたパルス幅を有するパルス信号Ｅo が得ら
れる。Next, the operation will be described. Capacitor 2
2 is charged by the constant current source 21. And input terminal 5
When the carrier signal shown in FIG. 5 is input, the transistor 23 becomes conductive and the capacitor 22 is discharged. For this reason,
A triangular wave voltage E R as shown in FIG. 5 is generated, and this voltage E R
R is input to the-input terminal of the comparator 1. The parallel data D is input from the input terminal 4 to the D / A converter 3, converted into the analog voltage E V , and input to the + terminal of the comparator 1. The comparator 1 compares E R and E V and outputs a pulse signal E o1 or E o2 having a pulse width corresponding to E V as shown in FIG. That is, FIG.
In, when E V1 is input to the comparator 1, the output pulse signal is E o1 . Also, parallel data D
Is changed and the output of the D / A converter 3 becomes E V2 , the output pulse signal becomes E o2 . In this way, the pulse signal E o having the pulse width corresponding to the value of the parallel data D is obtained.
【０００４】[0004]
【発明が解決しようとする課題】従来のパルス幅変調回
路は以上のように構成されているので、並列データＤを
アナログ電圧ＥV へ変換するＤ／Ａ変換器３が必要であ
った。一般にＤ／Ａ変換器を高速動作させることは困難
であり、その動作周波数には制限がある。また高速動作
するＤ／Ａ変換器は実現できても高価である。このた
め、安価に高速動作するパルス幅変調回路を実現するこ
とが困難であった。また、コンパレータ１、三角波発生
回路２、Ｄ／Ａ変換器３等はアナログ電圧レベルを扱う
ものであり、一般にノイズに弱く、僅かのノイズが出力
のパルス幅に影響を与えるため、安定動作させるために
は部品配置、配線等に大きな制約がある等の問題点があ
った。Since the conventional pulse width modulation circuit is constructed as described above, the D / A converter 3 for converting the parallel data D into the analog voltage E V is necessary. Generally, it is difficult to operate the D / A converter at high speed, and the operating frequency is limited. In addition, a D / A converter that operates at high speed is expensive even if it can be realized. Therefore, it has been difficult to realize a pulse width modulation circuit that operates at high speed at low cost. Further, the comparator 1, the triangular wave generating circuit 2, the D / A converter 3 and the like handle analog voltage levels, and are generally vulnerable to noise, and slight noise affects the pulse width of the output, so that stable operation is performed. However, there is a problem in that there are large restrictions on component placement and wiring.
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、Ｄ／Ａ変換器を使用せず、高速
動作が可能なパルス幅変調回路を得ることを目的とす
る。The present invention has been made to solve the above problems, and an object thereof is to obtain a pulse width modulation circuit capable of high speed operation without using a D / A converter.
【０００６】[0006]
【課題を解決するための手段】請求項１の発明に係るパ
ルス幅変調回路は、それぞれ遅延時間の異なる遅延回路
と、その遅延出力と入力パルスとの一方を並列データの
各ビットに応じて選択する選択手段とから成り、直列に
接続された複数の遅延選択回路と、初段の遅延選択回路
への入力パルスでセットされ、最終段の遅延選択回路の
出力でリセットされるフリップフロップとを設けたもの
である。According to a first aspect of the pulse width modulation circuit of the present invention, a delay circuit having a different delay time, and one of a delay output and an input pulse thereof are selected according to each bit of parallel data. And a flip-flop that is set by an input pulse to the delay selection circuit in the first stage and is reset by the output of the delay selection circuit in the final stage. It is a thing.
【０００７】請求項２の発明に係るパルス幅変調回路
は、異なる遅延時間を有する複数の遅延回路と、それら
の遅延出力と入力パルスとのうちの一つを並列データに
応じて選択する信号セレクタと、上記入力パルスでセッ
トされ、上記信号セレクタの出力でリセットされるフリ
ップフロップとを設けたものである。A pulse width modulation circuit according to a second aspect of the present invention is a signal selector for selecting one of a plurality of delay circuits having different delay times and their delayed outputs and input pulses according to parallel data. And a flip-flop that is set by the input pulse and reset by the output of the signal selector.
【０００８】[0008]
【作用】請求項１の発明におけるパルス幅変調回路は、
各遅延回路による遅延時間の総和が出力のパルス幅に対
応する。また、直列に接続された遅延回路のうちどの遅
延時間を持つ遅延回路を利用し、どの遅延回路をバイパ
スするかを並列データにより選択する。According to the pulse width modulation circuit of the invention of claim 1,
The sum of the delay times of the delay circuits corresponds to the pulse width of the output. Also, which delay circuit having a delay time among the delay circuits connected in series is used and which delay circuit is bypassed is selected by the parallel data.
【０００９】請求項２の発明におけるパルス幅変調回路
は、入力パルスが加えられた時点から並列データにより
選択された遅延出力が得られるまでの時間が出力のパル
ス幅となる。In the pulse width modulation circuit according to the second aspect of the invention, the pulse width of the output is the time from the time when the input pulse is applied to the time when the delayed output selected by the parallel data is obtained.
【００１０】[0010]
【実施例】実施例１．以下、請求項１の発明の一実施例
を図について説明する。図１において、４は並列データ
Ｄの入力端子、５は入力パルスとしてのキャリア信号の
入力端子、１０1 ，１０2 ・・・１０n は直列に接続さ
れた遅延選択回路で、初段の遅延選択回路１０1 にキャ
リア信号が入力されると共に、各段の遅延選択回路１０
1 〜１０n に並列データＤの各ビットＤ0 ，Ｄ1 ・・・
Ｄn （但し、Ｄ0 ：ＬＳＢ，Ｄn ：ＭＳＢ）がそれぞれ
加えられる。７はキャリア信号でセットされ、最終段の
遅延選択回路１０n の出力でリセットされるフリップフ
ロップ、６はフリップフロップ７のＱ出力としてのパル
ス信号Ｅo を出力する出力端子である。EXAMPLES Example 1. An embodiment of the invention of claim 1 will be described below with reference to the drawings. In FIG. 1, 4 is an input terminal for parallel data D, 5 is an input terminal for a carrier signal as an input pulse, 10 1 , 10 2 ... 10 n are delay selection circuits connected in series, and the delay selection circuit of the first stage is selected. The carrier signal is input to the circuit 10 1 and the delay selection circuit 10 of each stage
Each bit D of 1 to 10 n to the parallel data D 0, D 1 · · ·
D n (however, D 0 : LSB, D n : MSB) are added respectively. Reference numeral 7 is a flip-flop which is set by the carrier signal and reset by the output of the delay selection circuit 10 n at the final stage, and 6 is an output terminal which outputs the pulse signal E o as the Q output of the flip-flop 7.
【００１１】遅延選択回路１０1 〜１０n において、１
０１は遅延回路で、それぞれ各遅延選択回路１０1 〜１
０n に入力される並列データＤの各ビットＤ0 〜Ｄn の
重みに応じた遅延時間τ，２τ・・・２nτ を有してい
る。１０２は遅延回路１０１の出力と各ビットＤ0 〜Ｄ
n とが加えられるアンドゲート（選択手段）、１０４は
各ビットＤ0 〜Ｄn を反転させるインバータ（選択手
段）、１０３は前段からの入力信号とインバータ１０４
の出力とが加えられるアンドゲート、１０５はアンドゲ
ート１０２，１０３の出力が加えられるオアゲート（選
択手段）で、その出力が次段の回路に加えられる。な
お、アンドゲート１０２，１０３、インバータ１０４お
よびオアゲート１０５により選択手段が構成される。In the delay selection circuits 10 1 to 10 n , 1
Reference numeral 01 is a delay circuit, and each of the delay selection circuits 10 1 to 1 1
0 n respective bits D parallel data D inputted to the 0 to D n delay time corresponding to the weight of tau, it has 2τ ··· 2 n τ. 102 is an output of the delay circuit 101 and each bit D 0 to D
AND gate (selecting means) to which n is added, 104 is an inverter (selecting means) for inverting each bit D 0 to D n , 103 is an input signal from the previous stage and the inverter 104
And 105 are OR gates (selection means) to which the outputs of the AND gates 102 and 103 are added, and their outputs are added to the circuit of the next stage. The AND gates 102 and 103, the inverter 104, and the OR gate 105 constitute a selecting means.
【００１２】次に動作について説明する。遅延選択回路
１０1 の動作について説明する。入力ビットＤ0 はアン
ドゲート１０２に加えられると共にインバータ１０４で
反転されてアンドゲート１０３に加えられる。入力端子
５から入力された入力パルスとしてのキャリア信号は遅
延回路１０１とアンドゲート１０３に加えられる。Next, the operation will be described. The operation of the delay selection circuit 10 1 will be described. The input bit D 0 is applied to the AND gate 102, inverted by the inverter 104, and applied to the AND gate 103. The carrier signal as an input pulse input from the input terminal 5 is added to the delay circuit 101 and the AND gate 103.
【００１３】従って、Ｄ0 が“１”の場合はアンドゲー
ト１０２に入力されている遅延された信号がオアゲート
１０５より出力される。Ｄ0 が“０”であればアンドゲ
ート１０３に入力されている遅延されない信号がそのま
ま出力される。すなわち、この遅延選択回路１０1 の出
力はＤ0 が“１”であれば遅延回路１０１の遅延時間τ
だけ遅れた信号となり、Ｄ0 が“０”であれば遅延のな
い信号となる。Therefore, when D 0 is "1", the delayed signal input to the AND gate 102 is output from the OR gate 105. If D 0 is “0”, the undelayed signal input to the AND gate 103 is output as it is. That is, the output of the delay selection circuit 10 1 is the delay time τ of the delay circuit 101 when D 0 is “1”.
The signal is delayed by a certain amount, and if D 0 is “0”, it is a signal without a delay.
【００１４】各遅延選択回路１０1 〜１０n の遅延時間
は各々に入力される並列データＤの各ビットＤ0 〜Ｄn
の重みに応じて決められているので、最終段の遅延選択
回路１０n より出力されるパルスの入力端子５への入力
からの遅延時間Ｔは並列データＤの値に比例したものと
なる。図２に示すように、フリップフロップ７はキャリ
ア信号が入力された時にセットされ、最終段で上記遅延
時間Ｔだけ遅延された信号によりセットれるので、並列
データＤの値に比例したパルス幅Ｔを有するパルス信号
Ｅo を出力することになる。このとき上記Ｔは、 Ｔ＝τ＊Ｄ0 ＋２1 ・τ＊Ｄ1 ＋２2 ・τ＊Ｄ2 ＋・・
・＋２n ・τ＊Ｄn で表される値となる。The delay time of each of the delay selection circuits 10 1 to 10 n is the bit D 0 to D n of the parallel data D input to each of them.
The delay time T from the input of the pulse output from the delay selection circuit 10 n at the final stage to the input terminal 5 is proportional to the value of the parallel data D. As shown in FIG. 2, the flip-flop 7 is set when the carrier signal is input, and is set by the signal delayed by the delay time T at the final stage. Therefore, the pulse width T proportional to the value of the parallel data D is set. It will output the pulse signal E o . At this time, the above T is T = τ * D 0 +2 1 · τ * D 1 +2 2 · τ * D 2 + ··
- the value represented by +2 n · τ * D n.
【００１５】実施例２．図３は請求項２の発明の一実施
例を示す。上記実施例１ではｎビットの並列データＤを
処理するのにｎ個の遅延回路１０１を含む遅延選択回路
１０1 〜１０n を直列に接続しているが、ビット数が少
ない場合は図３のように構成しても同様の効果が得られ
る。図３において、１，２，３は遅延回路であり、遅延
時間は各々τ，２τ，３τに設定されている。８は４：
１の信号セレクタ、４は並列データＤの入力端子で、こ
こでは２ビットの場合を示している。Example 2. FIG. 3 shows an embodiment of the invention of claim 2. In the first embodiment described above, the delay selection circuits 10 1 to 10 n including the n delay circuits 101 are connected in series to process the n-bit parallel data D. Even with this configuration, the same effect can be obtained. In FIG. 3, reference numerals 1, 2 and 3 are delay circuits, and the delay times are set to τ, 2τ and 3τ, respectively. 8 is 4:
A signal selector 1 and an input terminal 4 of parallel data D are shown here, and a case of 2 bits is shown here.
【００１６】信号セレクタ８は並列データＤ0 ，Ｄ1 に
応じて入力Ａ，Ｂ，Ｃ，Ｄのいずれかを出力Ｑに出力す
る。入力Ａ，Ｂ，Ｃ，Ｄはキャリア信号および遅延回路
１，２，３の出力であるフリップフロップ７はキャリア
信号でセットされ、信号セレクタ８の出力でリセットさ
れる。この実施例２では出力パルス信号Ｅo のパルス幅
が並列データＤの値に応じた遅延時間を持つ遅延回路
１，２，３により作られる遅延された信号およびキャリ
ア信号により決まる点は実施例１と同様であるが、遅延
回路１，２，３は並列に接続されている。The signal selector 8 outputs one of the inputs A, B, C and D to the output Q according to the parallel data D 0 and D 1 . The inputs A, B, C and D are carrier signals and the outputs of the delay circuits 1, 2 and 3 are set in the flip-flop 7 by the carrier signal and reset by the output of the signal selector 8. In the second embodiment, the pulse width of the output pulse signal E o is determined by the delayed signal and the carrier signal produced by the delay circuits 1, 2 and 3 having the delay time according to the value of the parallel data D. But the delay circuits 1, 2 and 3 are connected in parallel.
【００１７】[0017]
【発明の効果】請求項１の発明によれば、それぞれ遅延
時間の異なる遅延回路と、その遅延出力と入力パルスと
の一方を並列データの各ビットに応じて選択する選択手
段とから成り、直列に接続された複数の遅延選択回路を
設ける構成としたので、Ｄ／Ａ変換器、コンパレータを
用いずにパルス幅変調回路を構成することができ、高速
動作が容易かつ安価に実現できる。また、アナログ信号
により動作する回路がなく、耐ノイズ性に優れた回路を
実現できる効果がある。According to the first aspect of the invention, the delay circuit has different delay times, and the selecting means for selecting one of the delayed output and the input pulse in accordance with each bit of the parallel data. Since a plurality of delay selection circuits connected to each other are provided, the pulse width modulation circuit can be configured without using the D / A converter and the comparator, and high-speed operation can be easily realized at low cost. In addition, there is no circuit that operates by an analog signal, and there is an effect that a circuit excellent in noise resistance can be realized.
【００１８】請求項２の発明によれば、異なる遅延時間
を有する複数の遅延回路と、それらの遅延出力と入力パ
ルスとのうちの一つを並列データに応じて選択する信号
セレクタとを設ける構成としたので、並列データのビッ
ト数が少ない場合に、より構成の簡単なパルス幅変調回
路を実現できる効果がある。According to the invention of claim 2, a plurality of delay circuits having different delay times and a signal selector for selecting one of the delayed output and the input pulse according to the parallel data are provided. Therefore, when the number of bits of parallel data is small, there is an effect that a pulse width modulation circuit having a simpler configuration can be realized.
【図１】請求項１の発明の一実施例によるパルス幅変調
回路を示す構成図である。FIG. 1 is a configuration diagram showing a pulse width modulation circuit according to an embodiment of the present invention.
【図２】図１の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation of FIG.
【図３】請求項２の発明の一実施例によるパルス幅変調
回路を示す構成図である。FIG. 3 is a configuration diagram showing a pulse width modulation circuit according to an embodiment of the invention of claim 2;
【図４】従来のパルス幅変調回路を示す構成図である。FIG. 4 is a configuration diagram showing a conventional pulse width modulation circuit.
【図５】図４の動作を示すタイミングチャートである。FIG. 5 is a timing chart showing the operation of FIG.
１，２，３ 遅延回路 ７ フリップフロップ ８ 信号セレクタ １０１ 遅延回路 １０２，１０３ アンドゲート（選択手段） １０４ インバータ（選択手段） １０５ オアゲート（選択手段） Ｄ 並列データ １０1 〜１０n 遅延選択回路1, 2 and 3 delay circuit 7 flip-flop 8 signal selector 101 delay circuit 102 and 103 AND gate (selecting means) 104 inverter (selecting means) 105 OR gate (selecting means) D parallel data 10 1 to 10 n delay selecting circuit
Claims (2)
応じた遅延時間を有し入力パルスを遅延する遅延回路
と、この遅延回路で遅延された入力パルスと遅延されな
い入力パルスとのうちの一方を上記並列データの各ビッ
トに応じて選択して出力する選択手段とから成り、上記
入力パルスを順次に伝送するように直列に接続された複
数の遅延選択回路と、上記複数の遅延選択回路のうちの
初段の遅延選択回路に加えられる入力パルスでセットさ
れ、最終段の遅延選択回路の出力でリセットされるフリ
ップフロップとを備えたパルス幅変調回路。1. A delay circuit for delaying an input pulse having a delay time according to a weight of each bit of parallel data, and one of an input pulse delayed by the delay circuit and an input pulse not delayed by the delay circuit. A plurality of delay selection circuits connected in series so as to sequentially transmit the input pulses, and a selection circuit configured to select and output according to each bit of the parallel data. A pulse width modulation circuit having a flip-flop that is set by an input pulse applied to the delay selection circuit at the first stage and reset by the output of the delay selection circuit at the final stage.
スを遅延する複数の遅延回路と、上記入力パルスと上記
複数の遅延回路の各出力とのうちの１つを並列データの
値に応じて選択する信号セレクタと、上記入力パルスで
セットされ、上記信号セレクタの出力でリセットされる
フリップフロップとを備えたパルス幅変調回路。2. A plurality of delay circuits each having a different delay time and delaying an input pulse, and one of the input pulse and each output of the plurality of delay circuits is selected according to a value of parallel data. And a flip-flop that is set by the input pulse and reset by the output of the signal selector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224708A (en) | 1993-01-27 | 1993-01-27 | Pulse width modulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224708A (en) | 1993-01-27 | 1993-01-27 | Pulse width modulation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224708A true JPH06224708A (en) | 1994-08-12 |
Family
ID=12283365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06224708A (en) | 1993-01-27 | 1993-01-27 | Pulse width modulation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224708A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638016A (en) * | 1995-04-18 | 1997-06-10 | Cyrix Corporation | Adjustable duty cycle clock generator |
| US5719514A (en) * | 1995-03-31 | 1998-02-17 | Ando Electric Co., Ltd. | Delay circuit compensating for variations in delay time |
| WO1998019395A1 (en) * | 1995-06-19 | 1998-05-07 | Advantest Corporation | Delay time control circuit |
| JP2014049861A (en) * | 2012-08-30 | 2014-03-17 | Renesas Electronics Corp | Semiconductor device, switching power supply device having the same, and method of calibrating semiconductor device |
-
1993
- 1993-01-27 JP JP50A patent/JPH06224708A/en active Pending
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