JPH06224419A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06224419A JPH06224419A JP949393A JP949393A JPH06224419A JP H06224419 A JPH06224419 A JP H06224419A JP 949393 A JP949393 A JP 949393A JP 949393 A JP949393 A JP 949393A JP H06224419 A JPH06224419 A JP H06224419A
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Abstract
(57)【要約】
【目的】熱処理の際に、Fがゲート酸化膜中に拡散する
ことを防止し、ゲートの電気容量が変動することを抑制
した半導体装置の製造方法を提供する。 【構成】半導体基板1上に形成したゲート酸化膜上に、
多結晶シリコン膜4を形成し、当該多結晶シリコン膜4
に不純物を導入した後、この上に、高融点金属シリサイ
ド(WSiX )膜6を形成し、当該WSiX 膜6に、P
を導入する。
ことを防止し、ゲートの電気容量が変動することを抑制
した半導体装置の製造方法を提供する。 【構成】半導体基板1上に形成したゲート酸化膜上に、
多結晶シリコン膜4を形成し、当該多結晶シリコン膜4
に不純物を導入した後、この上に、高融点金属シリサイ
ド(WSiX )膜6を形成し、当該WSiX 膜6に、P
を導入する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、ポリサイド構造を有するゲート電極を備
えた半導体装置の製造方法に関する。
に係り、特に、ポリサイド構造を有するゲート電極を備
えた半導体装置の製造方法に関する。
【0002】
【従来の技術】従来、半導体装置のゲート電極は、一般
的に、不純物を導入して低抵抗化した多結晶シリコン膜
により形成されていた。しかしながら、近年では、半導
体装置の高集積化がますます要求され、これに伴って素
子の微細化が進み、従来の多結晶シリコン膜からなるゲ
ート電極では、低抵抗化が困難となってきている。この
ため、ゲート電極の抵抗が高くなり、信号伝搬の遅延が
起こる等、半導体装置の性能に支障を来すという問題が
発生していた。
的に、不純物を導入して低抵抗化した多結晶シリコン膜
により形成されていた。しかしながら、近年では、半導
体装置の高集積化がますます要求され、これに伴って素
子の微細化が進み、従来の多結晶シリコン膜からなるゲ
ート電極では、低抵抗化が困難となってきている。この
ため、ゲート電極の抵抗が高くなり、信号伝搬の遅延が
起こる等、半導体装置の性能に支障を来すという問題が
発生していた。
【0003】そこで、微細化したゲート電極の抵抗を下
げる目的で、種々のゲート電極形成材料が検討されてい
る。このうちの一つとして、低抵抗な高融点金属シリサ
イド膜が紹介されており、その中でも特に、低抵抗で成
膜が容易なタングステンシリサイド(以下、『WS
iX 』という)が広く使用されている。この高融点金属
シリサイド膜を使用したゲート電極としては、ポリサイ
ド構造を備えたゲート電極が紹介されている。そして、
このポリサイド構造を備えたゲート電極は、通常、以下
の方法により形成される。
げる目的で、種々のゲート電極形成材料が検討されてい
る。このうちの一つとして、低抵抗な高融点金属シリサ
イド膜が紹介されており、その中でも特に、低抵抗で成
膜が容易なタングステンシリサイド(以下、『WS
iX 』という)が広く使用されている。この高融点金属
シリサイド膜を使用したゲート電極としては、ポリサイ
ド構造を備えたゲート電極が紹介されている。そして、
このポリサイド構造を備えたゲート電極は、通常、以下
の方法により形成される。
【0004】先ず、フィールド酸化膜により素子間分離
した半導体基板上に、ゲート酸化膜を形成し、この上
に、多結晶シリコン膜を形成する。次に、前記多結晶シ
リコン膜に不純物をイオン注入し、当該多結晶シリコン
膜を低抵抗化する。次いで、前記不純物注入を行った後
のウエハに、350〜450℃の雰囲気で、六フッ化タ
ングステン(以下、『WF6 』という)とシラン(以
下、『SiH4 』という)を使用したCVD(Chemical
Vapor Deposition )法を行い、前記多結晶シリコン膜
の全面に、WSiX 膜を形成する。このようにして、多
結晶シリコン膜及びWSiX 膜からなるポリサイド構造
を形成した。次に、前記WSiX 膜上にシリコン酸化膜
を形成した後、ゲート電極形成のためのパターニングを
行う。次に、前記ウエハに、熱処理(900〜1000
℃)を行い、前記WSiX 膜を結晶化し、低抵抗化を図
る。このようにして、ポリサイド構造を備えたゲート電
極を形成している。
した半導体基板上に、ゲート酸化膜を形成し、この上
に、多結晶シリコン膜を形成する。次に、前記多結晶シ
リコン膜に不純物をイオン注入し、当該多結晶シリコン
膜を低抵抗化する。次いで、前記不純物注入を行った後
のウエハに、350〜450℃の雰囲気で、六フッ化タ
ングステン(以下、『WF6 』という)とシラン(以
下、『SiH4 』という)を使用したCVD(Chemical
Vapor Deposition )法を行い、前記多結晶シリコン膜
の全面に、WSiX 膜を形成する。このようにして、多
結晶シリコン膜及びWSiX 膜からなるポリサイド構造
を形成した。次に、前記WSiX 膜上にシリコン酸化膜
を形成した後、ゲート電極形成のためのパターニングを
行う。次に、前記ウエハに、熱処理(900〜1000
℃)を行い、前記WSiX 膜を結晶化し、低抵抗化を図
る。このようにして、ポリサイド構造を備えたゲート電
極を形成している。
【0005】
【発明が解決しようとする課題】しかしながら、前記ポ
リサイド構造を備えたゲート電極は、WF6 とSiH4
を使用したCVD法によりWSiX 膜を形成するため、
当該WSiX 膜中にフッ素(以下、『F』という)が残
留する。このため、前記WSiX 膜を低抵抗化するため
に行う熱処理時に、前記Fがゲート酸化膜中に拡散し、
この結果、ゲートの電気容量が変動(低下)し、半導体
装置の信頼性を低下させるという問題があった。
リサイド構造を備えたゲート電極は、WF6 とSiH4
を使用したCVD法によりWSiX 膜を形成するため、
当該WSiX 膜中にフッ素(以下、『F』という)が残
留する。このため、前記WSiX 膜を低抵抗化するため
に行う熱処理時に、前記Fがゲート酸化膜中に拡散し、
この結果、ゲートの電気容量が変動(低下)し、半導体
装置の信頼性を低下させるという問題があった。
【0006】本発明は、このような問題を解決すること
を課題とするものであり、熱処理の際に、Fがゲート酸
化膜中に拡散することを防止し、ゲートの電気容量が変
動することを抑制した半導体装置の製造方法を提供する
ことを目的とする。
を課題とするものであり、熱処理の際に、Fがゲート酸
化膜中に拡散することを防止し、ゲートの電気容量が変
動することを抑制した半導体装置の製造方法を提供する
ことを目的とする。
【0007】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上にゲート酸化膜を介してポ
リサイド構造を有するゲート電極を形成する半導体装置
の製造方法において、前記ゲート酸化膜上に形成した多
結晶シリコン膜に、不純物を導入する第1工程と、前記
不純物が導入された多結晶シリコン膜上に高融点金属シ
リサイド膜を形成する第2工程と、前記高融点金属シリ
サイド膜にリンを導入する第3工程と、を含むことを特
徴とする半導体装置の製造方法を提供するものである。
に、本発明は、半導体基板上にゲート酸化膜を介してポ
リサイド構造を有するゲート電極を形成する半導体装置
の製造方法において、前記ゲート酸化膜上に形成した多
結晶シリコン膜に、不純物を導入する第1工程と、前記
不純物が導入された多結晶シリコン膜上に高融点金属シ
リサイド膜を形成する第2工程と、前記高融点金属シリ
サイド膜にリンを導入する第3工程と、を含むことを特
徴とする半導体装置の製造方法を提供するものである。
【0008】
【作用】本発明によれば、前記不純物が導入された多結
晶シリコン膜上に形成した高融点金属シリサイド膜に、
リン(以下、『P』という)を導入することで、後に行
う熱処理工程において、前記多結晶シリコン膜から前記
高融点金属シリサイド膜へのPの拡散量を少なくするこ
とができる。このため、前記多結晶シリコン膜から高融
点金属シリサイド膜へのPの移動をドライビング・フォ
ースとする多結晶シリコン膜へのFの拡散を少なくする
ことができる。従って、前記Pの移動に伴う前記高融点
金属シリサイド膜内に存在するFが、ゲート酸化膜中に
拡散することを阻止することができ、ゲートの電気容量
が変動することを抑制することができる。
晶シリコン膜上に形成した高融点金属シリサイド膜に、
リン(以下、『P』という)を導入することで、後に行
う熱処理工程において、前記多結晶シリコン膜から前記
高融点金属シリサイド膜へのPの拡散量を少なくするこ
とができる。このため、前記多結晶シリコン膜から高融
点金属シリサイド膜へのPの移動をドライビング・フォ
ースとする多結晶シリコン膜へのFの拡散を少なくする
ことができる。従って、前記Pの移動に伴う前記高融点
金属シリサイド膜内に存在するFが、ゲート酸化膜中に
拡散することを阻止することができ、ゲートの電気容量
が変動することを抑制することができる。
【0009】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。図1ないし図6は、本発明の実施例に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。図1に示す工程では、半導体基板1の素子分離領域
に、フィールド酸化膜2を形成する。次に、前記素子分
離した半導体基板1に熱酸化を行い、半導体基板1の素
子形成領域に、膜厚が110Å程度のゲート酸化膜3を
形成する。
して説明する。図1ないし図6は、本発明の実施例に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。図1に示す工程では、半導体基板1の素子分離領域
に、フィールド酸化膜2を形成する。次に、前記素子分
離した半導体基板1に熱酸化を行い、半導体基板1の素
子形成領域に、膜厚が110Å程度のゲート酸化膜3を
形成する。
【0010】次いで、図2に示す工程では、図1に示す
工程で得たウエハの全面に、CVD法により、700℃
程度の温度で、膜厚が1300Å程度の多結晶シリコン
膜4を形成する。次に、図3に示す工程では、図2に示
す工程で得たウエハに、POCl3 を含む酸素雰囲気中
で、950℃程度の温度で熱処理を行い、前記多結晶シ
リコン膜4上に、Pを多量に含む酸化膜5を形成する。
このようにして、前記多結晶シリコン膜4内に、Pを、
1×1020〜3×1020cm-3程度の濃度で導入した。
工程で得たウエハの全面に、CVD法により、700℃
程度の温度で、膜厚が1300Å程度の多結晶シリコン
膜4を形成する。次に、図3に示す工程では、図2に示
す工程で得たウエハに、POCl3 を含む酸素雰囲気中
で、950℃程度の温度で熱処理を行い、前記多結晶シ
リコン膜4上に、Pを多量に含む酸化膜5を形成する。
このようにして、前記多結晶シリコン膜4内に、Pを、
1×1020〜3×1020cm-3程度の濃度で導入した。
【0011】次いで、図4に示す工程では、図3に示す
工程で形成したPを多量に含む酸化膜5を、通常のウエ
ットエッチングにより除去する。次に、前記Pを多量に
含む酸化膜5が除去されたウエハに、WF6 、SiH4
をソースガスとしたCVD法を400℃で行い、Pが導
入された多結晶シリコン膜14上に、高融点金属シリサ
イド膜として、膜厚が1700Å程度のWSiX 膜6を
堆積する。この工程により、Pが導入された多結晶シリ
コン膜14及びWSiX 膜6からなるシリサイド構造を
得た。
工程で形成したPを多量に含む酸化膜5を、通常のウエ
ットエッチングにより除去する。次に、前記Pを多量に
含む酸化膜5が除去されたウエハに、WF6 、SiH4
をソースガスとしたCVD法を400℃で行い、Pが導
入された多結晶シリコン膜14上に、高融点金属シリサ
イド膜として、膜厚が1700Å程度のWSiX 膜6を
堆積する。この工程により、Pが導入された多結晶シリ
コン膜14及びWSiX 膜6からなるシリサイド構造を
得た。
【0012】次に、図5に示す工程では、図4に示す工
程で得たWSiX 膜6に、Pを、注入量=2×1015c
m-2、打ち込みエネルギー=15KeV、の条件でイオ
ン注入し、Pが導入されたWSiX 膜16を形成する。
次いで、図6に示す工程では、図5に示す工程で得たP
が導入されたWSiX膜16、Pが導入された多結晶シ
リコン膜14をパターニングする。次に、前記ウエハ
に、900℃で30分間、熱処理を行い、前記Pが導入
されたWSiX 膜16、Pが導入された多結晶シリコン
膜14を低抵抗化する。この時、前記熱処理により、P
が導入されたWSiX 膜16中のPが、Pが導入された
多結晶シリコン膜14中に拡散し、当該Pが導入された
多結晶シリコン膜14中のPの濃度勾配が高くなる。こ
のため、前記Pが導入されたWSiX 膜16中に存在し
てるFが、ゲート酸化膜3に拡散することを阻止するこ
とができる。従って、ゲートの電気容量が変動すること
を抑制することができる。このようにして、ポリサイド
構造を有するゲート電極8を形成した。
程で得たWSiX 膜6に、Pを、注入量=2×1015c
m-2、打ち込みエネルギー=15KeV、の条件でイオ
ン注入し、Pが導入されたWSiX 膜16を形成する。
次いで、図6に示す工程では、図5に示す工程で得たP
が導入されたWSiX膜16、Pが導入された多結晶シ
リコン膜14をパターニングする。次に、前記ウエハ
に、900℃で30分間、熱処理を行い、前記Pが導入
されたWSiX 膜16、Pが導入された多結晶シリコン
膜14を低抵抗化する。この時、前記熱処理により、P
が導入されたWSiX 膜16中のPが、Pが導入された
多結晶シリコン膜14中に拡散し、当該Pが導入された
多結晶シリコン膜14中のPの濃度勾配が高くなる。こ
のため、前記Pが導入されたWSiX 膜16中に存在し
てるFが、ゲート酸化膜3に拡散することを阻止するこ
とができる。従って、ゲートの電気容量が変動すること
を抑制することができる。このようにして、ポリサイド
構造を有するゲート電極8を形成した。
【0013】その後、所望の工程を行い、半導体装置を
完成する。次に、前記実施例と同様の方法で、膜厚が1
10Åのゲート酸化膜上に500μm角のゲート電極を
形成した試験用半導体装置を作製し、ゲートの電気容量
を測定した。この結果を表1に示す。次に、比較とし
て、前記実施例において、WSiX 膜6にPをイオン注
入しない以外は、同様の工程を行い、膜厚が110Åの
ゲート酸化膜上に500μm角のゲート電極を形成した
試験用半導体装置(比較品)を作製し、ゲートの電気容
量を測定した。この結果を表1に示す。
完成する。次に、前記実施例と同様の方法で、膜厚が1
10Åのゲート酸化膜上に500μm角のゲート電極を
形成した試験用半導体装置を作製し、ゲートの電気容量
を測定した。この結果を表1に示す。次に、比較とし
て、前記実施例において、WSiX 膜6にPをイオン注
入しない以外は、同様の工程を行い、膜厚が110Åの
ゲート酸化膜上に500μm角のゲート電極を形成した
試験用半導体装置(比較品)を作製し、ゲートの電気容
量を測定した。この結果を表1に示す。
【0014】なお、膜厚が110Åのゲート酸化膜での
理論上の電気容量は、772pFである。
理論上の電気容量は、772pFである。
【0015】
【表1】
【0016】表1から、本発明に係る半導体装置は、比
較品に比べ、ゲートの電気容量が理論上の電気容量に近
似しており、また、ゲートの電気容量の変動率が低下し
ていることが確認された。これより、本発明に係る半導
体装置は、信頼性が向上したことが立証された。
較品に比べ、ゲートの電気容量が理論上の電気容量に近
似しており、また、ゲートの電気容量の変動率が低下し
ていることが確認された。これより、本発明に係る半導
体装置は、信頼性が向上したことが立証された。
【0017】なお、本実施例では、図3に示す工程で、
多結晶シリコン膜4上に、Pを多量に含む酸化膜5を形
成し、当該多結晶シリコン膜4内にPを導入したが、こ
れに限らず、イオン注入等、他の方法により、多結晶シ
リコン膜4中にPを導入してもよい。また、前記多結晶
シリコン膜4に導入する不純物は、Pに限らず、当該多
結晶シリコン膜4を低抵抗化することが可能な不純物で
あれば、他の不純物を導入してもよい。
多結晶シリコン膜4上に、Pを多量に含む酸化膜5を形
成し、当該多結晶シリコン膜4内にPを導入したが、こ
れに限らず、イオン注入等、他の方法により、多結晶シ
リコン膜4中にPを導入してもよい。また、前記多結晶
シリコン膜4に導入する不純物は、Pに限らず、当該多
結晶シリコン膜4を低抵抗化することが可能な不純物で
あれば、他の不純物を導入してもよい。
【0018】さらに、本実施例では、図4に示す工程
で、高融点金属シリサイド膜として、WSiX 膜6を形
成したが、これに限らず、他の種類の高融点金属シリサ
イド膜を形成してもよい。
で、高融点金属シリサイド膜として、WSiX 膜6を形
成したが、これに限らず、他の種類の高融点金属シリサ
イド膜を形成してもよい。
【0019】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法は、前記不純物が導入された多結晶シ
リコン膜上に形成した高融点金属シリサイド膜に、Pを
導入することで、後に行う熱処理工程において、前記多
結晶シリコン膜から前記高融点金属シリサイド膜へのP
の拡散量を少なくすることができる。このため、前記多
結晶シリコン膜から高融点金属シリサイド膜へのPの移
動をドライビング・フォースとする多結晶シリコン膜へ
のFの拡散を少なくすることができる。従って、前記高
融点金属シリサイド膜内に存在するFがゲート酸化膜中
に拡散することを阻止することができる。この結果、ゲ
ートの電気容量が変動することを抑制することができ、
高性能で信頼性の高い半導体装置を得ることができる。
体装置の製造方法は、前記不純物が導入された多結晶シ
リコン膜上に形成した高融点金属シリサイド膜に、Pを
導入することで、後に行う熱処理工程において、前記多
結晶シリコン膜から前記高融点金属シリサイド膜へのP
の拡散量を少なくすることができる。このため、前記多
結晶シリコン膜から高融点金属シリサイド膜へのPの移
動をドライビング・フォースとする多結晶シリコン膜へ
のFの拡散を少なくすることができる。従って、前記高
融点金属シリサイド膜内に存在するFがゲート酸化膜中
に拡散することを阻止することができる。この結果、ゲ
ートの電気容量が変動することを抑制することができ、
高性能で信頼性の高い半導体装置を得ることができる。
【図1】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図2】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図3】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図4】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図5】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図6】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【符号の説明】 1 半導体装置 2 フィールド酸化膜 3 ゲート酸化膜 4 多結晶シリコン膜 5 Pを多量に含む酸化膜 6 WSiX 膜 8 ゲート電極 14 Pが導入された多結晶シリコン膜 16 Pが導入されたWSiX 膜
Claims (1)
- 【請求項1】 半導体基板上に、ゲート酸化膜を介して
ポリサイド構造を有するゲート電極を形成する半導体装
置の製造方法において、 前記ゲート酸化膜上に形成した多結晶シリコン膜に不純
物を導入する第1工程と、前記不純物が導入された多結
晶シリコン膜上に高融点金属シリサイド膜を形成する第
2工程と、前記高融点金属シリサイド膜にリンを導入す
る第3工程と、を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP949393A JPH06224419A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP949393A JPH06224419A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06224419A true JPH06224419A (ja) | 1994-08-12 |
Family
ID=11721766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP949393A Pending JPH06224419A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06224419A (ja) |
-
1993
- 1993-01-22 JP JP949393A patent/JPH06224419A/ja active Pending
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