JPH06224383A - エッチング方法 - Google Patents
エッチング方法Info
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- JPH06224383A JPH06224383A JP5011908A JP1190893A JPH06224383A JP H06224383 A JPH06224383 A JP H06224383A JP 5011908 A JP5011908 A JP 5011908A JP 1190893 A JP1190893 A JP 1190893A JP H06224383 A JPH06224383 A JP H06224383A
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Abstract
(57)【要約】
【目的】 閾値電圧の異なるFET をモノリシックに製造
する場合の工程を簡略化する。 【構成】 E-FET 及びD-FET のゲート電極形成領域を露
出する窓90a 及び90b とE-FET のソース及びドレイン電
極82及び84を露出する窓90c 及び90d とを有するマスク
90を形成する。D-FET の電極86及び88はマスク90で被覆
する。次にE-FETのゲート電極形成領域を、マスク90を
介して選択的にエッチングして、リセス92を形成する。
この際エッチャントとして純水を用いる。E-FET の電極
82、 84を純水と接触させD-FET の電極86、88 を純水と接
触させないようにしてエッチングを行なうことにより、
D-FET のゲート電極形成領域をエッチングしないように
しつつE-FET のゲート電極形成領域をエッチングでき
る。しかもマスク90はE-FET 及びD-FET のゲート電極形
成にも用いることができるので目的を達成できる。
する場合の工程を簡略化する。 【構成】 E-FET 及びD-FET のゲート電極形成領域を露
出する窓90a 及び90b とE-FET のソース及びドレイン電
極82及び84を露出する窓90c 及び90d とを有するマスク
90を形成する。D-FET の電極86及び88はマスク90で被覆
する。次にE-FETのゲート電極形成領域を、マスク90を
介して選択的にエッチングして、リセス92を形成する。
この際エッチャントとして純水を用いる。E-FET の電極
82、 84を純水と接触させD-FET の電極86、88 を純水と接
触させないようにしてエッチングを行なうことにより、
D-FET のゲート電極形成領域をエッチングしないように
しつつE-FET のゲート電極形成領域をエッチングでき
る。しかもマスク90はE-FET 及びD-FET のゲート電極形
成にも用いることができるので目的を達成できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】従来より、閾値電圧の異なる電界効果ト
ランジスタ（以下、ＦＥＴ（FieldEffect Transistor
））を備える半導体集積回路として、ＤＣＦＬ（Direc
tCoupled Field Effect Transistor Logic ）回路を用
いたＳｉＭＯＳＩＣ（Metal-Oxide-Semiconductor Inte
grated Circuit）或はＧａＡｓＩＣや、ＳＣＦＬ回路
（Source Coupled Field Effect Transistor Logic）を
用いたＧａＡｓＩＣが知られている。例えば、ＤＣＦＬ
回路を用いたＧａＡｓＩＣを製造する場合文献：「GaAs
IC Symposium Technical Digest 1987」（Ｎｏｖ．１９
８７）ｐ４５〜４８に開示されている技術を用いる。こ
の場合、正の閾値電圧を有するエンハンスメント型ＦＥ
Ｔの能動層と負の閾値電圧を有するデプレッション型Ｆ
ＥＴの能動層とを同一のイオン注入工程で形成し、然る
後これらＦＥＴのゲート電極をそれぞれ別々の工程で形
成する。この従来技術につき図面を参照して、より具体
的に説明する。
ランジスタ（以下、ＦＥＴ（FieldEffect Transistor
））を備える半導体集積回路として、ＤＣＦＬ（Direc
tCoupled Field Effect Transistor Logic ）回路を用
いたＳｉＭＯＳＩＣ（Metal-Oxide-Semiconductor Inte
grated Circuit）或はＧａＡｓＩＣや、ＳＣＦＬ回路
（Source Coupled Field Effect Transistor Logic）を
用いたＧａＡｓＩＣが知られている。例えば、ＤＣＦＬ
回路を用いたＧａＡｓＩＣを製造する場合文献：「GaAs
IC Symposium Technical Digest 1987」（Ｎｏｖ．１９
８７）ｐ４５〜４８に開示されている技術を用いる。こ
の場合、正の閾値電圧を有するエンハンスメント型ＦＥ
Ｔの能動層と負の閾値電圧を有するデプレッション型Ｆ
ＥＴの能動層とを同一のイオン注入工程で形成し、然る
後これらＦＥＴのゲート電極をそれぞれ別々の工程で形
成する。この従来技術につき図面を参照して、より具体
的に説明する。
【０００３】図９〜図１２は従来技術の説明に供する要
部断面図である。これら図は、エンハンスメント型及び
デプレッション型ＦＥＴを同一基板に形成する場合の製
造工程を段階的に示す。
部断面図である。これら図は、エンハンスメント型及び
デプレッション型ＦＥＴを同一基板に形成する場合の製
造工程を段階的に示す。
【０００４】まず、ＧａＡｓ基板１０の一方の基板面上
に順次にＳｉ3 Ｎ4 膜１２及びレジストマスク１４を形
成する。レジストマスク１４はエンハンスメント型ＦＥ
Ｔ（以下、Ｅ−ＦＥＴ）の形成領域Ｐを露出する窓１４
ａとデプレッション型ＦＥＴ（以下、Ｄ−ＦＥＴ）の形
成領域Ｑを露出する窓１４ｂとを有する。然る後、領域
Ｐ及びＱの基板１０に、Ｓｅイオンを注入することによ
りＮ- 層１６及び１８を形成する（図９（Ａ））。
に順次にＳｉ3 Ｎ4 膜１２及びレジストマスク１４を形
成する。レジストマスク１４はエンハンスメント型ＦＥ
Ｔ（以下、Ｅ−ＦＥＴ）の形成領域Ｐを露出する窓１４
ａとデプレッション型ＦＥＴ（以下、Ｄ−ＦＥＴ）の形
成領域Ｑを露出する窓１４ｂとを有する。然る後、領域
Ｐ及びＱの基板１０に、Ｓｅイオンを注入することによ
りＮ- 層１６及び１８を形成する（図９（Ａ））。
【０００５】次にレジストマスク１４を除去し、然る後
Ｓｉ3 Ｎ4 膜１２上に断面Ｔ字型のレジストマスク２０
を形成する。レジストマスク２０は、Ｓｉ3 Ｎ4 膜１２
上に順次に下層２０ａ及び上層２０ｂを積層して成り、
上層２０ｂを下層２０ａから延出させてマスク２０の断
面形状をＴ字形状と成している。下層２０ａは領域Ｐの
ソース及びドレイン領域を露出する窓２０ａ１及び２０
ａ２と領域Ｑのソース及びドレイン領域を露出する窓２
０ａ３及び２０ａ４とを有する。同様に、上層２０ｂは
領域Ｐのソース及びドレイン領域を露出する窓２０ｂ１
及び２０ｂ２と領域Ｑのソース及びドレイン領域を露出
する窓２０ｂ３及び２０ｂ４とを有する。マスク２０を
形成した後、領域Ｐのソース及びドレイン領域の基板１
０と領域Ｑのソース及びドレイン領域の基板１０とにそ
れぞれ、Ｓｉイオンを注入することによりＮ+ 層２２及
び２４とＮ+ 層２６及び２８とを形成する（図９
（Ｂ））。Ｅ−ＦＥＴの能動層としてＮ- 層１６及びＮ
+ 層２２、２４が得られ、Ｄ−ＦＥＴの能動層としてＮ
- 層１８及びＮ+ 層２６、２８が得られる。
Ｓｉ3 Ｎ4 膜１２上に断面Ｔ字型のレジストマスク２０
を形成する。レジストマスク２０は、Ｓｉ3 Ｎ4 膜１２
上に順次に下層２０ａ及び上層２０ｂを積層して成り、
上層２０ｂを下層２０ａから延出させてマスク２０の断
面形状をＴ字形状と成している。下層２０ａは領域Ｐの
ソース及びドレイン領域を露出する窓２０ａ１及び２０
ａ２と領域Ｑのソース及びドレイン領域を露出する窓２
０ａ３及び２０ａ４とを有する。同様に、上層２０ｂは
領域Ｐのソース及びドレイン領域を露出する窓２０ｂ１
及び２０ｂ２と領域Ｑのソース及びドレイン領域を露出
する窓２０ｂ３及び２０ｂ４とを有する。マスク２０を
形成した後、領域Ｐのソース及びドレイン領域の基板１
０と領域Ｑのソース及びドレイン領域の基板１０とにそ
れぞれ、Ｓｉイオンを注入することによりＮ+ 層２２及
び２４とＮ+ 層２６及び２８とを形成する（図９
（Ｂ））。Ｅ−ＦＥＴの能動層としてＮ- 層１６及びＮ
+ 層２２、２４が得られ、Ｄ−ＦＥＴの能動層としてＮ
- 層１８及びＮ+ 層２６、２８が得られる。
【０００６】次にマスク２０の下層２０ａを残存させな
がら上層２０ｂを除去し、然る後領域Ｐのソース及びド
レイン領域のＳｉ3 Ｎ4 膜１２上と領域Ｑのソース及び
ドレイン領域のＳｉ3 Ｎ4 膜１２上とにそれぞれ、Ｓｉ
Ｏx 膜３０を積層する（図１０（Ａ））。
がら上層２０ｂを除去し、然る後領域Ｐのソース及びド
レイン領域のＳｉ3 Ｎ4 膜１２上と領域Ｑのソース及び
ドレイン領域のＳｉ3 Ｎ4 膜１２上とにそれぞれ、Ｓｉ
Ｏx 膜３０を積層する（図１０（Ａ））。
【０００７】次にマスク２０の下層２０ａを除去し、然
る後領域Ｐ及びＱの活性化アニールを行なう。次いでＳ
ｉＯx 膜３０上にレジストマスク３２を形成する。マス
ク３２は領域Ｐのソース及びドレイン電極形成領域を露
出する窓３２ａ及び３２ｂと領域Ｑのソース及びドレイ
ン領域形成領域を露出する窓３２ｃ及び３２ｄとを有す
る。次いで、各ソース電極形成領域のＳｉＯX 膜３０及
びＳｉ3 Ｎ4 膜１２と各ドレイン電極形成領域のＳｉＯ
X 膜３０及びＳｉ3 Ｎ4 膜１２とをそれぞれエッチング
除去して、Ｎ+ 層２２、２６とＮ+ 層２４、２８とを露
出させる。然る後、露出させたＮ+ 層２２、２６上及び
Ｎ+ 層２４、２８上に電極材料３４を積層する（図１０
（Ｂ））。
る後領域Ｐ及びＱの活性化アニールを行なう。次いでＳ
ｉＯx 膜３０上にレジストマスク３２を形成する。マス
ク３２は領域Ｐのソース及びドレイン電極形成領域を露
出する窓３２ａ及び３２ｂと領域Ｑのソース及びドレイ
ン領域形成領域を露出する窓３２ｃ及び３２ｄとを有す
る。次いで、各ソース電極形成領域のＳｉＯX 膜３０及
びＳｉ3 Ｎ4 膜１２と各ドレイン電極形成領域のＳｉＯ
X 膜３０及びＳｉ3 Ｎ4 膜１２とをそれぞれエッチング
除去して、Ｎ+ 層２２、２６とＮ+ 層２４、２８とを露
出させる。然る後、露出させたＮ+ 層２２、２６上及び
Ｎ+ 層２４、２８上に電極材料３４を積層する（図１０
（Ｂ））。
【０００８】次にマスク３２を除去し、露出させたＮ+
層２２、２６上及びＮ+ 層２４、２８上にそれぞれ残存
する電極材料３４から成るソース電極３６、３８及びド
レイン電極４０、４２を得る。これら電極はオーミック
電極である。然る後、これら電極の熱処理（シンター）
を行なう（図１１（Ａ））。
層２２、２６上及びＮ+ 層２４、２８上にそれぞれ残存
する電極材料３４から成るソース電極３６、３８及びド
レイン電極４０、４２を得る。これら電極はオーミック
電極である。然る後、これら電極の熱処理（シンター）
を行なう（図１１（Ａ））。
【０００９】次に領域Ｐを覆い領域Ｑのゲート領域を露
出するレジストマスク４４を形成する。マスク４４は領
域Ｑのゲート領域を露出する窓４４ａを有する。次いで
領域Ｑのゲート領域のＳｉ3 Ｎ4 膜１４をエッチング除
去してＮ- 層１８を露出させ、然る後露出させたＮ- 層
１８上に電極材料４６を積層する（図１１（Ｂ））。
出するレジストマスク４４を形成する。マスク４４は領
域Ｑのゲート領域を露出する窓４４ａを有する。次いで
領域Ｑのゲート領域のＳｉ3 Ｎ4 膜１４をエッチング除
去してＮ- 層１８を露出させ、然る後露出させたＮ- 層
１８上に電極材料４６を積層する（図１１（Ｂ））。
【００１０】次にマスク４４を除去して、露出させたＮ
- 層１８上に残存する電極材料４６から成るゲート電極
４８を得る。次いで領域Ｑを覆い領域Ｐのゲート領域を
露出するレジストマスク５０を形成する。マスク５０は
領域Ｐのゲート領域を露出する窓５０ａを有する。次い
で領域Ｐのゲート領域のＳｉ3 Ｎ4 膜１２をエッチング
除去してＮ- 層１６を露出させ、さらに露出させたＮ-
層１６にリセス５２を形成する。然る後、リセス５２上
に電極材料５４を積層する（図１２（Ａ））。
- 層１８上に残存する電極材料４６から成るゲート電極
４８を得る。次いで領域Ｑを覆い領域Ｐのゲート領域を
露出するレジストマスク５０を形成する。マスク５０は
領域Ｐのゲート領域を露出する窓５０ａを有する。次い
で領域Ｐのゲート領域のＳｉ3 Ｎ4 膜１２をエッチング
除去してＮ- 層１６を露出させ、さらに露出させたＮ-
層１６にリセス５２を形成する。然る後、リセス５２上
に電極材料５４を積層する（図１２（Ａ））。
【００１１】次にマスク５０を除去し、リセス５２上に
残存する電極材料５４から成るゲート電極５６を得（図
１２（Ｂ））、正の閾値電圧を有するＥ−ＦＥＴを領域
Ｐに完成し及び負の閾値電圧を有するＤ−ＦＥＴを領域
Ｑに完成する。
残存する電極材料５４から成るゲート電極５６を得（図
１２（Ｂ））、正の閾値電圧を有するＥ−ＦＥＴを領域
Ｐに完成し及び負の閾値電圧を有するＤ−ＦＥＴを領域
Ｑに完成する。
【００１２】上述の従来技術では、Ｅ−ＦＥＴ及びＤ−
ＦＥＴの能動層を同一のイオン注入工程で形成し、然る
後リセス５２を形成することによりこれらＦＥＴの閾値
電圧を異ならせている。
ＦＥＴの能動層を同一のイオン注入工程で形成し、然る
後リセス５２を形成することによりこれらＦＥＴの閾値
電圧を異ならせている。
【００１３】このほかの従来技術としては、Ｅ−ＦＥＴ
及びＤ−ＦＥＴの能動層をそれぞれ個別のイオン注入工
程で形成し然る後これらＦＥＴの能動層にリセスを形成
する方法がある。この場合、Ｅ−ＦＥＴ及びＤ−ＦＥＴ
のイオン注入条件を異ならせることにより、閾値電圧を
異ならせる。
及びＤ−ＦＥＴの能動層をそれぞれ個別のイオン注入工
程で形成し然る後これらＦＥＴの能動層にリセスを形成
する方法がある。この場合、Ｅ−ＦＥＴ及びＤ−ＦＥＴ
のイオン注入条件を異ならせることにより、閾値電圧を
異ならせる。
【００１４】
【発明が解決しようとする課題】しかしながら上述した
前者の従来技術では、閾値電圧を異ならせるために、Ｅ
−ＦＥＴの形成領域をマスクで覆ってＤ−ＦＥＴのゲー
ト電極を形成する工程とＤ−ＦＥＴの形成領域をマスク
で覆ってＥ−ＦＥＴのリセス及びゲート電極を形成する
工程との２工程が必要となる。
前者の従来技術では、閾値電圧を異ならせるために、Ｅ
−ＦＥＴの形成領域をマスクで覆ってＤ−ＦＥＴのゲー
ト電極を形成する工程とＤ−ＦＥＴの形成領域をマスク
で覆ってＥ−ＦＥＴのリセス及びゲート電極を形成する
工程との２工程が必要となる。
【００１５】また上述した後者の従来技術では、閾値電
圧を異ならせるために、Ｅ−ＦＥＴの形成領域をマスク
で覆ってＤ−ＦＥＴの能動層を形成する工程とＤ−ＦＥ
Ｔの形成領域をマスクで覆ってＥ−ＦＥＴの能動層を形
成する工程との２工程が必要となる。
圧を異ならせるために、Ｅ−ＦＥＴの形成領域をマスク
で覆ってＤ−ＦＥＴの能動層を形成する工程とＤ−ＦＥ
Ｔの形成領域をマスクで覆ってＥ−ＦＥＴの能動層を形
成する工程との２工程が必要となる。
【００１６】この発明の目的は上述した従来の問題点を
解決するため、マスクを変更しないでもエッチングの進
行状態を制御できるエッチング方法を提供することにあ
る。
解決するため、マスクを変更しないでもエッチングの進
行状態を制御できるエッチング方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】この目的の達成を図るた
め、この発明のエッチング方法は、半導体基板に複数の
導電領域を形成する工程と、導電領域とオーミック接続
する金属層を形成する工程と、導電領域を露出する第一
窓及び選択された金属層を露出する第二窓を有するマス
クを形成する工程と、選択された金属層にオーミック接
続する導電領域をエッチングする工程とを含むことを特
徴とする。
め、この発明のエッチング方法は、半導体基板に複数の
導電領域を形成する工程と、導電領域とオーミック接続
する金属層を形成する工程と、導電領域を露出する第一
窓及び選択された金属層を露出する第二窓を有するマス
クを形成する工程と、選択された金属層にオーミック接
続する導電領域をエッチングする工程とを含むことを特
徴とする。
【００１８】
【作用】このような構成によれば、導電領域のエッチン
グに用いるエッチャントを任意好適に選択することによ
り、露出させていない金属層とオーミック接続する導電
領域を実質的にエッチングしないようにしつつ、マスク
の第二窓を介して露出させた金属層とオーミック接続す
る導電領域をエッチングすることができる。このような
エッチングを行なえるエッチャントして例えば純水を用
いる。
グに用いるエッチャントを任意好適に選択することによ
り、露出させていない金属層とオーミック接続する導電
領域を実質的にエッチングしないようにしつつ、マスク
の第二窓を介して露出させた金属層とオーミック接続す
る導電領域をエッチングすることができる。このような
エッチングを行なえるエッチャントして例えば純水を用
いる。
【００１９】
【実施例】以下、図面を参照し、この発明の実施例につ
き説明する。尚、図面は個の発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
き説明する。尚、図面は個の発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
【００２０】図１〜図５はこの発明の第一実施例の説明
に供する要部断面図である。この実施例では、一例とし
て、この発明のエッチング方法を用いて閾値電圧の異な
るＦＥＴをモノリシックに製造する例につき説明する。
に供する要部断面図である。この実施例では、一例とし
て、この発明のエッチング方法を用いて閾値電圧の異な
るＦＥＴをモノリシックに製造する例につき説明する。
【００２１】まず半導体基板６０に複数の導電領域例え
ばＥ−ＦＥＴ（エンハンスメント型ＦＥＴ）及びＤ−Ｆ
ＥＴ（デプレッション型ＦＥＴ）の能動層を形成する。
ばＥ−ＦＥＴ（エンハンスメント型ＦＥＴ）及びＤ−Ｆ
ＥＴ（デプレッション型ＦＥＴ）の能動層を形成する。
【００２２】このためこの実施例では、半導体基板６０
例えば半絶縁性ＧａＡｓ基板の一方の基板面６０ａ上に
レジストマスク６２を形成する。レジストマスク６２は
Ｅ−ＦＥＴ形成領域Ｓを露出する窓６２ａとＤ−ＦＥＴ
形成領域Ｔを露出する窓６２ｂとを有する。次いで領域
Ｓ及びＴの基板部分に、マスク６２を介して選択的に、
不純物例えばＳｉイオンを注入し、Ｅ−ＦＥＴのチャネ
ル層６４及びＤ−ＦＥＴのチャネル層６６を形成する
（図１（Ａ））。
例えば半絶縁性ＧａＡｓ基板の一方の基板面６０ａ上に
レジストマスク６２を形成する。レジストマスク６２は
Ｅ−ＦＥＴ形成領域Ｓを露出する窓６２ａとＤ−ＦＥＴ
形成領域Ｔを露出する窓６２ｂとを有する。次いで領域
Ｓ及びＴの基板部分に、マスク６２を介して選択的に、
不純物例えばＳｉイオンを注入し、Ｅ−ＦＥＴのチャネ
ル層６４及びＤ−ＦＥＴのチャネル層６６を形成する
（図１（Ａ））。
【００２３】次いでマスク６２を除去し、然る後基板面
６０ａ上にマスク６８を形成する。マスク６８はＥ−Ｆ
ＥＴ形成領域Ｓ内のソース及びドレイン層形成領域を露
出する窓６８ａ及び６８ｂとＤ−ＦＥＴ形成領域Ｔ内の
ソース及びドレイン層形成領域を露出する窓６８ｃ及び
６８ｄとを有する。次いで領域Ｓのソース及びドレイン
層形成領域と領域Ｔのソース及びドレイン層形成領域と
にそれぞれ、マスク６８を介して選択的に、不純物例え
ばＳｉイオンを注入し、Ｅ−ＦＥＴのソース及びドレイ
ン層７０及び７２とＤ−ＦＥＴのソース及びドレイン層
７４及び７６とを形成する（図１（Ｂ））。領域Ｓのチ
ャネル層６４、ソース層７０及びドレイン層７２により
Ｅ−ＦＥＴの能動層を構成し、領域Ｔのチャネル層６
６、ソース層７４及びドレイン層７６によりＤ−ＦＥＴ
の能動層を構成する。
６０ａ上にマスク６８を形成する。マスク６８はＥ−Ｆ
ＥＴ形成領域Ｓ内のソース及びドレイン層形成領域を露
出する窓６８ａ及び６８ｂとＤ−ＦＥＴ形成領域Ｔ内の
ソース及びドレイン層形成領域を露出する窓６８ｃ及び
６８ｄとを有する。次いで領域Ｓのソース及びドレイン
層形成領域と領域Ｔのソース及びドレイン層形成領域と
にそれぞれ、マスク６８を介して選択的に、不純物例え
ばＳｉイオンを注入し、Ｅ−ＦＥＴのソース及びドレイ
ン層７０及び７２とＤ−ＦＥＴのソース及びドレイン層
７４及び７６とを形成する（図１（Ｂ））。領域Ｓのチ
ャネル層６４、ソース層７０及びドレイン層７２により
Ｅ−ＦＥＴの能動層を構成し、領域Ｔのチャネル層６
６、ソース層７４及びドレイン層７６によりＤ−ＦＥＴ
の能動層を構成する。
【００２４】次いでマスク６８を除去し、然る後Ｅ−Ｆ
ＥＴ及びＤ−ＦＥＴの能動層に対し活性化アニールを行
なう（図２（Ａ））。
ＥＴ及びＤ−ＦＥＴの能動層に対し活性化アニールを行
なう（図２（Ａ））。
【００２５】次に導電領域とオーミック接続する金属層
例えばＥ−ＦＥＴのソース及びドレイン電極とＤ−ＦＥ
Ｔのソース及びドレイン電極とを形成する。
例えばＥ−ＦＥＴのソース及びドレイン電極とＤ−ＦＥ
Ｔのソース及びドレイン電極とを形成する。
【００２６】このためこの実施例では、基板面６０ａ上
にマスク７８を形成する。マスク７８はＥ−ＦＥＴ形成
領域Ｓ内のソース及びドレイン電極形成領域を露出する
窓７８ａ及び７８ｂとＤ−ＦＥＴ形成領域Ｔ内のソース
及びドレイン電極形成領域を露出する窓７８ｃ及び７８
ｄとを有する。次いでソース及びドレイン電極形成領域
上に、マスク７８を介して選択的に、電極材料８０を積
層する（図２（Ｂ））。電極材料８０は基板面６０ａ側
から順次に積層したＡｕＧｅ合金層及びＮｉ層から成
り、ＡｕＧｅ合金層を領域Ｓのソース及びドレイン層７
０及び７２と領域Ｔのソース及びドレイン層７４及び７
６と接触させている。
にマスク７８を形成する。マスク７８はＥ−ＦＥＴ形成
領域Ｓ内のソース及びドレイン電極形成領域を露出する
窓７８ａ及び７８ｂとＤ−ＦＥＴ形成領域Ｔ内のソース
及びドレイン電極形成領域を露出する窓７８ｃ及び７８
ｄとを有する。次いでソース及びドレイン電極形成領域
上に、マスク７８を介して選択的に、電極材料８０を積
層する（図２（Ｂ））。電極材料８０は基板面６０ａ側
から順次に積層したＡｕＧｅ合金層及びＮｉ層から成
り、ＡｕＧｅ合金層を領域Ｓのソース及びドレイン層７
０及び７２と領域Ｔのソース及びドレイン層７４及び７
６と接触させている。
【００２７】次いでマスク７８を除去し、領域Ｓのソー
ス及びドレイン電極形成領域上に残存する電極材料８０
から成るＥ−ＦＥＴのソース及びドレイン電極８２及び
８４と、領域Ｔのソース及びドレイン電極形成領域上に
残存する電極材料８０から成るＤ−ＦＥＴのソース及び
ドレイン電極８６及び８８とを得る（図３（Ａ））。然
る後、これらソース及びドレイン電極に対する熱処理
（シンター）を行なう。
ス及びドレイン電極形成領域上に残存する電極材料８０
から成るＥ−ＦＥＴのソース及びドレイン電極８２及び
８４と、領域Ｔのソース及びドレイン電極形成領域上に
残存する電極材料８０から成るＤ−ＦＥＴのソース及び
ドレイン電極８６及び８８とを得る（図３（Ａ））。然
る後、これらソース及びドレイン電極に対する熱処理
（シンター）を行なう。
【００２８】次に導電領域例えば領域Ｓ及びＴ内のゲー
ト電極形成領域を露出する第一窓及び選択された金属層
例えば純水によるエッチングを行ないたい領域Ｓのソー
ス及び又はドレイン電極を露出する第二窓を有するマス
クを形成する。
ト電極形成領域を露出する第一窓及び選択された金属層
例えば純水によるエッチングを行ないたい領域Ｓのソー
ス及び又はドレイン電極を露出する第二窓を有するマス
クを形成する。
【００２９】このためこの実施例では、基板面６０ａ上
にマスク９０を形成する（図３（Ｂ））。マスク９０は
領域Ｓ及び領域Ｔ内のゲート電極形成領域を露出する第
一窓９０ａ及び９０ｂと領域Ｓのソース及びドレイン電
極領域を露出する第二窓９０ｃ及び９０ｄとを有する。
マスク９０の形成材料として例えばＬＭＲレジスト（冨
士薬品社製ＦＳＭＲ）を用いる。
にマスク９０を形成する（図３（Ｂ））。マスク９０は
領域Ｓ及び領域Ｔ内のゲート電極形成領域を露出する第
一窓９０ａ及び９０ｂと領域Ｓのソース及びドレイン電
極領域を露出する第二窓９０ｃ及び９０ｄとを有する。
マスク９０の形成材料として例えばＬＭＲレジスト（冨
士薬品社製ＦＳＭＲ）を用いる。
【００３０】次に選択された金属層にオーミック接続す
る導電領域例えば領域Ｓのゲート電極形成領域をエッチ
ングする。
る導電領域例えば領域Ｓのゲート電極形成領域をエッチ
ングする。
【００３１】このためこの実施例では、半導体基板６０
を純水中に浸し、領域Ｓのゲート電極形成領域の能動層
を選択的にエッチングしこの能動層にリセス９２を形成
する（図４（Ａ））。純水は例えば、イオン交換樹脂を
用いて作製した、比抵抗１５ＭΩ・ｃｍ程度の純水であ
る。領域Ｔのゲート電極形成領域の能動層が純水により
実質的にエッチングされないようにするためには、当該
能動層とオーミック接続するソース及びドレイン電極８
６及び８８をマスク９０で覆い純水と接触しないように
する。また領域Ｓのゲート電極形成領域の能動層を純水
によりエッチングするためには、当該能動層とオーミッ
ク接続するソース及びドレイン電極７０及び７２を第二
窓９０ｃ及び９０ｄを介して露出させこれら電極７０及
び７２を純水と接触するようにする。このようにソース
及び又はドレイン電極を純水と接触させるか否かによ
り、純水によるエッチングの進行状態を制御できる。
を純水中に浸し、領域Ｓのゲート電極形成領域の能動層
を選択的にエッチングしこの能動層にリセス９２を形成
する（図４（Ａ））。純水は例えば、イオン交換樹脂を
用いて作製した、比抵抗１５ＭΩ・ｃｍ程度の純水であ
る。領域Ｔのゲート電極形成領域の能動層が純水により
実質的にエッチングされないようにするためには、当該
能動層とオーミック接続するソース及びドレイン電極８
６及び８８をマスク９０で覆い純水と接触しないように
する。また領域Ｓのゲート電極形成領域の能動層を純水
によりエッチングするためには、当該能動層とオーミッ
ク接続するソース及びドレイン電極７０及び７２を第二
窓９０ｃ及び９０ｄを介して露出させこれら電極７０及
び７２を純水と接触するようにする。このようにソース
及び又はドレイン電極を純水と接触させるか否かによ
り、純水によるエッチングの進行状態を制御できる。
【００３２】このような現象が生じる理由は必ずしも明
らかではないが、その理由は次のように考えられる。す
なわち、電気的に接続された異種物質ここではＦＥＴの
能動層とソース及び又はドレイン電極とがある場合に、
能動層のみを純水に接触した状態から能動層及び電極を
双方共に純水に接触させた状態にすると、電極電位が変
化しその結果能動層の純水に対する化学ポテンシャルが
変化するためであると考えられる。
らかではないが、その理由は次のように考えられる。す
なわち、電気的に接続された異種物質ここではＦＥＴの
能動層とソース及び又はドレイン電極とがある場合に、
能動層のみを純水に接触した状態から能動層及び電極を
双方共に純水に接触させた状態にすると、電極電位が変
化しその結果能動層の純水に対する化学ポテンシャルが
変化するためであると考えられる。
【００３３】純水に代えて電解液を能動層及び電極に接
触させた場合、電池の場合と同様にして電解液中を電流
が流れその結果能動層のエッチングが生じる。しかしこ
の実施例で用いた純水の比抵抗は１５ＭΩ・ｃｍである
ので電流は純水中を流れないか流れるとしても極めて微
量であると考えられる。従って能動層のみを純水と接触
させている状態では純水中のＨ+ イオンの電位（この電
位は水素単極電位で表される）に対する能動層の表面電
位がエッチングを発生させないような電位であるのに対
し、能動層及び電極の双方を純水と接触させた状態では
純水中のＨ+ イオンに対する能動層の表面電位が電極を
純水と接触させたがためにエッチングを発生させるよう
な電位に変化するためであると考えられる。
触させた場合、電池の場合と同様にして電解液中を電流
が流れその結果能動層のエッチングが生じる。しかしこ
の実施例で用いた純水の比抵抗は１５ＭΩ・ｃｍである
ので電流は純水中を流れないか流れるとしても極めて微
量であると考えられる。従って能動層のみを純水と接触
させている状態では純水中のＨ+ イオンの電位（この電
位は水素単極電位で表される）に対する能動層の表面電
位がエッチングを発生させないような電位であるのに対
し、能動層及び電極の双方を純水と接触させた状態では
純水中のＨ+ イオンに対する能動層の表面電位が電極を
純水と接触させたがためにエッチングを発生させるよう
な電位に変化するためであると考えられる。
【００３４】領域Ｓのゲート電極形成領域のエッチング
を終えたら、次にこの実施例ではゲート電極を形成す
る。
を終えたら、次にこの実施例ではゲート電極を形成す
る。
【００３５】このため、領域Ｓ及びＴのゲート電極形成
領域上及び領域Ｓのソース及びドレイン電極領域上に、
マスク９０を介して選択的に、電極材料９４を積層する
（図４（Ｂ））。電極材料９４はこれら領域上に順次に
積層したＴｉ層、Ｐｔ層及びＡｕ層から成る。
領域上及び領域Ｓのソース及びドレイン電極領域上に、
マスク９０を介して選択的に、電極材料９４を積層する
（図４（Ｂ））。電極材料９４はこれら領域上に順次に
積層したＴｉ層、Ｐｔ層及びＡｕ層から成る。
【００３６】次いでマスク９４を除去し、領域Ｓ及びＴ
のゲート電極形成領域上に残存する電極材料９４から成
るＥ−ＦＥＴ及びＤ−ＦＥＴのゲート電極９６及び９８
と、領域Ｓのソース及びドレイン電極形成領域上に残存
する電極材料９４から成るＤ−ＦＥＴの電極１００及び
１０２とを得る。この例ではＥ−ＦＥＴのソース電極と
して電極８２及び１００を順次に積層して成る２層構造
の電極を用いると共に、Ｅ−ＦＥＴのドレイン電極とし
て電極８４及び１０２を順次に積層して成る２層構造の
電極を用いる。
のゲート電極形成領域上に残存する電極材料９４から成
るＥ−ＦＥＴ及びＤ−ＦＥＴのゲート電極９６及び９８
と、領域Ｓのソース及びドレイン電極形成領域上に残存
する電極材料９４から成るＤ−ＦＥＴの電極１００及び
１０２とを得る。この例ではＥ−ＦＥＴのソース電極と
して電極８２及び１００を順次に積層して成る２層構造
の電極を用いると共に、Ｅ−ＦＥＴのドレイン電極とし
て電極８４及び１０２を順次に積層して成る２層構造の
電極を用いる。
【００３７】この実施例によれば、リセス及びゲート電
極を共通のマスク９０を用いて行なえるので、閾値電圧
の異なるＥ−ＦＥＴ及びＤ−ＦＥＴをモノリシックに製
造する場合に製造工程を簡略化できる。
極を共通のマスク９０を用いて行なえるので、閾値電圧
の異なるＥ−ＦＥＴ及びＤ−ＦＥＴをモノリシックに製
造する場合に製造工程を簡略化できる。
【００３８】図６はＤ−ＦＥＴのリセスを形成する際の
エッチング時間とＥ−ＦＥＴ及びＤ−ＦＥＴの閾値電圧
との関係を実験的に調べた結果を示す図であって、図の
横軸にエッチング時間ｔ（ｍｉｎ．）を示し縦軸に閾値
電圧Ｖth（Ｖ）を示す。同図においては、Ｅ−ＦＥＴに
関して実験的に得たエッチング時間ｔと閾値電圧Ｖthと
の関係を符号ｉを付した実線の直線で、またＤ−ＦＥＴ
に関して実験的に得たエッチング時間ｔと閾値電圧Ｖth
との関係を符号iiを付した実線の直線で示した。直線ｉ
及びiiはエッチング時間ｔ＝２、３、５、７とした場合
の閾値電圧Ｖthを測定しこれら測定値をスムージングし
て得た直線である。
エッチング時間とＥ−ＦＥＴ及びＤ−ＦＥＴの閾値電圧
との関係を実験的に調べた結果を示す図であって、図の
横軸にエッチング時間ｔ（ｍｉｎ．）を示し縦軸に閾値
電圧Ｖth（Ｖ）を示す。同図においては、Ｅ−ＦＥＴに
関して実験的に得たエッチング時間ｔと閾値電圧Ｖthと
の関係を符号ｉを付した実線の直線で、またＤ−ＦＥＴ
に関して実験的に得たエッチング時間ｔと閾値電圧Ｖth
との関係を符号iiを付した実線の直線で示した。直線ｉ
及びiiはエッチング時間ｔ＝２、３、５、７とした場合
の閾値電圧Ｖthを測定しこれら測定値をスムージングし
て得た直線である。
【００３９】図からも理解できるように、Ｄ−ＦＥＴに
おいては、能動層が殆どエッチングされないためエッチ
ング時間ｔが増加してもその閾値電圧Ｖthは殆ど変化せ
ずＶthの変動範囲は±０．０１Ｖの範囲内であった。
おいては、能動層が殆どエッチングされないためエッチ
ング時間ｔが増加してもその閾値電圧Ｖthは殆ど変化せ
ずＶthの変動範囲は±０．０１Ｖの範囲内であった。
【００４０】一方、Ｅ−ＦＥＴにおいては、エッチング
時間ｔの増加と共にリセスのエッチング深さが深くなる
ためその閾値電圧Ｖthはほぼ−１（Ｖ）からほぼ０．５
５（Ｖ）までほぼリニアに変化する。従って例えばエッ
チング時間ｔ＝１７〜１８（ｍｉｎ．）程度とすること
により閾値電圧０．１〜０．２（Ｖ）程度のＥ−ＦＥＴ
と閾値電圧−１（Ｖ）程度のＤ−ＦＥＴとを作製でき
る。
時間ｔの増加と共にリセスのエッチング深さが深くなる
ためその閾値電圧Ｖthはほぼ−１（Ｖ）からほぼ０．５
５（Ｖ）までほぼリニアに変化する。従って例えばエッ
チング時間ｔ＝１７〜１８（ｍｉｎ．）程度とすること
により閾値電圧０．１〜０．２（Ｖ）程度のＥ−ＦＥＴ
と閾値電圧−１（Ｖ）程度のＤ−ＦＥＴとを作製でき
る。
【００４１】図７〜図８はこの発明の第二実施例の説明
に供する要部断面図である。尚、第一実施例の構成成分
と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
に供する要部断面図である。尚、第一実施例の構成成分
と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
【００４２】この実施例では、リセス９２を形成するま
での工程を第一実施例と同様に行ない、然る後、従来周
知のリセスエッチングを行なって、領域Ｔのゲート電極
形成領域にもリセスを形成する。
での工程を第一実施例と同様に行ない、然る後、従来周
知のリセスエッチングを行なって、領域Ｔのゲート電極
形成領域にもリセスを形成する。
【００４３】このためこの実施例では、半導体基板６０
を従来において通常行なわれているリセスエッチングで
用いる従来周知のエッチャント中に浸し、領域Ｔのゲー
ト電極形成領域の能動層を、マスク９０を介して選択的
に、エッチングし、この能動層にリセス１０４を形成す
る（図７（Ａ））。この際、領域Ｓのリセス９２もまた
エッチングされその深さが深くなる。
を従来において通常行なわれているリセスエッチングで
用いる従来周知のエッチャント中に浸し、領域Ｔのゲー
ト電極形成領域の能動層を、マスク９０を介して選択的
に、エッチングし、この能動層にリセス１０４を形成す
る（図７（Ａ））。この際、領域Ｓのリセス９２もまた
エッチングされその深さが深くなる。
【００４４】次にゲート電極を形成する。このため、領
域Ｓ及びＴのゲート電極形成領域上及び領域Ｓのソース
及びドレイン電極領域上に、マスク９０を介して選択的
に、電極材料９４を積層する（図７（Ｂ））。
域Ｓ及びＴのゲート電極形成領域上及び領域Ｓのソース
及びドレイン電極領域上に、マスク９０を介して選択的
に、電極材料９４を積層する（図７（Ｂ））。
【００４５】次いでマスク９０を除去し、領域Ｓ及びＴ
のゲート電極形成領域上に残存する電極材料９４から成
るＥ−ＦＥＴ及びＤ−ＦＥＴのゲート電極９６及び９８
と、領域Ｓのソース及びドレイン電極形成領域上に残存
する電極材料９４から成るＤ−ＦＥＴの電極１００及び
１０２とを得る（図８）。
のゲート電極形成領域上に残存する電極材料９４から成
るＥ−ＦＥＴ及びＤ−ＦＥＴのゲート電極９６及び９８
と、領域Ｓのソース及びドレイン電極形成領域上に残存
する電極材料９４から成るＤ−ＦＥＴの電極１００及び
１０２とを得る（図８）。
【００４６】この実施例によれば、リセス及びゲート電
極を共通のマスク９０を用いて行なえるので、閾値電圧
の異なるＥ−ＦＥＴ及びＤ−ＦＥＴをモノリシックに製
造する場合に製造工程を簡略化できる。
極を共通のマスク９０を用いて行なえるので、閾値電圧
の異なるＥ−ＦＥＴ及びＤ−ＦＥＴをモノリシックに製
造する場合に製造工程を簡略化できる。
【００４７】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、数値条件及びそのほかを任意好適に変
更できる。
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、数値条件及びそのほかを任意好適に変
更できる。
【００４８】例えば、上述した実施例ではエッチャント
として比抵抗１５ＭΩ・ｃｍの純水を用いたが、比抵抗
をこれに限定するものではない。また導電領域の形成材
料としてＧａＡｓを用いたが、このほか、例えばＧａＡ
ｓ以外のIII −Ｖ族化合物半導体、II−VI族化合物半導
体、或は単元素半導体を導電領域の形成材料としても良
い。また導電領域の形成方法として、イオン注入法、エ
ピタキシャル成長法そのほかの任意好適な方法を用いる
ことができる。
として比抵抗１５ＭΩ・ｃｍの純水を用いたが、比抵抗
をこれに限定するものではない。また導電領域の形成材
料としてＧａＡｓを用いたが、このほか、例えばＧａＡ
ｓ以外のIII −Ｖ族化合物半導体、II−VI族化合物半導
体、或は単元素半導体を導電領域の形成材料としても良
い。また導電領域の形成方法として、イオン注入法、エ
ピタキシャル成長法そのほかの任意好適な方法を用いる
ことができる。
【００４９】さらに上述した実施例では、ＦＥＴのリセ
スエッチングを行なう例につき説明したが、この発明は
ＦＥＴ以外の種々の構造の半導体素子のエッチング工程
に適用できる。
スエッチングを行なう例につき説明したが、この発明は
ＦＥＴ以外の種々の構造の半導体素子のエッチング工程
に適用できる。
【００５０】
【発明の効果】上述した説明からも明らかなように、こ
の発明のエッチング方法によれば、導電領域を露出する
第一窓及び選択された金属層を露出する第二窓を有する
マスクを形成し、選択された金属層にオーミック接続す
る導電領域を、マスクを介して選択的に、エッチングす
る。
の発明のエッチング方法によれば、導電領域を露出する
第一窓及び選択された金属層を露出する第二窓を有する
マスクを形成し、選択された金属層にオーミック接続す
る導電領域を、マスクを介して選択的に、エッチングす
る。
【００５１】導電領域のエッチングに用いるエッチャン
トを任意好適に選択することにより例えばエッチャント
として純水を用いることにより、露出させていない金属
層とオーミック接続する導電領域（導電領域１）を、実
質的にエッチングしないようにしつつ、マスクの第二窓
を介して露出させた金属層とオーミック接続する導電領
域（導電領域２）を、選択的にエッチングすることがで
きる。従って例えば導電領域１及び２をＦＥＴの能動層
とした場合には、導電領域１にはリセスを形成しないよ
うにしながら導電領域２にリセスを形成し、然る後、マ
スクを変更せずに導電領域１及び２にそれぞれゲート電
極を形成できる。従ってＦＥＴの製造工程を簡略化でき
る。
トを任意好適に選択することにより例えばエッチャント
として純水を用いることにより、露出させていない金属
層とオーミック接続する導電領域（導電領域１）を、実
質的にエッチングしないようにしつつ、マスクの第二窓
を介して露出させた金属層とオーミック接続する導電領
域（導電領域２）を、選択的にエッチングすることがで
きる。従って例えば導電領域１及び２をＦＥＴの能動層
とした場合には、導電領域１にはリセスを形成しないよ
うにしながら導電領域２にリセスを形成し、然る後、マ
スクを変更せずに導電領域１及び２にそれぞれゲート電
極を形成できる。従ってＦＥＴの製造工程を簡略化でき
る。
【００５２】エッチャントとしては、金属層を露出させ
ていない導電領域１を実質的にエッチングしないように
しながら、金属層を露出させた導電領域２を選択的にエ
ッチングできるのであれば、純水以外のエッチャントを
用いても良い。
ていない導電領域１を実質的にエッチングしないように
しながら、金属層を露出させた導電領域２を選択的にエ
ッチングできるのであれば、純水以外のエッチャントを
用いても良い。
【００５３】さらに導電領域２を選択的にエッチングし
た後にマスクを変更せずにエッチャントを変更すること
により、導電領域１及び２の双方をエッチングすること
も可能である。従って例えば導電領域１及び２をＦＥＴ
の能動層とした場合には、マスクを変更しなくとも深さ
の異なるリセスを導電領域１及び２にそれぞれ形成し、
さらにリセスの形成の後にマスクを変更せずに導電領域
１及び２にそれぞれゲート電極を形成できる。
た後にマスクを変更せずにエッチャントを変更すること
により、導電領域１及び２の双方をエッチングすること
も可能である。従って例えば導電領域１及び２をＦＥＴ
の能動層とした場合には、マスクを変更しなくとも深さ
の異なるリセスを導電領域１及び２にそれぞれ形成し、
さらにリセスの形成の後にマスクを変更せずに導電領域
１及び２にそれぞれゲート電極を形成できる。
【図１】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図２】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図３】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図４】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図５】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図６】エッチング時間と閾値電圧との関係を示す図で
ある。
ある。
【図７】この発明の第二実施例の説明に供する要部断面
図である。
図である。
【図８】この発明の第二実施例の説明に供する要部断面
図である。
図である。
【図９】従来技術の説明に供する要部断面図である。
【図１０】従来技術の説明に供する要部断面図である。
【図１１】従来技術の説明に供する要部断面図である。
【図１２】従来技術の説明に供する要部断面図である。
６０：半導体基板 ６４、６６：導電領域例えばＦＥＴのチャネル層 ８２、８６：金属層例えばソース電極 ８４、８８：金属層例えばドレイン電極 ９０：マスク ９０ａ、９０ｂ：第一窓 ９０ｃ、９０ｄ：第二窓
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/308 Ａ 9278−4Ｍ
Claims (4)
- 【請求項１】 半導体基板に複数の導電領域を形成する
工程と、 導電領域とオーミック接続する金属層を形成する工程
と、 導電領域を露出する第一窓及び選択された金属層を露出
する第二窓を有するマスクを形成する工程と、 選択された金属層にオーミック接続する導電領域をエッ
チングする工程とを含むことを特徴とするエッチング方
法。 - 【請求項２】 導電領域を純水によりエッチングするこ
とを特徴とする請求項１記載のエッチング方法。 - 【請求項３】 導電領域をＧａＡｓＦＥＴの能動層とし
たことを特徴とする請求項１記載のエッチング方法。 - 【請求項４】 金属層は導電領域と接するＡｕＧｅ合金
層を含むことを特徴とする請求項１記載のエッチング方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5011908A JPH06224383A (ja) | 1993-01-27 | 1993-01-27 | エッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5011908A JPH06224383A (ja) | 1993-01-27 | 1993-01-27 | エッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224383A true JPH06224383A (ja) | 1994-08-12 |
Family
ID=11790825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5011908A Withdrawn JPH06224383A (ja) | 1993-01-27 | 1993-01-27 | エッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176287A (ja) * | 2018-03-28 | 2019-10-10 | セイコーエプソン株式会社 | 定電流回路、半導体装置、電子機器および半導体装置の製造方法 |
-
1993
- 1993-01-27 JP JP5011908A patent/JPH06224383A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176287A (ja) * | 2018-03-28 | 2019-10-10 | セイコーエプソン株式会社 | 定電流回路、半導体装置、電子機器および半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |