JPH06224383A - エッチング方法 - Google Patents
エッチング方法Info
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- JPH06224383A JPH06224383A JP5011908A JP1190893A JPH06224383A JP H06224383 A JPH06224383 A JP H06224383A JP 5011908 A JP5011908 A JP 5011908A JP 1190893 A JP1190893 A JP 1190893A JP H06224383 A JPH06224383 A JP H06224383A
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Abstract
(57)【要約】
【目的】 閾値電圧の異なるFET をモノリシックに製造
する場合の工程を簡略化する。 【構成】 E-FET 及びD-FET のゲート電極形成領域を露
出する窓90a 及び90b とE-FET のソース及びドレイン電
極82及び84を露出する窓90c 及び90d とを有するマスク
90を形成する。D-FET の電極86及び88はマスク90で被覆
する。次にE-FETのゲート電極形成領域を、マスク90を
介して選択的にエッチングして、リセス92を形成する。
この際エッチャントとして純水を用いる。E-FET の電極
82、 84を純水と接触させD-FET の電極86、88 を純水と接
触させないようにしてエッチングを行なうことにより、
D-FET のゲート電極形成領域をエッチングしないように
しつつE-FET のゲート電極形成領域をエッチングでき
る。しかもマスク90はE-FET 及びD-FET のゲート電極形
成にも用いることができるので目的を達成できる。
する場合の工程を簡略化する。 【構成】 E-FET 及びD-FET のゲート電極形成領域を露
出する窓90a 及び90b とE-FET のソース及びドレイン電
極82及び84を露出する窓90c 及び90d とを有するマスク
90を形成する。D-FET の電極86及び88はマスク90で被覆
する。次にE-FETのゲート電極形成領域を、マスク90を
介して選択的にエッチングして、リセス92を形成する。
この際エッチャントとして純水を用いる。E-FET の電極
82、 84を純水と接触させD-FET の電極86、88 を純水と接
触させないようにしてエッチングを行なうことにより、
D-FET のゲート電極形成領域をエッチングしないように
しつつE-FET のゲート電極形成領域をエッチングでき
る。しかもマスク90はE-FET 及びD-FET のゲート電極形
成にも用いることができるので目的を達成できる。
Description
【0001】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。
に関する。
【0002】
【従来の技術】従来より、閾値電圧の異なる電界効果ト
ランジスタ(以下、FET(FieldEffect Transistor
))を備える半導体集積回路として、DCFL(Direc
tCoupled Field Effect Transistor Logic )回路を用
いたSiMOSIC(Metal-Oxide-Semiconductor Inte
grated Circuit)或はGaAsICや、SCFL回路
(Source Coupled Field Effect Transistor Logic)を
用いたGaAsICが知られている。例えば、DCFL
回路を用いたGaAsICを製造する場合文献:「GaAs
IC Symposium Technical Digest 1987」(Nov.19
87)p45〜48に開示されている技術を用いる。こ
の場合、正の閾値電圧を有するエンハンスメント型FE
Tの能動層と負の閾値電圧を有するデプレッション型F
ETの能動層とを同一のイオン注入工程で形成し、然る
後これらFETのゲート電極をそれぞれ別々の工程で形
成する。この従来技術につき図面を参照して、より具体
的に説明する。
ランジスタ(以下、FET(FieldEffect Transistor
))を備える半導体集積回路として、DCFL(Direc
tCoupled Field Effect Transistor Logic )回路を用
いたSiMOSIC(Metal-Oxide-Semiconductor Inte
grated Circuit)或はGaAsICや、SCFL回路
(Source Coupled Field Effect Transistor Logic)を
用いたGaAsICが知られている。例えば、DCFL
回路を用いたGaAsICを製造する場合文献:「GaAs
IC Symposium Technical Digest 1987」(Nov.19
87)p45〜48に開示されている技術を用いる。こ
の場合、正の閾値電圧を有するエンハンスメント型FE
Tの能動層と負の閾値電圧を有するデプレッション型F
ETの能動層とを同一のイオン注入工程で形成し、然る
後これらFETのゲート電極をそれぞれ別々の工程で形
成する。この従来技術につき図面を参照して、より具体
的に説明する。
【0003】図9〜図12は従来技術の説明に供する要
部断面図である。これら図は、エンハンスメント型及び
デプレッション型FETを同一基板に形成する場合の製
造工程を段階的に示す。
部断面図である。これら図は、エンハンスメント型及び
デプレッション型FETを同一基板に形成する場合の製
造工程を段階的に示す。
【0004】まず、GaAs基板10の一方の基板面上
に順次にSi3 N4 膜12及びレジストマスク14を形
成する。レジストマスク14はエンハンスメント型FE
T(以下、E−FET)の形成領域Pを露出する窓14
aとデプレッション型FET(以下、D−FET)の形
成領域Qを露出する窓14bとを有する。然る後、領域
P及びQの基板10に、Seイオンを注入することによ
りN- 層16及び18を形成する(図9(A))。
に順次にSi3 N4 膜12及びレジストマスク14を形
成する。レジストマスク14はエンハンスメント型FE
T(以下、E−FET)の形成領域Pを露出する窓14
aとデプレッション型FET(以下、D−FET)の形
成領域Qを露出する窓14bとを有する。然る後、領域
P及びQの基板10に、Seイオンを注入することによ
りN- 層16及び18を形成する(図9(A))。
【0005】次にレジストマスク14を除去し、然る後
Si3 N4 膜12上に断面T字型のレジストマスク20
を形成する。レジストマスク20は、Si3 N4 膜12
上に順次に下層20a及び上層20bを積層して成り、
上層20bを下層20aから延出させてマスク20の断
面形状をT字形状と成している。下層20aは領域Pの
ソース及びドレイン領域を露出する窓20a1及び20
a2と領域Qのソース及びドレイン領域を露出する窓2
0a3及び20a4とを有する。同様に、上層20bは
領域Pのソース及びドレイン領域を露出する窓20b1
及び20b2と領域Qのソース及びドレイン領域を露出
する窓20b3及び20b4とを有する。マスク20を
形成した後、領域Pのソース及びドレイン領域の基板1
0と領域Qのソース及びドレイン領域の基板10とにそ
れぞれ、Siイオンを注入することによりN+ 層22及
び24とN+ 層26及び28とを形成する(図9
(B))。E−FETの能動層としてN- 層16及びN
+ 層22、24が得られ、D−FETの能動層としてN
- 層18及びN+ 層26、28が得られる。
Si3 N4 膜12上に断面T字型のレジストマスク20
を形成する。レジストマスク20は、Si3 N4 膜12
上に順次に下層20a及び上層20bを積層して成り、
上層20bを下層20aから延出させてマスク20の断
面形状をT字形状と成している。下層20aは領域Pの
ソース及びドレイン領域を露出する窓20a1及び20
a2と領域Qのソース及びドレイン領域を露出する窓2
0a3及び20a4とを有する。同様に、上層20bは
領域Pのソース及びドレイン領域を露出する窓20b1
及び20b2と領域Qのソース及びドレイン領域を露出
する窓20b3及び20b4とを有する。マスク20を
形成した後、領域Pのソース及びドレイン領域の基板1
0と領域Qのソース及びドレイン領域の基板10とにそ
れぞれ、Siイオンを注入することによりN+ 層22及
び24とN+ 層26及び28とを形成する(図9
(B))。E−FETの能動層としてN- 層16及びN
+ 層22、24が得られ、D−FETの能動層としてN
- 層18及びN+ 層26、28が得られる。
【0006】次にマスク20の下層20aを残存させな
がら上層20bを除去し、然る後領域Pのソース及びド
レイン領域のSi3 N4 膜12上と領域Qのソース及び
ドレイン領域のSi3 N4 膜12上とにそれぞれ、Si
Ox 膜30を積層する(図10(A))。
がら上層20bを除去し、然る後領域Pのソース及びド
レイン領域のSi3 N4 膜12上と領域Qのソース及び
ドレイン領域のSi3 N4 膜12上とにそれぞれ、Si
Ox 膜30を積層する(図10(A))。
【0007】次にマスク20の下層20aを除去し、然
る後領域P及びQの活性化アニールを行なう。次いでS
iOx 膜30上にレジストマスク32を形成する。マス
ク32は領域Pのソース及びドレイン電極形成領域を露
出する窓32a及び32bと領域Qのソース及びドレイ
ン領域形成領域を露出する窓32c及び32dとを有す
る。次いで、各ソース電極形成領域のSiOX 膜30及
びSi3 N4 膜12と各ドレイン電極形成領域のSiO
X 膜30及びSi3 N4 膜12とをそれぞれエッチング
除去して、N+ 層22、26とN+ 層24、28とを露
出させる。然る後、露出させたN+ 層22、26上及び
N+ 層24、28上に電極材料34を積層する(図10
(B))。
る後領域P及びQの活性化アニールを行なう。次いでS
iOx 膜30上にレジストマスク32を形成する。マス
ク32は領域Pのソース及びドレイン電極形成領域を露
出する窓32a及び32bと領域Qのソース及びドレイ
ン領域形成領域を露出する窓32c及び32dとを有す
る。次いで、各ソース電極形成領域のSiOX 膜30及
びSi3 N4 膜12と各ドレイン電極形成領域のSiO
X 膜30及びSi3 N4 膜12とをそれぞれエッチング
除去して、N+ 層22、26とN+ 層24、28とを露
出させる。然る後、露出させたN+ 層22、26上及び
N+ 層24、28上に電極材料34を積層する(図10
(B))。
【0008】次にマスク32を除去し、露出させたN+
層22、26上及びN+ 層24、28上にそれぞれ残存
する電極材料34から成るソース電極36、38及びド
レイン電極40、42を得る。これら電極はオーミック
電極である。然る後、これら電極の熱処理(シンター)
を行なう(図11(A))。
層22、26上及びN+ 層24、28上にそれぞれ残存
する電極材料34から成るソース電極36、38及びド
レイン電極40、42を得る。これら電極はオーミック
電極である。然る後、これら電極の熱処理(シンター)
を行なう(図11(A))。
【0009】次に領域Pを覆い領域Qのゲート領域を露
出するレジストマスク44を形成する。マスク44は領
域Qのゲート領域を露出する窓44aを有する。次いで
領域Qのゲート領域のSi3 N4 膜14をエッチング除
去してN- 層18を露出させ、然る後露出させたN- 層
18上に電極材料46を積層する(図11(B))。
出するレジストマスク44を形成する。マスク44は領
域Qのゲート領域を露出する窓44aを有する。次いで
領域Qのゲート領域のSi3 N4 膜14をエッチング除
去してN- 層18を露出させ、然る後露出させたN- 層
18上に電極材料46を積層する(図11(B))。
【0010】次にマスク44を除去して、露出させたN
- 層18上に残存する電極材料46から成るゲート電極
48を得る。次いで領域Qを覆い領域Pのゲート領域を
露出するレジストマスク50を形成する。マスク50は
領域Pのゲート領域を露出する窓50aを有する。次い
で領域Pのゲート領域のSi3 N4 膜12をエッチング
除去してN- 層16を露出させ、さらに露出させたN-
層16にリセス52を形成する。然る後、リセス52上
に電極材料54を積層する(図12(A))。
- 層18上に残存する電極材料46から成るゲート電極
48を得る。次いで領域Qを覆い領域Pのゲート領域を
露出するレジストマスク50を形成する。マスク50は
領域Pのゲート領域を露出する窓50aを有する。次い
で領域Pのゲート領域のSi3 N4 膜12をエッチング
除去してN- 層16を露出させ、さらに露出させたN-
層16にリセス52を形成する。然る後、リセス52上
に電極材料54を積層する(図12(A))。
【0011】次にマスク50を除去し、リセス52上に
残存する電極材料54から成るゲート電極56を得(図
12(B))、正の閾値電圧を有するE−FETを領域
Pに完成し及び負の閾値電圧を有するD−FETを領域
Qに完成する。
残存する電極材料54から成るゲート電極56を得(図
12(B))、正の閾値電圧を有するE−FETを領域
Pに完成し及び負の閾値電圧を有するD−FETを領域
Qに完成する。
【0012】上述の従来技術では、E−FET及びD−
FETの能動層を同一のイオン注入工程で形成し、然る
後リセス52を形成することによりこれらFETの閾値
電圧を異ならせている。
FETの能動層を同一のイオン注入工程で形成し、然る
後リセス52を形成することによりこれらFETの閾値
電圧を異ならせている。
【0013】このほかの従来技術としては、E−FET
及びD−FETの能動層をそれぞれ個別のイオン注入工
程で形成し然る後これらFETの能動層にリセスを形成
する方法がある。この場合、E−FET及びD−FET
のイオン注入条件を異ならせることにより、閾値電圧を
異ならせる。
及びD−FETの能動層をそれぞれ個別のイオン注入工
程で形成し然る後これらFETの能動層にリセスを形成
する方法がある。この場合、E−FET及びD−FET
のイオン注入条件を異ならせることにより、閾値電圧を
異ならせる。
【0014】
【発明が解決しようとする課題】しかしながら上述した
前者の従来技術では、閾値電圧を異ならせるために、E
−FETの形成領域をマスクで覆ってD−FETのゲー
ト電極を形成する工程とD−FETの形成領域をマスク
で覆ってE−FETのリセス及びゲート電極を形成する
工程との2工程が必要となる。
前者の従来技術では、閾値電圧を異ならせるために、E
−FETの形成領域をマスクで覆ってD−FETのゲー
ト電極を形成する工程とD−FETの形成領域をマスク
で覆ってE−FETのリセス及びゲート電極を形成する
工程との2工程が必要となる。
【0015】また上述した後者の従来技術では、閾値電
圧を異ならせるために、E−FETの形成領域をマスク
で覆ってD−FETの能動層を形成する工程とD−FE
Tの形成領域をマスクで覆ってE−FETの能動層を形
成する工程との2工程が必要となる。
圧を異ならせるために、E−FETの形成領域をマスク
で覆ってD−FETの能動層を形成する工程とD−FE
Tの形成領域をマスクで覆ってE−FETの能動層を形
成する工程との2工程が必要となる。
【0016】この発明の目的は上述した従来の問題点を
解決するため、マスクを変更しないでもエッチングの進
行状態を制御できるエッチング方法を提供することにあ
る。
解決するため、マスクを変更しないでもエッチングの進
行状態を制御できるエッチング方法を提供することにあ
る。
【0017】
【課題を解決するための手段】この目的の達成を図るた
め、この発明のエッチング方法は、半導体基板に複数の
導電領域を形成する工程と、導電領域とオーミック接続
する金属層を形成する工程と、導電領域を露出する第一
窓及び選択された金属層を露出する第二窓を有するマス
クを形成する工程と、選択された金属層にオーミック接
続する導電領域をエッチングする工程とを含むことを特
徴とする。
め、この発明のエッチング方法は、半導体基板に複数の
導電領域を形成する工程と、導電領域とオーミック接続
する金属層を形成する工程と、導電領域を露出する第一
窓及び選択された金属層を露出する第二窓を有するマス
クを形成する工程と、選択された金属層にオーミック接
続する導電領域をエッチングする工程とを含むことを特
徴とする。
【0018】
【作用】このような構成によれば、導電領域のエッチン
グに用いるエッチャントを任意好適に選択することによ
り、露出させていない金属層とオーミック接続する導電
領域を実質的にエッチングしないようにしつつ、マスク
の第二窓を介して露出させた金属層とオーミック接続す
る導電領域をエッチングすることができる。このような
エッチングを行なえるエッチャントして例えば純水を用
いる。
グに用いるエッチャントを任意好適に選択することによ
り、露出させていない金属層とオーミック接続する導電
領域を実質的にエッチングしないようにしつつ、マスク
の第二窓を介して露出させた金属層とオーミック接続す
る導電領域をエッチングすることができる。このような
エッチングを行なえるエッチャントして例えば純水を用
いる。
【0019】
【実施例】以下、図面を参照し、この発明の実施例につ
き説明する。尚、図面は個の発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
き説明する。尚、図面は個の発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
【0020】図1〜図5はこの発明の第一実施例の説明
に供する要部断面図である。この実施例では、一例とし
て、この発明のエッチング方法を用いて閾値電圧の異な
るFETをモノリシックに製造する例につき説明する。
に供する要部断面図である。この実施例では、一例とし
て、この発明のエッチング方法を用いて閾値電圧の異な
るFETをモノリシックに製造する例につき説明する。
【0021】まず半導体基板60に複数の導電領域例え
ばE−FET(エンハンスメント型FET)及びD−F
ET(デプレッション型FET)の能動層を形成する。
ばE−FET(エンハンスメント型FET)及びD−F
ET(デプレッション型FET)の能動層を形成する。
【0022】このためこの実施例では、半導体基板60
例えば半絶縁性GaAs基板の一方の基板面60a上に
レジストマスク62を形成する。レジストマスク62は
E−FET形成領域Sを露出する窓62aとD−FET
形成領域Tを露出する窓62bとを有する。次いで領域
S及びTの基板部分に、マスク62を介して選択的に、
不純物例えばSiイオンを注入し、E−FETのチャネ
ル層64及びD−FETのチャネル層66を形成する
(図1(A))。
例えば半絶縁性GaAs基板の一方の基板面60a上に
レジストマスク62を形成する。レジストマスク62は
E−FET形成領域Sを露出する窓62aとD−FET
形成領域Tを露出する窓62bとを有する。次いで領域
S及びTの基板部分に、マスク62を介して選択的に、
不純物例えばSiイオンを注入し、E−FETのチャネ
ル層64及びD−FETのチャネル層66を形成する
(図1(A))。
【0023】次いでマスク62を除去し、然る後基板面
60a上にマスク68を形成する。マスク68はE−F
ET形成領域S内のソース及びドレイン層形成領域を露
出する窓68a及び68bとD−FET形成領域T内の
ソース及びドレイン層形成領域を露出する窓68c及び
68dとを有する。次いで領域Sのソース及びドレイン
層形成領域と領域Tのソース及びドレイン層形成領域と
にそれぞれ、マスク68を介して選択的に、不純物例え
ばSiイオンを注入し、E−FETのソース及びドレイ
ン層70及び72とD−FETのソース及びドレイン層
74及び76とを形成する(図1(B))。領域Sのチ
ャネル層64、ソース層70及びドレイン層72により
E−FETの能動層を構成し、領域Tのチャネル層6
6、ソース層74及びドレイン層76によりD−FET
の能動層を構成する。
60a上にマスク68を形成する。マスク68はE−F
ET形成領域S内のソース及びドレイン層形成領域を露
出する窓68a及び68bとD−FET形成領域T内の
ソース及びドレイン層形成領域を露出する窓68c及び
68dとを有する。次いで領域Sのソース及びドレイン
層形成領域と領域Tのソース及びドレイン層形成領域と
にそれぞれ、マスク68を介して選択的に、不純物例え
ばSiイオンを注入し、E−FETのソース及びドレイ
ン層70及び72とD−FETのソース及びドレイン層
74及び76とを形成する(図1(B))。領域Sのチ
ャネル層64、ソース層70及びドレイン層72により
E−FETの能動層を構成し、領域Tのチャネル層6
6、ソース層74及びドレイン層76によりD−FET
の能動層を構成する。
【0024】次いでマスク68を除去し、然る後E−F
ET及びD−FETの能動層に対し活性化アニールを行
なう(図2(A))。
ET及びD−FETの能動層に対し活性化アニールを行
なう(図2(A))。
【0025】次に導電領域とオーミック接続する金属層
例えばE−FETのソース及びドレイン電極とD−FE
Tのソース及びドレイン電極とを形成する。
例えばE−FETのソース及びドレイン電極とD−FE
Tのソース及びドレイン電極とを形成する。
【0026】このためこの実施例では、基板面60a上
にマスク78を形成する。マスク78はE−FET形成
領域S内のソース及びドレイン電極形成領域を露出する
窓78a及び78bとD−FET形成領域T内のソース
及びドレイン電極形成領域を露出する窓78c及び78
dとを有する。次いでソース及びドレイン電極形成領域
上に、マスク78を介して選択的に、電極材料80を積
層する(図2(B))。電極材料80は基板面60a側
から順次に積層したAuGe合金層及びNi層から成
り、AuGe合金層を領域Sのソース及びドレイン層7
0及び72と領域Tのソース及びドレイン層74及び7
6と接触させている。
にマスク78を形成する。マスク78はE−FET形成
領域S内のソース及びドレイン電極形成領域を露出する
窓78a及び78bとD−FET形成領域T内のソース
及びドレイン電極形成領域を露出する窓78c及び78
dとを有する。次いでソース及びドレイン電極形成領域
上に、マスク78を介して選択的に、電極材料80を積
層する(図2(B))。電極材料80は基板面60a側
から順次に積層したAuGe合金層及びNi層から成
り、AuGe合金層を領域Sのソース及びドレイン層7
0及び72と領域Tのソース及びドレイン層74及び7
6と接触させている。
【0027】次いでマスク78を除去し、領域Sのソー
ス及びドレイン電極形成領域上に残存する電極材料80
から成るE−FETのソース及びドレイン電極82及び
84と、領域Tのソース及びドレイン電極形成領域上に
残存する電極材料80から成るD−FETのソース及び
ドレイン電極86及び88とを得る(図3(A))。然
る後、これらソース及びドレイン電極に対する熱処理
(シンター)を行なう。
ス及びドレイン電極形成領域上に残存する電極材料80
から成るE−FETのソース及びドレイン電極82及び
84と、領域Tのソース及びドレイン電極形成領域上に
残存する電極材料80から成るD−FETのソース及び
ドレイン電極86及び88とを得る(図3(A))。然
る後、これらソース及びドレイン電極に対する熱処理
(シンター)を行なう。
【0028】次に導電領域例えば領域S及びT内のゲー
ト電極形成領域を露出する第一窓及び選択された金属層
例えば純水によるエッチングを行ないたい領域Sのソー
ス及び又はドレイン電極を露出する第二窓を有するマス
クを形成する。
ト電極形成領域を露出する第一窓及び選択された金属層
例えば純水によるエッチングを行ないたい領域Sのソー
ス及び又はドレイン電極を露出する第二窓を有するマス
クを形成する。
【0029】このためこの実施例では、基板面60a上
にマスク90を形成する(図3(B))。マスク90は
領域S及び領域T内のゲート電極形成領域を露出する第
一窓90a及び90bと領域Sのソース及びドレイン電
極領域を露出する第二窓90c及び90dとを有する。
マスク90の形成材料として例えばLMRレジスト(冨
士薬品社製FSMR)を用いる。
にマスク90を形成する(図3(B))。マスク90は
領域S及び領域T内のゲート電極形成領域を露出する第
一窓90a及び90bと領域Sのソース及びドレイン電
極領域を露出する第二窓90c及び90dとを有する。
マスク90の形成材料として例えばLMRレジスト(冨
士薬品社製FSMR)を用いる。
【0030】次に選択された金属層にオーミック接続す
る導電領域例えば領域Sのゲート電極形成領域をエッチ
ングする。
る導電領域例えば領域Sのゲート電極形成領域をエッチ
ングする。
【0031】このためこの実施例では、半導体基板60
を純水中に浸し、領域Sのゲート電極形成領域の能動層
を選択的にエッチングしこの能動層にリセス92を形成
する(図4(A))。純水は例えば、イオン交換樹脂を
用いて作製した、比抵抗15MΩ・cm程度の純水であ
る。領域Tのゲート電極形成領域の能動層が純水により
実質的にエッチングされないようにするためには、当該
能動層とオーミック接続するソース及びドレイン電極8
6及び88をマスク90で覆い純水と接触しないように
する。また領域Sのゲート電極形成領域の能動層を純水
によりエッチングするためには、当該能動層とオーミッ
ク接続するソース及びドレイン電極70及び72を第二
窓90c及び90dを介して露出させこれら電極70及
び72を純水と接触するようにする。このようにソース
及び又はドレイン電極を純水と接触させるか否かによ
り、純水によるエッチングの進行状態を制御できる。
を純水中に浸し、領域Sのゲート電極形成領域の能動層
を選択的にエッチングしこの能動層にリセス92を形成
する(図4(A))。純水は例えば、イオン交換樹脂を
用いて作製した、比抵抗15MΩ・cm程度の純水であ
る。領域Tのゲート電極形成領域の能動層が純水により
実質的にエッチングされないようにするためには、当該
能動層とオーミック接続するソース及びドレイン電極8
6及び88をマスク90で覆い純水と接触しないように
する。また領域Sのゲート電極形成領域の能動層を純水
によりエッチングするためには、当該能動層とオーミッ
ク接続するソース及びドレイン電極70及び72を第二
窓90c及び90dを介して露出させこれら電極70及
び72を純水と接触するようにする。このようにソース
及び又はドレイン電極を純水と接触させるか否かによ
り、純水によるエッチングの進行状態を制御できる。
【0032】このような現象が生じる理由は必ずしも明
らかではないが、その理由は次のように考えられる。す
なわち、電気的に接続された異種物質ここではFETの
能動層とソース及び又はドレイン電極とがある場合に、
能動層のみを純水に接触した状態から能動層及び電極を
双方共に純水に接触させた状態にすると、電極電位が変
化しその結果能動層の純水に対する化学ポテンシャルが
変化するためであると考えられる。
らかではないが、その理由は次のように考えられる。す
なわち、電気的に接続された異種物質ここではFETの
能動層とソース及び又はドレイン電極とがある場合に、
能動層のみを純水に接触した状態から能動層及び電極を
双方共に純水に接触させた状態にすると、電極電位が変
化しその結果能動層の純水に対する化学ポテンシャルが
変化するためであると考えられる。
【0033】純水に代えて電解液を能動層及び電極に接
触させた場合、電池の場合と同様にして電解液中を電流
が流れその結果能動層のエッチングが生じる。しかしこ
の実施例で用いた純水の比抵抗は15MΩ・cmである
ので電流は純水中を流れないか流れるとしても極めて微
量であると考えられる。従って能動層のみを純水と接触
させている状態では純水中のH+ イオンの電位(この電
位は水素単極電位で表される)に対する能動層の表面電
位がエッチングを発生させないような電位であるのに対
し、能動層及び電極の双方を純水と接触させた状態では
純水中のH+ イオンに対する能動層の表面電位が電極を
純水と接触させたがためにエッチングを発生させるよう
な電位に変化するためであると考えられる。
触させた場合、電池の場合と同様にして電解液中を電流
が流れその結果能動層のエッチングが生じる。しかしこ
の実施例で用いた純水の比抵抗は15MΩ・cmである
ので電流は純水中を流れないか流れるとしても極めて微
量であると考えられる。従って能動層のみを純水と接触
させている状態では純水中のH+ イオンの電位(この電
位は水素単極電位で表される)に対する能動層の表面電
位がエッチングを発生させないような電位であるのに対
し、能動層及び電極の双方を純水と接触させた状態では
純水中のH+ イオンに対する能動層の表面電位が電極を
純水と接触させたがためにエッチングを発生させるよう
な電位に変化するためであると考えられる。
【0034】領域Sのゲート電極形成領域のエッチング
を終えたら、次にこの実施例ではゲート電極を形成す
る。
を終えたら、次にこの実施例ではゲート電極を形成す
る。
【0035】このため、領域S及びTのゲート電極形成
領域上及び領域Sのソース及びドレイン電極領域上に、
マスク90を介して選択的に、電極材料94を積層する
(図4(B))。電極材料94はこれら領域上に順次に
積層したTi層、Pt層及びAu層から成る。
領域上及び領域Sのソース及びドレイン電極領域上に、
マスク90を介して選択的に、電極材料94を積層する
(図4(B))。電極材料94はこれら領域上に順次に
積層したTi層、Pt層及びAu層から成る。
【0036】次いでマスク94を除去し、領域S及びT
のゲート電極形成領域上に残存する電極材料94から成
るE−FET及びD−FETのゲート電極96及び98
と、領域Sのソース及びドレイン電極形成領域上に残存
する電極材料94から成るD−FETの電極100及び
102とを得る。この例ではE−FETのソース電極と
して電極82及び100を順次に積層して成る2層構造
の電極を用いると共に、E−FETのドレイン電極とし
て電極84及び102を順次に積層して成る2層構造の
電極を用いる。
のゲート電極形成領域上に残存する電極材料94から成
るE−FET及びD−FETのゲート電極96及び98
と、領域Sのソース及びドレイン電極形成領域上に残存
する電極材料94から成るD−FETの電極100及び
102とを得る。この例ではE−FETのソース電極と
して電極82及び100を順次に積層して成る2層構造
の電極を用いると共に、E−FETのドレイン電極とし
て電極84及び102を順次に積層して成る2層構造の
電極を用いる。
【0037】この実施例によれば、リセス及びゲート電
極を共通のマスク90を用いて行なえるので、閾値電圧
の異なるE−FET及びD−FETをモノリシックに製
造する場合に製造工程を簡略化できる。
極を共通のマスク90を用いて行なえるので、閾値電圧
の異なるE−FET及びD−FETをモノリシックに製
造する場合に製造工程を簡略化できる。
【0038】図6はD−FETのリセスを形成する際の
エッチング時間とE−FET及びD−FETの閾値電圧
との関係を実験的に調べた結果を示す図であって、図の
横軸にエッチング時間t(min.)を示し縦軸に閾値
電圧Vth(V)を示す。同図においては、E−FETに
関して実験的に得たエッチング時間tと閾値電圧Vthと
の関係を符号iを付した実線の直線で、またD−FET
に関して実験的に得たエッチング時間tと閾値電圧Vth
との関係を符号iiを付した実線の直線で示した。直線i
及びiiはエッチング時間t=2、3、5、7とした場合
の閾値電圧Vthを測定しこれら測定値をスムージングし
て得た直線である。
エッチング時間とE−FET及びD−FETの閾値電圧
との関係を実験的に調べた結果を示す図であって、図の
横軸にエッチング時間t(min.)を示し縦軸に閾値
電圧Vth(V)を示す。同図においては、E−FETに
関して実験的に得たエッチング時間tと閾値電圧Vthと
の関係を符号iを付した実線の直線で、またD−FET
に関して実験的に得たエッチング時間tと閾値電圧Vth
との関係を符号iiを付した実線の直線で示した。直線i
及びiiはエッチング時間t=2、3、5、7とした場合
の閾値電圧Vthを測定しこれら測定値をスムージングし
て得た直線である。
【0039】図からも理解できるように、D−FETに
おいては、能動層が殆どエッチングされないためエッチ
ング時間tが増加してもその閾値電圧Vthは殆ど変化せ
ずVthの変動範囲は±0.01Vの範囲内であった。
おいては、能動層が殆どエッチングされないためエッチ
ング時間tが増加してもその閾値電圧Vthは殆ど変化せ
ずVthの変動範囲は±0.01Vの範囲内であった。
【0040】一方、E−FETにおいては、エッチング
時間tの増加と共にリセスのエッチング深さが深くなる
ためその閾値電圧Vthはほぼ−1(V)からほぼ0.5
5(V)までほぼリニアに変化する。従って例えばエッ
チング時間t=17〜18(min.)程度とすること
により閾値電圧0.1〜0.2(V)程度のE−FET
と閾値電圧−1(V)程度のD−FETとを作製でき
る。
時間tの増加と共にリセスのエッチング深さが深くなる
ためその閾値電圧Vthはほぼ−1(V)からほぼ0.5
5(V)までほぼリニアに変化する。従って例えばエッ
チング時間t=17〜18(min.)程度とすること
により閾値電圧0.1〜0.2(V)程度のE−FET
と閾値電圧−1(V)程度のD−FETとを作製でき
る。
【0041】図7〜図8はこの発明の第二実施例の説明
に供する要部断面図である。尚、第一実施例の構成成分
と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
に供する要部断面図である。尚、第一実施例の構成成分
と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
【0042】この実施例では、リセス92を形成するま
での工程を第一実施例と同様に行ない、然る後、従来周
知のリセスエッチングを行なって、領域Tのゲート電極
形成領域にもリセスを形成する。
での工程を第一実施例と同様に行ない、然る後、従来周
知のリセスエッチングを行なって、領域Tのゲート電極
形成領域にもリセスを形成する。
【0043】このためこの実施例では、半導体基板60
を従来において通常行なわれているリセスエッチングで
用いる従来周知のエッチャント中に浸し、領域Tのゲー
ト電極形成領域の能動層を、マスク90を介して選択的
に、エッチングし、この能動層にリセス104を形成す
る(図7(A))。この際、領域Sのリセス92もまた
エッチングされその深さが深くなる。
を従来において通常行なわれているリセスエッチングで
用いる従来周知のエッチャント中に浸し、領域Tのゲー
ト電極形成領域の能動層を、マスク90を介して選択的
に、エッチングし、この能動層にリセス104を形成す
る(図7(A))。この際、領域Sのリセス92もまた
エッチングされその深さが深くなる。
【0044】次にゲート電極を形成する。このため、領
域S及びTのゲート電極形成領域上及び領域Sのソース
及びドレイン電極領域上に、マスク90を介して選択的
に、電極材料94を積層する(図7(B))。
域S及びTのゲート電極形成領域上及び領域Sのソース
及びドレイン電極領域上に、マスク90を介して選択的
に、電極材料94を積層する(図7(B))。
【0045】次いでマスク90を除去し、領域S及びT
のゲート電極形成領域上に残存する電極材料94から成
るE−FET及びD−FETのゲート電極96及び98
と、領域Sのソース及びドレイン電極形成領域上に残存
する電極材料94から成るD−FETの電極100及び
102とを得る(図8)。
のゲート電極形成領域上に残存する電極材料94から成
るE−FET及びD−FETのゲート電極96及び98
と、領域Sのソース及びドレイン電極形成領域上に残存
する電極材料94から成るD−FETの電極100及び
102とを得る(図8)。
【0046】この実施例によれば、リセス及びゲート電
極を共通のマスク90を用いて行なえるので、閾値電圧
の異なるE−FET及びD−FETをモノリシックに製
造する場合に製造工程を簡略化できる。
極を共通のマスク90を用いて行なえるので、閾値電圧
の異なるE−FET及びD−FETをモノリシックに製
造する場合に製造工程を簡略化できる。
【0047】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、数値条件及びそのほかを任意好適に変
更できる。
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、数値条件及びそのほかを任意好適に変
更できる。
【0048】例えば、上述した実施例ではエッチャント
として比抵抗15MΩ・cmの純水を用いたが、比抵抗
をこれに限定するものではない。また導電領域の形成材
料としてGaAsを用いたが、このほか、例えばGaA
s以外のIII −V族化合物半導体、II−VI族化合物半導
体、或は単元素半導体を導電領域の形成材料としても良
い。また導電領域の形成方法として、イオン注入法、エ
ピタキシャル成長法そのほかの任意好適な方法を用いる
ことができる。
として比抵抗15MΩ・cmの純水を用いたが、比抵抗
をこれに限定するものではない。また導電領域の形成材
料としてGaAsを用いたが、このほか、例えばGaA
s以外のIII −V族化合物半導体、II−VI族化合物半導
体、或は単元素半導体を導電領域の形成材料としても良
い。また導電領域の形成方法として、イオン注入法、エ
ピタキシャル成長法そのほかの任意好適な方法を用いる
ことができる。
【0049】さらに上述した実施例では、FETのリセ
スエッチングを行なう例につき説明したが、この発明は
FET以外の種々の構造の半導体素子のエッチング工程
に適用できる。
スエッチングを行なう例につき説明したが、この発明は
FET以外の種々の構造の半導体素子のエッチング工程
に適用できる。
【0050】
【発明の効果】上述した説明からも明らかなように、こ
の発明のエッチング方法によれば、導電領域を露出する
第一窓及び選択された金属層を露出する第二窓を有する
マスクを形成し、選択された金属層にオーミック接続す
る導電領域を、マスクを介して選択的に、エッチングす
る。
の発明のエッチング方法によれば、導電領域を露出する
第一窓及び選択された金属層を露出する第二窓を有する
マスクを形成し、選択された金属層にオーミック接続す
る導電領域を、マスクを介して選択的に、エッチングす
る。
【0051】導電領域のエッチングに用いるエッチャン
トを任意好適に選択することにより例えばエッチャント
として純水を用いることにより、露出させていない金属
層とオーミック接続する導電領域(導電領域1)を、実
質的にエッチングしないようにしつつ、マスクの第二窓
を介して露出させた金属層とオーミック接続する導電領
域(導電領域2)を、選択的にエッチングすることがで
きる。従って例えば導電領域1及び2をFETの能動層
とした場合には、導電領域1にはリセスを形成しないよ
うにしながら導電領域2にリセスを形成し、然る後、マ
スクを変更せずに導電領域1及び2にそれぞれゲート電
極を形成できる。従ってFETの製造工程を簡略化でき
る。
トを任意好適に選択することにより例えばエッチャント
として純水を用いることにより、露出させていない金属
層とオーミック接続する導電領域(導電領域1)を、実
質的にエッチングしないようにしつつ、マスクの第二窓
を介して露出させた金属層とオーミック接続する導電領
域(導電領域2)を、選択的にエッチングすることがで
きる。従って例えば導電領域1及び2をFETの能動層
とした場合には、導電領域1にはリセスを形成しないよ
うにしながら導電領域2にリセスを形成し、然る後、マ
スクを変更せずに導電領域1及び2にそれぞれゲート電
極を形成できる。従ってFETの製造工程を簡略化でき
る。
【0052】エッチャントとしては、金属層を露出させ
ていない導電領域1を実質的にエッチングしないように
しながら、金属層を露出させた導電領域2を選択的にエ
ッチングできるのであれば、純水以外のエッチャントを
用いても良い。
ていない導電領域1を実質的にエッチングしないように
しながら、金属層を露出させた導電領域2を選択的にエ
ッチングできるのであれば、純水以外のエッチャントを
用いても良い。
【0053】さらに導電領域2を選択的にエッチングし
た後にマスクを変更せずにエッチャントを変更すること
により、導電領域1及び2の双方をエッチングすること
も可能である。従って例えば導電領域1及び2をFET
の能動層とした場合には、マスクを変更しなくとも深さ
の異なるリセスを導電領域1及び2にそれぞれ形成し、
さらにリセスの形成の後にマスクを変更せずに導電領域
1及び2にそれぞれゲート電極を形成できる。
た後にマスクを変更せずにエッチャントを変更すること
により、導電領域1及び2の双方をエッチングすること
も可能である。従って例えば導電領域1及び2をFET
の能動層とした場合には、マスクを変更しなくとも深さ
の異なるリセスを導電領域1及び2にそれぞれ形成し、
さらにリセスの形成の後にマスクを変更せずに導電領域
1及び2にそれぞれゲート電極を形成できる。
【図1】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図2】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図3】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図4】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図5】この発明の第一実施例の説明に供する要部断面
図である。
図である。
【図6】エッチング時間と閾値電圧との関係を示す図で
ある。
ある。
【図7】この発明の第二実施例の説明に供する要部断面
図である。
図である。
【図8】この発明の第二実施例の説明に供する要部断面
図である。
図である。
【図9】従来技術の説明に供する要部断面図である。
【図10】従来技術の説明に供する要部断面図である。
【図11】従来技術の説明に供する要部断面図である。
【図12】従来技術の説明に供する要部断面図である。
60:半導体基板 64、66:導電領域例えばFETのチャネル層 82、86:金属層例えばソース電極 84、88:金属層例えばドレイン電極 90:マスク 90a、90b:第一窓 90c、90d:第二窓
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/308 A 9278−4M
Claims (4)
- 【請求項1】 半導体基板に複数の導電領域を形成する
工程と、 導電領域とオーミック接続する金属層を形成する工程
と、 導電領域を露出する第一窓及び選択された金属層を露出
する第二窓を有するマスクを形成する工程と、 選択された金属層にオーミック接続する導電領域をエッ
チングする工程とを含むことを特徴とするエッチング方
法。 - 【請求項2】 導電領域を純水によりエッチングするこ
とを特徴とする請求項1記載のエッチング方法。 - 【請求項3】 導電領域をGaAsFETの能動層とし
たことを特徴とする請求項1記載のエッチング方法。 - 【請求項4】 金属層は導電領域と接するAuGe合金
層を含むことを特徴とする請求項1記載のエッチング方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5011908A JPH06224383A (ja) | 1993-01-27 | 1993-01-27 | エッチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5011908A JPH06224383A (ja) | 1993-01-27 | 1993-01-27 | エッチング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06224383A true JPH06224383A (ja) | 1994-08-12 |
Family
ID=11790825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5011908A Withdrawn JPH06224383A (ja) | 1993-01-27 | 1993-01-27 | エッチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06224383A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019176287A (ja) * | 2018-03-28 | 2019-10-10 | セイコーエプソン株式会社 | 定電流回路、半導体装置、電子機器および半導体装置の製造方法 |
-
1993
- 1993-01-27 JP JP5011908A patent/JPH06224383A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019176287A (ja) * | 2018-03-28 | 2019-10-10 | セイコーエプソン株式会社 | 定電流回路、半導体装置、電子機器および半導体装置の製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |