JPH06216255A - リダンダンシ回路を備えた半導体装置のウェーハ検査方法 - Google Patents
リダンダンシ回路を備えた半導体装置のウェーハ検査方法Info
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Abstract
ーハ検査方法を提供する。 【構成】 このウェーハ検査方法は、パッドおよびリン
ク部位のパッシベーション膜を除去する段階201、プ
リレーザ検査段階202、レーザ補修段階203、オフ
ラインインキング方式の最終良/不良表示段階204か
らなる。加工−検査過程を1段階に単純化し、オフライ
ンインキング方式を採択するため、生産性の向上、品質
の向上、スループットタイムの短縮等が図られる。
Description
方法に係り、特にリダンダンシ回路を内蔵したDRAM
またはSRAM等のメモリ装置の良および不良の検査と
補修工程を簡単化して生産性を向上させるための半導体
メモリ装置のウェーハ検査方法に関する。
り線幅間の距離が短くなることにより製造工程全般にか
けて工程不良が発生する可能性が増加しており、これに
よる収率減少がさらに深刻化している。従って、半導体
製造業者は工程不良による収率減少を抑制して生産性を
増大するためにウェーハ状態で各チップを検査し、小さ
い工程不良による補修可能なチップを補修して良品化す
るため、チップ内に予備回路ブロックを内蔵し、正規回
路に小さい工程不良がある場合にはこれを予備回路に置
換するリダンダンシ技術を用いている。
備列の予備ブロックをチップ上に集積し、正規セルアレ
イの不良ビットを含む行/列ブロックを予備行/列ブロ
ックに置換して良品化している。このようなリダンダン
シ技術は同一機能のセルが多数配置されたDRAMまた
はSRAM等では非常に有効である。メモリ素子の不良
ビットがある不良行/列を正常的な予備行/列に置換す
るためには不良行/列を不活性化させ、予備行/列を活
性化させるためのプログラム素子とプログラム方法が要
求される。代表的に知られているリダンダンシ用プログ
ラム素子と、プログラムの方法にはポリシリコン抵抗等
から構成されたヒューズと、このヒューズを電気的に溶
断する電気ヒューズ方式と、ポリシリコンまたはポリサ
イド等から構成されたリンクと、このリンクをレーザビ
ームで直接照射して溶断するレーザビーム方式がある。
大電流駆動用トランジスタ、制御回路、電流供給のため
の特別パッド等をチップ上に集積させなければならない
のでチップ上で面積を広く要し、プログラムアクセス時
間が遅延する欠点があるが、一方、検査および補修装備
が安く、ヒューズ部分が保護膜で覆われているので信頼
性が保てる利点がある。
非常に高価なので初期コストが高く、レーザビームの安
定性と正確な位置決定のため高いスループットが要求さ
れるという欠点があるが、一方、複数のリンクをチップ
内の任意の小面積の場所に設置できるのでリダンダンシ
回路の設計が容易で、チップ面積を経済的に使用できる
利点がある。従って、最近半導体メモリの超微細化およ
び高集積化傾向によりレーザビーム方式の使用が増えて
いる。
大きくプリレーザ検査段階と、レーザ補修段階と、最終
良/不良分流段階とからなり、素子の特性および品質を
保ちながらテスト時間を短縮するため設計および工程上
の充分なマージンがある回路を探し出して欠陥のないテ
スト項目をスキップする方式を用いている。しかし、頻
繁に変動する工程変数によりスキップ項目に対する不良
発生は後続パッケージ検査工程で収率減少を避けられな
かった。
ハ検査方法でパッケージ収率を向上させながら、最終良
/不良分類段階をスキップできる方法の出現が必須の課
題となった。
ような従来の技術の問題点を解決するためにテスト時間
を大幅に短縮させられる半導体メモリ装置のウェーハ検
査方法を提供することにある。
に本発明の方法は、レーザビームにより溶断されるプロ
グラム素子を含むリダンダンシ回路をチップ上の任意の
場所に備えた半導体装置のウェーハ検査方法において、
パッシベーション膜が覆われたウェーハに写真食刻工程
を通じて外部接続のためのパッドと前記プログラム素子
の上にあるパッシベーション膜を選択的に除去する段階
と、前記オープンされたパッドを通じてウェーハ上の全
てのチップを電気的にテストして各チップのうち補修可
能なチップを選別するプリレーザ検査段階と、前記各補
修可能なチップに備えられたプロゴラム素子を前記プリ
レーザ検査により得た補修情報によりレーザビームで照
射して補修するレーザ補修段階と、前記プリレーザ検査
の結果と前記レーザ補修の結果によりウェーハ当たりの
良品率が所定値未満なら補修可能なチップだけでも正し
く補修したかを検査して最終良/不良表示をし、所定値
以上なら補修検査を省略して最終良/不良表示を遂行す
る良/不良表示段階を備え、1回の加工段階と1回のテ
スト段階で工程段階を単純化したことを特徴とする。
て説明する。まず従来のレーザビーム方式のウェーハ検
査方法を説明する。図1〜図5を参照すると、従来の検
査方法はウェーハ上に素子形成が完了された後、約6,
000Åの厚さのパッシベーション膜22が全面に沈積
されたウェーハ上に通常の写真食刻工程により図2に示
したようにフォトレジストパターン24を形成する。こ
のフォトレジストパターン24はパッド20とリンク1
4上のパッシベーション膜22、例えばPSG膜を除去
するためのマスクとして用いられる。ここで、符号10
は基板、12は酸化膜、16はHTO膜、18はPSG
膜である。図3に示したようにフォトレジストパターン
24を用いてPSG膜を選択的に除去してパッド20を
オープンさせレーザ補修時リンク上の保護膜の厚さによ
るカッティングミスを減らすためリンク14上のPSG
膜を除去する(101段階)。
装備(EG2001X)にローディングし、オープンさ
れたパッド上にプローブを接触させテスター装備(Q2
/52)を通じてプリレーザテストを遂行する。プリレ
ーザテスト結果によりウェーハ上のチップが良品なのか
不良なのかを示す図9に示したプリレーザテスト結果に
よりウェーハマップを作る(102段階)。
修のためレーザ装備(9000D)にローディングさ
れ、レーザ装置(9000D)では伝送されたプリレー
ザテスト結果により補修可能なチップ(図9のRで表
示)を探して所定のリンクをレーザビームで照射して溶
断させ、不良行/列は不活性化させ正常の予備行/列を
活性化させて置換させることにより良品化させる(10
3段階)。レーザ補修が終ったウェーハは再び蒸着装備
にローディングされ全表面に約6,000Å程度の窒化
膜30が沈積される。この窒化膜は外部からの物理的衝
撃、湿度、温度またはその他工程進行で生じうる汚染か
ら溶断されたリンク部分を保護するためのものである。
次いで図4に示したように窒化膜30上にパッド20を
オープンさせるためのフォトレジストパターン32を通
常の写真工程を通じて形成し、形成されたフォトレジス
トパターン32を食刻マスクとして用いてパッド20上
の窒化膜30を除去して組立時に金属線が連結された部
位を提供するため図5に示したようにパッド20をオー
プンさせる。
m程度錬磨する裏面錬磨工程(Back-Lap Process)を経
て最終良/不良検査段階(105段階)にウェーハは伝
達される。最終良/不良検査段階ではウェーハ上の不良
ダイだけを選別し、良品ダイだけをパッケージするため
ウェーハ上の全てのダイを走査しながら各ダイごとに自
動的にテストし、テスト結果が不良ならオンラインイン
キング方式で不良ダイに直径が2mm程度のインキング
ドットを占して不良であることを表示する。
検査−加工−検査の2段階過程を経るのでちり等から汚
染される可能性が非常に高く、クリーンルーム状態を良
好に保たないと製品の品質および信頼性が落ちる問題が
ある。また、加工−検査の2段階工程を経るのでスルー
プットタイムを短くできない。また、プリレーザ結果だ
けで補修後サンプルテストを遂行して良品が95%以上
ならスキップし、未満なら補修されたダイが正しく補修
されたかの検査なしにプリレーザ結果のウェーハマップ
をもって不良ダイにインキングするので補修されていな
いダイ数ほどパッケージ検査時収率減少が発生され、リ
ダンダンシ回路自体の欠陥またはレーザ補修時カッティ
ングミス等によるパッケージ収率減少には対処できなか
った。
段階で工程段階を単純化して上述した従来の技術の問題
点を改善するためのもので、図6〜図8を参照して説明
すると次のとおりである。図6を参照すると、本発明に
よるウェーハ検査方法の流れはパッドおよびリンク上の
オープン段階(201段階)、プリレーザ検査段階(2
02段階)、レーザ補修段階(203段階)、最終良/
不良検査段階(204段階)からなる。パッドおよびリ
ンク上の保護膜オープン段階は図7に示したように素子
形成が完了されたウェーハ上に約6,000Å未満の厚
さになるようにPSG膜22と窒化膜30を順次に沈積
し、ウェーハの裏面錬磨工程を経て窒化膜30上に通常
の写真工程でパッドおよびリンク上の保護膜除去のため
のフォトレジストパターン34を形成する。次いで、図
8に示したようにフォトレジストパターン34を食刻マ
スクとして用いて窒化膜30およびPSG膜22を食刻
してパッド20上では保護膜を完全に除去し、リンク1
4上ではリンク14上の酸化膜厚さをレーザ補修をする
際必要な8,000Å以下にするためPSG膜18の相
当部分までをオーバーエッチングすることにより実際に
残っている酸化膜の厚さを約5,000Å未満になるよ
うにする。このようにリンク14上の部位をオーバーエ
ッチングを通じて薄くすることによりカッティングミス
率を減少させる。すなわち、本発明ではPSG膜と窒化
膜の各沈積および食刻段階を同時に処理することにより
従来の2回の加工段階を1回の加工段階に短縮させるこ
とによりスループットタイムを大幅に短縮できる。ま
た、後続レーザ補修時整列マーク部位の上にPSG膜と
窒化膜が存在して整列マーク認識が難しくて切断しよう
とする部位を正確に切断できない問題点が予想されてい
たが、レチクルを変更して整列マーク部位を前記食刻工
程時同時にオープンさせることにより製品の品質を改善
した。
収率向上のため最適化する。すなわち、一般的に、DR
AM、SRAMのようなメモリ素子の特性は温度が増加
すればするほど電子の移動度が減少して移動速度が減少
し、降伏電圧は低くなりノイズの影響に敏感に動作す
る。また、正常的にスタンドバイ状態での消耗電流は増
加し、動作状態での消耗電流は減少する。DRAMにお
いて重要な特性のうちの1つであるリフレッシュ特性は
温度増加により急激に小さくなるが、温度が高温に増加
するときの特性は常温特性に比べて劣悪な値を示すこと
になる。今までのウェーハ検査方法で最終ウェーハ分類
検査は常温で行なわれ、主にDCパラメータ不良および
ACパラメータの総不良をフィルタリングすることに重
点を置いたので、温度増加による素子特性の劣悪な部分
に対してはパッケージ検査での収率減少を避けられな
い。
程上の問題点が大部分ウェーハ状態でチェックする代わ
りにパッケージ状態でチェックするので、アセンブリコ
ストの増加とともにアセンブリおよびパッケージ検査期
間ほど製造から発生される問題の原因をフィードバック
措置する時間が長くなるのでウェーハ状態でのさらに厳
密なテストが必要になった。
もに単純なパッケージ収率だけ向上されるのではなく、
累積収率自体が向上できるようにプリレーザ検査段階の
諸般条件を最適化した。このためプリレーザ1段階の検
査だけで累積収率を向上させるため、ウェーハ状態でノ
イズの影響を考慮し良品ダイをオーバーキリング(Over
- killing )しない条件を探し、検査する素子の温度に
よるパラメータ別の劣悪な温度点を探して1段階検査温
度条件を決定し、パッケージ検査で不良要因が多い一番
脆弱なテスト項目を補修検査に適用して、補修可能なチ
ップはリダンダンシに代えられるようにした。
従来の方式と同一なので詳しい説明は省略する。最終良
/不良検査段階(204段階)は、レーザ補修が完了さ
れた後サンプルテストを遂行して良品率が95%以上で
あるかを判断する工程(2041段階)、95%未満な
ら補修可能なダイだけを選択してテストする工程(20
42段階)、前記2041または2042段階を経た後
オフラインインキングする工程(2043段階)を備え
る。
スト結果のウェーハマップから補修可能なダイ(R字で
表示)だけを抽出し、図10に示した抽出された情報を
テスタ装備(Q2/25)のメモリに一時貯蔵し、貯蔵
された情報をプローブ装備(EG2001X)にロード
させた後この情報により補修可能なダイのXY座標だけ
をもってテスタ装備とプローブ装備で補修可能なダイだ
けをテストする。オフラインインキング過程によりウェ
ーハから不良ダイだけを選別し、良品ダイだけをパッケ
ージするためにはアセンブリダイアタッチ(Ass'y Die
Attache )工程で良/不良を選別するための不良表示マ
ークを不良ダイにインキングする。不良表示マークは直
径が20mm以上のドット表示である。オフラインイン
キング方式は実時間でテストを進行しながらインキング
するオンラインインキング方式とは異なりテストだけを
まず遂行した後、テスト完了されたウェーハのX、Y位
置および検査した結果により良/不良を分ける基準であ
るビンニング(Binning )結果をもってPC/ATコン
ピュータを利用して不良ダイに対してだけインキングす
る方式である。従って、オフラインインキング方式はイ
ンキング速度が速く、インキングドットサイズが均一
で、オンラインインキング方式に比べて制御が容易で、
インキング装備の問題によるダウンタイム減少により生
産性向上および自動化を容易にする。以上のように、本
発明ではウェーハテスト工程を単純化および最適化す
る。
ハテスト検査方法の利点を従来のウェーハテスト検査方
法と対比して説明する。下記表1に示したように、素子
開発段階から工程単純化用レチクルを製作して製造工程
期間およびウェーハ検査方法期間を従来の方式に比べて
約48時間以上短縮できる。これにより量産適用時テス
ト工程の生産性を50%以上向上することができる。
ザ補修後リンク上にパッシベーション膜が除去される。
これにより、高温、高湿または温度ショック等により発
生されうる信頼性の問題の恐れがあったが、しかし信頼
性試験の結果さらに改善された結果を得た。
レーザ検査の最適化で累積収率向上が4.6%程度改善
された結果を得た。
キング方式を採用することにより、レーザおよびプリレ
ーザ検査の再作業が可能で、インキング装備の不良によ
るインキングミス率が減少し、インクによる品質低下が
改善される。
質を向上せしめられ、プローブパティクルおよびウェー
ハパティクルをゼロ化させうる。
ハテスト工程を1回だけ遂行することにより工程が単純
化するので生産性が向上する。
明するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
流れ図である。
化された1段階加工工程を説明するための断面図であ
る。
化された1段階加工工程を説明するための断面図であ
る。
る。
置情報を抽出したウェーハマップ図である。
Claims (7)
- 【請求項1】 レーザビームにより溶断されるプログラ
ム素子を含むリダンダンシ回路をチップ上の任意の場所
に備えた半導体装置のウェーハ検査方法において、 パッシベーション膜が覆われたウェーハに写真食刻工程
を通じて外部接続のためのパッドと前記プログラム素子
の上にあるパッシベーション膜を選択的に除去する段階
と、 前記オープンされたパッドを通じてウェーハ上の全ての
チップを電気的にテストして各チップのうち補修可能な
チップを選別するプリレーザ検査段階と、 前記各補修可能なチップに備えられたプロゴラム素子を
前記プリレーザ検査により得た補修情報によりレーザビ
ームで照射して補修するレーザ補修段階と、 前記プリレーザ検査の結果と前記レーザ補修の結果によ
りウェーハ当たりの良品率が所定値未満なら補修可能な
チップだけでも正しく補修したかを検査して最終良/不
良表示をし、所定値以上なら補修検査を省略して最終良
/不良表示を遂行する良/不良表示段階を備え、 1回の加工段階と1回のテスト段階で工程段階を単純化
したことを特徴とするウェーハ検査方法。 - 【請求項2】 前記パッシベーション膜はPSG膜、窒
化膜およびこれらの二重膜のうちいずれか1つで形成さ
れたことを特徴とする請求項1記載のウェーハ検査方
法。 - 【請求項3】 前記除去段階は前記プログラム素子を覆
っているパッシベーション膜下の中間絶縁膜の厚さをレ
ーザ加工によるプログラム素子の溶断失敗を最小化する
ように少なくとも8,000Å以下になるように充分オ
ーバーエッチングすることを特徴とする請求項1記載の
ウェーハ検査方法。 - 【請求項4】 前記プリレーザ検査段階は、適用半導体
装置の一番劣悪な温度により検査温度条件を最適化した
ことを特徴とする請求項1記載のウェーハ検査方法。 - 【請求項5】 前記良/不良表示段階は良/不良テスト
をまず行ない、このテスト結果により各チップに良/不
良インキングをするオフラインインキング方式を用いる
ことを特徴とする請求項1記載のウェーハ検査方法。 - 【請求項6】 前記補修検査はパッケージ検査で不良要
因が多い一番脆弱なテスト項目を検査することを特徴と
する請求項1記載のウェーハ検査方法。 - 【請求項7】 前記除去段階はレーザ補修のためのアラ
インマーク部位をパッドオープン時に同時にオープンさ
せることを特徴とする請求項1記載のウェーハ検査方
法。
Priority Applications (2)
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EP92121508A EP0602271B1 (en) | 1992-12-17 | 1992-12-17 | Testing and repairing process for memory chips on a wafer, each chip having a redundancy circuit |
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US07/993,007 US5326709A (en) | 1991-12-19 | 1992-12-18 | Wafer testing process of a semiconductor device comprising a redundancy circuit |
Publications (2)
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JPH06216255A true JPH06216255A (ja) | 1994-08-05 |
JP2677500B2 JP2677500B2 (ja) | 1997-11-17 |
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Family Applications (1)
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Country Status (2)
Country | Link |
---|---|
EP (1) | EP0602271B1 (ja) |
JP (1) | JP2677500B2 (ja) |
Cited By (1)
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KR100393867B1 (ko) * | 1999-11-25 | 2003-08-06 | 엔이씨 일렉트로닉스 코포레이션 | 검사 및 수리 시스템, 제품 제조 시스템, 부재 검사 장치,데이터 처리 장치, 부재 수리 장치 및 정보 저장 매체 |
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- 1992-12-17 JP JP4337008A patent/JP2677500B2/ja not_active Expired - Lifetime
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