JPH0555313A - 半導体ウエハ - Google Patents

半導体ウエハ

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Publication number
JPH0555313A
JPH0555313A JP3211797A JP21179791A JPH0555313A JP H0555313 A JPH0555313 A JP H0555313A JP 3211797 A JP3211797 A JP 3211797A JP 21179791 A JP21179791 A JP 21179791A JP H0555313 A JPH0555313 A JP H0555313A
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JP
Japan
Prior art keywords
check
wafer
semiconductor wafer
defective
stage
Prior art date
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Pending
Application number
JP3211797A
Other languages
English (en)
Inventor
Kiyohiro Ishikawa
清弘 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3211797A priority Critical patent/JPH0555313A/ja
Publication of JPH0555313A publication Critical patent/JPH0555313A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 半導体ウェハについてのプリテストの段階で
修復不能なＩＣ素子が存在することが分かった場合に
は、ウェハテストのコンタクトチェックの段階で不良と
して取り扱い、動作マージンチェックを省略できるよう
にして、チェック時間の短縮化が図れるようにするもの
である。 【構成】 半導体基板２上に形成された個々のＩＣ素子
について、各ＩＣ素子が備える少なくとも一つの電極パ
ッド４に対して、コンタクト不良発生用のフューズ８を
接続した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れた各ＩＣ素子の電気的特性試験の時間短縮が可能な半
導体ウェハに関する。
【０００２】
【従来の技術】一般に、半導体ＩＣの製造プロセスにお
いては、半導体ウェハを構成するＳiの半導体基板の結
晶欠陥や、製造工程中での汚れ等に起因して、半導体基
板上に同時に形成される複数のＩＣ素子が各々不良を発
生することがあるので、半導体ウェハを各ＩＣ素子ごと
に切り離してＩＣチップとする前に、予め個々のＩＣ素
子が所要の電気的特性を満足するか否かを半導体ウェハ
の状態で調べることが必要となる。
【０００３】ところで、半導体基板上に形成された各Ｉ
Ｃ素子が、たとえばＲＡＭのようなものでは、上記の電
気的特性試験は、従来、次のようにして行われている。
【０００４】図２に示すように、まず、ウェハプローバ
等を用いて各メモリセルごとに回路が正常に動作するか
否かを調べるプリテストを行う。このプリテストで、た
とえば一つのビットを構成するメモリセルが動作しない
場合には、次のレーザトリミングの工程において、予め
修復用として形成されている冗長回路をレーザカットす
ることにより、冗長回路を経由して電気が流れるように
する。しかし、冗長回路の形成個数には限りがあるの
で、プリテストの段階で、多数のメモリセルが同時に不
良な場合には、修復不可能となる。
【０００５】このプリテスト、レーザトリミングでは、
ＩＣチップとして切り離すダイシング工程前の一枚の半
導体ウェハの状態にあるから、プリテストの段階で半導
体基板上の一つのＩＣ素子が修復不能と分かった場合で
も、その不良のＩＣ素子のみを切り離して除くことがで
きないので、この状態のままで次のウェハテストに移さ
れる。
【０００６】このウェハテストでは、ウェハ・プローバ
を用いて、まず、電極パッドが内部の各メモリセルに接
続されているか否かを調べるコンタクトチェックを行
う。このコンタクトチェックにおいて、接続不良があれ
ば、そのＩＣ素子は不良として、そのＩＣ素子に不良マ
ークを付けるなどして良品のＩＣ素子と識別できるよう
にする。コンタクトチェックに合格したＩＣ素子につい
ては、引き続いて、内部の各メモリセルが正常に動作す
るか否かを調べる動作マージンチェックを行う。そし
て、この動作マージンチェックにおいて、あるメモリセ
ルが動作異常の場合には、該当するＩＣ素子に対して不
良マークを付けるなどして良品のＩＣ素子と識別できる
ようにする。
【０００７】このウェハテストが完了すると、半導体ウ
ェハをダイシングにより各ＩＣ素子ごとに切り離してＩ
Ｃチップとし、不良マークの付いたＩＣチップを除いた
後、良品のＩＣチップのみを次のアセンブリ工程に移送
する。
【０００８】
【発明が解決しようとする課題】上述したように、半導
体ウェハの状態でプリテストからウェハテストまでを行
うので、プリテストの段階で修復不能なＩＣ素子が存在
することが分かったとしても、これを除くことは困難
で、ウェハテストまで実施せざるを得ない。しかも、ウ
ェハテストの内でのコンタクトチェックは、単に電極パ
ッドとその内部回路との接続状態を確認するだけで、各
メモリセルの正常、異常を個別に確認するものではない
から、プリテストの段階で不良なＩＣ素子であっても、
このコンタクトチェックでは必ずしも不良とはならず、
各メモリセルについての最終的な動作マージンチェック
が完了して始めて不良のＩＣ素子に対して不良マークを
付けることになる。しかも、最終の動作マージンチェッ
クは、各メモリセルごとに動作確認を行うものであるか
ら、チェック時間がかかる。
【０００９】このように、プリテストの段階で半導体ウ
ェハ中に修復不能なＩＣ素子が存在することが分かって
いても、その不良のＩＣ素子を含む全てのＩＣ素子につ
いて最終的な動作マージンチェックを完了させないと不
良としてマークを付けられないので、ウェハテストにお
いてチェックに余分な時間がかかることになり、ＩＣチ
ップの製作効率が悪いという問題があった。
【００１０】
【課題を解決するための手段】本発明は上述した課題を
解決するためになされたもので、プリテストの段階で修
復不能なＩＣ素子が存在することが分かった場合には、
ウェハテストのコンタクトチェックの段階で不良として
取り扱い、動作マージンチェックを省略できるようにし
て、チェック時間の短縮化が図れるようにするものであ
る。
【００１１】そのため、本発明の半導体ウェハでは、半
導体基板上に形成された個々のＩＣ素子について、各Ｉ
Ｃ素子が備える少なくとも一つの電極パッドに対して、
コンタクト不良発生用のフューズを接続したことを特徴
としている。
【００１２】
【作用】上記構成において、プリテストの段階で冗長回
路を用いても修復不能なＩＣ素子が存在することが分か
った場合には、次のレーザトリミングの工程で、その該
当する不良なＩＣ素子の電極パッドに接続されたフュー
ズをレーザカットする。これにより、電極パッドとその
内部回路とは断線状態となるから、次のコンタクトチェ
ックの段階でコンタクト不良と判断されるため、次の動
作マージンチェックをする必要がなく、その分、チェッ
ク時間が短縮できる。
【００１３】
【実施例】図１は半導体基板上に電極パッドおよびヒュ
ーズを備えたＩＣ素子が形成された半導体ウェハを模式
的に示す回路図である。
【００１４】同図において、符号１は半導体ウェハの全
体を示し、２はＳiの半導体基板、４はこの半導体基板
２上に形成された各ＩＣ素子が備える多数の電極パッド
の内の一つを示し、６は電極パッド４に接続された一つ
の内部回路(本例ではＮチャンネルのＭＯＳトランジス
タ)である。
【００１５】この実施例の特徴は、半導体基板２上の電
極パッド４とＭＯＳトランジスタ６との間に、コンタク
ト不良発生用のフューズ８が接続されていることであ
る。
【００１６】上記構成において、図２のフローチャート
に示すように、プリテストの段階で冗長回路を用いても
修復不能なＩＣ素子が存在することが分かった場合に
は、次のレーザトリミングの工程で、その該当する不良
なＩＣ素子の一つの電極パッド４に接続されたフューズ
８をレーザカットする。これにより、電極パッド８とそ
の内部のＭＯＳトランジスタ６とは断線状態となるか
ら、次のコンタクトチェックにおいて、ウェハプローブ
を電極パッド４に接触させて負電圧を加えても、このＭ
ＯＳトランジスタ６には電流が流れないため、この段階
でそのＭＯＳトランジスタ６を含むＩＣ素子はコンタク
ト不良と判断される。
【００１７】このため、従来のように、次の動作マージ
ンチェックをする必要がなく、その分、チェック時間が
短縮される。
【００１８】なお、上記の実施例では、電極パッド４と
内部回路６との間にヒューズ８を設けたが、これに限定
されるものではなく、たとえば、内部回路６との接地端
子との間にヒューズ８を設けてもよいのは勿論である。
【００１９】
【発明の効果】本発明によれば、プリテストの段階で修
復不能なＩＣ素子が存在することが分かった場合には、
ウェハテストのコンタクトチェックの段階で不良として
取り扱い、動作マージンチェックを省略できるので、そ
の分、チェック時間の短縮化が図れ、製作効率が向上す
る。
【図面の簡単な説明】
【図１】半導体基板上に電極パッドおよびヒューズを備
えたＩＣ素子が形成された半導体ウェハを模式的に示す
回路図である。
【図２】半導体ウェハの製造プロセス、特に、電気的特
性試験の工程を示すフローチャートである。
【符号の説明】
１…半導体ウェハ、２…半導体基板、４…電極パッド、
６…ＭＯＳトランジスタ(内部回路)、８…ヒューズ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された個々のＩＣ素
    子について、各ＩＣ素子が備える少なくとも一つの電極
    パッドに対して、コンタクト不良発生用のフューズを接
    続したことを特徴とする半導体ウェハ。
JP3211797A 1991-08-23 1991-08-23 半導体ウエハ Pending JPH0555313A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3211797A JPH0555313A (ja) 1991-08-23 1991-08-23 半導体ウエハ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3211797A JPH0555313A (ja) 1991-08-23 1991-08-23 半導体ウエハ

Publications (1)

Publication Number Publication Date
JPH0555313A true JPH0555313A (ja) 1993-03-05

Family

ID=16611770

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3211797A Pending JPH0555313A (ja) 1991-08-23 1991-08-23 半導体ウエハ

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JP (1) JPH0555313A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142547A (ja) * 1993-11-22 1995-06-02 Nec Corp チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142547A (ja) * 1993-11-22 1995-06-02 Nec Corp チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム

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