JPH06215993A - 複合半導体基板及びその製造方法 - Google Patents
複合半導体基板及びその製造方法Info
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- JPH06215993A JPH06215993A JP2073493A JP2073493A JPH06215993A JP H06215993 A JPH06215993 A JP H06215993A JP 2073493 A JP2073493 A JP 2073493A JP 2073493 A JP2073493 A JP 2073493A JP H06215993 A JPH06215993 A JP H06215993A
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Abstract
(57)【要約】
【目的】 低ダスト化に有利な基板端面のラウンディン
グ形状を損なうことなく、外径寸法を保持する。 【構成】 一の半導体基板２１の一方の主面に形成され
た凹部に、この凹部とかみ合う他の半導体基板１１の凸
部を貼り合わせて構成される複合半導体基板であって、
少なくとも、前記一の半導体基板２１の主面上の前記他
の半導体基板１１が除去されている。
グ形状を損なうことなく、外径寸法を保持する。 【構成】 一の半導体基板２１の一方の主面に形成され
た凹部に、この凹部とかみ合う他の半導体基板１１の凸
部を貼り合わせて構成される複合半導体基板であって、
少なくとも、前記一の半導体基板２１の主面上の前記他
の半導体基板１１が除去されている。
Description
【０００１】
【産業上の利用分野】本発明は、高機能あるいは高性能
な半導体デバイスを作り込むのに最適な複合半導体基板
及びその製造方法に関する。
な半導体デバイスを作り込むのに最適な複合半導体基板
及びその製造方法に関する。
【０００２】
【従来の技術】近年、素子間の完全な絶縁分離、寄生容
量の低減等の要請、及び三次元回路素子の実現等を目的
として、ＳＯＩ（Silicon On Insulator) 技術が種々検
討されており、その中に、複数の半導体基板を貼り合わ
せてＳＯＩ基板を作製する方法〔 M.Simbo,et al,J.App
l.Phys.60,2987(1986)〕がある。以下、この基板貼り合
わせ法の従来例の一つについて図１１（ａ）〜（ｃ）を
用いて工程順に従い説明する。なお、ここでは、代表的
な半導体基板であるシリコン基板を例にとって説明す
る。
量の低減等の要請、及び三次元回路素子の実現等を目的
として、ＳＯＩ（Silicon On Insulator) 技術が種々検
討されており、その中に、複数の半導体基板を貼り合わ
せてＳＯＩ基板を作製する方法〔 M.Simbo,et al,J.App
l.Phys.60,2987(1986)〕がある。以下、この基板貼り合
わせ法の従来例の一つについて図１１（ａ）〜（ｃ）を
用いて工程順に従い説明する。なお、ここでは、代表的
な半導体基板であるシリコン基板を例にとって説明す
る。
【０００３】まず、デバイスを形成するシリコン基板１
０１の表面にＳｉＯ2 層１０２を形成する。同様に支持
基板となるシリコン基板２０１の表面にＳｉＯ2 層２０
２を形成する（図１１（ａ））。続いてこれらを貼り合
わせる（図１１（ｂ））。ここで、貼り合わせ面１０３
が空孔や異物をはさむことなく形成されるためには、シ
リコン基板１０１及びシリコン基板２０１表面のＳｉＯ
2 層１０２及びＳｉＯ2 層２０２は清浄であり、かつそ
の表面が平坦であることを必要とする。又、貼り合わせ
に際しては、シリコン基板１０１及びシリコン基板２０
１に圧力、電圧等を加えたり、数百℃以上の高温でアニ
ールすることが一般的である。なお、目的によっては、
シリコン基板１０１又はシリコン基板２０１の表面にＳ
ｉＯ2 層を形成せずに貼り合わせることも行われてい
る。
０１の表面にＳｉＯ2 層１０２を形成する。同様に支持
基板となるシリコン基板２０１の表面にＳｉＯ2 層２０
２を形成する（図１１（ａ））。続いてこれらを貼り合
わせる（図１１（ｂ））。ここで、貼り合わせ面１０３
が空孔や異物をはさむことなく形成されるためには、シ
リコン基板１０１及びシリコン基板２０１表面のＳｉＯ
2 層１０２及びＳｉＯ2 層２０２は清浄であり、かつそ
の表面が平坦であることを必要とする。又、貼り合わせ
に際しては、シリコン基板１０１及びシリコン基板２０
１に圧力、電圧等を加えたり、数百℃以上の高温でアニ
ールすることが一般的である。なお、目的によっては、
シリコン基板１０１又はシリコン基板２０１の表面にＳ
ｉＯ2 層を形成せずに貼り合わせることも行われてい
る。
【０００４】次に、デバイスを形成する側のシリコン基
板１０１を薄層として残すための研磨加工を行う。図１
１（ｂ）において、研磨加工の終了となる研磨面を一点
鎖線で示した。研磨加工が完了した状態を図１１（ｃ）
に示す。支持基板２０１上に絶縁性を示すＳｉＯ2 層を
介して半導体基板の薄層１０５が設けられており、各種
のデバイスを形成することができる。薄層１０５は、高
速デバイスの用途には１〜数μｍの厚さに、高耐圧デバ
イスの用途には数十μｍの厚さに設定される。
板１０１を薄層として残すための研磨加工を行う。図１
１（ｂ）において、研磨加工の終了となる研磨面を一点
鎖線で示した。研磨加工が完了した状態を図１１（ｃ）
に示す。支持基板２０１上に絶縁性を示すＳｉＯ2 層を
介して半導体基板の薄層１０５が設けられており、各種
のデバイスを形成することができる。薄層１０５は、高
速デバイスの用途には１〜数μｍの厚さに、高耐圧デバ
イスの用途には数十μｍの厚さに設定される。
【０００５】
【発明が解決しようとする課題】従来のこの種の複合半
導体基板が内包する課題を以下に示す。
導体基板が内包する課題を以下に示す。
【０００６】図１１（ｃ）に示した複合半導体基板に、
トランジスタ等のデバイスを形成する場合は、複合半導
体基板を単一の半導体基板と同様の製造プロセスを用い
て加工することとなるが、ここに一つの課題が存在す
る。図１２は、図１１（ｂ）および図１１（ｃ）の工程
での基板の端面を模式的に拡大表示したものである。良
く知られているように、半導体基板の端部は、数百にお
よぶ加工工程において、ウエハカセットや加工装置に接
触するため、ワレやカケが生じ易く、これらを防止する
ために、いわゆるラウンディング加工（端部を丸く加工
すること）を行っている。
トランジスタ等のデバイスを形成する場合は、複合半導
体基板を単一の半導体基板と同様の製造プロセスを用い
て加工することとなるが、ここに一つの課題が存在す
る。図１２は、図１１（ｂ）および図１１（ｃ）の工程
での基板の端面を模式的に拡大表示したものである。良
く知られているように、半導体基板の端部は、数百にお
よぶ加工工程において、ウエハカセットや加工装置に接
触するため、ワレやカケが生じ易く、これらを防止する
ために、いわゆるラウンディング加工（端部を丸く加工
すること）を行っている。
【０００７】しかしながら、単に半導体基板を貼り合わ
せただけでは、図１２に示すような亀裂１１４の存在が
避けられない。この亀裂をそのままにして半導体基板に
一連の数百におよぶ加工を行うと、ダストやパターン欠
陥の原因となる半導体基板のワレやカケが生じていた。
また、この亀裂１１４部分は応力の集中が起こりやす
く、半導体基板の加工工程にある高温のアニール工程で
複合半導体基板の剥離そのものが生じる一因となってい
た。
せただけでは、図１２に示すような亀裂１１４の存在が
避けられない。この亀裂をそのままにして半導体基板に
一連の数百におよぶ加工を行うと、ダストやパターン欠
陥の原因となる半導体基板のワレやカケが生じていた。
また、この亀裂１１４部分は応力の集中が起こりやす
く、半導体基板の加工工程にある高温のアニール工程で
複合半導体基板の剥離そのものが生じる一因となってい
た。
【０００８】これらの課題を解決するために、図１２に
点線で示したような新たなラウンディング加工面１１５
の形成を行うことも提案されているが、ラウンディン
グ加工の際、デバイス形成面を保持するため、薄膜１０
５の結晶品質を損なう、新たなラウンディング加工で
ウエハの外径が減少するため、元の半導体基板の大きさ
を一回り大きくしておく必要がある（これは、加工に用
いる半導体基板の高価格化と入手難の一因となる）など
の課題が残されている。
点線で示したような新たなラウンディング加工面１１５
の形成を行うことも提案されているが、ラウンディン
グ加工の際、デバイス形成面を保持するため、薄膜１０
５の結晶品質を損なう、新たなラウンディング加工で
ウエハの外径が減少するため、元の半導体基板の大きさ
を一回り大きくしておく必要がある（これは、加工に用
いる半導体基板の高価格化と入手難の一因となる）など
の課題が残されている。
【０００９】
【課題を解決するための手段】本発明の複合半導体基板
は、一の半導体基板の一方の主面に形成された凹部に、
この凹部とかみ合う他の半導体基板の凸部を貼り合わせ
て構成される複合半導体基板であって、少なくとも、前
記一の半導体基板の主面上の前記他の半導体基板が除去
されている複合半導体基板であることを特徴とする。
は、一の半導体基板の一方の主面に形成された凹部に、
この凹部とかみ合う他の半導体基板の凸部を貼り合わせ
て構成される複合半導体基板であって、少なくとも、前
記一の半導体基板の主面上の前記他の半導体基板が除去
されている複合半導体基板であることを特徴とする。
【００１０】本発明の複合半導体基板の製造方法は、第
一の半導体基板の一方の主面に凹部を形成し、第二の半
導体基板の一方の主面に該凹部とかみ合う凸部を形成
し、該凹部と該凸部とがかみ合うように貼り合わせ、貼
り合わされた基板の該第二の半導体基板側から半導体領
域を除去する複合半導体基板の製造方法であって、貼り
合わされた基板の半導体領域除去の終点となる面の位置
を、前記第一の半導体基板の主面の位置又はそれより低
い位置に設定した複合半導体基板の製造方法であること
を特徴とする。
一の半導体基板の一方の主面に凹部を形成し、第二の半
導体基板の一方の主面に該凹部とかみ合う凸部を形成
し、該凹部と該凸部とがかみ合うように貼り合わせ、貼
り合わされた基板の該第二の半導体基板側から半導体領
域を除去する複合半導体基板の製造方法であって、貼り
合わされた基板の半導体領域除去の終点となる面の位置
を、前記第一の半導体基板の主面の位置又はそれより低
い位置に設定した複合半導体基板の製造方法であること
を特徴とする。
【００１１】本発明に用いる半導体基板の接合方法は、
一方の半導体基板の凹部と、他方の半導体基板の凸部と
が噛み合うように貼り合わせることが可能な接合方法で
あり、このような接合方法としては、例えば、特開昭６
１−２４２０３３号公報、特開昭６２−１７７９３８号
公報に開示された接合方法がある。かかる接合方法は、
四塩化珪素を主成分とする原料を酸水素炎で燃焼しなが
ら半導体基体面に吹き付けて火炎加水分解し、半導体基
板表面にスート微粒子（もしくは微粒子）を堆積し、ス
ート微粒子（もしくは微粒子）堆積層上に接合すべき半
導体基板を載置して加熱処理し、スート微粒子（もしく
は微粒子）堆積物を燃結又は溶融せしめて基板どうしを
接合する方法である。
一方の半導体基板の凹部と、他方の半導体基板の凸部と
が噛み合うように貼り合わせることが可能な接合方法で
あり、このような接合方法としては、例えば、特開昭６
１−２４２０３３号公報、特開昭６２−１７７９３８号
公報に開示された接合方法がある。かかる接合方法は、
四塩化珪素を主成分とする原料を酸水素炎で燃焼しなが
ら半導体基体面に吹き付けて火炎加水分解し、半導体基
板表面にスート微粒子（もしくは微粒子）を堆積し、ス
ート微粒子（もしくは微粒子）堆積層上に接合すべき半
導体基板を載置して加熱処理し、スート微粒子（もしく
は微粒子）堆積物を燃結又は溶融せしめて基板どうしを
接合する方法である。
【００１２】本発明に用いる半導体領域の除去方法とし
ては、例えば、研削・研磨加工による方法がある。この
方法は、まず、＃３００〜＃８００程度の砥石を用いて
一次研削後、＃２０００〜＃５０００程度の砥石を用い
て二次研削し、所定の厚みとし、次に、ポリシング機を
用いて、一次研磨・二次研磨加工を行い鏡面に仕上げる
方法である。
ては、例えば、研削・研磨加工による方法がある。この
方法は、まず、＃３００〜＃８００程度の砥石を用いて
一次研削後、＃２０００〜＃５０００程度の砥石を用い
て二次研削し、所定の厚みとし、次に、ポリシング機を
用いて、一次研磨・二次研磨加工を行い鏡面に仕上げる
方法である。
【００１３】
【作用】本発明の複合半導体基板は、一の半導体基板の
一方の主面の凹部に、この凹部とかみ合う他の半導体基
板の凸部を貼り合わせ、少なくとも一の半導体基板の主
面の位置より上の他の半導体基板を除去することで、一
の半導体基板内に該一の半導体基板と絶縁分離された半
導体領域を形成しつつ、複合半導体基板の端部の図１２
に示すような亀裂１１４を無くすものである。
一方の主面の凹部に、この凹部とかみ合う他の半導体基
板の凸部を貼り合わせ、少なくとも一の半導体基板の主
面の位置より上の他の半導体基板を除去することで、一
の半導体基板内に該一の半導体基板と絶縁分離された半
導体領域を形成しつつ、複合半導体基板の端部の図１２
に示すような亀裂１１４を無くすものである。
【００１４】本発明の複合半導体基板の製造方法は、上
記本発明の複合半導体基板に係るものであり、一方の主
面側から選択的に半導体領域を除去して凹部を形成した
第一の半導体基板と、一方の主面側から選択的に半導体
領域を除去して該凹部とかみ合う凸部を形成した第二の
半導体基板とを、該凹部と該凸部とがかみ合うように貼
り合わせることで、第一の半導体基板内に第二の半導体
基体の凸部の半導体領域が入り込んで貼り合わされた基
板とし、この貼り合わされた基板の第二の半導体基板側
から半導体領域を研磨等で除去する際の、半導体領域除
去の終点となる面の位置を、前記第一の半導体基板の主
面の位置又はそれより低い位置に設定することで、少な
くとも第一の半導体基板の主面の位置より上の第二の半
導体基板を除去し、第一の半導体基板内に該第一の半導
体基板と絶縁分離された半導体領域を形成しつつ、複合
半導体基板の端部の図１２に示すような亀裂１１４を無
くすものである。
記本発明の複合半導体基板に係るものであり、一方の主
面側から選択的に半導体領域を除去して凹部を形成した
第一の半導体基板と、一方の主面側から選択的に半導体
領域を除去して該凹部とかみ合う凸部を形成した第二の
半導体基板とを、該凹部と該凸部とがかみ合うように貼
り合わせることで、第一の半導体基板内に第二の半導体
基体の凸部の半導体領域が入り込んで貼り合わされた基
板とし、この貼り合わされた基板の第二の半導体基板側
から半導体領域を研磨等で除去する際の、半導体領域除
去の終点となる面の位置を、前記第一の半導体基板の主
面の位置又はそれより低い位置に設定することで、少な
くとも第一の半導体基板の主面の位置より上の第二の半
導体基板を除去し、第一の半導体基板内に該第一の半導
体基板と絶縁分離された半導体領域を形成しつつ、複合
半導体基板の端部の図１２に示すような亀裂１１４を無
くすものである。
【００１５】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。なお、以下に説明する実施例では、代
表的な半導体基板であるシリコン基板をとりあげるが、
これに限定されるものではなく、ＧａＡｓ，ＧａＡｌＡ
ｓ，ＩｎＰ，ＳｉＣ等各種の化合物半導体やＧｅ，Ｃ等
も含まれる。以下の説明の中でシリコンの酸化物である
ＳｉＯ2 を用いる部分は半導体基板の酸化物を用いて
も、いわゆる化学的気相法などを用いて形成するＳｉＯ
2 を用いてもどちらでもかまわない。
詳細に説明する。なお、以下に説明する実施例では、代
表的な半導体基板であるシリコン基板をとりあげるが、
これに限定されるものではなく、ＧａＡｓ，ＧａＡｌＡ
ｓ，ＩｎＰ，ＳｉＣ等各種の化合物半導体やＧｅ，Ｃ等
も含まれる。以下の説明の中でシリコンの酸化物である
ＳｉＯ2 を用いる部分は半導体基板の酸化物を用いて
も、いわゆる化学的気相法などを用いて形成するＳｉＯ
2 を用いてもどちらでもかまわない。
【００１６】［第１の実施例］図１〜図３は本発明の複
合半導体基板の製造方法の第１の実施例を示す工程図で
あり、図１（ａ）〜（ｃ）は凸部を有する半導体基板の
製造工程を示し、図２（ａ）〜（ｃ）は凹部を有する半
導体基板の製造工程を示し、図３（ａ），（ｂ）は両基
板の貼合せ工程を示すものである。また図４は図３
（ｂ）のＡ部拡大図であり、図５は作製された複合半導
体基板の一部拡大図である。
合半導体基板の製造方法の第１の実施例を示す工程図で
あり、図１（ａ）〜（ｃ）は凸部を有する半導体基板の
製造工程を示し、図２（ａ）〜（ｃ）は凹部を有する半
導体基板の製造工程を示し、図３（ａ），（ｂ）は両基
板の貼合せ工程を示すものである。また図４は図３
（ｂ）のＡ部拡大図であり、図５は作製された複合半導
体基板の一部拡大図である。
【００１７】まず、特定の面方位、例えばＳｉにおいて
は（１００）面を有する半導体基板１１の表面にＳｉＯ
2 層１２を形成し、引き続いて所望のホトレジストパタ
ーン１４をその主面の一つに形成する（図１（ａ））。
は（１００）面を有する半導体基板１１の表面にＳｉＯ
2 層１２を形成し、引き続いて所望のホトレジストパタ
ーン１４をその主面の一つに形成する（図１（ａ））。
【００１８】次に、ホトレジストパターン１４をマスク
にしてＳｉＯ2 層１２を加工し、不要となったホトレジ
ストパターン１４を除去する（図１（ｂ））。ここで、
図１（ｂ）の工程のＳｉＯ2 層１２のエッチングを、い
わゆるウエットエッチング法で行うと、半導体基板１１
の裏面（他の主面）および端面のＳｉＯ2 層が除去され
るが、いわゆるドライエッチング法で行うと、半導体基
板１１の裏面（他の主面）および端面のＳｉＯ2 層を残
存させることができる。本実施例では、どちらの方法を
用いても良い。
にしてＳｉＯ2 層１２を加工し、不要となったホトレジ
ストパターン１４を除去する（図１（ｂ））。ここで、
図１（ｂ）の工程のＳｉＯ2 層１２のエッチングを、い
わゆるウエットエッチング法で行うと、半導体基板１１
の裏面（他の主面）および端面のＳｉＯ2 層が除去され
るが、いわゆるドライエッチング法で行うと、半導体基
板１１の裏面（他の主面）および端面のＳｉＯ2 層を残
存させることができる。本実施例では、どちらの方法を
用いても良い。
【００１９】次に、ＫＯＨの２０％水溶液に、イソプロ
ピルアルコールを飽和するまで加えた、いわゆる異方性
エッチングを行い、ＳｉＯ2 層１２の形成領域以外のＳ
ｉが露出した領域をエッチングして凸部を作製する（図
１（ｃ））。エッチング時は、温度を５０〜８５℃の範
囲で所定の値に設定する。高温になる程、エッチング速
度は大きくなるが、アルコールの蒸発が早まり不安定な
エッチング速度を示すので注意を要する。なお、エッチ
ング後、必要に応じて、デバイスの寄生抵抗を下げるた
めに必要な埋め込み拡散層を、半導体基板１１と同じ伝
導性を示す不純物を添加し、引き続いてアニールするこ
とで形成する。
ピルアルコールを飽和するまで加えた、いわゆる異方性
エッチングを行い、ＳｉＯ2 層１２の形成領域以外のＳ
ｉが露出した領域をエッチングして凸部を作製する（図
１（ｃ））。エッチング時は、温度を５０〜８５℃の範
囲で所定の値に設定する。高温になる程、エッチング速
度は大きくなるが、アルコールの蒸発が早まり不安定な
エッチング速度を示すので注意を要する。なお、エッチ
ング後、必要に応じて、デバイスの寄生抵抗を下げるた
めに必要な埋め込み拡散層を、半導体基板１１と同じ伝
導性を示す不純物を添加し、引き続いてアニールするこ
とで形成する。
【００２０】次に、図１（ｃ）の凸部の表面形状と噛み
合う凹部の表面形状を主面の一つに有する支持基板２１
を図２（ａ）から図２（ｃ）の工程を施すことで形成す
る。２２は基板表面に設けられたＳｉＯ2 層、２４はホ
トレジストパターンである。ただし、埋め込み拡散層の
形成は不要であり、貼り合わせを容易にするため、表面
にＳｉＯ2 層を形成しておくことは実際的である。支持
基板２１と半導体基板１１が噛み合うような形状に加工
するリソグラフィ工程のパターンは、半導体基板１１の
加工用のパターンを、所定の大きさだけ縮小し、しかる
後、鏡像の関係となるような反転を実行し、さらにパタ
ーンのいわゆる白と黒を反転した、いわゆるレチクルを
用いることで得られる。これらの一連の画像データの操
作は、ホトレジストパターン形成の際の原画となるレチ
クル製作の前段階のデータ処理で実行できることが発明
者の実験で明らかになっている。
合う凹部の表面形状を主面の一つに有する支持基板２１
を図２（ａ）から図２（ｃ）の工程を施すことで形成す
る。２２は基板表面に設けられたＳｉＯ2 層、２４はホ
トレジストパターンである。ただし、埋め込み拡散層の
形成は不要であり、貼り合わせを容易にするため、表面
にＳｉＯ2 層を形成しておくことは実際的である。支持
基板２１と半導体基板１１が噛み合うような形状に加工
するリソグラフィ工程のパターンは、半導体基板１１の
加工用のパターンを、所定の大きさだけ縮小し、しかる
後、鏡像の関係となるような反転を実行し、さらにパタ
ーンのいわゆる白と黒を反転した、いわゆるレチクルを
用いることで得られる。これらの一連の画像データの操
作は、ホトレジストパターン形成の際の原画となるレチ
クル製作の前段階のデータ処理で実行できることが発明
者の実験で明らかになっている。
【００２１】次に、加工された半導体基板１１の上に基
板の貼り合わせを容易とするため、ＳｉＣｌ4 を主成分
とする原料を酸水素炎中で燃焼させることで得られる
『すす（Ｓｏｏｔ）』状のＳｉＯ2 を主成分とする微粒
子を所定の厚みだけ堆積して微粒子層２５を形成し、さ
らに別に加工しておいた支持基板２１を凹凸部がかみ合
うように貼り合わせる（図３（ａ））。この状態で、炉
に入れてアニールすると先のすす状の微粒子がガラス化
し、体積収縮した絶縁分離層２５′になると共に、半導
体基板１１と支持基板２１を均一に貼り合わせることが
できる（図３（ｂ））。なお、本実施例では、図４に示
されるように、半導体領域を分離する絶縁層としては、
（ＳｉＯ2 層１３＋絶縁分離層２５′＋ＳｉＯ2 層２
３）の総和となるため、高い絶縁性が得られる。
板の貼り合わせを容易とするため、ＳｉＣｌ4 を主成分
とする原料を酸水素炎中で燃焼させることで得られる
『すす（Ｓｏｏｔ）』状のＳｉＯ2 を主成分とする微粒
子を所定の厚みだけ堆積して微粒子層２５を形成し、さ
らに別に加工しておいた支持基板２１を凹凸部がかみ合
うように貼り合わせる（図３（ａ））。この状態で、炉
に入れてアニールすると先のすす状の微粒子がガラス化
し、体積収縮した絶縁分離層２５′になると共に、半導
体基板１１と支持基板２１を均一に貼り合わせることが
できる（図３（ｂ））。なお、本実施例では、図４に示
されるように、半導体領域を分離する絶縁層としては、
（ＳｉＯ2 層１３＋絶縁分離層２５′＋ＳｉＯ2 層２
３）の総和となるため、高い絶縁性が得られる。
【００２２】次に、支持基板２１の主面又はそれより下
に位置まで不要となった半導体基板１１の半導体領域を
研磨加工により除去する（図４，５）。なお、半導体領
域除去の終点となる支持基板の主面は、支持基板２１の
上面、ＳｉＯ2 層２３の上面、絶縁分離層２５′の上面
のうち、いずれかの面である。すなわち、終点となる面
は図４で示す２６、２６′、２６″のいずれの面の位置
に設定してもよい。
に位置まで不要となった半導体基板１１の半導体領域を
研磨加工により除去する（図４，５）。なお、半導体領
域除去の終点となる支持基板の主面は、支持基板２１の
上面、ＳｉＯ2 層２３の上面、絶縁分離層２５′の上面
のうち、いずれかの面である。すなわち、終点となる面
は図４で示す２６、２６′、２６″のいずれの面の位置
に設定してもよい。
【００２３】ここで、本発明が有する利点について言及
する。半導体基板に各種のデバイスを作り込むＬＳＩ生
産ラインにおいては、基板の保持・搬送の際のトラブル
を防ぐために基板の外径や厚みなどの物理的な形状・大
きさをきめ細かく規定している。ＬＳＩ生産ラインで採
用実績が多いものとしては、ＪＥＩＤＡまたはＳＥＭＩ
と呼ばれる二つの規格があり、各社ともいずれかの規格
をラインに投入する半導体基板の大きさとして選んでい
る。さて、従来の方法のうち、図１２の点線に示すよう
に、新たなランディング加工を行った複合半導体基板は
外径寸法が小さくなるという課題を有する。
する。半導体基板に各種のデバイスを作り込むＬＳＩ生
産ラインにおいては、基板の保持・搬送の際のトラブル
を防ぐために基板の外径や厚みなどの物理的な形状・大
きさをきめ細かく規定している。ＬＳＩ生産ラインで採
用実績が多いものとしては、ＪＥＩＤＡまたはＳＥＭＩ
と呼ばれる二つの規格があり、各社ともいずれかの規格
をラインに投入する半導体基板の大きさとして選んでい
る。さて、従来の方法のうち、図１２の点線に示すよう
に、新たなランディング加工を行った複合半導体基板は
外径寸法が小さくなるという課題を有する。
【００２４】これに対して、本発明で実現される複合半
導体基板の工程は、図５に示すようにもとのランディン
グ加工が施された支持基板の形状がそのまま保存される
ため、上記のような課題は全く生じない。また図５から
明らかなように半導体領域１１′は、支持基板２１の中
に完全に埋め込まれている。基板の加工に用いる方法や
装置もすべてＬＳＩ製造ラインで多用されるものであ
り、生産性も良く結果として複合半導体基板の価格を低
くすることにも成功している。
導体基板の工程は、図５に示すようにもとのランディン
グ加工が施された支持基板の形状がそのまま保存される
ため、上記のような課題は全く生じない。また図５から
明らかなように半導体領域１１′は、支持基板２１の中
に完全に埋め込まれている。基板の加工に用いる方法や
装置もすべてＬＳＩ製造ラインで多用されるものであ
り、生産性も良く結果として複合半導体基板の価格を低
くすることにも成功している。
【００２５】［第２の実施例］なお、図５に示した第１
の実施例の複合半導体基板に高耐圧デバイスを集積して
作製するためには、デバイス相互を電気的に分離する必
要がある。ここで、図５の複合半導体基板において、半
導体領域１１′を複数のいわゆる島に分離するために
は、左右の分離領域を、底面のＳｉＯ2 層１３に達する
ように設ければよい。分離領域は、ＳｉＯ2 層で形成す
ることが望ましいが、ＳｉＯ2 層の持つ応力が半導体領
域１１′の結晶性を損なうので、多結晶シリコンを充填
材として用いることが多い。
の実施例の複合半導体基板に高耐圧デバイスを集積して
作製するためには、デバイス相互を電気的に分離する必
要がある。ここで、図５の複合半導体基板において、半
導体領域１１′を複数のいわゆる島に分離するために
は、左右の分離領域を、底面のＳｉＯ2 層１３に達する
ように設ければよい。分離領域は、ＳｉＯ2 層で形成す
ることが望ましいが、ＳｉＯ2 層の持つ応力が半導体領
域１１′の結晶性を損なうので、多結晶シリコンを充填
材として用いることが多い。
【００２６】さて、このような分離領域の形成は、図１
０に示すように、半導体領域１１′を異方性エッチン
グ技術等を用いてＳｉＯ2 層１３に達するまで部分的に
除去し、複数の半導体島１１1 ，１１2 に分割し、半
導体島等の表面に絶縁層１９を設け、異方性エッチン
グすることでできた空間に多結晶シリコン１７を充填材
として堆積し、分離領域以外に堆積された不要な多結
晶シリコンを研磨加工等で除去後、多結晶シリコンの
表面上に絶縁層を形成することで実現される。ここで、
上記の工程で不要な多結晶シリコンを除去する際、研
磨加工を行うと本来必要であるべき分離領域１７の多結
晶シリコンも除去されるため、表面に窪み１８の形成が
避けられない。この窪み１８は、複合半導体基板の表面
に窪みとして残るため、デバイス形成工程におけるリソ
グラフ工程で、解像度不良や配線用金属膜の堆積不均一
による断線をもたらすことになる。
０に示すように、半導体領域１１′を異方性エッチン
グ技術等を用いてＳｉＯ2 層１３に達するまで部分的に
除去し、複数の半導体島１１1 ，１１2 に分割し、半
導体島等の表面に絶縁層１９を設け、異方性エッチン
グすることでできた空間に多結晶シリコン１７を充填材
として堆積し、分離領域以外に堆積された不要な多結
晶シリコンを研磨加工等で除去後、多結晶シリコンの
表面上に絶縁層を形成することで実現される。ここで、
上記の工程で不要な多結晶シリコンを除去する際、研
磨加工を行うと本来必要であるべき分離領域１７の多結
晶シリコンも除去されるため、表面に窪み１８の形成が
避けられない。この窪み１８は、複合半導体基板の表面
に窪みとして残るため、デバイス形成工程におけるリソ
グラフ工程で、解像度不良や配線用金属膜の堆積不均一
による断線をもたらすことになる。
【００２７】本実施例においては、半導体基板１１の凸
部を複数として（凸部間はＶ字状の溝）、支持基板２１
と貼り合わせ、凸部間（Ｖ字状の溝）に素子分離領域を
作製した。
部を複数として（凸部間はＶ字状の溝）、支持基板２１
と貼り合わせ、凸部間（Ｖ字状の溝）に素子分離領域を
作製した。
【００２８】図６〜図９は本発明の複合半導体基板の製
造方法の第２の実施例を示す工程図であり、図６（ａ）
〜（ｃ）は複数の凸部を有する半導体基板の製造工程を
示し、図７（ａ），（ｂ）は両基板の貼合せ工程を示す
ものである。また図８は図７（ｂ）のＢ部拡大図であ
り、図９は作製された複合半導体基板の一部拡大図であ
る。なお、本実施例の製造工程において、図６（ａ）〜
（ｃ）の凸部を有する半導体基板の製造工程は、半導体
基板１１の凸部を複数とし、凸部間をＶ字状の溝とした
こと（各凸部は素子形成領域を構成する）を除き、図１
（ａ）〜（ｃ）に示した製造工程と同じであり、また、
図７（ａ），（ｂ）の両基板の貼合せ工程はＶ字状の溝
にＳｉＯ2 を主成分とする微粒子を堆積し、この微粒子
をガラス化し、体積収縮した絶縁分離層２５′を形成す
ることを除き、図３（ａ），（ｂ）の両基板の貼合せ工
程と同じであるので説明を省略する。また、凹部を有す
る半導体基板の製造工程は、図２（ａ）〜（ｃ）に示し
た製造工程と同じなので説明を省略する。
造方法の第２の実施例を示す工程図であり、図６（ａ）
〜（ｃ）は複数の凸部を有する半導体基板の製造工程を
示し、図７（ａ），（ｂ）は両基板の貼合せ工程を示す
ものである。また図８は図７（ｂ）のＢ部拡大図であ
り、図９は作製された複合半導体基板の一部拡大図であ
る。なお、本実施例の製造工程において、図６（ａ）〜
（ｃ）の凸部を有する半導体基板の製造工程は、半導体
基板１１の凸部を複数とし、凸部間をＶ字状の溝とした
こと（各凸部は素子形成領域を構成する）を除き、図１
（ａ）〜（ｃ）に示した製造工程と同じであり、また、
図７（ａ），（ｂ）の両基板の貼合せ工程はＶ字状の溝
にＳｉＯ2 を主成分とする微粒子を堆積し、この微粒子
をガラス化し、体積収縮した絶縁分離層２５′を形成す
ることを除き、図３（ａ），（ｂ）の両基板の貼合せ工
程と同じであるので説明を省略する。また、凹部を有す
る半導体基板の製造工程は、図２（ａ）〜（ｃ）に示し
た製造工程と同じなので説明を省略する。
【００２９】本実施例における図９の研磨工程も図５に
示した研磨工程と同じである。ただし、本実施例では、
研磨後において素子分離のための絶縁分離領域が露出し
ている。
示した研磨工程と同じである。ただし、本実施例では、
研磨後において素子分離のための絶縁分離領域が露出し
ている。
【００３０】ここで本実施例の利点を挙げると、図５に
示した複合半導体基板の半導体領域１１′を素子分離す
る場合には、図１０に示した表面の窪み１８が、複合半
導体基板表面の焦点深度の許容範囲を逸脱させるため、
１μｍ程度以下のホトレジストパターン形成は困難であ
った。これに対し、本実施例では、基板表面の窪み１８
も存在しないため、６インチ径ウエハの全面にわたっ
て、０．８μｍ程度のパターンを３σで０．０８μｍ以
内に抑える高精度なホトリソグラフィを可能にした。こ
れは、本実施例が提供する基板が、島の深さを必要とす
る高耐圧デバイスのみならず、サブミクロンのパターン
形成で実現される高速あるいは高集積のデバイスを同一
半導体基板に搭載する場合にも使用可能であることを示
している。
示した複合半導体基板の半導体領域１１′を素子分離す
る場合には、図１０に示した表面の窪み１８が、複合半
導体基板表面の焦点深度の許容範囲を逸脱させるため、
１μｍ程度以下のホトレジストパターン形成は困難であ
った。これに対し、本実施例では、基板表面の窪み１８
も存在しないため、６インチ径ウエハの全面にわたっ
て、０．８μｍ程度のパターンを３σで０．０８μｍ以
内に抑える高精度なホトリソグラフィを可能にした。こ
れは、本実施例が提供する基板が、島の深さを必要とす
る高耐圧デバイスのみならず、サブミクロンのパターン
形成で実現される高速あるいは高集積のデバイスを同一
半導体基板に搭載する場合にも使用可能であることを示
している。
【００３１】
【発明の効果】以上詳細に説明したように、本発明の複
合半導体基板及びその製造方法によれば、一の半導体基
板の一方の主面に形成された凹部に、この凹部とかみ合
う他の半導体基板の凸部を貼り合わせ、少なくとも一の
半導体基板の主面の位置より上の他の半導体基板を除去
することで、低ダスト化に有利な基板端面のラウンディ
ング形状を損なうことなく、外径寸法を保持することが
できる。この結果、厳密な規格を要求されるＬＳＩ生産
ラインに投入可能な複合半導体基板を低価格で実現する
ことを可能にした。また、ウエハの貼り合わせ法が持
つ、「ウエハの反りが小さい」特徴も併せ持つため、高
耐圧デバイスに加えてサブミクロンリソグラフィで実現
される高速あるいは高集積デバイスの同時搭載も可能と
した。
合半導体基板及びその製造方法によれば、一の半導体基
板の一方の主面に形成された凹部に、この凹部とかみ合
う他の半導体基板の凸部を貼り合わせ、少なくとも一の
半導体基板の主面の位置より上の他の半導体基板を除去
することで、低ダスト化に有利な基板端面のラウンディ
ング形状を損なうことなく、外径寸法を保持することが
できる。この結果、厳密な規格を要求されるＬＳＩ生産
ラインに投入可能な複合半導体基板を低価格で実現する
ことを可能にした。また、ウエハの貼り合わせ法が持
つ、「ウエハの反りが小さい」特徴も併せ持つため、高
耐圧デバイスに加えてサブミクロンリソグラフィで実現
される高速あるいは高集積デバイスの同時搭載も可能と
した。
【００３２】本発明の複合半導体基板及びその製造方法
において、上記一の半導体基板の凹部とかみ合う他の半
導体基板の凸部を複数とすることで、一の半導体基板内
に絶縁分離領域により素子分離されるとともに、半導体
基板と絶縁分離された半導体領域を形成することができ
る。
において、上記一の半導体基板の凹部とかみ合う他の半
導体基板の凸部を複数とすることで、一の半導体基板内
に絶縁分離領域により素子分離されるとともに、半導体
基板と絶縁分離された半導体領域を形成することができ
る。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の複合半導体基板の製
造方法の第１の実施例に係る凸部を有する半導体基板の
製造工程図である。
造方法の第１の実施例に係る凸部を有する半導体基板の
製造工程図である。
【図２】（ａ）〜（ｃ）は本発明の複合半導体基板の製
造方法の第１の実施例に係る凹部を有する半導体基板の
製造工程図である。
造方法の第１の実施例に係る凹部を有する半導体基板の
製造工程図である。
【図３】（ａ），（ｂ）は図１及び図２の両基板の貼合
せ工程を示すものである。
せ工程を示すものである。
【図４】図３（ｂ）のＡ部拡大図である。
【図５】作製された複合半導体基板の一部拡大図であ
る。
る。
【図６】（ａ）〜（ｃ）は本発明の複合半導体基板の製
造方法の第２の実施例に係る複数の凸部を有する半導体
基板の製造工程図である。
造方法の第２の実施例に係る複数の凸部を有する半導体
基板の製造工程図である。
【図７】（ａ），（ｂ）は図６及び図２の両基板の貼合
せ工程を示すものである。
せ工程を示すものである。
【図８】図７（ｂ）のＢ部拡大図である。
【図９】作製された複合半導体基板の一部拡大図であ
る。
る。
【図１０】素子形成領域形成のための分離領域を作成す
る上での課題を説明する図である。
る上での課題を説明する図である。
【図１１】従来の基板貼り合わせ法を示す製造工程図で
ある。
ある。
【図１２】図１１（ｂ）および図１１（ｃ）の工程での
基板の端面を模式的に拡大表示した図である。
基板の端面を模式的に拡大表示した図である。
１１ 半導体基板 １１′ 半導体領域 １２ ＳｉＯ2 層 １３ ＳｉＯ2 層 １４ ホトレジストパターン ２１ 支持基板 ２２ ＳｉＯ2 層 ２３ ＳｉＯ2 層 ２４ ホトレジストパターン ２５ 微粒子層 ２５′ 絶縁分離層 ２６ 研磨面
Claims (2)
- 【請求項１】 一の半導体基板の一方の主面に形成され
た凹部に、この凹部とかみ合う他の半導体基板の凸部を
貼り合わせて構成される複合半導体基板であって、 少なくとも、前記一の半導体基板の主面上の前記他の半
導体基板が除去されている複合半導体基板。 - 【請求項２】 第一の半導体基板の一方の主面に凹部を
形成し、第二の半導体基板の一方の主面に該凹部とかみ
合う凸部を形成し、該凹部と該凸部とがかみ合うように
貼り合わせ、貼り合わされた基板の該第二の半導体基板
側から半導体領域を除去する複合半導体基板の製造方法
であって、 貼り合わされた基板の半導体領域除去の終点となる面の
位置を、前記第一の半導体基板の主面の位置又はそれよ
り低い位置に設定した複合半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073493A JPH06215993A (ja) | 1993-01-14 | 1993-01-14 | 複合半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073493A JPH06215993A (ja) | 1993-01-14 | 1993-01-14 | 複合半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215993A true JPH06215993A (ja) | 1994-08-05 |
Family
ID=12035427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073493A Pending JPH06215993A (ja) | 1993-01-14 | 1993-01-14 | 複合半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215993A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299196A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体製造用基板 |
| JP2008288384A (ja) * | 2007-05-17 | 2008-11-27 | Sony Corp | ３次元積層デバイスとその製造方法、及び３次元積層デバイスの接合方法 |
| US7709932B2 (en) | 2003-07-01 | 2010-05-04 | Renesas Technology Corp. | Semiconductor wafer having a separation portion on a peripheral area |
| JP2020037143A (ja) * | 2018-09-03 | 2020-03-12 | キヤノン株式会社 | 接合ウェハ及びその製造方法、並びにスルーホール形成方法 |
| WO2021106490A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社ジャパンディスプレイ | 検出装置及び検出装置の製造方法 |
-
1993
- 1993-01-14 JP JP2073493A patent/JPH06215993A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299196A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体製造用基板 |
| US7709932B2 (en) | 2003-07-01 | 2010-05-04 | Renesas Technology Corp. | Semiconductor wafer having a separation portion on a peripheral area |
| JP2008288384A (ja) * | 2007-05-17 | 2008-11-27 | Sony Corp | ３次元積層デバイスとその製造方法、及び３次元積層デバイスの接合方法 |
| JP2020037143A (ja) * | 2018-09-03 | 2020-03-12 | キヤノン株式会社 | 接合ウェハ及びその製造方法、並びにスルーホール形成方法 |
| WO2021106490A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社ジャパンディスプレイ | 検出装置及び検出装置の製造方法 |
| US11875594B2 (en) | 2019-11-29 | 2024-01-16 | Japan Display Inc. | Detection device and method for manufacturing same |
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