JP2008288384A - ３次元積層デバイスとその製造方法、及び３次元積層デバイスの接合方法 - Google Patents

Abstract

【課題】信頼性の高い３次元積層デバイスとその製造方法、及びその３次元積層デバイスの接合方法を提供する。
【解決手段】複数の半導体ウェハ２〜５が積層一体化された後、各デバイスに固片化されて成る３次元積層デバイス１であって、隣り合って積層される半導体ウェハにおいて、一方の半導体ウェハの接合部が凸状６に形成され、他方の半導体ウェハの接合部が凹状７に形成され、一方の半導体ウェハの凸状の接合部６と、他方の半導体ウェハの凹状７の接合部とが直接接合されて積層されて成る。
【選択図】図１

Description

本発明は、複数の半導体チップを積層一体化した３次元積層デバイスとその製造方法、及び３次元積層デバイスの接合方法に関する。

従来、半導体デバイスの集積化は、２次元においてリソグラフィ技術の進歩により劇的に進められてきた。２次元方向の集積化には、リソグラフィの物理的な限界がある。また、必要とされる半導体デバイスの最小サイズや、パッケ−ジ内部での各半導体デバイス間の相互接続の要求仕様も高くなってきている。

また、異なるタイプの技術によるデバイス、例えば使用する材料の違いや、製造プロセスの違うデバイスを１つの回路またはウェハに集積使用とするとき、特別な製造プロセス技術が必要となるが、技術の組み合わせは容易ではない。

そのため、例えば半導体素子、ＭＥＭＳ（Micro Electro Mechanical Systems）素子、センサ、高周波回路、モノリシックマイクロ波集積回路（ＭＭＩＣ）などの異なる機能を有する多数のデバイスを互いに集積化するのに、チップレベルもしくはウェハレベルで接合、積層することで３次元方向にデバイスを集積する方法がとられる。

チップレベルもしくはウェハレベルでの接合には、例えばＢＣＢ（ベンゾシクロブデン）、ポリイミド、フォトレジストなど中間材料層を介して接着する方法や、特許文献１に開示されているようにウェハ表面の薄膜、もしくは材料層を所要の表面粗さまで研磨してから直接接合する方法がとられる。これらの方法により、異なる材料や異なる製造プロセス技術で得られた多数のデバイスが３次元方向に集積化されることになる。

特表２００３−５２４８８６号公報

ところで、例えばＢＣＢ、ポリイミド、フォトレジストなどの中間材料層を用いて接着する方法においては、中間材料層と半導体ウェハとの熱膨張係数差により、接合した半導体ウェハ間に熱応力が発生して、デバイスの特性変化や信頼性の低下をもたらす。また、中間材料層の耐熱温度により接合後の実装などにおける、サーマルバッジェット（熱履歴）が決まってしまうといった問題がある。

特許文献１に開示したようなウェハ表面の薄膜、もしくは材料を所要の表面粗さまで研磨して直接接合する方法においては、接合したウェハの裏面をＣＭＰ（化学機械研磨）により５Å〜１０Åといった表面粗さまで研磨して、さらに別のウェハを接合していく場合に、次のような問題がある。すなわち、１度目の接合において接合したウェハ裏面には、接合装置のステージや、それ以前のプロセス装置のステージなどで、傷やマイクロスクラッチなどが入り、欠陥が導入されたりする。このため、接合したウェハ裏面に充分な表面粗さが得られず、信頼性にたる接合、つまり別のウェハの接合ができないといった問題がある。

本発明は、上述の点に鑑み、信頼性の高い３次元積層デバイスとその製造方法、及びその３次元積層デバイスの接合方法を提供するものである。

本発明に係る３次元積層デバイスは、複数の半導体ウェハが積層一体化された後、各デバイスを形成する３次元積層デバイスであって、隣り合って積層される半導体ウェハにおいて、一方の半導体ウェハの接合部が凸状に形成され、他方の半導体ウェハの接合部が凹状に形成され、一方の半導体ウェハの凸状の接合部と、他方の半導体ウェハの凹状の接合部とが直接接合されて積層されて成ることを特徴とする。

本発明の３次元積層デバイスでは、隣り合って積層される半導体ウェハにおいて、一方の半導体ウェハに凸状の接合が形成され、他方の半導体ウェハに凹状の接合部が形成され、両凸状及び凹状の接合部が直接接合されるので、接合した半導体ウェハ間での熱応力の発生がない。また、半導体ウェハの一方の面に凹状の接合部が形成されるので、半導体ウェハを製造装置のステージに載置させた時にも、凹状の接合部を有するウェハ面をステージ面に接するようになせば、接合面に傷やマイクロスクラッチなどの欠陥が導入されず、清浄な接合面は保たれる。

本発明に係る３次元積層デバイスの製造方法は、隣り合って積層すべき一方の半導体ウェハに凸状の接合部を形成し、他方の半導体ウェハに凹状の接合部を形成する工程と、凸状の接合部と凹状の接合部とを直接接合して、一方の半導体ウェハと他方の半導体ウェハを積層する工程と、前記工程を経て複数の半導体ウェハを積層一体化した後、各デバイスを形成する工程を有することを特徴とする。

本発明の３次元積層デバイスの製造方法では、隣り合って積層すべき一方の半導体ウェハに凸状の接合部を形成し、他方の半導体ウェハに凹状の接合部を形成し、凸状の接合部と凹状の接合部とを直接接合するようにしている。この直接接合で、接合された半導体ウェハ間には熱応力の発生が抑制され、デバイスとしたときに、特性変化や信頼性の低下が回避される。また、半導体ウェハの一方の面に、凸状の接合部と接合される凹状の接合部を形成するので、半導体ウェハを製造装置のステージに載置させた時にも、凹状の接合部を有するウェハ面をステージ面に接するようになせば、接合面に傷やマイクロスクラッチなどの欠陥が導入されず、清浄な接合面は保たれる。接合面が清浄な状態に保たれるので、隣り合って積層する半導体ウェハの接合が良好に行われる。

本発明に係る３次元積層デバイスの接合方法は、 複数の半導体ウェハを積層一体化した後、各デバイスに形成して３次元積層デバイスを製造する際の、積層デバイスの接合方法であって、隣り合って積層すべき一方の半導体ウェハに形成した凸状の接合部と、他方の半導体ウェハに形成した凹状の接合部とを、プラズマ活性化による低温接合、もしくはＡｒイオンビーム活性化による常温接合で直接接合することを特徴とする。

本発明の３次元積層デバイスの接合方法では、隣り合って積層すべき一方の半導体ウェハに凸状の接合部を形成し、他方の半導体ウェハに凹状の接合部を形成し、凸状の接合部と凹状の接合部とを直接接合するようにしている。この直接接合で、接合された半導体ウェハ間には熱応力の発生が抑制される。直接接合は、プラズマ活性化による低温接合、もしくはＡｒイオンビーム活性化による常温接合で行うので、半導体ウェハに形成されている素子、配線等への熱的影響を与えることがない。また、一方の半導体ウェハの接合部を凸状にし、他方の半導体ウェハの接合部を凹状にして接合するので、ウェハ接合装置のステージや、その他の製造装置のステージに半導体ウェハを配置する際、凹状の接合部を有するウェハ面をステージ面に接するようになせば、接合面に傷やマイクロスクラッチなどの欠陥が導入されず、清浄な接合面は保たれる。また、ステージ面に接しないため、ステージ表面の異物の転写も削減できる。これによって、接合面が清浄な状態に保たれ、良好な接合ができる。

本発明に係る３次元積層デバイスによれば、熱応力の発生が抑制され、接合部の接合面に傷やマイクロスクラッチなどの欠陥が入らないので、信頼性の高い３次元積層デバイスを提供することができる。
本発明に係る３次元積層デバイスの製造方法によれば、熱応力の発生を抑制し、清浄な接合面を保って接合するので、信頼性に高い３次元積層デバイスを製造することができる。
本発明に係る３次元積層デバイスの接合方法によれば、接合の信頼性を高めることができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１及び図２に、本発明に係る３次元積層デバイスの一実施の形態を示す。本実施の形態に係る３次元積層デバイス１は、図１に示すように、複数の半導体ウェハ、本例では４層構造となるように４つの半導体ウェハ２〜５を積層一体化した後、各デバイスを形成するようにして、すなわち各デバイスに固片化して構成される。各固片化した３次元積層デバイス１は、完成された状態では、４つの半導体チップ２Ａ〜５Ａが積層されて構成される。図２は、複数の半導体ウェハ２〜５を接合し、各デバイスに固片化する前の、半導体ウェハ２〜５の分解図である。

上記複数の半導体ウェハ２〜５は、隣り合って積層される半導体ウェハにおいて、一方の半導体ウェハに凸状の接合部６を形成し、他方の半導体ウェハに凹状の接合部７を形成し、凸状及び凹状の両接合部６及び７を互いに挿入し、中間材料層を介在することなく、接合部６及び７の接合面同士を対接させて直接接合される。

本実施の形態においては、図２に示すように、第１の半導体ウェハ２にＭＥＭＳ構造体１１が形成される。ＭＥＭＳ構造体１１は、本例では１つの半導体チップ２Ａに対応して２つ形成される。ＭＥＭＳ構造体１１は、例えば、周囲の固定部１２に対して半導体ウェハ２をエッチング加工で形成した支持バネ（図示せず）を介して中空に支持される。ＭＥＭＳ構造体１１と上下の第２及び第４の半導体ウェハ３及び５との間には、空間１３及び１４が形成される（図１参照）。このＭＥＭＳ構造体１１は、本例ではウェハ面内のＸＹ方向に静電駆動し、ウェハ積層方向のＺ方向に変位するように構成される。

この第１の半導体ウェハ２内の各半導体チップ２Ａに対応する領域の周端部には、第１の表面、すなわち表面側に凸状の接合部６が形成され、第２の表面、すなわち裏面側に凹状の接合部７が形成される。凸状の接合部６の接合面（頂部）はシリコンウェハによる平坦面で形成され、凹状の接合部７の接合面（底部）はシリコンウェハによる平坦面で形成される。

第１の半導体ウェハ２は、シリコン基板１５にＢＯＸ層と呼ばれる埋め込み絶縁膜（例えばシリコン酸化膜）１６が形成され、埋め込み絶縁膜１６上にシリコン層１７が形成された、いわゆるＳＯＩ（semiconductor on insulator）ウェハで構成される。図示しないが、ＭＥＭＳ構造体１１の側面と固定部１２側の側面にそれぞれ静電駆動用の電極が形成される。また、表面側は、空間１３を形成するために、周端部の凸状の接合部６を除いて凹状１９に形成され、固定部１２に電極パッド１８が形成される。

ＭＥＭＳ構造体１１としては、例えば加速度センサ、角速度センサ、圧力センサ等の、いわゆる物理量センサとして構成することができる。

第２の半導体ウェハ３は、半導体ウェハ３を貫通する貫通電極２１が形成されたウェハであり、ＭＥＭＳ構造体１１を形成した第１の半導体ウェハ２から、後述するロジックＩＣ（集積回路）が表面に形成された第３の半導体ウェハ４へ電気的な信号を中継する、いわゆるインターポーザーウェハとして機能する。この半導体ウェハ３では、シリコンウェハの上記ＭＥＭＳ構造体１１に対向する位置にスルーホール２２が形成され、スルーホール２２の内面を含んでウェハ表裏全面に絶縁膜２３、例えばシリコン酸化膜が形成され、スルーホール２２内に貫通電極２１が形成されて成る。

第２の半導体ウェハ３の第３の半導体ウェハ４に対向する第１の表面、すなわち表面側には、貫通電極２１に接続する電極パッド２４が形成される。電極パッド２４を被覆するようにウェハ表面には、例えば上記絶縁膜（例えばシリコン酸化膜）２３とは異なる材料の絶縁膜２５、例えばシリコン窒化膜が形成され、絶縁膜２５上に臨むように電極パッド２４に導通した電極（図示せず）が形成される。半導体ウェハ３の第４の半導体ウェハ５に対向する第２の表面、すなわち裏面側には、貫通電極２１に接続し、上記ＭＥＭＳ構造体１１のシリコン層１７で構成される電極と対向するように電極２６が形成される。また、第１の半導体ウェハ２の電極１８と対向して電極２７とその上の導電性バンプ２８が形成される。

そして、この第２の半導体ウェハ３内の各半導体チップ３Ａに対応する領域の周端部には、第１の表面、すなわち表面側に凹状の接合部７が形成され、第２の表面、すなわち裏面側に上記第１の半導体ウェハ２の凸状の接合部６を挿入してこれと接合する凹状の接合部７が形成される。表面側の凹状の接合部７は、絶縁膜２５に形成され、その接合面（底面）が絶縁膜２３による平坦面で形成される。裏面側の凹状の接合部７は、その接合面（底部）が絶縁膜２３の平坦面で形成される。

第３の半導体ウェハ４は、表面（図では裏面）にロジックＩＣ（半導体集積回路）３１が形成され、このロジックＩＣ３１の領域に第２の半導体ウェハ３側の電極パッド２４に導通する電極（図示せず）と接続される導電性バンプ３２が形成される。そして、層間絶縁膜（例えばシリコン酸化膜）３３が形成され、凸状の接合部となる部分を除いて層間絶縁膜３３がエッチング除去されることにより、第３の半導体ウェハ４内の各半導体チップ４Ａに対応する領域の周端部に層間絶縁膜３３による凸状の接合部６が形成される。凸状の接合部６の接合面（頂部）は、層間絶縁膜３３の平坦面で形成される。

第４の半導体ウェハ５は、ＭＥＭＳ構造体１１の信頼性を確保するために、低温かつ低荷重でＭＥＭＳ構造対内部を気密封止するための、いわゆるキャップウェハである。第４の半導体ウェハ５の第１の表面、すなわち表面側のＭＥＭＳ構造体１１に対向する領域は、ＭＥＭＳ構造体１１との間で空間１４（図１参照）を形成するように、凹状３５に形成される。第４の半導体ウェハ５の表裏全面には絶縁膜（例えばシリコン酸化膜）３６が形成される。

この第４の半導体ウェハ５内の各半導体チップ５Ａに対応する領域の周端部には、第１の表面、すなわち表面側に第１の半導体ウェハ２の凹状の接合部７に挿入される凸状の接合部６が形成される。この接合部６の接合面（頂部）は、絶縁膜３６による平坦面で形成される。

これら各半導体ウェハ２、３、４及び５が互いの凹状の接合部７に凸状の接合部６を挿入するようにして、互いに直接接合して積層一体化される。ＭＥＭＳ構造体１１は、その上下の空間１３及び１４に挟まれるように気密封止される。この積層で第１の半導体ウェハ２の表面側の電極１８と、第２の半導体ウェハ３の裏面側の導電性バンプ２８とが電気的に接続される。また、この積層で第２の半導体ウェハ３の表面側の、電極パッド２４に導通する電極（図示せず）と、第３の半導体ウェハ４の裏面側の導電性バンプ３２とが電気的に接続される。

凸状の接合部６と凹状の接合部７との直接接合は、両接合部６、７の接合面を例えばＡｒイオンビームにより活性化処理し、荷重をかけて常温で接合することができる。あるいは、両接合部６、７の接合面をプラズマにより活性化処理し、荷重をかけて４００℃以下、例えば２００℃〜４００℃の低温で接合することができる。さらに、活性化処理せずに、７００℃〜１１００℃の高温で接合することもできる。

次に、図３〜図６を参照して本発明に係る３次元積層デバイスの製造方法の一実施の形態を説明する。本例は上述の３次元積層デバイス１の製造に適用した場合である。

第１、第２、第３及び第４の半導体ウェハ２、３、４及び５は、既に図２に示すように、それぞれ各構成要素を形成して構成される。
そして先ず、図３に示すように、ウェハ接合装置の下部ステージ４１に第１の半導体ウェハ２を、その凹状の接合部７を有する裏面側が下部ステージ４１の面に接するように、固定もしくは未固定の状態で配置する。また、上部ステージ４２に第２の半導体ウェハ３が、その凹状の接合部７を有する表面側が上部ステージ４２の面に接するように、固定した状態で配置する。

各ステージ４１、４２への半導体ウェハの固定方法は、静電チャック方式もしくは真空バキューム方式のいずれでも良い。半導体ウェハ２及び３の下部ステージ４１及び上部ステージ４２への接触するウェハ表面が凹状の接合部７が形成されている側とされる。すなわち、次工程以降においても、凹状の接合部７を有する側の面が上部ステージ４２、下部ステージ４１に接するようにプログラムされる。

凹状の接合部７側の面が接するように上部ステージ４２、下部ステージ４１に配置されることにより、凹状の接合部７の接合面に傷やマイクロスクラッチが入ることがなく、また、異物が付着することなく、正常な接合面が保たれる。

次いで、上部ステージ４２及び下部ステージ４１を相対的に上下方向に可動し、それぞれの半導体ウェハ２及び３の接合すべき凸状の接合部６、凹状の接合部７の接合面を突き合わせて、直接接合する。接合方法は、上述した常温接合法、低温接合法、さらには高温接合を用いる。すなわち、半導体ウェハ２、３の耐熱温度が高ければ高温接合でもよい。また、金属や有機物などが形成されている場合には、４００℃以下で接合が可能であるプラズマ活性化による低温接合や、Ａｒイオンビーム活性化による常温接合とすることができる。高温接合の場合は、活性化処理を必要としない。

次に、図４に示すように、第１及び第２の半導体ウェハ２及び３を積層して接合した接合ウェハ４５を、その第２の半導体ウェハ３の凹状の接合部７が形成されている表面側が上部ステージ４２の面に接するように、上部ステージ４２に固定した状態で配置する。また、下部ステージ４１に第４の半導体ウェハ５を、その接合部が形成されない裏面側が下部ステージ４１の面に接するように、固定しもしくは未固定の状態で配置する。

次いで、上部ステージ４２及び下部ステージ４１を相対的に上下方向に可動し、接合ウェハ４５における第１の半導体ウェハ２の接合すべき凸状の接合部６の接合面と、第４の半導体ウェハ５の接合すべき凹状の接合部７の接合面とを突き合わせて、直接接合する。接合方法は、上述した常温接合法、低温接合法、あるいは高温接合を用いる。

ここでも、接合ウェハ４５、第４の半導体ウェハ５のステージ４２、４１の面に接触する表面側、裏面側の接合部７が凹状であるので、接合面にダメージが入ることはなく、清浄な接合面に保たれる。清浄な接合面に保たれた状態で、次の工程の接合に移行できる。

次に、図５に示すように、第１、第２及び第４の半導体ウェハ２、３及び５を積層して接合した接合ウェハ４５を、その第４の半導体ウェハ５の接合部６が形成されていない裏面側が上部ステージ４２の面に接するように、上部ステージ４２に固定した状態で配置する。また、下部ステージ４１に第３の半導体ウェハ４を、その接合部６が形成されていない裏面側が下部ステージ４１の面に接するように、固定もしくは未固定の状態で配置する。

次いで、上部ステージ４２及び下部ステージ４１を相対的に上下方向に可動し、接合ウェハ４６における第２の半導体ウェハ３の接合すべき凹状の接合部７の接合面と、第３の半導体ウェハ４の接合すべき凸状の接合部６の接合面とを突合わせて、直接接合する。接合方法は、上述した常温接合法、低温接合法、あるいは高温接合法を用いる。

ここでは、接合ウェハ４６、第３の半導体ウェハ３のステージ４２、４１の面に接する面には、それぞれ接合部６、７が形成されていないので、接合される接合面にダメージが入ることはなく、清浄な接合面に保たれる。

これにより、図６に示すように、第１、第２、第３及び第４の半導体ウェハ２、３、４及び５が積層した４層の３次元積層ウェハ４７が形成される。次いで、この３次元積層ウェハ４７を、ウェハ接合装置から、ダイシング装置に搬送される。このダイシング装置において、３次元積層ウェハ４７は、スクライブラインに沿って各デバイス毎にダイシングされて、図１に示す目的の３次元積層デバイス１を得る。

本実施の形態の３次元積層デバイスでは、半導体チップ２ＡとしてＭＥＭＳ構造体チップと、半導体チップ３Ａとして貫通電極を含む配線チップと、半導体チップ４ＡとしてロジックＩＣチップとが積層され、さらにＭＥＭＳ構造体チップとなる半導体チップ２Ａと空間１４を保持して半導体チップ５Ａとして封止するキャップ用チップが積層された集積化ＭＥＭＳデバイスとして構成される。

上述の実施の形態に係る３次元積層デバイス１によれば、それぞれ隣り合って積層される半導体チップ２Ａ〜５Ａの接合部６、７が凸状、凹状に形成され、これら凸状の接合部６と凹状の接合部７が直接突き合わされて接合されるので、信頼性の高い３次元積層デバイスを提供することができる。すなわち、個片化前の積層半導体ウェハにおいて、隣り合って積層される一方の半導体ウェハ及び他方の半導体ウェハが、凸状の接合部６及び凹状の接合部７により直接接合されるので、接合した半導体ウェハ間にＢＣＢ、ポリイミド、フォトレジストなどの中間材料層を介在したときのような、熱膨張係数差による熱応力が発生しない。この熱応力の発生が抑制されることにより、デバイスの特性変化が生ぜず、信頼性が向上する。

また、半導体ウェハの一方の面に凹状の接合部７が形成されるので、半導体ウェハをウェハ接合装置のステージや、その他の製造装置のステージに載置させる時にも、凹状の接合部７を有するウェハ面をステージ面に接するようになせば、凹状の接合部７の接合面が直接ステージに接触することがない。そのため、凹状の接合面に傷やマイクロスクラッチなどの欠陥が入ることがなく、また、ステージ面からの異物の付着することがなく、清浄な接合面が保たれる。従って、接合においてボイド等の発生がなく、接合不良が生ぜず、３次元積層デバイスとしての信頼性を向上することができる。

上述の実施の形態に係る３次元積層デバイスの製造方法によれば、隣り合って積層すべき一方の半導体ウェハに凸状の接合部を形成し、他方の半導体ウェハに凹状の接合部を形成し、凸状の接合部と凹状の接合部とを直接接合するようにしている。この直接接合で、接合された半導体ウェハ間には前述した中間材料がなく、熱膨張係数差による熱応力の発生が抑制され、デバイス特性を変化させることなく、信頼性の高い３次元積層デバイスを製造することができる。

また、半導体ウェハの一方の面に、凸状の接合部と接合される凹状の接合部を形成するので、半導体ウェハをウェハ接合装置のステージや、その他の製造装置のステージに載置させた時にも、凹状の接合部を有するウェハ面をステージ面に接するようになせば、接合面に傷やマイクロスクラッチなどの欠陥が入らず、また、ステージ面からの異物の付着することがなく、清浄な接合面を保つことができる。接合面が清浄な状態に保たれるので、隣り合って積層する半導体ウェハの接合を良好に行うことができ、信頼性の高い３次元積層デバイスを製造することができる。
凹状の接合部とすることで、清浄な接合面の維持をデバイス表面構造で対応することができ、装置上の特別な制約を受けることなく、複数の半導体ウェハを積層接合することができ、信頼性の高い３次元積層デバイスを製造することができる。

上述の接合方法によれば、凸状の接合部６と凹状の接合部７を直接接合するので、接合された半導体ウェハ間に熱膨張係数差による熱応力は発生せず、あるいは熱応力の発生が抑制される。直接接合では、プラズマ活性化による低温接合、もしくはＡｒイオンビーム活性化による常温接合で行うときは、半導体ウェハへの熱的な影響、例えば半導体ウェハに形成される素子や配線等への熱的影響を与えずに良好な接合ができる。さらに上述したように、凹状の接合部を用い接合するので、製造装置のステージと接触した際にも、接合面に傷やマイクロスクラッチなどの欠陥が入ることがなく、清浄な接合面の状態で接合することができる。

次に、凹状の接合部７及び凸状の接合部６の形成方法の実施の形態について説明する。以下に挙げるように、凹状の接合部７の接合面（底面）の表面粗さ、凸状の接合部６の接合面（頂面）の表面粗さが、１ｎｍ以下、さらに０．５ｎｍ以下となるような表面粗さになる接合部形成方法であれば、どのような凹状または凸状の接合部の形成方法であっても良い。

図７に、凹状の接合部７の形成方法の一例を示す。本例は、半導体ウェハ５１、例えばシリコンウェハに半導体回路５２を形成した後、全面に層間絶縁膜５３を成膜する。層間絶縁膜５３をエッチバックして平坦化する。図示の例では、半導体ウェハ５１が半導体回路５２を形成する領域を残して選択的に所要の深さまでエッチング除去される。そして、接合部となる領域５４の層間絶縁膜５３を半導体ウェハ５１の表面が露出するまでエッチングして、凹状の接合部７を形成する。

図８に、凹状の接合部７の形成方法の他の例を示す。本例は、図８Ａに示すように、半導体ウェハ５１、例えばシリコンウェハの表面の接合部となる領域５４を除く全面にシリコン窒化膜５５を形成した後、熱酸化処理、すなわち選択酸化（ＬＯＣＯＳ）処理して、熱酸化膜（ＳｉＯ２膜）５６を形成する。次に、図８Ｂに示すように、熱酸化膜５６を選択的にエッチング除去して凹状の接合部７を形成する。シリコン窒化膜５５は除去される。

図９に、凹状の接合部７の形成方法の更に他の例を示す。本例は、半導体ウェハ５１、例えばシリコンウェハの表面に接合部を形成すべき領域を除いてレジストマスク５７を形成し、このレジストマスク５７の開口に臨む部分の半導体ウェハ５１をドライエッチングまたはウェットエッチングして、凹状の接合部７を形成する。

図１０に、凹状の接合部７の形成方法の更に他の例を示す。本例は、半導体基板（例えばシリコン基板）５８の表面に埋め込み絶縁膜（例えば酸化膜）５９を介して半導体層（例えばシリコン層）６０が形成された、いわゆるＳＯＩウェハ６１を用いる。このＳＯＩウェハ６１の埋め込み絶縁膜５９をエッチングストッパ層とし、半導体層６０の接合部を形成すべき領域を選択的にエッチング除去する。すなわち、埋め込み絶縁膜５９の面が露出するまでエッチング除去し、凹状の接合部７を形成する。

図１１に、凸状の接合部７の形成方法の一例を示す。本例は、半導体ウェハ５１、例えばシリコンウェハの表面に絶縁膜６２を形成した後、接合部を形成すべき領域５５を残して他の絶縁膜６２を、半導体ウェハ５１の表面が露出するまでエッチング除去する。これにより、残った絶縁膜６２にて凸状の接合部６を形成する。

図１２に、凸状の接合部７の形成方法の他の例を示す。本例は、図１２Ａに示すように、半導体ウェハ５１、例えばシリコンウェハの表面の接合部となる領域６３にシリコン窒化膜５５を形成した後、熱酸化処理、すなわち選択酸化（ＬＯＣＯＳ）処理して、熱酸化膜（ＳｉＯ２膜）５６を形成する。次に、図１２Ｂに示すように、熱酸化膜５６を選択的にエッチング除去する。シリコン窒化膜５５を除去する。これにより、エッチングされず残った部分を半導体による凸状の接合部６として形成する。

図１３に、凸状の接合部７の形成方法の更に他の例を示す。本例は、半導体ウェハ５１、例えばシリコンウェハの表面の接合部を形成すべき領域にレジストマスク５７を形成し、このレジストマスク５７を介して半導体ウェハ５１をドライエッチングまたはウェットエッチングする。そして、エッチングされずに残った半導体部分を凸状の接合部６として形成する。

図１４に、凸状の接合部７の形成方法の更に他の例を示す。本例は、半導体基板（例えばシリコン基板）５８の表面に埋め込み絶縁膜（例えば酸化膜）５９を介して半導体層（例えばシリコン層）６０が形成された、いわゆるＳＯＩウェハ６１を用いる。このＳＯＩウェハ６１の埋め込み絶縁膜５９をエッチングストッパ層とし、半導体層６０の接合部を形成すべき領域を除く他の領域を選択的にエッチング除去する。すなわち、埋め込み絶縁膜５９の面が露出するまでエッチング除去する。そして、エッチングされずに残った半導体部分を凸状の接合部６として形成する。

上述の凹状の接合部７、及び凸状の接合部６の形成方法によれば、最初の半導体ウェハ５１の平滑な面、あるいは半導体ウェハ５１上に成膜された絶縁膜の平滑な面で、接合部７、６の接合面が形成される。

接合部６、７の接合面は、単結晶シリコン、ポリシリコン、アモルファスシリコン、シリコン酸化膜、またはシリコン窒化膜などによる平坦面で形成することができる。さらに、接合部６、７の接合面は、Ａｕ，Ｃｕ、Ａｌ，Ａｌ合金などの金属薄膜の平坦面で形成することができる。

凹状の接合部７は、図１５Ａに示すように、その深さｈ１が凸状の接合部６の高さｈ２以下、例えば２μｍ以下、好ましくは１μｍ〜２μｍとし、その底面の幅ｗ１が凸状の接合部６の頂面の幅ｗ２以上、例えば２０μｍ以上、好ましくは２０μｍ〜５００μｍとする。凸状の接合部６は、図１５Ｂに示すように、その高さｈ２が凹状の接合部７の深さｈ１以上、例えば１μｍ以上、好ましくは１μｍ〜２μｍとし、その頂面の幅ｗ２が凹状の接合部７の底面の幅ｗ１以下、例えば２０μｍ以下、好ましくは２０μｍ〜５００μｍとする。

凹状の接合部７の深さｈ１が２μｍより大きくなると、フォトレジスト塗布時の不都合が生じ、１μｍより小さくなると、サブミクロンの異物の付着などの不都合が生じる。凹状の接合部７の底面の幅ｗ１が２０μｍより小さいと、接合強度不足の不都合が生じ、 ５００μｍより大きいと、接合面積が大きくなることによるチップ面積増大の不都合が生じる。

凸状の接合部６の高さｈ２が２μｍより大きくなると、フォトレジスト塗布時の不都合が生じる。凸状の接合部７の頂面の幅ｗ２が５００μｍより大きいと、接合面積が大きくなることによるチップ面積増大の不都合が生じ、２０μｍより小さいと、接合強度不足の不都合が生じる。

図１６に、本発明に係る３次元積層デバイスの他の実施の形態を示す。本実施の形態に係る３次元積層デバイス６５は、複数の半導体チップ、すなわち本例では、固体撮像素子チップとなる半導体チップ６６Ａと、メモリチップとなる半導体チップ６７Ａと、ロジックＩＣチップとなる半導体チップ６８Ａと、ＭＥＭＳ物理量チップとなる半導体チップ６９Ａと、キャップ用チップとなる半導体チップ７０Ａとが積層接合化された、いわゆる複合センサデバイスとして構成される。この複合センサデバイスは、複数の半導体ウェハ、すなわち、固体撮像素子が形成された半導体ウェハ６６と、メモリ素子が形成されたメモリウェハ６７と、ロジックＩＣが形成されたロジックＩＣウェハ６８と、ＭＥＭＳ物理量センサが形成されたＭＥＭＳ物理量ウェハ６９とが積層接合されて一体化され、さらにＭＥＭＳ物理量ウェハ６９を空間を介して封止するキャップ用ウェハ７０とを積層一体化した後、各固片化して、構成される。なお、ウェハ７０としては、キャップ用ウェハ以外に、例えばＭＥＭＳ用ロジックＩＣウェハを用いることもできる。

これら、各半導体ウェハ６６〜７０の積層接合化は、前述と同様に隣り合う半導体ウェハでは、一方の半導体ウェハに凸状の接合部６が形成され、他方の半導体ウェハに凹状の接合部７が形成され、両接合部６、７の接合面が突き合わされるようにして直接接合される。図１６では模式的に示したが、対応する部分は前述と同様に構成することができ、詳細説明を省略する。

ＭＥＭＳ物理量センサとしては、例えば、加速度センサ、角速度センサ、圧力センサ等を適用できる。

図２０に、ＭＥＭＳ物理量センサとして、加速度センサの一例を示す。本例の加速度センサ１０１は、シリコン基板１０２上に絶縁膜１０３、シリコン層１０４が形成されたＳＯＩ基板１０５に形成される。すなわち、ＳＯＩ基板１０５からなる枠体による支持部１０６を有し、シリコン層１０３からなる４辺の弾性支持部１０７〔１０７Ａ，１０７Ｂ，１０７Ｃ，１０７Ｄ〕を介して支持部１０６の中央部にＳＯＩ基板１０５からなる質量部１０８が支持される。各弾性支持部１０７〔１０７Ａ〜１０７Ｄ〕には、質量部１０８の変位を検出するための変位検出手段１０９が備えられる。この変位検出手段１０９は、例えば応力電気変換素子（ピエゾ素子）からなる。このようにして加速度センサ１０１が構成される。

この加速度センサ１０１の動作原理を説明する。上記加速度センサ１０１に加速度が作用すると、枠体による支持部１０６の中央部に、弾性支持部１０７〔１０７Ａ〜１０７Ｄ〕により浮動状態に支持された質量部１０８が加速度に比例した力を受けて変位する。この質量部１０８の変位で弾性支持部１０７にたわみを生じ、弾性支持部１０７に形成された変位検出手段１０９が、弾性支持部１０７上にある２つの直交する検出軸（Ｘ軸とＹ軸）及び弾性支持部１０７に垂直な１つの検出軸（Ｚ軸）に対応して、各軸それぞれ４か所の変位検出手段１０９で構成されたホイートストンブリッジ回路を用いて３軸方向の加速度を検出する。

次に、図１７〜図１９に、複数の半導体ウェハを積層接合する場合の変形例を示す。
図１７の例は、複数の半導体ウェハ８１〜８５を積層した多層ウェハを用いてなる３次元積層デバイスにおいて、最上層と最下層を除く中間層の半導体ウェハ８２〜８５が、それぞれ第１の表面、例えば表面側に凸状の接合部６を有し、第２の表面、例えば裏面側に凹状の接合部７を有し、これら隣り合って積層する半導体ウェハ同士の凸状の接合部６及び凹状の接合部７を直接接合して構成される。最上層の半導体ウェハ８６は凹状の接合７が形成され、最下層の半導体ウェハ８１は凸状の接合部６が形成される。

すなわち、図１７の構成を一般化して説明すると、第１の半導体ウェハは、その第１の表面例えば表面側に凸状の接合部を有して構成される。第２の半導体ウェハは、その第１の表面例えば表面側に凸状の接合部６を有し、その第２の表面例えば裏面側に凹状の接合部７を有して構成される。第３の半導体ウェハは、同様にその第１の表面例えば表面側に凸状の接合部６を有し、その第２の表面例えば裏面側に凹状の接合部７を有して構成される。この第１の半導体ウェハの凸状の接合部６が第２の半導体ウェハの凹状の接合部７に接合され、第２の半導体ウェハの凸状の接合部に第３の半導体ウェハの凹状の接合部７が接合される。そして、第４から第Ｎ−１の半導体ウェハの夫々も、同様に第１の表面例えば表面側に凸状の接合部６を有し、第２の表面例えば裏面側に凹状の接合部７を有して構成される。第３の半導体ウェハから第Ｎ−１の半導体ウェハまで、同様に接合される。さらに、第Ｎの半導体ウェハは、その第２の表面例えば裏面側に凹状の接合部を有して構成され、第Ｎ−１の半導体ウェハと積層接合される。このようにしてＮ層に積層接合された３次元積層デバイスが構成される。

図１８の例は、３層構造の半導体ウェハ９１〜９３を用いてなる３次元積層デバイスにおいて、最上層と最下層の半導体ウェハ９１及び９３を除く中間層の半導体ウェハ９２が、両面に凹状の接合部７を有し、最上層及び最下層の半導体ウェハ９３及び９１に凸状の接合部６を有し、これら凹状の接合部７と凸状の接合部６が直接接合して構成される。

図１９の例は、複数の半導体ウェハ９４〜９７を積層した多層ウェハを用いてなる３次元積層デバイスにおいて、最上層と最下層を除く一部の中間層の半導体ウェハ９６が、両面に凹状の接合部７を有し、残りの中間層の半導体ウェハ９５が、第１の表面、例えば表面側に凸状の接合部６を有し、第２の表面、例えば裏面側に凹状の接合部７を有し、これら隣り合って積層する半導体ウェハ同士の凸状の接合部及び凹状の接合部を直接接合して構成される。最上層の半導体ウェハ９７及び最下層の半導体ウェハ９４は、凸状の接合部６が形成されている。

本発明に係る３次元積層デバイスの一実施の形態を示す構成図である。 図１の実施の形態に係る３次元積層デバイスの分解図である。 本発明に係る３次元積層デバイスの製造方法の一実施の形態を示す製造工程図（その１）である。 本発明に係る３次元積層デバイスの製造方法の一実施の形態を示す製造工程図（その２）である。 本発明に係る３次元積層デバイスの製造方法の一実施の形態を示す製造工程図（その３）である。 本発明に係る３次元積層デバイスの製造方法の一実施の形態を示す製造工程図（その４）である。 本発明に係る３次元積層デバイスの凹状の接合部の作製法の一例を示す断面図である。 Ａ，Ｂ 本発明に係る３次元積層デバイスの凹状の接合部の作製法の他の例を示す断面図である。 本発明に係る３次元積層デバイスの凹状の接合部の作製法の他の例を示す断面図である。 本発明に係る３次元積層デバイスの凹状の接合部の作製法の更に他の例を示す断面図である。 本発明に係る３次元積層デバイスの凸状の接合部の作製法の一例を示す断面図である。 Ａ，Ｂ 本発明に係る３次元積層デバイスの凸状の接合部の作製法の他の例を示す断面図である。 本発明に係る３次元積層デバイスの凸状の接合部の作製法の他の例を示す断面図である。 本発明に係る３次元積層デバイスの凸状の接合部の作製法の更に他の例を示す断面図である。 Ａ，Ｂ 本発明に係る凹状の接合部と凸状の接合部の大きさの説明に供する断面図である。 本発明に係る３次元積層デバイスの他の実施の形態を示す模式的な構成図である。 本発明に係る複数の半導体ウェハを積層接合する場合の変形例を示す分解図である。 本発明に係る複数の半導体ウェハを積層接合する場合の他の変形例を示す分解図である。 本発明に係る複数の半導体ウェハを積層接合する場合の更に他の変形例を示す分解図である。 Ａ，Ｂ 本発明に係る３次元積層デバイスの構成要素に適用されるＭＥＭＳ物理量センサの一つである加速度センサの例を示す斜視図及び断面図である。

符号の説明

１・・３次元積層デバイス、２〜５・・半導体ウェハ、２Ａ，３Ａ，４Ａ，５Ａ・・半導体チップ、６・・凸状の接合部、７・・凹状の接合部、１１・・ＭＥＭＳ構造体、１３，１４・・空間、４１・・下部ステージ、４２・・上部ステージ、６５・・３次元積層デバイス、６６〜７０・・半導体ウェハ、６６Ａ・・チップ、６７Ａ・・メモリチップ、６８Ａ・・ロジックＩＣチップ、６９Ａ・・ＭＥＭＳ物理量チップ、７０Ａ・・キャップ用チップ、８１〜８６・・半導体ウェハ、９１〜９３・・半導体ウェハ、９４〜９７・・半導体ウェハ、１０１・・加速度センサ

Claims (19)

1. 複数の半導体ウェハが積層一体化された後、各デバイスを形成する３次元積層デバイスであって、
   隣り合って積層される半導体ウェハにおいて、一方の半導体ウェハの接合部が凸状に形成され、他方の半導体ウェハの接合部が凹状に形成され、
   前記一方の半導体ウェハの凸状の接合部と、前記他方の半導体ウェハの凹状の接合部とが直接接合されて積層されて成る
   ことを特徴とする３次元積層デバイス。
2. 最上層及び最下層の半導体ウェハを除く、中間層の半導体ウェハは、表面に凸状の接合部を有し、裏面に凹状の接合部を有して成る
   ことを特徴とする請求項１記載の３次元積層デバイス。
3. 最上層及び最下層の半導体ウェハを除く、中間層又は一部の中間層の半導体ウェハは、表面及び裏面とも凹状の接合部を有して成る
   ことを特徴とする請求項１記載の３次元積層デバイス。
4. 前記接合部の表面が、単結晶シリコン、ポリシリコン、アモルファスシリコン、シリコン酸化膜、又はシリコン窒化膜の平坦面で形成されて成る
   ことを特徴とする請求項１記載の３次元積層デバイス。
5. 前記接合部の表面が金属薄膜の平坦面で形成されて成る
   ことを特徴とする請求項１記載の３次元デバイス。
6. 前記デバイスが、ＭＥＭＳ構造体チップと、貫通電極を含む配線チップと、ロジックＩＣチップとが積層された集積化ＭＥＭＳデバイスである
   ことを特徴とする請求項１記載の３次元積層デバイス。
7. 前記デバイスが、ＭＥＭＳ物理量センサチップと、固体撮像素子チップと、ロジックＩＣチップと、メモリチップとが積層された複合センサデバイスである
   ことを特徴とする請求項１記載の３次元積層デバイス。
8. 隣り合って積層すべき一方の半導体ウェハに凸状の接合部を形成し、他方の半導体ウェハに凹状の接合部を形成する工程と、
   前記凸状の接合部と前記凹状の接合部とを直接接合して、前記一方の半導体ウェハと前記他方の半導体ウェハを積層する工程と、
   前記工程を経て複数の半導体ウェハを積層一体化した後、各デバイスを形成する工程を有する
   ことを特徴とする３次元積層デバイスの製造方法。
9. 表面が平坦面の前記凸状及び凹状の接合部を形成し、
   前記直接接合を、プラズマ活性化による低温接合、もしくはＡｒイオンビーム活性化による常温接合で行う
   ことを特徴とする請求項８記載の３次元積層デバイスの製造方法。
10. 前記接合部の表面を、単結晶シリコン、ポリシリコン、アモルファスシリコン、シリコン酸化膜、又はシリコン窒化膜の平坦面で形成する
    ことを特徴とする請求項８記載の３次元積層デバイスの製造方法。
11. 前記接合部の表面を、金属薄膜の平坦面で形成する
    ことを特徴とする請求項８記載の３次元積層デバイスの製造方法。
12. 前記凸状の接合部を、半導体ウェハの凸状の接合部以外の領域をドライエッチングまたはウェットエッチングして凹状領域を形成し、前記凹状領域のエッチングされない凸状領域により形成する
    ことを特徴とする請求項８記載の３次元積層デバイスの製造方法。
13. 前記凸状の接合部を、半導体ウェハの凸状の接合部以外の領域を選択酸化した後、該選択酸化層をエッチング除去して凹状領域を形成し、前記凹状領域が形成されない凸状領域により形成する
    ことを特徴とする請求項８記載の３次元積層デバイスの製造方法。
14. 凹状の接合部を、ドライエッチングまたはウェットエッチングにより形成する
    ことを特徴とする請求項８記載の３次元積層デバイスの製造方法。
15. 凹状の接合部を、半導体ウェハを選択酸化した後、該選択酸化層をエッチング除去して形成する
    ことを特徴とする請求項８記載の３次元積層デバイスの製造方法。
16. 複数の半導体ウェハを積層一体化した後、各デバイスに形成して３次元積層デバイスを製造する際の、積層デバイスの接合方法であって、
    隣り合って積層すべき一方の半導体ウェハに形成した凸状の接合部と、他方の半導体ウェハに形成した凹状の接合部とを、プラズマ活性化による低温接合で直接接合する
    ことを特徴とする３次元積層デバイスの接合方法。
17. 複数の半導体ウェハを積層一体化した後、各デバイスに形成して３次元積層デバイスを製造する際の、積層デバイスの接合方法であって、
    隣り合って積層すべき一方の半導体ウェハに形成した凸状の接合部と、他方の半導体ウェハに形成した凹状の接合部とを、Ａｒイオンビーム活性化による常温接合で直接接合する
    ことを特徴とする３次元積層デバイスの接合方法。
18. 前記接合部の表面を、単結晶シリコン、ポリシリコン、アモルファスシリコン、シリコン酸化膜、又はシリコン窒化膜の平坦面で形成する
    ことを特徴とする請求項１６又は１７記載の３次元積層デバイスの接合方法。
19. 前記接合部の表面を、金属薄膜の平坦面で形成する
    ことを特徴とする請求項１６又は１７記載の３次元積層デバイスの接合方法。

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