JPH0621322A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0621322A
JPH0621322A JP4176348A JP17634892A JPH0621322A JP H0621322 A JPH0621322 A JP H0621322A JP 4176348 A JP4176348 A JP 4176348A JP 17634892 A JP17634892 A JP 17634892A JP H0621322 A JPH0621322 A JP H0621322A
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lead
memory device
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semiconductor
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JP4176348A
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Hiroo Kasuya
洋夫 粕谷
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【目的】ＬＯＣ技術を用いて組立てられた半導体記憶装
置が熱的ストレスを受けた時、パッケージのリードと半
導体チップ表面の保護膜との接触部で熱応力により保護
膜が損傷するのを防ぐ。 【構成】半導体チップの一部領域上で、アルミニウム配
線１６の上の部分においてリード１２ａの厚みを薄くす
ることにより半導体チップ表面と接触しないようにする
ことによりアルミニウム配線幅を変えることなく、保護
膜が損傷するのを防ぐ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にパッケージのリード形状の改良に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のパッケージのう
ち、樹脂封入されたものは、アイランドとよばれる半導
体チップを固定し保持する金属部分と、リードとよばれ
るパッケージのピンにつながった金属部分とから構成さ
れている。そして、半導体チップ上に設けられたボンデ
ィングパッドとリードとが、ボンディングワイヤにより
電気的に接続されている。図２は、このような半導体記
憶装置の樹脂封入前の状態の一部分を示した平面図であ
る。
【０００３】図２において、半導体チップ１０はアイラ
ンド１１の上に固定，保持されており、半導体チップ上
に設けられたボンディングパッド１３ａ〜１３ｄとリー
ド１２ａ〜１２ｄとの間は、それぞれボンディングワイ
ヤ１４ａ〜１４ｄにより電気的に接続されている。そし
てリード１２ａ〜１２ｄは、そのまま半導体記憶装置の
パッケージのピンへとつながっているのであるが、図２
ではリードの途中から省略している。
【０００４】このような従来の半導体記憶装置に対し、
近年ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐの略）と呼ばれ
る新しい技術により組立てられた半導体記憶装置が現わ
れている。これは、半導体チップを固定，保持するアイ
ランドをなくして、パッケージのピンにつながったリー
ド自体により、半導体チップを固定，保持するものであ
る。
【０００５】図３にそのような半導体記憶装置の樹脂封
入前の平面図を示す。なお、図２で示した従来の半導体
記憶装置と同一機能を有する部分には同一番号を付す。
【０００６】図３においては、リード１２ａ〜１２ｄと
半導体チップ１０との間に粘着テープ１５を挿入し、熱
圧着により半導体チップをリードに固定している。そし
てリード１２ａ〜１２ｄと半導体チップ上のボンディン
グパッド１３ａ〜１３ｄとをボンディングワイヤ１４ａ
〜１４ｄにより電気的に接続することは図２で述べた従
来技術と同じである。また、リードによる半導体チップ
の保持効果を高めるため、半導体チップ上のリードは、
ある程度幅を広くして、粘着テープとの接触面積を大き
くしている。図４（ａ）は図３のＡ−Ａ線断面図、図４
（ｂ）は図３のＢ−Ｂ線断面図である。図４（ａ）及び
（ｂ）において２１は半導体基板、２２は保護膜（絶縁
膜）であり、１５が粘着テープ、１２ａはリードであ
る。又、図４（ａ）において１３ａがボンディングパッ
ド、１４ａがボンディングワイヤである。
【０００７】このＬＯＣ技術を用いると、アイランドと
リードとを分離する必要がないので、従来の組立技術を
用いた場合と比較して、その分離領域に相当する分だけ
大きな半導体チップを、同じ大きさのパッケージに組立
てることができるという利点がある。又、リードが半導
体チップ上に配置されているため、その形状を変えるこ
とにより、半導体チップ上のボンディングパッドの配置
の自由度が増すという利点もある。
【０００８】たとえば、ボンディングパッドを半導体チ
ップの中央に配置するということも、従来技術ではボン
ディングワイヤが長くなって、半導体チップに接触する
という不具合が発生したが、このＬＯＣ技術ではそのよ
うな問題も生じない。
【０００９】
【発明が解決しようとする課題】しかるに前述したＬＯ
Ｃ技術で組立てた従来の半導体記憶装置では、半導体チ
ップ上に形成した保護膜にクラックが発生しやすいとい
う問題がある。以下にこの点について詳しく説明する。
【００１０】一般に半導体記憶装置では、最も表面に近
い配線にはアルミニウム配線が用いられており、その上
には、外部からの汚染やキズに対する保護を目的として
酸化シリコンや窒化シリコンの保護膜を形成している。
このような構造を有する半導体記憶装置が高温に保持さ
れるなどの熱的ストレスを受けると、アルミニウム配線
と保護膜との熱膨張率の違いから、両者の界面に熱応力
が発生する。アルミニウム配線が太い場合にはこの力も
大きく、ついには保護膜が損傷を受けてクラックが発生
したりする。そして、このクラックはアルミニウム配線
が太くて保護膜との接触面積が大きいほど発生しやす
い。
【００１１】半導体記憶装置では、半導体チップ上の周
辺部に電源系配線として５０μｍから１００μｍ幅のア
ルミニウム配線が設けられている場合が多く、特にこの
部分で保護膜のクラックが発生しやすくなっている。
【００１２】一方、ＬＯＣ技術で組立てた半導体記憶装
置では、半導体チップ表面は粘着テープを介してではあ
るが、リードと接触しているため、半導体チップ表面に
形成した保護膜はリードとの接触部においても熱応力を
受ける。この為、太いアルミニウム配線とリードとには
さまれた領域の保護膜は上下から熱応力を受けることに
なり、クラックがいっそう発生しやすくなるという問題
があった。
【００１３】保護膜にクラックが発生するのを防ぐため
には、アルミニウム配線と保護膜，保護膜とリードの接
触面積を小さくすればよい。アルミニウム配線に関して
は、スリットを入れる事が行なわれているが、配線の全
領域にわたってスリットを入れると、実効的配線幅を減
少させ、配線抵抗が増して回路動作上の問題が発生する
場合がある。また、接触面積を小さくするためリードを
細めると、ＬＯＣ特有のリードにより半導体チップを保
持するという効果が弱まってしまうという問題が生じ
る。
【００１４】本発明の目的は、ＬＯＣ技術を用いて組立
てられた半導体記憶装置が熱的ストレスを受けた時、パ
ッケージのリードと半導体チップ表面の保護膜との接触
部で熱応力により保護膜が損傷するのを防ぐことができ
る半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明は半導体チップ表
面とパッケージのリードとを接触する手段を用いて、前
記リードに半導体チップを固定するとともに、半導体チ
ップ上に設けられた金属配線に接続されたボンディング
パッドと前記リードとを、ボンディングワイヤにより電
気的に接続した半導体記憶装置において、前記半導体チ
ップの一部領域上で、前記リードの厚さを変える事から
なっている。
【００１６】
【実施例】次に本発明について、図面を参照して説明す
る。図１は本発明の実施例の断面図で図４（ｂ）に対応
する部分を示している。
【００１７】図１において、２１は半導体基板、１６は
基板表面に形成されたアルミニウム配線，２２はアルミ
ニウム配線を含む表面を覆う保護膜（絶縁膜）であり、
１５は半導体チップとリード１２ａを接着する粘着テー
プである。本実施例においてはアルミニウム配線１６の
上の部分において、リード１２ａの厚みを薄くしてい
る。従ってリード１２ａはこの部分で粘着テープ表面と
接触した構造となっている。実質的にチップ表面と非接
触となる。
【００１８】リード形状を本実施例のようにすれば、ア
ルミニウム配線上の保護膜はリードと非接触となるので
リードからの熱応力を受けることはほとんどなくなる。
【００１９】またアルミニウム配線１６の幅は何ら変え
ていないので配線抵抗が増大するなどの問題も生じな
い。
【００２０】
【発明の効果】以上説明したように本発明は、半導体チ
ップ表面とパッケージのリードとを接着する手段を用い
て、前記リードに半導体チップを固定するとともに、半
導体チップ上に設けられた金属配線に接続されたボンデ
ィングパッドと前記リードとを、ボンディングワイヤに
より電気的に接続した半導体記憶装置において、前記半
導体チップの一部領域上で、前記リードの厚さを変える
事で、半導体チップ表面に形成した保護膜が熱応力によ
り損傷を受けるのを防ぐ効果を有する。
【００２１】しかも本発明ではチップ上の配線幅を何等
変更していないので、配線抵抗の増大は起らない。
【図面の簡単な説明】
【図１】本発明の一実施例の断面図である。
【図２】従来のアイランドとリードを有するパッケージ
に組込まれた半導体記憶装置の一例樹脂封入前の平面図
である。
【図３】ＬＯＣ技術により組立てられた従来の半導体記
憶装置の一例の樹脂封入前の平面図である。
【図４】図３に示す従来の半導体記憶装置のＡ−Ａ線及
びＢ−Ｂ線の断面図である。
【符号の説明】
１０ 半導体チップ １１ アイランド １２ａ〜１２ｄ リード １３ａ〜１３ｄ ボンディングパッド １４ａ〜１４ｄ ボンディングワイヤ １５ 粘着テープ １６ アルミニウム配線 ２１ 半導体基板 ２２ 保護膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ表面とパッケージのリード
    とを接着する手段を用いて接着し、前記リードに半導体
    チップを固定するとともに、前記半導体チップ上に設け
    られた金属配線に接続されたボンディングパッドと前記
    リードとを、ボンディングワイヤにより電気的に接続し
    た半導体記憶装置において、前記半導体チップの一部領
    域上で、前記リードの厚さを変えたことを特徴とする半
    導体記憶装置。
JP4176348A 1992-07-03 1992-07-03 半導体記憶装置 Pending JPH0621322A (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250654A (ja) * 1990-02-28 1991-11-08 Hitachi Ltd 樹脂封止型半導体装置及びリードフレーム

Patent Citations (1)

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Publication number Priority date Publication date Assignee Title
JPH03250654A (ja) * 1990-02-28 1991-11-08 Hitachi Ltd 樹脂封止型半導体装置及びリードフレーム

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Legal Events

Date Code Title Description
A02 Decision of refusal

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Effective date: 19971216