JPH0621190A - Chip type collating method - Google Patents

Abstract

PURPOSE:To facilitate more detail of chip types when circuit side data and layout side data are compared with each other and verified in order to test the logic connections of an LSI. CONSTITUTION:Parameters which shows the types of chips necessary for the reference with layout side data 1 are added to circuit connection information before it is used for the test of logic connections. With this constitution, the collation at the level of more detail types can be realized with the circuit connection information and the layout data 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は素子種類照合方法に関
し、特にＬＳＩの論理的接続の検査における回路素子の
照合方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an element type collation method, and more particularly to a circuit element collation method in the inspection of the logical connection of an LSI.

【０００２】[0002]

【従来の技術】ＬＳＩのレイアウト設計の過程の中で、
作成されたレイアウトと、設計規則および論理接続情報
との整合性を検証する過程をレイアウト検証という。2. Description of the Related Art In the process of LSI layout design,
The process of verifying the consistency between the created layout and the design rules and logical connection information is called layout verification.

【０００３】このレイアウト検証において、ＬＳＩの論
理的接続の検査を行うことによって、回路素子の誤りや
欠落、配線の誤りや欠落などを抽出し、回路接続の正し
さを確認している。In this layout verification, the logical connection of the LSI is inspected to extract errors and omissions of circuit elements, errors and omissions of wiring, and confirm the correctness of the circuit connection.

【０００４】従来の論理接続検査の方法は、図２に示す
ように、作成されたレイアウトからのレイアウトデータ
６と、回路設計から抽出した回路データ７とを用いて、
通常の論理的接続検査８で両者を比較するという方法で
あった。しかし、この方法では、回路接続情報に記述で
きる素子パラメータだけが、照合できるようになってお
り、回路接続情報に適当なパラメータが存在しない為
に、レイアウト側のデータ６と照合ができない場合があ
る。As shown in FIG. 2, the conventional method of checking the logical connection uses layout data 6 from the created layout and circuit data 7 extracted from the circuit design,
The normal logical connection check 8 was a method of comparing the two. However, in this method, only the element parameters that can be described in the circuit connection information can be collated, and since there is no appropriate parameter in the circuit connection information, collation with the layout side data 6 may not be possible. .

【０００５】例えば、抵抗には拡散抵抗やポリシリコン
抵抗といったような、作り方による区別があり、回路図
エディタ上は異なる素子の種類で記述されているが、回
路接続情報には、抵抗素子について、より細かな種類の
識別を可能とするパラメータの記述がなく、単なる抵抗
素子としての認識しかできない場合がある。そのため、
レイアウト側のデータと照合がとれない素子もあり、そ
れが原因となって、正しい検証結果が得られないという
場合も生じていた。For example, resistors are distinguished according to how they are made, such as diffused resistors and polysilicon resistors, and are described as different element types on the circuit diagram editor. There is a case where there is no description of parameters that enable more detailed type identification, and only recognition as a resistance element is possible. for that reason,
There are some elements that cannot be checked against the data on the layout side, which causes a case where correct verification results cannot be obtained.

【０００６】[0006]

【発明が解決しようとする課題】前述したように、従来
の照合方法では、回路接続情報に記述されている素子パ
ラメータについてのみ、レイアウト側データとの照合が
可能であった。しかし、素子によっては、回路側のもつ
パラメータのみではレイアウト側との照合がとれないも
のもあり、本来正しい回路素子について、エラーの認識
をしてしまう場合や、正しくない素子についても、その
誤っている箇所の認識が的確にできないという場合があ
る。As described above, in the conventional collation method, only the element parameter described in the circuit connection information can be collated with the layout side data. However, depending on the element, there are some elements that cannot be compared with the layout side by using only the parameters on the circuit side. Therefore, if an error is recognized for an originally correct circuit element, or if the element is incorrect, the In some cases, it may not be possible to accurately recognize the location.

【０００７】そこで、本発明の目的は、以上の欠点を解
消して、回路接続情報に、レイアウト側のデータとの照
合に必要なパラメータをあらかじめ付加することで、論
理的接続検査を行う際、回路接続情報とレイアウト側デ
ータとにより細部にわたる照合を可能とする素子種類照
合方法を提供することにある。Therefore, an object of the present invention is to eliminate the above-mentioned drawbacks and to preliminarily add a parameter necessary for collating with the data on the layout side to the circuit connection information to perform a logical connection inspection. An object of the present invention is to provide a device type matching method that enables detailed matching with circuit connection information and layout side data.

【０００８】[0008]

【課題を解決するための手段】本発明の構成は、ＬＳＩ
の論理的接続の検査における素子種類照合方法におい
て、レイアウト側データと回路側データとの照合処理前
の前記回路側データ中の、特定した素子のパラメータ記
述部に前記レイアウト側データとの照合を可能にする回
路解析用モデル定義パラメータを追加したことを特徴と
する。The structure of the present invention is an LSI
In the element type collation method in the inspection of the logical connection of, it is possible to collate the layout side data with the parameter description part of the specified element in the circuit side data before the collation processing of the layout side data and the circuit side data. It is characterized in that a model definition parameter for circuit analysis is added.

【０００９】[0009]

【実施例】図１は本発明の一実施例の素子種類照合方法
を示すフロー図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a flow chart showing an element type matching method according to an embodiment of the present invention.

【００１０】図１において、本実施例の素子種類照合方
法では、回路側データ２を入力すると、回路素子と、レ
イアウト側のデータ１に記述されている素子の種類を示
すモデル名との対応を記述したデータ３を参照して、回
路側データ２内の特定の素子に対して、モデル定義パラ
メータを付加し（処理４）、回路素子種類の識別子とし
てのモデル名が付加された回路接続情報と、レイアウト
データとで、通常の論理接続の検査５を行う。In FIG. 1, in the element type collation method of this embodiment, when the circuit side data 2 is input, the correspondence between the circuit element and the model name indicating the type of element described in the layout side data 1 is made. By referring to the described data 3, the model definition parameter is added to the specific element in the circuit side data 2 (process 4), and the circuit connection information to which the model name as the identifier of the circuit element type is added. , The layout data and the normal logical connection inspection 5 are performed.

【００１１】図１の処理４の詳細な処理の流れを、図３
のフロー図で示す。図３は、回路側データファイルに、
素子パラメータを追加する処理の流れを示したフロー図
である。A detailed process flow of the process 4 of FIG. 1 is shown in FIG.
It is shown in the flow chart of. Figure 3 shows the circuit side data file
It is the flowchart which showed the flow of the process which adds the element parameter.

【００１２】図３において、回路側データファイルを入
力し（処理１０）、回路素子の特性を示すパラメータ
群、例えば素子の種類を示すモデル名の対応を示したデ
ータファイルを入力する（処理１１）。次に、入力した
２個のデータファイルから、回路側データファイルの素
子で、回路素子とモデル名の対応を示したファイルに記
述されている素子の抽出を行う。その結果、素子の種類
を付加すべき回路素子が認識できる（処理１２）と、そ
の素子のパラメータ記述部に、モデル定義パラメータが
記述されているかのチェックを行う（処理１３）。In FIG. 3, a circuit side data file is input (process 10), and a data file showing correspondence between a parameter group showing characteristics of circuit elements, for example, a model name showing the type of element is input (process 11). . Next, from the two input data files, the elements of the circuit side data file, which are described in the file indicating the correspondence between the circuit element and the model name, are extracted. As a result, when the circuit element to which the element type is to be added can be recognized (process 12), it is checked whether the model definition parameter is described in the parameter description part of the device (process 13).

【００１３】もし、回路側にモデル定義パラメータの記
述がない場合は、回路素子に対応する素子の種類を示す
モデル名を、パラメータ記述部に追加し既に回路側にモ
デル定義パラメータの記述がある場合には、そのモデル
名のみを書き換える処理を行うことで、回路素子にレイ
アウトデータと照合できる素子種類パラメータを付加す
る（以上処理１４，１５）。次に出力処理１６をして、
終了とする。If the model definition parameter is not described on the circuit side, the model name indicating the type of element corresponding to the circuit element is added to the parameter description section and the model definition parameter is already described on the circuit side. In addition, by performing a process of rewriting only the model name, an element type parameter that can be compared with the layout data is added to the circuit element (the above processing 14 and 15). Next, output processing 16 is performed,
It ends.

【００１４】以上のように、本実施例によれば、ＬＳＩ
の論理的接続の検査において、回路接続情報が記述され
たデータファイルの特定の素子について、レイアウトデ
ータと比較ができるような新たなパラメータを付加し、
回路素子のより細部にわたる照合を可能とする事を特徴
とする。As described above, according to this embodiment, the LSI
In the inspection of the logical connection of, for the specific element of the data file in which the circuit connection information is described, a new parameter is added so that it can be compared with the layout data,
It is characterized by enabling more detailed matching of circuit elements.

【００１５】次に図４，図５，図６を用いて、本発明の
他の実施例の素子種類照合方法を示す。図４は、全く等
しい論理について、トランジスタ（Ａ）と、ゲートレベ
ル（Ｂ）で表した回路図，論理図である。Next, referring to FIGS. 4, 5 and 6, an element type matching method according to another embodiment of the present invention will be described. FIG. 4 is a circuit diagram and a logic diagram showing a transistor (A) and a gate level (B) with respect to exactly the same logic.

【００１６】図４の（Ａ）において、電界効果トランジ
スタ２０，２１，２２，２３と、入力端子Ａ，Ｂと出力
端子ＯＵＴとがあり、電源ＶＤＤと接地（ＧＮＤ）との
間に電圧が印加される。図４の（Ｂ）において、（Ａ）
の構成が、ＮＡＮＤゲート３０で示されている。前記一
実施例では、ＬＳＩのレイアウト検証を、トランジスタ
のレベルで考えたものであったが、本実施例を用いるこ
とにより、回路データとレイアウトデータの照合におけ
る実施例として、ゲートレベルでの照合が挙げられる。In FIG. 4A, there are field effect transistors 20, 21, 22, and 23, input terminals A and B, and an output terminal OUT, and a voltage is applied between the power supply VDD and the ground (GND). To be done. In FIG. 4B, (A)
The configuration is shown by the NAND gate 30. In the above-described one embodiment, the layout verification of the LSI was considered at the transistor level. However, by using this embodiment, the verification at the gate level can be performed as an embodiment in the verification of the circuit data and the layout data. Can be mentioned.

【００１７】図５は、レイアウト上でのトランジスタを
表した平面図である。図５において、トランジスタのゲ
ート４１には、長さ（Ｌ）と、幅（Ｗ）を示すパラメー
タがあるが、このパラメータを用いて、ゲートの駆動能
力を検証する事が可能となる。尚図５において、拡散層
４０の領域もある。その際の処理の流れを、図６に示
す。FIG. 5 is a plan view showing a transistor on the layout. In FIG. 5, the gate 41 of the transistor has parameters indicating the length (L) and the width (W), and it is possible to verify the driving capability of the gate using these parameters. In FIG. 5, there is also a region of the diffusion layer 40. The flow of processing in that case is shown in FIG.

【００１８】図６において、レイアウトデータ５０は、
トランジスタレベルからゲートレベルへの復元の際に、
ゲートの長さや幅を抽出する事ができる（処理５３）。
回路側データ５１に、設計者が意図する駆動能力を示す
値を追加し、復元されたゲートレベルのレイアウトデー
タと照合することによって、ゲートレベルでの、レイア
ウトデータと回路データの照合が可能となる（以上、処
理５４，５５）。In FIG. 6, the layout data 50 is
When restoring from the transistor level to the gate level,
The length and width of the gate can be extracted (process 53).
By adding a value indicating the driving ability intended by the designer to the circuit-side data 51 and collating with the restored gate-level layout data, it becomes possible to collate the layout data with the circuit data at the gate level. (The above is the processing 54, 55).

【００１９】[0019]

【発明の効果】以上の説明で明らかなごとく、本発明に
よれば、回路接続情報内の回路素子について、レイアウ
トデータと比較ができるような新たなパラメータを付加
する処理を加えることにより、ＬＳＩの論理的接続の検
査において、回路素子のより細かな種類のレベルでの照
合が可能となるという効果を得られる。As is apparent from the above description, according to the present invention, the circuit element in the circuit connection information is added with a process for adding a new parameter that can be compared with the layout data. In the inspection of the logical connection, it is possible to obtain the effect that it becomes possible to perform verification at a finer kind of level of circuit elements.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の素子種類照合方法を示すフ
ロー図である。FIG. 1 is a flowchart showing an element type matching method according to an embodiment of the present invention.

【図２】従来の論理接続検査の方法を示すフロー図であ
る。FIG. 2 is a flowchart showing a conventional method of checking logical connection.

【図３】本発明の処理の詳細を示すフロー図である。FIG. 3 is a flowchart showing details of processing of the present invention.

【図４】（Ａ），（Ｂ）は同じ論理についてトランジス
タレベルとゲートレベルとで示したそれぞれ回路図，論
理図である。4A and 4B are a circuit diagram and a logic diagram respectively showing a transistor level and a gate level for the same logic.

【図５】レイアウト上でのトランジスタを表す平面図で
ある。FIG. 5 is a plan view showing a transistor on a layout.

【図６】本発明の他の実施例における処理を示すフロー
図である。FIG. 6 is a flowchart showing processing in another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１，６，５０ レイアウト側データ ２，７，５１ 回路側データ ３ 回路素子の素子種類対応データ ４ 素子パラメータ追加処理 ５，８，５５ 通常の論理的接続検査 １０〜１６ 処理 ２０〜２３ トランジスタ ３０ ＮＡＮＤゲート ４０ 拡散層 ４１ ゲート ５２ 回路素子期待値対応データ ５３ ゲートレベルへの復元処理 ５４ 素子パラメータ追加処理 1,6,50 Layout side data 2,7,51 Circuit side data 3 Element type correspondence data of circuit element 4 Element parameter addition processing 5,8,55 Normal logical connection inspection 10-16 processing 20-23 Transistor 30 NAND Gate 40 Diffusion layer 41 Gate 52 Circuit element expected value correspondence data 53 Gate level restoration processing 54 Element parameter addition processing

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ＬＳＩの論理的接続の検査における素子
種類照合方法において、レイアウト側データと回路側デ
ータとの照合処理前の前記回路側データ中の、特定した
素子のパラメータ記述部に前記レイアウト側データとの
照合を可能にする回路解析用モデル定義パラメータを追
加したことを特徴とする素子種類照合方法。1. An element type collation method in the inspection of a logical connection of an LSI, wherein the layout side is included in the parameter description part of the specified element in the circuit side data before the collation processing of the layout side data and the circuit side data. A device type matching method characterized by adding a model definition parameter for circuit analysis that enables matching with data. 【請求項２】 照合が、トランジスタのゲートレベルで
行われる請求項１記載の素子種類照合方法。2. The element type matching method according to claim 1, wherein the matching is performed at a gate level of a transistor.