JPH0637183A - Method and device for verifying layout design - Google Patents
Method and device for verifying layout designInfo
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- JPH0637183A JPH0637183A JP4189421A JP18942192A JPH0637183A JP H0637183 A JPH0637183 A JP H0637183A JP 4189421 A JP4189421 A JP 4189421A JP 18942192 A JP18942192 A JP 18942192A JP H0637183 A JPH0637183 A JP H0637183A
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- layout
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置を中心
とする電子デバイスのレイアウト設計検証方法及びこの
方法を用いたレイアウト設計検証装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout design verification method for electronic devices centering on a semiconductor memory device and a layout design verification apparatus using this method.
【０００２】[0002]
【従来の技術】近年、ダイナミック・ランダム・アクセ
スメモリ（ＤＲＡＭ）に代表される電子デバイスは高密
度、高集積化がめざましく進んでいる。また、多機能、
多品種のデバイスの開発の必要性も高まっている。一
方、デバイスの動作の一層の高速化が要求されている。
それに対し、開発期間の短縮化が必要となっているた
め、設計の期間の短縮化及び正確さがますます必要とな
る。そのため、従来、電子デバイス設計の自動化がすす
められてきた。特に、レイアウト設計はデバイスの大容
量化及び高集積化に伴いますます正確さと速度が要求さ
れている。2. Description of the Related Art In recent years, electronic devices represented by dynamic random access memory (DRAM) have been remarkably advanced in high density and high integration. Also, multifunctional,
There is also an increasing need for the development of various types of devices. On the other hand, further speeding up of device operation is required.
On the other hand, since it is necessary to shorten the development period, it is necessary to shorten the design period and increase the accuracy. Therefore, automation of electronic device design has been conventionally promoted. In particular, the layout design is required to have higher accuracy and speed as the capacity and integration of the device increase.
【０００３】さて、設計において正しく設計されている
かどうかを判定するのが検証である。レイアウト設計の
過程におけるレイアウト検証は、設計者の意図を満たす
ようにレイアウト設計が行われたかどうか、仕様を満足
するようにレイアウト設計されたかどうかというレイア
ウト設計の正当性の確認を行うことである。Now, it is verification to judge whether or not the design is properly designed. The layout verification in the process of the layout design is to confirm the validity of the layout design whether the layout design is performed so as to satisfy the designer's intention and whether the layout design is performed so as to satisfy the specifications.
【０００４】以下図面を参照しながら、従来の電子デバ
イスのレイアウト設計検証法の一例について説明する。An example of a conventional layout design verification method for an electronic device will be described below with reference to the drawings.
【０００５】図１１は従来のレイアウト設計検証方法の
フローチャートを示すものである。図１１において、ス
テップ１１０１では電子デバイスのマスクレイアウトパ
ターンの読み込み、ステップ１１０２では設計された回
路情報の読み込みをする。ステップ１１０３では、ステ
ップ１１０１で読み込んだマスクレイアウトパターンの
デザインルールチェック（ＤＲＣ）を行う。ステップ１
１０４では、ステップ１１０３のデザインルールチェッ
ク（ＤＲＣ）の結果にエラーがあるかないかを判断す
る。ステップ１１０３のデザインルールチェック（ＤＲ
Ｃ）の結果エラーが検出された場合は、マスクレイアウ
トパターン修正が必要である（ステップ１１０５）。ス
テップ１１０３のデザインルールチェック（ＤＲＣ）の
結果エラーが検出されなかった場合はステップ１１０６
で、ステップ１１０１で読み込んだマスクレイアウトパ
ターンの電気的ルールチェック（ＥＲＣ）を行い信号線
のオープン、ショートの検出等をする。ステップ１１０
７では、ステップ１１０６の電気的ルールチェック（Ｅ
ＲＣ）の結果にエラーがあるかどうかを判断する。ステ
ップ１１０６の電気的ルールチェック（ＥＲＣ）の結果
エラーが検出された場合は、マスクレイアウトパターン
修正が必要である（ステップ１１０８）。ステップ１１
０６の電気的ルールチェック（ＤＲＣ）の結果エラーが
検出されなかった場合は続いてステップ１１０９で、ス
テップ１１０１で読み込んだマスクレイアウトパターン
とステップ１１０２で読み込んだ回路情報とのレイアウ
ト対回路図比較照合検証（ＬＶＳ）を行う。ステップ１
１１０では、ステップ１１０９のレイアウト対回路図比
較照合検証（ＬＶＳ）の結果にエラーがあるかどうかを
判断する。ステップ１１０９のレイアウト対回路図比較
照合検証（ＬＶＳ）の結果エラーが検出された場合は、
マスクレイアウトパターン修正が必要である（ステップ
１１１１）。ステップ１１０９のレイアウト対回路図比
較照合検証（ＬＶＳ）の結果にエラーが検出されなかっ
た場合は、マスクレイアウトパターンと回路図情報とが
一致していることが検証される。FIG. 11 shows a flowchart of a conventional layout design verification method. In FIG. 11, in step 1101, the mask layout pattern of the electronic device is read, and in step 1102, designed circuit information is read. In step 1103, design rule check (DRC) of the mask layout pattern read in step 1101 is performed. Step 1
At 104, it is determined whether or not there is an error in the result of the design rule check (DRC) at step 1103. Design rule check in step 1103 (DR
If an error is detected as a result of C), it is necessary to correct the mask layout pattern (step 1105). If no error is detected as a result of the design rule check (DRC) in step 1103, step 1106
Then, the electrical rule check (ERC) of the mask layout pattern read in step 1101 is performed to detect the open and short of the signal line. Step 110
In step 7, the electrical rule check of step 1106 (E
RC) determines whether there is an error in the result. If an error is detected as a result of the electrical rule check (ERC) in step 1106, it is necessary to correct the mask layout pattern (step 1108). Step 11
If no error is detected as a result of the electrical rule check (DRC) of 06, then in step 1109, layout-versus-circuit diagram comparison and verification of the mask layout pattern read in step 1101 and the circuit information read in step 1102. (LVS) is performed. Step 1
At 110, it is determined whether or not there is an error in the result of layout-to-circuit diagram comparison / verification (LVS) at step 1109. If an error is detected as a result of the layout-to-circuit diagram comparison and verification (LVS) in step 1109,
It is necessary to modify the mask layout pattern (step 1111). If no error is detected as a result of the layout-to-circuit diagram comparison and verification (LVS) in step 1109, it is verified that the mask layout pattern and the circuit diagram information match.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、電子デバイスのレイアウト検証を行う場
合にはたいへんな労力と人手が必要であった。特にレイ
アウトと回路図の比較検証は、時間がかかり、レイアウ
ト設計ミスが発見された時は手遅れとなることも多いの
が現状である。However, with the above-mentioned structure, a great deal of labor and manpower are required to verify the layout of the electronic device. In particular, the comparison and verification of the layout and the circuit diagram are time-consuming, and it is often too late when a layout design mistake is discovered.
【０００７】本発明は、上記問題点に鑑み、効率的なレ
イアウト設計検証方法及びこの方法を用いたレイアウト
設計検証装置を提供することを目的とする。In view of the above problems, it is an object of the present invention to provide an efficient layout design verification method and a layout design verification apparatus using this method.
【０００８】[0008]
【課題を解決するための手段】上記問題点を解決するた
めに、請求項１の発明に係るレイアウト設計検証方法で
は、半導体集積回路のレイアウトパターンから電気的ル
ールチェックによりカウンターディフュージョンの配置
誤り及びカウンターディフュージョンの配置忘れを検出
することとした。ただし、例えばＰチャンネルトランジ
スタ上のカウンターディフュージョンとは、ウェルの電
位を電源のレベルに固定するように電源線とウェルを接
続するためのコンタクトホールをいう。このＰチャンネ
ルトランジスタ上のカウンターディフュージョンは、該
トランジスタのドレイン部上に配置されるものあり、誤
ってそのソース部上に配置された場合は重大な設計ミス
となるものである。この場合には、レイアウトデータの
読み込みを行い、Ｐチャンネルトランジスタのソース部
及びドレイン部をダイオード素子として認識し、該ダイ
オード素子が電源と接続しているか、また基板と接続し
ているかどうかを判断する。このような検証フローによ
り、Ｐチャンネルトランジスタ上のカウンターディフュ
ージョンのレイアウト設計ミスを検出するものである。In order to solve the above problems, in the layout design verification method according to the first aspect of the invention, the counter diffusion arrangement error and the counter are detected from the layout pattern of the semiconductor integrated circuit by the electrical rule check. It was decided to detect forgetting to place the diffusion. However, for example, the counter diffusion on the P-channel transistor means a contact hole for connecting the power supply line and the well so as to fix the potential of the well to the level of the power supply. The counter diffusion on the P-channel transistor is arranged on the drain part of the transistor, and if it is erroneously arranged on the source part, it becomes a serious design mistake. In this case, the layout data is read, the source part and the drain part of the P-channel transistor are recognized as diode elements, and it is determined whether the diode elements are connected to the power source or the substrate. . By such a verification flow, a layout design error of the counter diffusion on the P-channel transistor is detected.
【０００９】また、請求項２の発明に係るレイアウト設
計検証方法では、半導体集積回路のレイアウトパターン
から電気的ルールチェックによりトランジスタ素子のゲ
ートの接続忘れを検出することとした。例えば、マスク
レイアウトパターンデータのトランジスタのゲートの認
識を行い、該ゲートが基板との接続経路を有しているか
どうかを判断することにより、ゲートの接続忘れを検出
するものである。Further, in the layout design verification method according to the second aspect of the present invention, forgetting to connect the gate of the transistor element is detected from the layout pattern of the semiconductor integrated circuit by an electrical rule check. For example, the forgetting of the gate connection is detected by recognizing the gate of the transistor of the mask layout pattern data and determining whether or not the gate has a connection path with the substrate.
【００１０】また、請求項３の発明に係るレイアウト設
計検証方法では、半導体集積回路のレイアウトパターン
から回路情報を抽出し、トランジスタ素子、容量素子及
び抵抗素子のうちの少なくとも１つの対象素子について
抽出された回路情報と回路図データとの比較を行い、電
気的ルールチェックにより前記対象素子についての配置
忘れあるいはサイズ間違いを検出することとした。例え
ば、マスクレイアウトパターンから回路情報を抽出し、
該抽出された回路情報と設計者の設計入力した回路情報
との比較をトランジスタの数、トランジスタのサイズに
ついて行うことにより、トランジスタに関するレイアウ
トの設計ミスを検出する。また、必要に応じて容量素子
あるいは抵抗素子等においても同様の検証を行うもので
ある。Further, in the layout design verification method according to the third aspect of the present invention, circuit information is extracted from the layout pattern of the semiconductor integrated circuit and is extracted for at least one target element of the transistor element, the capacitor element and the resistance element. The circuit information and the circuit diagram data are compared, and it is decided to detect the forgetting of the arrangement or the size error of the target element by the electrical rule check. For example, extracting circuit information from the mask layout pattern,
By comparing the extracted circuit information and the circuit information input by the designer for the design with respect to the number of transistors and the size of the transistors, a layout design error regarding the transistors is detected. Further, the same verification is performed also in the capacitive element, the resistive element, or the like, if necessary.
【００１１】また、請求項４の発明に係るレイアウト設
計検証方法は、電子デバイスのレイアウトパターンのデ
ザインルールチェックを行う第１の工程と、前記レイア
ウトパターンの信号のショート、オープン等を検出する
電気的ルールチェックを行う第２の工程と、半導体集積
回路のレイアウトパターンから電気的ルールチェックに
よりカウンターディフュージョンの配置誤り及びカウン
ターディフュージョンの配置忘れを検出する第３の工程
と、半導体集積回路のレイアウトパターンから電気的ル
ールチェックによりトランジスタ素子のゲートの接続忘
れを検出する第４の工程と、半導体集積回路のレイアウ
トパターンから回路情報を抽出しトランジスタ素子、容
量素子及び抵抗素子のうちの少なくとも１つの対象素子
について抽出された回路情報と回路図データとの比較を
行い電気的ルールチェックにより前記対象素子について
の配置忘れあるいはサイズ間違いを検出する第５の工程
と、該第１〜第５の工程の後に回路図とレイアウトパタ
ーンとの比較検証を行う第６の工程とを備えたものであ
る。According to a fourth aspect of the layout design verification method of the present invention, there is provided a first step of performing a design rule check of a layout pattern of an electronic device, and an electrical step of detecting a signal short circuit, an open circuit, etc. A second step of performing a rule check, a third step of detecting a counter diffusion placement error and a counter diffusion placement forgetting by an electrical rule check from a semiconductor integrated circuit layout pattern, and an electrical check from a semiconductor integrated circuit layout pattern. Step of detecting forgetting connection of gate of transistor element by dynamic rule check, and extracting circuit information from layout pattern of semiconductor integrated circuit for at least one target element of transistor element, capacitor element and resistor element Done A fifth step of comparing the circuit information with the circuit diagram data and detecting an forgetting arrangement or a wrong size of the target element by an electrical rule check, and a circuit diagram and a layout pattern after the first to fifth steps. And a sixth step of performing comparative verification with.
【００１２】請求項６の発明に係るレイアウト設計検証
装置は、請求項５の発明に係るレイアウト設計検証方法
を用いたものである。すなわち、電子デバイスのレイア
ウトパターンのデザインルールチェックを行うためのデ
ザインルール検証手段と、前記レイアウトパターンの信
号のショート、オープン等を検出する電気的ルールチェ
ックを行うための第１の電気的接続検証手段と、電気的
ルールチェックによりカウンターディフュージョンの配
置誤り及びカウンターディフュージョンの配置忘れを検
出するための第２の電気的接続検証手段と、電気的ルー
ルチェックによりトランジスタ素子のゲートの接続忘れ
を検出するための第３の電気的接続検証手段と、前記電
子デバイスのレイアウトパターンから回路情報を抽出す
るための回路情報抽出手段と、該回路情報抽出手段によ
り抽出されたレイアウトパターンの回路情報と回路図の
情報との比較をトランジスタ素子、容量素子及び抵抗素
子のうちの少なくとも１つの対象素子について実行する
ための素子照合検証手段と、レイアウトパターンと回路
図との比較検証を行うための比較照合検証手段とを備え
たレイアウト設計検証装置である。A layout design verification device according to a sixth aspect of the present invention uses the layout design verification method according to the fifth aspect of the invention. That is, a design rule verification means for performing a design rule check of a layout pattern of an electronic device, and a first electrical connection verification means for performing an electrical rule check for detecting a short circuit, an open, etc. of the signals of the layout pattern. A second electrical connection verification means for detecting a counter diffusion placement error and a counter diffusion placement forgetting by an electrical rule check; and an electrical rule check for detecting a gate connection forgetting of a transistor element. Third electrical connection verification means, circuit information extraction means for extracting circuit information from the layout pattern of the electronic device, circuit information of the layout pattern extracted by the circuit information extraction means, and circuit diagram information Comparison of the transistor element and capacitance A layout design verification device is provided with an element verification unit for executing at least one target element of a child and a resistance element, and a comparison verification unit for comparing and verifying a layout pattern and a circuit diagram. .
【００１３】[0013]
【作用】本発明によれば、上記した構成によって、特定
のレイアウト設計ミスの検証、素子の配置ミス、サイズ
の設計ミスの発見を確実に、また短時間で行うことが可
能となる。また、レイアウトパターンと回路図との比較
検証の時間も短縮することができる。According to the present invention, with the above configuration, it is possible to verify a specific layout design mistake, find an element placement mistake, and find a size design mistake with certainty and in a short time. Further, it is possible to shorten the time required to compare and verify the layout pattern and the circuit diagram.
【００１４】[0014]
【実施例】以下、本発明の実施例に係るレイアウト設計
検証方法及びレイアウト設計検証装置について、図面を
参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A layout design verification method and a layout design verification device according to embodiments of the present invention will be described below with reference to the drawings.
【００１５】（実施例１）図１は、本発明の第１の実施
例に係るレイアウト設計検証方法のフローチャートを示
すものであって、Ｐチャンネルトランジスタ上のカウン
ターディフュージョンの配置誤り及びその配置忘れを検
出する方法に係るものである。このＰチャンネルトラン
ジスタ上のコンタクトホールとしてのカウンターディフ
ュージョンは、前記のとおり該トランジスタのドレイン
部上に配置されるものあり、誤ってそのソース部上に配
置された場合は重大な設計ミスとなるものである。図２
（ａ）は、図１の方法に係るレイアウト設計検証の対象
としてのＰチャンネルトランジスタの平面図である。図
２（ｂ）は、該Ｐチャンネルトランジスタのソース部及
びドレイン部を表すものとして図１の方法により認識さ
れたダイオードを模式的に示す斜視図である。(Embodiment 1) FIG. 1 is a flow chart of a layout design verification method according to a first embodiment of the present invention, in which an arrangement error of a counter diffusion on a P-channel transistor and a forgetting of the arrangement are shown. It relates to a method of detecting. The counter diffusion as a contact hole on the P-channel transistor is arranged on the drain part of the transistor as described above, and if it is arranged on the source part by mistake, it causes a serious design mistake. is there. Figure 2
2A is a plan view of a P-channel transistor as a target of layout design verification according to the method of FIG. 1. FIG. FIG. 2B is a perspective view schematically showing the diode recognized by the method of FIG. 1 as representing the source part and the drain part of the P-channel transistor.
【００１６】図２（ａ）において、２０１はＰチャンネ
ルトランジスタ、２０２は該トランジスタのソース部、
２０３は該トランジスタのドレイン部、２０４は電源
線、２０５はカウンターディフュージョンである。ま
た、図２（ｂ）において、２０６はソース部２０２及び
ドレイン部２０３を表すものとして仮想的に認識された
ダイオードである。In FIG. 2A, 201 is a P-channel transistor, 202 is the source of the transistor,
Reference numeral 203 is a drain portion of the transistor, 204 is a power supply line, and 205 is a counter diffusion. Further, in FIG. 2B, reference numeral 206 is a diode virtually recognized as representing the source portion 202 and the drain portion 203.
【００１７】さて、図１において、ステップ１０１では
レイアウトデータの読み込みを行う。ステップ１０２で
は、Ｐチャンネルトランジスタ２０１のソース部２０２
及びドレイン部２０３をダイオード素子として認識す
る。ステップ１０３では、認識されたダイオード２０６
が電源線２０４と接続しているかを判断する。このダイ
オード２０６が電源線２０４と接続している場合は、さ
らに該ダイオード２０６が基板と接続しているかどうか
判断する（ステップ１０４）。その結果ダイオード２０
６が基板と接続していないときは、Ｐチャンネルトラン
ジスタ２０１にカウンターディフュージョン２０５がな
いという結果が出る。ステップ１０３で前記のダイオー
ド２０６が電源線２０４と接続していないという結果が
出た場合は、続いて該ダイオード２０６が基板と接続し
ているかどうか判断する（ステップ１０６）。その結果
ダイオード２０６が基板と接続しているときは、Ｐチャ
ンネルトランジスタ２０１のソース部２０２にカウンタ
ーディフュージョンが配置されているという結果が出
る。この場合はマスクレイアウトパターンの重大な設計
ミスであり、修正が必要となる。Now, in FIG. 1, layout data is read in step 101. In step 102, the source portion 202 of the P-channel transistor 201
Also, the drain portion 203 is recognized as a diode element. In step 103, the recognized diode 206
Is connected to the power supply line 204. When the diode 206 is connected to the power supply line 204, it is further determined whether the diode 206 is connected to the substrate (step 104). As a result, the diode 20
When 6 is not connected to the substrate, the result is that the P channel transistor 201 has no counter diffusion 205. If it is determined in step 103 that the diode 206 is not connected to the power supply line 204, then it is determined whether the diode 206 is connected to the substrate (step 106). As a result, when the diode 206 is connected to the substrate, the result is that the counter diffusion is arranged in the source portion 202 of the P-channel transistor 201. In this case, this is a serious design mistake in the mask layout pattern and needs to be corrected.
【００１８】以上の第１の実施例のレイアウト設計検証
方法によれば、カウンターディフュージョンの誤配置又
は配置忘れというマスクレイアウトパターンの重大な設
計ミスを電気的ルールチェック（ＥＲＣ）により、短時
間で確実に検出することができるようになる。According to the layout design verification method of the first embodiment described above, a serious design mistake of the mask layout pattern such as erroneous placement of the counter diffusion or forgetting the placement is ensured in a short time by the electrical rule check (ERC). Will be able to detect.
【００１９】（実施例２）図３は、本発明の第２の実施
例に係るレイアウト設計検証方法のフローチャートを示
すものであって、トランジスタ素子のゲートの接続忘れ
を検出する方法に係るものである。図４は、図３の方法
に係るレイアウト設計検証の対象としての半導体集積回
路の平面図である。(Embodiment 2) FIG. 3 shows a flowchart of a layout design verification method according to a second embodiment of the present invention, which relates to a method for detecting forgetting to connect a gate of a transistor element. is there. FIG. 4 is a plan view of a semiconductor integrated circuit as a target of layout design verification according to the method of FIG.
【００２０】図４において、４０１，４０２はポリシリ
コンレイヤーのパターン、４０３は拡散領域、４０４は
Ｐチャンネルトランジスタ、４０５はＮチャンネルトラ
ンジスタである。４０６は両トランジスタのゲートであ
る。図４に示すように、トランジスタの拡散領域４０３
とポリシリコンレイヤー４０２との重なっている領域を
トランジスタのゲート４０６と認識することとする。In FIG. 4, 401 and 402 are polysilicon layer patterns, 403 is a diffusion region, 404 is a P-channel transistor, and 405 is an N-channel transistor. Reference numeral 406 is the gates of both transistors. As shown in FIG. 4, the diffusion region 403 of the transistor.
A region where the polysilicon layer 402 and the polysilicon layer 402 overlap with each other is recognized as a gate 406 of the transistor.
【００２１】さて、図３において、ステップ３０１では
マスクレイアウトパターンデータの読み込みを行う。ス
テップ３０２では、トランジスタのゲート４０６の認識
を行う。ステップ３０３では、前ステップで認識したゲ
ート４０６が基板との接続経路を有しているかどうかを
判断する。基板との接続経路を有している場合は、フロ
ーティングゲートではない、すなわちゲートの接続忘れ
がないという結果になる（ステップ３０４）。基板との
接続経路を有しない場合は、ゲートの接続忘れが検出さ
れたという結果になり、レイアウトの修正が必要である
（ステップ３０５）。Now, in FIG. 3, in step 301, mask layout pattern data is read. In step 302, the gate 406 of the transistor is recognized. In step 303, it is determined whether the gate 406 recognized in the previous step has a connection path with the substrate. If it has a connection path to the substrate, the result is that it is not a floating gate, that is, the gate is not forgotten to be connected (step 304). If it does not have a connection path to the substrate, it results in detection of forgetting connection of the gate, and layout correction is necessary (step 305).
【００２２】以上の第２の実施例のレイアウト設計検証
方法によれば、フローティングゲートというマスクレイ
アウトパターンの重大な設計ミスを電気的ルールチェッ
ク（ＥＲＣ）により、短時間で確実に検出することがで
きるようになる。According to the layout design verification method of the second embodiment described above, a serious design mistake of the mask layout pattern of the floating gate can be reliably detected in a short time by the electrical rule check (ERC). Like
【００２３】（実施例３）図５は、本発明の第３の実施
例に係るレイアウト設計検証方法のフローチャートを示
すものである。(Embodiment 3) FIG. 5 is a flow chart of a layout design verification method according to a third embodiment of the present invention.
【００２４】図５において、ステップ５０１では電子デ
バイスのマスクレイアウトパターンを読み込む。ステッ
プ５０２では、ステップ５０１で読み込んだマスクレイ
アウトパターンから回路情報を抽出する。ステップ５０
３では、設計された回路情報の読み込みをする。ステッ
プ５０４では、ステップ５０２において抽出された回路
情報とステップ５０３において読み込んだ回路情報との
比較を、トランジスタの数、トランジスタのサイズにつ
いて行う。一致した場合は、マスクレイアウトパターン
上に回路情報と同じ個数、同じサイズのトランジスタが
配置されていることになる（ステップ５０５）。ステッ
プ５０４における比較の結果不一致であった場合は、ト
ランジスタのレイアウトに設計ミスが検出されたことに
なる（ステップ５０６）。したがって、レイアウトパタ
ーンの修正（ステップ５０７）が必要である。In FIG. 5, in step 501, the mask layout pattern of the electronic device is read. In step 502, circuit information is extracted from the mask layout pattern read in step 501. Step 50
At 3, the designed circuit information is read. In step 504, the circuit information extracted in step 502 and the circuit information read in step 503 are compared for the number of transistors and the size of transistors. If they match, it means that the same number and size of transistors as the circuit information are arranged on the mask layout pattern (step 505). If they do not match as a result of the comparison in step 504, it means that a design error is detected in the transistor layout (step 506). Therefore, it is necessary to correct the layout pattern (step 507).
【００２５】以上の第３の実施例のレイアウト設計検証
方法によれば、レイアウト素子照合検証を行うことによ
り、トランジスタに関するレイアウトパターン設計ミス
が容易に発見される。According to the layout design verification method of the third embodiment described above, the layout pattern collation verification is carried out, whereby a layout pattern design error relating to the transistor can be easily found.
【００２６】（実施例４）図６は、本発明の第４の実施
例に係るレイアウト設計検証方法のフローチャートを示
すものである。(Embodiment 4) FIG. 6 shows a flowchart of a layout design verification method according to a fourth embodiment of the present invention.
【００２７】図６において、ステップ６０１では電子デ
バイスのマスクレイアウトパターンを読み込む。ステッ
プ６０２では、ステップ６０１で読み込んだマスクレイ
アウトパターンから回路情報を抽出する。ステップ６０
３では、設計された回路情報の読み込みをする。ステッ
プ６０４では、ステップ６０２において抽出された回路
情報とステップ６０３において読み込んだ回路情報との
比較を、トランジスタの数、トランジスタのサイズにつ
いて行う。ステップ６０４における比較の結果不一致で
あった場合は、トランジスタのレイアウトに設計ミスが
検出されたことになる（ステップ６０５）。したがっ
て、レイアウトパターンの修正が必要である。一致した
場合は引続きステップ６０６で、ステップ６０２におい
て抽出された回路情報とステップ６０３において読み込
んだ回路情報との比較を、容量の数、サイズについて行
う。ステップ６０６における比較の結果不一致であった
場合は、容量のレイアウトに設計ミスが検出されたこと
になる（ステップ６０７）。したがって、レイアウトパ
ターンの修正が必要である。一致した場合は、マスクレ
イアウトパターン上に回路情報と同じ個数、同じサイズ
のトランジスタ及び容量が配置されていることになる
（ステップ６０８）。In FIG. 6, in step 601, the mask layout pattern of the electronic device is read. In step 602, circuit information is extracted from the mask layout pattern read in step 601. Step 60
At 3, the designed circuit information is read. In step 604, the circuit information extracted in step 602 and the circuit information read in step 603 are compared for the number of transistors and the size of transistors. If they do not match as a result of the comparison in step 604, it means that a design error is detected in the transistor layout (step 605). Therefore, it is necessary to correct the layout pattern. If they match, then in step 606, the circuit information extracted in step 602 and the circuit information read in step 603 are compared for the number and size of capacitors. If they do not match as a result of the comparison in step 606, it means that a design error is detected in the layout of capacitors (step 607). Therefore, it is necessary to correct the layout pattern. If they match, the same number and size of transistors and capacitors as the circuit information are arranged on the mask layout pattern (step 608).
【００２８】以上の第４の実施例のレイアウト設計検証
方法によれば、レイアウト素子照合検証を行うことによ
り、トランジスタ及び容量に関するレイアウトパターン
設計ミスが容易に発見される。According to the layout design verification method of the fourth embodiment described above, by performing layout element verification verification, layout pattern design mistakes relating to transistors and capacitors can be easily found.
【００２９】（実施例５）図７は、本発明の第５の実施
例に係るレイアウト設計検証方法のフローチャートを示
すものである。(Embodiment 5) FIG. 7 shows a flow chart of a layout design verification method according to a fifth embodiment of the present invention.
【００３０】図７において、ステップ７０１では電子デ
バイスのマスクレイアウトパターンを読み込む。ステッ
プ７０２では、ステップ７０１で読み込んだマスクレイ
アウトパターンから回路情報を抽出する。ステップ７０
３では、設計された回路情報の読み込みをする。ステッ
プ７０４では、ステップ７０２において抽出された回路
情報とステップ７０３において読み込んだ回路情報との
比較を、トランジスタの数、トランジスタのサイズにつ
いて行う。ステップ７０４における比較の結果不一致で
あった場合は、トランジスタのレイアウトに設計ミスが
検出されたことになる（ステップ７０５）。したがっ
て、レイアウトパターンの修正が必要である。一致した
場合は引続きステップ７０６で、ステップ７０２におい
て抽出された回路情報とステップ７０３において読み込
んだ回路情報との比較を、容量の数、サイズについて行
う。ステップ７０６における比較の結果不一致であった
場合は、容量のレイアウトに設計ミスが検出されたこと
になる（ステップ７０７）。したがって、レイアウトパ
ターンの修正が必要である。一致した場合は引続きステ
ップ７０８で、ステップ７０２において抽出された回路
情報とステップ７０３において読み込んだ回路情報との
比較を、抵抗の数、サイズについて行う。ステップ７０
８における比較の結果不一致であった場合は、抵抗のレ
イアウトに設計ミスが検出されたことになる（ステップ
７０９）。したがって、レイアウトパターンの修正が必
要である。一致した場合は、マスクレイアウトパターン
上に回路情報と同じ個数、同じサイズのトランジスタ、
容量及び抵抗が配置されていることになる（ステップ７
１０）。In FIG. 7, in step 701, the mask layout pattern of the electronic device is read. In step 702, circuit information is extracted from the mask layout pattern read in step 701. Step 70
At 3, the designed circuit information is read. In step 704, the circuit information extracted in step 702 and the circuit information read in step 703 are compared for the number of transistors and the size of transistors. If they do not match as a result of the comparison in step 704, it means that a design error is detected in the transistor layout (step 705). Therefore, it is necessary to correct the layout pattern. If they match, then in step 706, the circuit information extracted in step 702 and the circuit information read in step 703 are compared for the number and size of capacitors. If they do not match as a result of the comparison in step 706, it means that a design error is detected in the capacitance layout (step 707). Therefore, it is necessary to correct the layout pattern. If they match, then in step 708, the circuit information extracted in step 702 and the circuit information read in step 703 are compared for the number and size of resistors. Step 70
If they do not match as a result of the comparison in 8, it means that a design error is detected in the layout of the resistors (step 709). Therefore, it is necessary to correct the layout pattern. If they match, the same number and size of transistors as the circuit information on the mask layout pattern,
Capacitance and resistance are arranged (Step 7)
10).
【００３１】以上の第５の実施例のレイアウト設計検証
方法によれば、レイアウト素子照合検証を行うことによ
り、トランジスタ、容量及び抵抗に関するレイアウトパ
ターン設計ミスが容易に発見される。According to the layout design verification method of the fifth embodiment described above, by performing layout element verification verification, layout pattern design errors relating to transistors, capacitors and resistors can be easily found.
【００３２】（実施例６）図８は、本発明の第６の実施
例に係るレイアウト設計検証方法のフローチャートを示
すものである。(Sixth Embodiment) FIG. 8 is a flow chart of a layout design verification method according to a sixth embodiment of the present invention.
【００３３】図８において、ステップ８０１では電子デ
バイスのマスクレイアウトパターンを読み込む。ステッ
プ８０２では、設計された回路情報の読み込みをする。
ステップ８０３では、ステップ８０１で読み込んだマス
クレイアウトパターンのデザインルールチェック（ＤＲ
Ｃ）を行う。ステップ８０４では、ステップ８０３のデ
ザインルールチェック（ＤＲＣ）の結果にエラーがある
かないかを判断する。ステップ８０３のデザインルール
チェック（ＤＲＣ）の結果エラーが検出された場合は、
マスクレイアウトパターン修正が必要である（ステップ
８０５）。In FIG. 8, in step 801, the mask layout pattern of the electronic device is read. In step 802, the designed circuit information is read.
In step 803, the design rule check (DR of the mask layout pattern read in step 801 is checked.
Perform C). In step 804, it is determined whether or not the result of the design rule check (DRC) in step 803 has an error. If an error is detected as a result of the design rule check (DRC) in step 803,
It is necessary to modify the mask layout pattern (step 805).
【００３４】ステップ８０３のデザインルールチェック
（ＤＲＣ）の結果エラーが検出されなかった場合はステ
ップ８０６において、ステップ８０１で読み込んだマス
クレイアウトパターンの電気的ルールチェック（ＥＲ
Ｃ）を行う。ステップ８０７では、ステップ８０６の電
気的ルールチェック（ＥＲＣ）の結果にエラーがあるか
どうかを判断する。ステップ８０６の電気的ルールチェ
ック（ＥＲＣ）の結果エラーが検出された場合は、マス
クレイアウトパターン修正が必要である（ステップ８０
８）。When no error is detected as a result of the design rule check (DRC) in step 803, in step 806, the electrical rule check (ER) of the mask layout pattern read in step 801 is performed.
Perform C). In step 807, it is determined whether or not the result of the electrical rule check (ERC) in step 806 has an error. If an error is detected as a result of the electrical rule check (ERC) in step 806, it is necessary to correct the mask layout pattern (step 80).
8).
【００３５】ステップ８０６の電気的ルールチェック
（ＥＲＣ）の結果エラーが検出されなかった場合は続い
てステップ８０９において、ステップ８０１で読み込ん
だマスクレイアウトパターンのカウンターディフュージ
ョンチェックを行う。このステップ８０９で行うカウン
ターディフュージョンチェックは、第１の実施例として
述べたものである。ステップ８１０では、ステップ８０
９のカウンターディフュージョンチェックの結果にエラ
ーがあるかどうかを判断する。ステップ８０９のカウン
ターディフュージョンチェックの結果エラーが検出され
た場合は、マスクレイアウトパターン修正が必要である
（ステップ８１１）。If no error is detected as a result of the electrical rule check (ERC) in step 806, then, in step 809, a counter diffusion check of the mask layout pattern read in step 801 is performed. The counter diffusion check performed in this step 809 has been described as the first embodiment. In Step 810, Step 80
It is judged whether or not there is an error in the result of the counter diffusion check of 9. If an error is detected as a result of the counter diffusion check in step 809, it is necessary to correct the mask layout pattern (step 811).
【００３６】ステップ８０９のカウンターディフュージ
ョンチェックの結果エラーが検出されなかった場合は続
いてステップ８１２において、ステップ８０１で読み込
んだマスクレイアウトパターンのフローティングゲート
チェックを行う。このステップ８１２で行うカウンター
ディフュージョンチェックは、第２の実施例として説明
したものである。ステップ８１３では、ステップ８１２
のフローティングゲートチェックの結果にエラーがある
かどうかを判断する。ステップ８１２のフローティング
ゲートチェックの結果エラーが検出された場合は、マス
クレイアウトパターン修正が必要である（ステップ８１
４）。If no error is detected as a result of the counter diffusion check in step 809, then in step 812, a floating gate check of the mask layout pattern read in step 801 is performed. The counter diffusion check performed in this step 812 is the one described as the second embodiment. In Step 813, Step 812
Determine whether there is an error in the floating gate check result of. If an error is detected as a result of the floating gate check in step 812, it is necessary to modify the mask layout pattern (step 81).
4).
【００３７】ステップ８１２のフローティングゲートチ
ェックの結果エラーが検出されなかった場合は続いてス
テップ８１５において、ステップ８０１で読み込んだマ
スクレイアウトパターンのレイアウト素子照合検証を行
う。ステップ８１５で行うレイアウト素子照合検証は、
第３〜第５の実施例として説明したものである。ステッ
プ８１６では、ステップ８１５のレイアウト素子照合検
証の結果にエラーがあるかどうかを判断する。ステップ
８１５のレイアウト素子照合検証の結果エラーが検出さ
れた場合は、マスクレイアウトパターン修正が必要であ
る（ステップ８１７）。If no error is detected as a result of the floating gate check in step 812, then in step 815, layout element collation verification of the mask layout pattern read in step 801 is performed. The layout element matching verification performed in step 815 is
This is explained as the third to fifth embodiments. In step 816, it is determined whether or not the result of the layout element collation verification in step 815 has an error. If an error is detected as a result of the layout element collation verification in step 815, it is necessary to correct the mask layout pattern (step 817).
【００３８】ステップ８１５のレイアウト素子照合検証
の結果エラーが検出されなかった場合は続いてステップ
８１８において、ステップ８０１で読み込んだマスクレ
イアウトパターンとステップ８０２で読み込んだ回路情
報とのレイアウト対回路図比較照合検証（ＬＶＳ）を行
う。ステップ８１９では、ステップ８１８のレイアウト
対回路図比較照合検証（ＬＶＳ）の結果にエラーがある
かどうかを判断する。ステップ８１８のレイアウト対回
路図比較照合検証（ＬＶＳ）の結果エラーが検出された
場合は、マスクレイアウトパターン修正が必要である
（ステップ８２０）。ステップ８１８のレイアウト対回
路図比較照合検証（ＬＶＳ）の結果エラーが検出されな
かった場合は、マスクレイアウトパターンと回路図情報
が一致していることが検証される。If no error is detected as a result of the layout element collation verification in step 815, then in step 818, the layout-versus-circuit diagram comparison collation of the mask layout pattern read in step 801 and the circuit information read in step 802. Perform verification (LVS). In step 819, it is determined whether or not the result of the layout-to-circuit diagram comparison / verification (LVS) in step 818 has an error. If an error is detected as a result of the layout-to-circuit diagram comparison / verification (LVS) in step 818, it is necessary to correct the mask layout pattern (step 820). If no error is detected as a result of layout-to-circuit diagram comparison and verification (LVS) in step 818, it is verified that the mask layout pattern and the circuit diagram information match.
【００３９】さて、図９は、図８中のレイアウト素子照
合検証（ステップ８１５）と、ＬＶＳによるレイアウト
対回路図の比較検証（ステップ８１８）とを行う場合の
データの流れの一例を示す概略図である。Now, FIG. 9 is a schematic diagram showing an example of a data flow in the case where the layout element collation verification in FIG. 8 (step 815) and the layout vs. circuit diagram comparison verification by LVS (step 818) are performed. Is.
【００４０】図９において、９００は設計者が入力した
回路情報、９０１は該回路情報に基づくＳＰＩＣＥデー
タ、９０２はＴＤＬデータ、９０３はマスクのレイアウ
トデータ、９０４は該レイアウトデータに基づくｓｔｒ
ｅａｍデータ、９０５は回路情報抽出段階、９０６は該
回路情報抽出段階で抽出されたＳＰＩＣＥデータ、９０
７はトランジスタ素子の照合段階、９０８はレイアウト
対回路図比較照合検証段階（ＬＶＳ）である。同図に示
すように、設計者が入力した回路情報９００は、ＳＰＩ
ＣＥデータ９０１あるいはＴＤＬデータ９０２に変換さ
れる。一方レイアウトデータ９０３はｓｔｒｅａｍデー
タ９０４のフォーマットに変換され、さらに回路情報抽
出段階９０５でＳＰＩＣＥデータ９０６が抽出される。
トランジスタ素子の照合段階９０７では、両ＳＰＩＣＥ
データ９０１，９０６を照合してトランジスタ素子の
数、サイズに誤りがないかを検証する。その後、レイア
ウト対回路図比較照合検証（ＬＶＳ）９０８を行う。In FIG. 9, 900 is circuit information input by the designer, 901 is SPICE data based on the circuit information, 902 is TDL data, 903 is mask layout data, and 904 is str based on the layout data.
eam data, 905 is a circuit information extracting step, 906 is SPICE data extracted at the circuit information extracting step, 90
7 is a transistor element verification step, and 908 is a layout vs. circuit diagram comparison verification step (LVS). As shown in the figure, the circuit information 900 input by the designer is the SPI
It is converted into CE data 901 or TDL data 902. On the other hand, the layout data 903 is converted into the format of the stream data 904, and the SPICE data 906 is further extracted in the circuit information extraction step 905.
In the transistor element matching step 907, both SPICE
The data 901 and 906 are collated to verify whether the number and size of transistor elements are correct. Then, layout-to-circuit diagram comparison and verification (LVS) 908 is performed.
【００４１】以上の第６の実施例のレイアウト設計検証
方法によれば、レイアウト素子照合検証を行うことによ
り、従来は非常に困難であったレイアウト対回路図比較
照合検証（ＬＶＳ）の効率化を図ることが可能となる。
また、設計状況に応じたレイアウトパターン設計ミスが
容易に発見される。According to the layout design verification method of the sixth embodiment described above, by performing layout element verification verification, the efficiency of layout-to-circuit diagram comparison verification verification (LVS), which has been very difficult in the past, can be improved. It is possible to plan.
Further, a layout pattern design mistake according to the design situation can be easily found.
【００４２】（実施例７）図１０は、本発明の第７の実
施例に係るレイアウト設計検証装置の全体構成を示すも
のである。図１０において、１００１は電子デバイスの
マスクレイアウトパターンデータ、１００２は回路図デ
ータ、１００３はデザインルール検証部、１００４は第
１電気的接続検証部、１００５は第２電気的接続検証
部、１００６は第３電気的接続検証部、１００７はレイ
アウトパターン回路情報抽出手段、１００８は素子照合
検証部、１００９はレイアウト対回路図比較照合検証手
段、１０１０は検証結果データである。(Embodiment 7) FIG. 10 shows the overall structure of a layout design verification apparatus according to a seventh embodiment of the present invention. In FIG. 10, reference numeral 1001 is a mask layout pattern data of an electronic device, 1002 is a circuit diagram data, 1003 is a design rule verification unit, 1004 is a first electrical connection verification unit, 1005 is a second electrical connection verification unit, and 1006 is a second. 3 is an electrical connection verification unit, 1007 is a layout pattern circuit information extraction unit, 1008 is an element verification verification unit, 1009 is a layout vs. circuit diagram comparison verification unit, and 1010 is verification result data.
【００４３】以上のように構成されたレイアウト設計検
証装置について、以下その動作を説明する。The operation of the layout design verification device configured as described above will be described below.
【００４４】デザインルール検証部１００３は、マスク
レイアウトパターン１００１のデザインルールチェック
（ＤＲＣ）を行う。デザインルールチェック（ＤＲＣ）
の結果エラーが検出された場合は、エラーデータが検証
結果データ１０１０として格納され、マスクレイアウト
パターン１００１にフィードバックがかかる。つまり、
マスクレイアウトパターン１００１に修正が施される。The design rule verification unit 1003 performs a design rule check (DRC) on the mask layout pattern 1001. Design rule check (DRC)
If an error is detected as a result, the error data is stored as the verification result data 1010 and the mask layout pattern 1001 is fed back. That is,
The mask layout pattern 1001 is modified.
【００４５】デザインルールチェック（ＤＲＣ）の結果
エラーが検出されなかった場合は、マスクレイアウトパ
ターン１００１の電気的ルールチェック（ＥＲＣ）を第
１電気的接続検証部１００４が行う。電気的ルールチェ
ック（ＥＲＣ）の結果エラーが検出された場合は、エラ
ーデータが検証結果データ１０１０として格納され、マ
スクレイアウトパターン１００１にフィードバックがか
かる。If no error is detected as a result of the design rule check (DRC), the first electrical connection verification section 1004 performs an electrical rule check (ERC) of the mask layout pattern 1001. When an error is detected as a result of the electrical rule check (ERC), the error data is stored as the verification result data 1010 and the mask layout pattern 1001 is fed back.
【００４６】電気的ルールチェック（ＥＲＣ）の結果エ
ラーが検出されなかった場合は、続いてマスクレイアウ
トパターン１００１のカウンターディフュージョンチェ
ックを第２電気的接続検証部１００５が行う。このカウ
ンターディフュージョンチェックは、第１の実施例とし
て述べたものである。カウンターディフュージョンチェ
ックの結果エラーが検出された場合は、エラーデータが
検証結果データ１０１０として格納され、マスクレイア
ウトパターン１００１にフィードバックがかかる。When no error is detected as a result of the electrical rule check (ERC), the second electrical connection verification section 1005 subsequently performs a counter diffusion check of the mask layout pattern 1001. This counter diffusion check is described as the first embodiment. When an error is detected as a result of the counter diffusion check, the error data is stored as the verification result data 1010, and the mask layout pattern 1001 is fed back.
【００４７】カウンターディフュージョンチェックの結
果エラーが検出されなかった場合は、続いてマスクレイ
アウトパターン１００１のフローティングゲートチェッ
クを第３電気的接続検証部１００６が行う。このフロー
ティングゲートチェックは、第２の実施例として説明し
たものである。フローティングゲートチェックの結果エ
ラーが検出された場合は、エラーデータが検証結果デー
タ１０１０として格納され、マスクレイアウトパターン
１００１にフィードバックがかかる。When no error is detected as a result of the counter diffusion check, the third electrical connection verification section 1006 subsequently checks the floating gate of the mask layout pattern 1001. This floating gate check has been described as the second embodiment. When an error is detected as a result of the floating gate check, the error data is stored as the verification result data 1010 and the mask layout pattern 1001 is fed back.
【００４８】フローティングゲートチェックの結果エラ
ーが検出されなかった場合は、続いてレイアウトパター
ン回路情報抽出手段１００７がマスクレイアウトパター
ン１００１のレイアウトデータから回路情報の抽出を行
う。When no error is detected as a result of the floating gate check, the layout pattern circuit information extracting means 1007 subsequently extracts circuit information from the layout data of the mask layout pattern 1001.
【００４９】素子照合検証部１００８は、レイアウトパ
ターン回路情報抽出手段１００７で抽出された回路情報
と回路図データ１００２とに基づいて、マスクレイアウ
トパターン１００１のレイアウト素子照合検証を行う。
このレイアウト素子照合検証は、第３〜第５の実施例と
して説明したものである。レイアウト素子照合検証の結
果エラーが検出された場合は、エラーデータが検証結果
データ１０１０として格納され、マスクレイアウトパタ
ーン１００１にフィードバックがかかる。The element collation verification unit 1008 performs layout element collation verification of the mask layout pattern 1001 based on the circuit information extracted by the layout pattern circuit information extraction means 1007 and the circuit diagram data 1002.
This layout element collation verification has been described as the third to fifth embodiments. When an error is detected as a result of the layout element collation verification, the error data is stored as the verification result data 1010, and the mask layout pattern 1001 is fed back.
【００５０】レイアウト素子照合検証の結果エラーが検
出されなかった場合は、続いてレイアウト対回路図比較
照合検証手段１００９が、読み込んだマスクレイアウト
パターン１００１と回路図データ１００２とのレイアウ
ト対回路図比較照合検証（ＬＶＳ）を行う。レイアウト
対回路図比較照合検証（ＬＶＳ）の結果エラーが検出さ
れた場合は、エラーデータが検証結果データ１０１０と
して格納され、マスクレイアウトパターン１００１にフ
ィードバックがかかる。レイアウト対回路図比較照合検
証（ＬＶＳ）の結果エラーが検出されなかった場合は、
マスクレイアウトパターンと回路図情報とが一致してい
ることが検証される。When no error is detected as a result of the layout element collation verification, the layout-versus-circuit diagram comparison collation verification means 1009 subsequently performs the layout-versus-circuit diagram comparison collation between the read mask layout pattern 1001 and the circuit diagram data 1002. Perform verification (LVS). When an error is detected as a result of layout-to-circuit diagram comparison and verification (LVS), error data is stored as verification result data 1010 and feedback is applied to the mask layout pattern 1001. If no error is detected as a result of layout-to-circuit diagram comparison and verification (LVS),
It is verified that the mask layout pattern and the circuit diagram information match.
【００５１】以上の第７の実施例のレイアウト設計検証
装置によれば、レイアウト素子照合検証を行うことによ
り、従来は非常に困難であったレイアウト対回路図比較
照合検証（ＬＶＳ）の効率化を図ることが可能となる。
また、設計状況に応じたレイアウトパターン設計ミスが
容易に発見され、特定のレイアウト設計ミスを効率的に
かつ確実に検出できるようになる。According to the layout design verification apparatus of the seventh embodiment described above, by performing layout element verification verification, the efficiency of layout-to-circuit diagram comparison verification verification (LVS), which has been very difficult in the past, is improved. It is possible to plan.
Further, a layout pattern design mistake corresponding to the design situation can be easily found, and a specific layout design mistake can be detected efficiently and surely.
【００５２】なお、上記実施例では特定のレイアウト設
計ミスとしてカウンターディフュージョンに関するレイ
アウト設計ミスとゲートの接続忘れとを例として挙げた
が、他のレイアウト設計ミスの検出を行うことも可能で
ある。In the above embodiment, the specific layout design error is a layout design error related to counter diffusion and a gate connection is forgotten. However, other layout design errors can be detected.
【００５３】[0053]
【発明の効果】本発明によれば、上記した構成によっ
て、特定のレイアウト設計ミスの検証、素子の配置ミ
ス、サイズの設計ミスの発見を確実に、また短時間で行
うことが可能となる。また、レイアウトパターンと回路
図の比較検証の時間も短縮することができる。したがっ
て、本発明によれば、レイアウト設計検証の効率化を図
ることが可能となり、設計開発のターンアラウンドタイ
ムの短縮と設計開発の品質向上とに大きく寄与すること
ができる。According to the present invention, with the above-described structure, it is possible to verify specific layout design mistakes, find element placement mistakes, and size design mistakes reliably and in a short time. In addition, the time required for comparison and verification of the layout pattern and the circuit diagram can be shortened. Therefore, according to the present invention, it is possible to improve the efficiency of layout design verification, and it is possible to greatly contribute to shortening the turnaround time of design development and improving the quality of design development.
【図１】本発明の第１の実施例に係るレイアウト設計検
証方法のフローチャート図である。FIG. 1 is a flowchart of a layout design verification method according to a first embodiment of the present invention.
【図２】（ａ）は図１の方法のレイアウト設計検証対象
としてのＰチャンネルトランジスタの平面図、（ｂ）は
該Ｐチャンネルトランジスタのソース部及びドレイン部
を表すものとして認識されるダイオードを模式的に示す
斜視図である。2A is a plan view of a P-channel transistor as a layout design verification target of the method of FIG. 1, and FIG. 2B is a schematic diagram of a diode recognized as representing a source portion and a drain portion of the P-channel transistor. It is a perspective view which shows typically.
【図３】本発明の第２の実施例に係るレイアウト設計検
証方法のフローチャート図である。FIG. 3 is a flowchart of a layout design verification method according to a second embodiment of the present invention.
【図４】図３に示す方法のレイアウト設計検証対象とし
ての半導体集積回路の平面図である。FIG. 4 is a plan view of a semiconductor integrated circuit as a layout design verification target of the method shown in FIG.
【図５】本発明の第３の実施例に係るレイアウト設計検
証方法のフローチャート図である。FIG. 5 is a flowchart of a layout design verification method according to a third embodiment of the present invention.
【図６】本発明の第４の実施例に係るレイアウト設計検
証方法のフローチャート図である。FIG. 6 is a flowchart of a layout design verification method according to a fourth embodiment of the present invention.
【図７】本発明の第５の実施例に係るレイアウト設計検
証方法のフローチャート図である。FIG. 7 is a flowchart of a layout design verification method according to a fifth embodiment of the present invention.
【図８】本発明の第６の実施例に係るレイアウト設計検
証方法のフローチャート図である。FIG. 8 is a flowchart of a layout design verification method according to a sixth embodiment of the present invention.
【図９】図８に示す方法によりレイアウト素子照合検証
とレイアウト対回路図比較照合検証（ＬＶＳ）とを行う
場合のデータの流れの一例を示す概略図である。9 is a schematic diagram showing an example of a data flow when layout element verification and layout-to-circuit diagram comparison verification (LVS) are performed by the method shown in FIG.
【図１０】本発明の第７の実施例に係るレイアウト設計
検証装置の構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a layout design verification device according to a seventh exemplary embodiment of the present invention.
【図１１】従来のレイアウト設計検証方法のフローチャ
ート図である。FIG. 11 is a flowchart of a conventional layout design verification method.
８０１ マスクレイアウトパターンの読み込み ８０２ 回路情報の読み込み ８０３ デザインルールチェック（ＤＲＣ） ８０６ 電気的ルールチェック（ＥＲＣ） ８０９ カウンターディフュージョンチェック ８１２ フローティングゲートチェック ８１５ レイアウト素子照合検証 ８１８ レイアウト対回路図比較照合検証（ＬＶＳ） ８０５，８０８，８１１，８１４，８１７，８２０マス
クレイアウトパターン修正801 Reading mask layout pattern 802 Reading circuit information 803 Design rule check (DRC) 806 Electrical rule check (ERC) 809 Counter diffusion check 812 Floating gate check 815 Layout element verification verification 818 Layout vs. circuit schematic verification verification (LVS) 805,808,811,814,817,820 Mask layout pattern correction
Claims (6)
ら電気的ルールチェックによりカウンターディフュージ
ョンの配置誤り及びカウンターディフュージョンの配置
忘れを検出するレイアウト設計検証方法。1. A layout design verification method for detecting a counter diffusion placement error and a counter diffusion placement forgetting from a layout pattern of a semiconductor integrated circuit by an electrical rule check.
ら電気的ルールチェックによりトランジスタ素子のゲー
トの接続忘れを検出するレイアウト設計検証方法。2. A layout design verification method for detecting forgetting to connect a gate of a transistor element by an electrical rule check from a layout pattern of a semiconductor integrated circuit.
ら回路情報を抽出し、トランジスタ素子、容量素子及び
抵抗素子のうちの少なくとも１つの対象素子について抽
出された回路情報と回路図データとの比較を行い、電気
的ルールチェックにより前記対象素子についての配置忘
れあるいはサイズ間違いを検出するレイアウト設計検証
方法。3. Circuit information is extracted from a layout pattern of a semiconductor integrated circuit, circuit information extracted for at least one target element of a transistor element, a capacitive element and a resistive element is compared with circuit diagram data, A layout design verification method for detecting forgetting placement or wrong size of the target element by an electrical rule check.
ら電気的ルールチェックによりカウンターディフュージ
ョンの配置誤り及びカウンターディフュージョンの配置
忘れを検出する第１の工程と、 半導体集積回路のレイアウトパターンから電気的ルール
チェックによりトランジスタ素子のゲートの接続忘れを
検出する第２の工程と、 半導体集積回路のレイアウトパターンから回路情報を抽
出し、トランジスタ素子、容量素子及び抵抗素子のうち
の少なくとも１つの対象素子について抽出された回路情
報と回路図データとの比較を行い、電気的ルールチェッ
クにより前記対象素子についての配置忘れあるいはサイ
ズ間違いを検出する第３の工程と、 前記第１、第２及び第３の工程の後に、回路図とレイア
ウトパターンとの比較検証を行う第４の工程とを備えた
レイアウト設計検証方法。4. A first step of detecting a counter diffusion placement error and a counter diffusion placement forgetting from a semiconductor integrated circuit layout pattern by an electrical rule check, and a transistor by an electrical rule check from a semiconductor integrated circuit layout pattern. Second step of detecting forgetting to connect gate of element, and circuit information extracted from at least one target element of transistor element, capacitor element and resistor element by extracting circuit information from layout pattern of semiconductor integrated circuit And circuit diagram data are compared with each other, and a third step of detecting a forgetting arrangement or a wrong size of the target element by an electrical rule check, and a circuit diagram after the first, second and third steps. 4 to compare and verify with the layout pattern A layout design verification method including the steps of.
ザインルールチェックを行う第１の工程と、 前記レイアウトパターンの信号のショート、オープン等
を検出する電気的ルールチェックを行う第２の工程と、 半導体集積回路のレイアウトパターンから電気的ルール
チェックによりカウンターディフュージョンの配置誤り
及びカウンターディフュージョンの配置忘れを検出する
第３の工程と、 半導体集積回路のレイアウトパターンから電気的ルール
チェックによりトランジスタ素子のゲートの接続忘れを
検出する第４の工程と、 半導体集積回路のレイアウトパターンから回路情報を抽
出し、トランジスタ素子、容量素子及び抵抗素子のうち
の少なくとも１つの対象素子について抽出された回路情
報と回路図データとの比較を行い、電気的ルールチェッ
クにより前記対象素子についての配置忘れあるいはサイ
ズ間違いを検出する第５の工程と、 前記第１〜第５の工程の後に、回路図とレイアウトパタ
ーンとの比較検証を行う第６の工程とを備えたレイアウ
ト設計検証方法。5. A first step of performing a design rule check of a layout pattern of an electronic device, a second step of performing an electrical rule check for detecting a signal short circuit, an open circuit, etc. of the layout pattern, and a semiconductor integrated circuit. The third step of detecting the counter diffusion placement error and the counter diffusion placement forgetting by the electrical rule check from the layout pattern of, and the forgetting connection of the gate of the transistor element by the electrical rule check from the semiconductor integrated circuit layout pattern. And the circuit information extracted from the layout pattern of the semiconductor integrated circuit, and the circuit information extracted for at least one target element of the transistor element, the capacitive element and the resistive element and the circuit diagram data are compared. Done and electrical A fifth step of detecting a forgotten arrangement or a wrong size of the target element by a rule check, and a sixth step of performing a comparative verification between the circuit diagram and the layout pattern after the first to fifth steps. Layout design verification method.
ザインルールチェックを行うためのデザインルール検証
手段と、 前記レイアウトパターンの信号のショート、オープン等
を検出する電気的ルールチェックを行うための第１の電
気的接続検証手段と、 電気的ルールチェックによりカウンターディフュージョ
ンの配置誤り及びカウンターディフュージョンの配置忘
れを検出するための第２の電気的接続検証手段と、 電気的ルールチェックによりトランジスタ素子のゲート
の接続忘れを検出するための第３の電気的接続検証手段
と、 前記電子デバイスのレイアウトパターンから回路情報を
抽出するための回路情報抽出手段と、 前記回路情報抽出手段により抽出されたレイアウトパタ
ーンの回路情報と回路図の情報との比較を、トランジス
タ素子、容量素子及び抵抗素子のうちの少なくとも１つ
の対象素子について実行するための素子照合検証手段
と、 レイアウトパターンと回路図との比較検証を行うための
比較照合検証手段とを備えたレイアウト設計検証装置。6. A design rule verification means for performing a design rule check of a layout pattern of an electronic device, and a first electrical rule for performing an electrical rule check for detecting a short circuit, an open or the like of a signal of the layout pattern. Connection verification means, second electrical connection verification means for detecting counter diffusion placement error and counter diffusion placement forgetting by electrical rule check, and forgetting connection of gate of transistor element is detected by electrical rule check Third electrical connection verifying means, circuit information extracting means for extracting circuit information from the layout pattern of the electronic device, and circuit information and circuit diagram of the layout pattern extracted by the circuit information extracting means. Compare the information with the transistor Layout design verification including an element collation verification means for executing at least one target element of a child, a capacitive element and a resistance element, and a comparison collation verification means for performing comparative verification of a layout pattern and a circuit diagram. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189421A JPH0637183A (en) | 1992-07-16 | 1992-07-16 | Method and device for verifying layout design |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189421A JPH0637183A (en) | 1992-07-16 | 1992-07-16 | Method and device for verifying layout design |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637183A true JPH0637183A (en) | 1994-02-10 |
Family
ID=16240979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189421A Withdrawn JPH0637183A (en) | 1992-07-16 | 1992-07-16 | Method and device for verifying layout design |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637183A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259943A (en) * | 2005-03-16 | 2006-09-28 | Nec Corp | Integrated circuit layout design system, its method and program |
| JP2009205259A (en) * | 2008-02-26 | 2009-09-10 | Nec Electronics Corp | Method for designing layout of semiconductor integrated circuit |
| CN107390112A (en) * | 2017-07-05 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | Detection active area is flexible coupling the method for node |
| CN117291137A (en) * | 2023-11-22 | 2023-12-26 | 全芯智造技术有限公司 | Method, apparatus and medium for generating layout elements |
-
1992
- 1992-07-16 JP JP4189421A patent/JPH0637183A/en not_active Withdrawn
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| CN117291137B (en) * | 2023-11-22 | 2024-02-13 | 全芯智造技术有限公司 | Method, apparatus and medium for generating layout elements |
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