JP3148163B2 - Circuit connection verification method and device - Google Patents
Circuit connection verification method and deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、回路接続照合検証
方法及びその装置に関し、特に、階層的に回路接続照合
検証を行う回路接続照合検証方法及びその装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit connection verification method and apparatus, and more particularly, to a circuit connection verification method and apparatus for hierarchically performing circuit connection verification.
【０００２】[0002]
【従来の技術】近年、集積回路の大規模化に伴い、回路
とレイアウトとの接続照合検証においては、階層的な処
理が必要となってきている。2. Description of the Related Art In recent years, as the scale of integrated circuits has increased, hierarchical verification has been required in connection verification of circuits and layouts.
【０００３】以下に、階層的な処理を含む従来の回路接
続照合検証方法について図面を参照して説明する。A conventional circuit connection verification method including a hierarchical process will be described below with reference to the drawings.
【０００４】図４は、従来の回路接続照合検証方法の一
例を説明するためのフローチャートである。また、図５
は、図４に示すフローチャートを説明するための検証対
象となる素子を示す図であり、（ａ）は回路側の情報を
示す図、（ｂ）はレイアウト側の情報を示す図である。FIG. 4 is a flowchart for explaining an example of a conventional circuit connection verification method. FIG.
5A and 5B are diagrams illustrating elements to be verified for explaining the flowchart illustrated in FIG. 4, FIG. 5A is a diagram illustrating information on a circuit side, and FIG.
【０００５】まず、集積回路の下位セルとなるセルＢの
回路側及びレイアウト側のそれぞれにおける接続情報を
抽出する（ステップＳ１１）。例えば図５に示す例にお
いては、回路側にてａ１とｂ１とからなるネットを、ま
た、レイアウト側にてＡ１とＢ１とからなるネットと、
Ｃ１からなるネットとをそれぞれ抽出する。ここで、レ
イアウト側にて抽出されるＣ１からなるネットにおいて
は、セルＢ内では何の素子とも接続されない通過配線で
ある。First, the connection information on the circuit side and the layout side of the cell B, which is the lower cell of the integrated circuit, is extracted (step S11). For example, in the example shown in FIG. 5, a net composed of a1 and b1 on the circuit side, a net composed of A1 and B1 on the layout side,
A net consisting of C1 is extracted. Here, the net composed of C1 extracted on the layout side is a passing wiring that is not connected to any element in the cell B.
【０００６】次に、セルＢの接続照合処理（以下、ＬＶ
Ｓを称する）を行う（ステップＳ１２）。[0006] Next, connection collation processing of cell B (hereinafter referred to as LV)
S) (step S12).
【０００７】ここでＬＶＳとは、ステップＳ１１におい
て抽出した回路側のネット及び素子がそれぞれレイアウ
ト側のどのネット及び素子に相当するかを検出すること
であり、例えば図５に示す例においては、回路側におけ
るａ１とｂ１とからなるネットがレイアウト側における
Ａ１とＢ１とからなるネットに相当することが検出され
る。Here, the LVS is to detect which net and element on the circuit side extracted in step S11 correspond to which net and element on the layout side. For example, in the example shown in FIG. It is detected that the net composed of a1 and b1 on the layout side corresponds to the net composed of A1 and B1 on the layout side.
【０００８】次に、集積回路の上位セルとなるセルＡの
回路側及びレイアウト側のそれぞれにおける接続情報を
抽出する（ステップＳ１３）。例えば図５に示す例にお
いては、回路側にてａとｂとからなるネットを、また、
レイアウト側にてＡとＢとからなるネットと、ＣとＤと
からなるネットとをそれぞれ抽出する。Next, connection information on each of the circuit side and the layout side of the cell A which is the upper cell of the integrated circuit is extracted (step S13). For example, in the example shown in FIG. 5, a net consisting of a and b is
On the layout side, a net composed of A and B and a net composed of C and D are extracted.
【０００９】次に、セルＢのＬＶＳの結果を参照して、
セルＡのＬＶＳを行うが（ステップＳ１４）、セルＡの
ＬＶＳにおいては、セルＡのネットとセルＢのネットと
の接続部分に発生しているブロック端子ＢＬ１〜ＢＬ４
を用いて行う。また、既にＬＶＳが行われたセルＢをブ
ラックボックスとして扱う。Next, referring to the result of LVS of cell B,
The LVS of the cell A is performed (step S14). In the LVS of the cell A, the block terminals BL1 to BL4 generated at the connection between the net of the cell A and the net of the cell B are generated.
This is performed using Also, the cell B on which LVS has been performed is treated as a black box.
【００１０】ステップＳ１４におけるＬＶＳの結果、ブ
ロック端子ＢＬ１，ＢＬ２においては、回路側及びレイ
アウト側のそれぞれに存在するが、ブロック端子ＢＬ
３，ＢＬ４においては、レイアウト側に存在するもの
の、回路側には存在しない。これは、ブロック端子ＢＬ
３，ＢＬ４からなるネットが、セル内に素子との接続を
持たないネット（通過配線）であるためであり、その場
合、回路側とレイアウト側との照合において擬似的な接
続エラーが検出されてしまう。As a result of the LVS in step S14, the block terminals BL1 and BL2 exist on the circuit side and the layout side, respectively.
3, BL4 exists on the layout side but does not exist on the circuit side. This is the block terminal BL
This is because the net consisting of BL3 and BL4 is a net (passing wiring) having no connection to the element in the cell. In this case, a pseudo connection error is detected in the comparison between the circuit side and the layout side. I will.
【００１１】[0011]
【発明が解決しようとする課題】上述したように、従来
の回路接続照合検証方法においては、レイアウト側のみ
において、下位階層のセルに、そのセル内の素子との接
続を持たないネットが存在する場合、上位階層のセルの
照合時に擬似的な接続エラーが検出されてしまうという
問題点がある。As described above, in the conventional circuit connection verification method, a net having no connection with an element in a cell exists in a cell of a lower hierarchy only on the layout side. In this case, there is a problem that a pseudo connection error is detected at the time of comparing cells in the upper layer.
【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、レイアウト
側のみにおいて、下位階層のセルに、そのセル内の素子
との接続を持たないネットが存在する場合においても、
上位階層のセルの照合時に擬似的な接続エラーが検出さ
れてしまうことのない回路接続照合検証方法及びその装
置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and only the layout side does not have a connection between a cell in a lower hierarchy and an element in the cell. Even if there is a net,
It is an object of the present invention to provide a circuit connection verification method and apparatus for verifying a circuit connection in which a pseudo connection error is not detected at the time of verification of a cell in an upper layer.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のセルから構成される集積回路にて、
各セル内の回路側とレイアウト側との接続照合をセル同
士の接続部分となるブロック端子を用いて下位階層セル
から順次行うことにより、上位階層セルの回路側とレイ
アウト側との接続照合を行う回路接続照合検証方法であ
って、下位セルの回路側及びレイアウト側のそれぞれに
おける接続情報を抽出する処理と、前記レイアウト側に
てセル内の１つの素子とも接続されない浮きネットを検
出する処理と、前記下位セルにおける回路側とレイアウ
ト側との接続照合を行う処理と、上位セルの回路側及び
レイアウト側のそれぞれにおける接続情報を抽出する処
理と、前記ブロック端子のうち、前記浮きネットと接続
されたブロック端子を削除する処理と、該処理にて削除
されなかったブロック端子と、前記下位セルの接続照合
結果とを用いて前記上位セルにおける回路側とレイアウ
ト側との接続照合を行う処理とを有することを特徴とす
る。According to the present invention, there is provided an integrated circuit comprising a plurality of cells.
Connection verification between the circuit side and the layout side of the upper layer cell is performed by sequentially performing the connection verification between the circuit side and the layout side in each cell from the lower layer cell using the block terminal which is the connection portion between the cells. A circuit connection verification method for extracting connection information on each of a circuit side and a layout side of a lower cell, a process for detecting a floating net not connected to one element in the cell on the layout side, A process of performing a connection check between the circuit side and the layout side in the lower cell, a process of extracting connection information on each of the circuit side and the layout side of the upper cell, and connecting the block terminal to the floating net. A process of deleting a block terminal, a block terminal that has not been deleted in the process, and a connection verification result of the lower cell, And having a process for connecting matching between the circuit side and the layout side in the upper cell.
【００１４】また、前記下位セルの接続照合結果を格納
する処理を有し、該処理にて格納された前記下位セルの
接続照合結果を用いて前記上位セルにおける回路側とレ
イアウト側との接続照合を行うことを特徴とする。In addition, the method has a process of storing the connection verification result of the lower cell, and uses the connection verification result of the lower cell stored in the processing to verify the connection between the circuit side and the layout side of the upper cell. Is performed.
【００１５】また、前記上位セルの接続照合検証結果を
外部に出力する処理を有することを特徴とする。[0015] The present invention is characterized in that the method further comprises a process of outputting the connection verification result of the upper cell to the outside.
【００１６】また、セル内の接続情報を抽出する接続情
報抽出手段と、該接続情報抽出手段にて抽出された接続
情報に基づいて前記セル内の回路側とレイアウト側との
接続照合をセル同士の接続部分となるブロック端子を用
いて行う接続照合手段とを有し、前記接続照合を下位階
層セルから順次行うことにより、上位階層セルの回路側
とレイアウト側との接続照合を行う回路接続照合検証装
置において、前記接続情報抽出手段は、レイアウト側に
てセル内の１つの素子とも接続されていない浮きネット
を抽出する浮きネット情報抽出手段を有し、前記接続照
合手段は、前記浮きネット情報抽出手段にて抽出された
下位セルの浮きネット情報に基づいて、上位セル内のブ
ロック端子のうち所定のブロック端子を削除するブロッ
ク端子削除手段を有し、削除されなかったブロック端子
と、前記下位セルの接続照合結果とを用いて前記上位セ
ルにおける回路側とレイアウト側との接続照合を行うこ
とを特徴とする。Also, connection information extraction means for extracting connection information in the cell, and connection verification between the circuit side and the layout side in the cell based on the connection information extracted by the connection information extraction means, between the cells. Circuit matching means for performing connection matching between the circuit side of the upper hierarchical cell and the layout side by sequentially performing the connection matching from the lower hierarchical cell. In the verification device, the connection information extraction unit has a floating net information extraction unit that extracts a floating net that is not connected to one element in the cell on the layout side, and the connection matching unit includes the floating net information. A block terminal deletion unit for deleting a predetermined block terminal among block terminals in the upper cell based on the floating net information of the lower cell extracted by the extraction unit; And, the block terminals that were not removed, and performs connection verification between the circuit side and the layout side in the upper cell using the connection verification result of the lower cell.
【００１７】また、前記接続照合手段は、該接続照合手
段における照合結果が一時格納される照合結果格納手段
を有し、該照合結果格納手段に格納された前記下位セル
の接続照合結果を用いて前記上位セルにおける回路側と
レイアウト側との接続照合を行うことを特徴とする。Further, the connection collation means has a collation result storage means for temporarily storing the collation result in the connection collation means, and uses the connection collation result of the lower cell stored in the collation result storage means. A connection check between the circuit side and the layout side in the upper cell is performed.
【００１８】また、前記接続照合手段における上位セル
の接続照合検証結果を外部に出力する照合結果出力手段
を有することを特徴とする。Further, there is provided a verification result output means for outputting the connection verification result of the upper cell in the connection verification means to the outside.
【００１９】（作用）上記のように構成された本発明に
おいては、下位セルの接続情報を抽出する際に、レイア
ウト側にてセル内の１つの素子とも接続されない浮きネ
ットが検出され、セル内の接続照合を行う際に、セル同
士の接続部分となるブロック端子のうち、浮きネットと
接続されたブロック端子が削除され、削除されなかった
ブロック端子と、下位セルの接続照合結果とを用いて上
位セルにおける回路側とレイアウト側との接続照合が行
われるので、レイアウト側のみにおいて、下位階層のセ
ルに、そのセル内の素子との接続を持たない浮きネット
が存在する場合においても、上位階層のセルの照合時に
擬似的な接続エラーが検出されてしまうことはない。(Operation) In the present invention configured as described above, when extracting the connection information of the lower cell, a floating net that is not connected to one element in the cell is detected on the layout side. When performing the connection verification of, the block terminals connected to the floating net among the block terminals that are the connection parts of the cells are deleted, and the block terminals that are not deleted and the connection verification results of the lower cells are used. Since the connection matching between the circuit side and the layout side in the upper cell is performed, even if there is a floating net having no connection with an element in the lower layer cell on the layout side only, the upper layer No pseudo connection error is detected at the time of cell collation.
【００２０】[0020]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２１】図１は、本発明の回路接続照合検証装置の
実施の一形態を示す図である。FIG. 1 is a diagram showing an embodiment of a circuit connection verification device according to the present invention.
【００２２】本形態は図１に示すように、集積回路を構
成する各セル内の接続情報を抽出する接続情報抽出手段
１０と、接続情報抽出手段１０にて抽出された接続情報
に基づいてセル内の回路側とレイアウト側との接続照合
を行う接続照合手段２０と、接続照合手段２０における
照合結果を外部に出力するための照合結果出力手段３０
とから構成されており、接続情報抽出手段１０には、レ
イアウト側にてセル内のどの素子とも接続されていない
ネット（以下、浮きネットと称する）を抽出する浮きネ
ット情報抽出手段１１が設けられ、また、接続照合手段
２０には、接続照合手段２０における照合結果が一時格
納される照合結果格納手段２１と、浮きネット情報抽出
手段１１にて抽出された下位セルの浮きネット情報に基
づいて上位セル内の任意のブロック端子を削除するブロ
ック端子削除手段２２とが設けられている。In this embodiment, as shown in FIG. 1, connection information extraction means 10 for extracting connection information in each cell constituting an integrated circuit, and a cell based on the connection information extracted by the connection information extraction means 10 And a collation result output means 30 for outputting a collation result from the connection collation means 20 to the outside.
The connection information extracting means 10 is provided with a floating net information extracting means 11 for extracting a net which is not connected to any element in the cell on the layout side (hereinafter referred to as a floating net). Further, the connection matching means 20 includes a matching result storage means 21 for temporarily storing the matching result of the connection matching means 20, and a higher order based on the floating net information of the lower cell extracted by the floating net information extracting means 11. Block terminal deleting means 22 for deleting an arbitrary block terminal in the cell is provided.
【００２３】以下に、上記のように構成された回路接続
照合検証装置を用いた回路接続照合検証方法について図
面を参照して説明する。A circuit connection verification method using the circuit connection verification apparatus configured as described above will be described below with reference to the drawings.
【００２４】図２は、図１に示した回路接続照合検証装
置を用いた回路接続照合検証方法を説明するためのフロ
ーチャートである。また、図３は、図２に示すフローチ
ャートを説明するための検証対象となる素子を示す図で
あり、（ａ）は回路側の情報を示す図、（ｂ）はレイア
ウト側の情報を示す図である。FIG. 2 is a flowchart for explaining a circuit connection verification method using the circuit connection verification apparatus shown in FIG. FIGS. 3A and 3B are diagrams showing elements to be verified for explaining the flowchart shown in FIG. 2, wherein FIG. 3A shows information on the circuit side, and FIG. 3B shows information on the layout side. It is.
【００２５】まず、接続情報抽出手段１０において、集
積回路の下位セルとなるセルＢの回路側及びレイアウト
側のそれぞれにおける接続情報を抽出する（ステップＳ
１）。例えば図１に示す例においては、回路側にてａ１
とｂ１とからなるネットを、また、レイアウト側にてＡ
１とＢ１とからなるネットと、Ｃ１からなるネットとを
それぞれ抽出する。ここで、浮きネット情報抽出手段１
１において、レイアウト側にて抽出されたＣ１からなる
ネットが、セルＢ内では何の素子とも接続されない浮き
ネットであることを検出する（ステップＳ２）。First, the connection information extracting means 10 extracts connection information on the circuit side and the layout side of the cell B, which is a lower cell of the integrated circuit (step S).
1). For example, in the example shown in FIG.
And the net consisting of b1 and A1 on the layout side
A net consisting of 1 and B1 and a net consisting of C1 are extracted. Here, floating net information extraction means 1
In step 1, it is detected that the net composed of C1 extracted on the layout side is a floating net that is not connected to any element in the cell B (step S2).
【００２６】次に、接続照合手段２０において、セルＢ
のＬＶＳを行う（ステップＳ３）。例えば図１に示す例
においては、回路側におけるａ１とｂ１とからなるネッ
トがレイアウト側におけるＡ１とＢ１とからなるネット
に相当することを検出する。セルＢの照合結果及び浮き
ネット情報抽出手段１１にて抽出された情報は照合結果
格納手段２１に一時格納される。Next, in the connection checking means 20, the cell B
Is performed (step S3). For example, in the example shown in FIG. 1, it is detected that the net composed of a1 and b1 on the circuit side corresponds to the net composed of A1 and B1 on the layout side. The collation result of the cell B and the information extracted by the floating net information extraction means 11 are temporarily stored in the collation result storage means 21.
【００２７】次に、接続情報抽出手段１０において、集
積回路の上位セルとなるセルＡの回路側及びレイアウト
側のそれぞれにおける接続情報を抽出する（ステップＳ
４）。例えば図１に示す例においては、回路側にてａと
ｂとからなるネットを、また、レイアウト側にてＡとＢ
とからなるネットと、ＣとＤとからなるネットとをそれ
ぞれ抽出する。Next, the connection information extracting means 10 extracts connection information on each of the circuit side and the layout side of the cell A which is the upper cell of the integrated circuit (step S).
4). For example, in the example shown in FIG. 1, a net composed of a and b is set on the circuit side, and A and B are set on the layout side.
And a net consisting of C and D are extracted.
【００２８】次に、照合格納手段２１に格納されたセル
ＢのＬＶＳの結果及び浮きネット情報抽出手段１１にて
抽出された情報を参照して、セルＡのＬＶＳを行うが、
その際、まず、セルＡのネットとセルＢのネットとの接
続部分に発生しているブロック端子ＢＬ１〜ＢＬ４のう
ち、浮きネット情報抽出手段１１にて抽出された浮きネ
ットと接続されたブロック端子ＢＬ３，ＢＬ４を削除す
る（ステップＳ５）。Next, the LVS of the cell A is performed by referring to the LVS result of the cell B stored in the collation storage unit 21 and the information extracted by the floating net information extraction unit 11.
At that time, first, of the block terminals BL1 to BL4 generated at the connection portion between the net of the cell A and the net of the cell B, the block terminal connected to the floating net extracted by the floating net information extracting means 11 BL3 and BL4 are deleted (step S5).
【００２９】その後、ブロック端子ＢＬ１，ＢＬ２を用
いてセルＡのＬＶＳを行い（ステップＳ６）、照合結果
を照合結果出力手段３０から外部へ出力する（ステップ
Ｓ７）。Thereafter, LVS of the cell A is performed using the block terminals BL1 and BL2 (step S6), and the collation result is output from the collation result output means 30 to the outside (step S7).
【００３０】なお、本形態においては、下位セル及び上
位セルの２層のセルからなる集積回路の接続照合検証に
ついて説明したが、本発明はこれに限らず、複数のセル
からなるものであっても、下位階層セルからボトムアッ
プで照合を進めいけば、同様に接続照合検証を行うこと
ができる。In this embodiment, connection verification of an integrated circuit composed of two layers of cells, a lower cell and an upper cell, has been described. However, the present invention is not limited to this. Also, if the matching is advanced bottom-up from the lower hierarchical cell, the connection matching verification can be similarly performed.
【００３１】[0031]
【発明の効果】以上説明したように構成された本発明に
おいては、下位セルの接続情報を抽出する際に、レイア
ウト側にてセル内の１つの素子とも接続されない浮きネ
ットを検出し、セル内の接続照合を行う際に、セル同士
の接続部分となるブロック端子のうち、浮きネットと接
続されたブロック端子を削除し、削除されなかったブロ
ック端子と、下位セルの接続照合結果とを用いて上位セ
ルにおける回路側とレイアウト側との接続照合を行う構
成としたため、レイアウト側のみにおいて、下位階層の
セルに、そのセル内の素子との接続を持たない浮きネッ
トが存在する場合において、上位階層のセルの照合時に
擬似的な接続エラーが生じることを防ぐことができる。In the present invention constructed as described above, when extracting the connection information of the lower cell, a floating net which is not connected to one element in the cell is detected on the layout side. When performing the connection verification of, the block terminals connected to the floating net among the block terminals that are the connection parts of the cells are deleted, and the block terminals that have not been deleted and the connection verification result of the lower cell are used. Since the connection between the circuit side and the layout side in the upper cell is collated, only the layout side is used when a floating net having no connection with an element in the lower layer cell exists in the lower layer cell. A pseudo connection error can be prevented from occurring at the time of cell collation.
【図１】本発明の回路接続照合検証装置の実施の一形態
を示す図である。FIG. 1 is a diagram showing an embodiment of a circuit connection verification device according to the present invention.
【図２】図１に示した回路接続照合検証装置を用いた回
路接続照合検証方法を説明するためのフローチャートで
ある。FIG. 2 is a flowchart for explaining a circuit connection verification method using the circuit connection verification device shown in FIG. 1;
【図３】図２に示すフローチャートを説明するための検
証対象となる素子を示す図であり、（ａ）は回路側の情
報を示す図、（ｂ）はレイアウト側の情報を示す図であ
る。3A and 3B are diagrams showing elements to be verified for explaining the flowchart shown in FIG. 2; FIG. 3A is a diagram showing information on a circuit side; FIG. 3B is a diagram showing information on a layout side; .
【図４】従来の回路接続照合検証方法の一例を説明する
ためのフローチャートである。FIG. 4 is a flowchart illustrating an example of a conventional circuit connection verification method.
【図５】図４に示すフローチャートを説明するための検
証対象となる素子を示す図であり、（ａ）は回路側の情
報を示す図、（ｂ）はレイアウト側の情報を示す図であ
る。5A and 5B are diagrams showing elements to be verified for explaining the flowchart shown in FIG. 4; FIG. 5A is a diagram showing information on a circuit side; FIG. 5B is a diagram showing information on a layout side; .
１０ 接続情報抽出手段 １１ 浮きネット情報抽出手段 ２０ 接続照合手段 ２１ 照合結果格納手段 ２２ ブロック端子削除手段 ３０ 照合結果出力手段 DESCRIPTION OF SYMBOLS 10 Connection information extraction means 11 Floating net information extraction means 20 Connection collation means 21 Collation result storage means 22 Block terminal deletion means 30 Collation result output means
Claims (6)
て、各セル内の回路側とレイアウト側との接続照合をセ
ル同士の接続部分となるブロック端子を用いて下位階層
セルから順次行うことにより、上位階層セルの回路側と
レイアウト側との接続照合を行う回路接続照合検証方法
であって、 下位セルの回路側及びレイアウト側のそれぞれにおける
接続情報を抽出する処理と、 前記レイアウト側にてセル内の１つの素子とも接続され
ない浮きネットを検出する処理と、 前記下位セルにおける回路側とレイアウト側との接続照
合を行う処理と、 上位セルの回路側及びレイアウト側のそれぞれにおける
接続情報を抽出する処理と、 前記ブロック端子のうち、前記浮きネットと接続された
ブロック端子を削除する処理と、 該処理にて削除されなかったブロック端子と、前記下位
セルの接続照合結果とを用いて前記上位セルにおける回
路側とレイアウト側との接続照合を行う処理とを有する
ことを特徴とする回路接続照合検証方法。In an integrated circuit composed of a plurality of cells, connection verification between a circuit side and a layout side in each cell is performed sequentially from a lower-level cell using block terminals serving as connection parts between cells. A circuit connection verification method for verifying the connection between the circuit side and the layout side of the upper-layer cell, comprising: a process of extracting connection information on each of the circuit side and the layout side of the lower cell; A process of detecting a floating net that is not connected to any one element in the cell; a process of checking the connection between the circuit side and the layout side of the lower cell; and extracting connection information on each of the circuit side and the layout side of the upper cell Processing of removing the block terminal connected to the floating net among the block terminals; and A circuit connection verification method comprising: performing a connection verification between a circuit side and a layout side in the upper cell using a block terminal and a connection verification result of the lower cell.
において、 前記下位セルの接続照合結果を格納する処理を有し、 該処理にて格納された前記下位セルの接続照合結果を用
いて前記上位セルにおける回路側とレイアウト側との接
続照合を行うことを特徴とする回路接続照合検証方法。2. The circuit connection verification method according to claim 1, further comprising a step of storing a connection verification result of the lower cell, wherein the connection verification result of the lower cell stored in the processing is used. A circuit connection verification method, wherein connection verification between a circuit side and a layout side in the upper cell is performed.
続照合検証方法において、 前記上位セルの接続照合検証結果を外部に出力する処理
を有することを特徴とする回路接続照合検証方法。3. The circuit connection verification method according to claim 1, further comprising a step of outputting a connection verification result of the upper cell to the outside.
出手段と、 該接続情報抽出手段にて抽出された接続情報に基づいて
前記セル内の回路側とレイアウト側との接続照合をセル
同士の接続部分となるブロック端子を用いて行う接続照
合手段とを有し、 前記接続照合を下位階層セルから順次行うことにより、
上位階層セルの回路側とレイアウト側との接続照合を行
う回路接続照合検証装置において、 前記接続情報抽出手段は、レイアウト側にてセル内の１
つの素子とも接続されていない浮きネットを抽出する浮
きネット情報抽出手段を有し、 前記接続照合手段は、前記浮きネット情報抽出手段にて
抽出された下位セルの浮きネット情報に基づいて、上位
セル内のブロック端子のうち所定のブロック端子を削除
するブロック端子削除手段を有し、削除されなかったブ
ロック端子と、前記下位セルの接続照合結果とを用いて
前記上位セルにおける回路側とレイアウト側との接続照
合を行うことを特徴とする回路接続照合検証装置。4. A connection information extracting unit for extracting connection information in a cell, and a connection check between a circuit side and a layout side in the cell based on the connection information extracted by the connection information extraction unit. And connection verification means for performing the connection verification using a block terminal serving as a connection portion, by performing the connection verification sequentially from the lower hierarchical cell,
In a circuit connection verification device for verifying connection between a circuit side and a layout side of an upper-layer cell, the connection information extracting means includes:
A floating net information extracting means for extracting a floating net which is not connected to any one of the elements, wherein the connection collating means is configured based on the floating net information of the lower cell extracted by the floating net information extracting means; Having block terminal deletion means for deleting a predetermined block terminal among the block terminals in the block terminals not deleted, and the circuit side and the layout side in the upper cell using the connection verification result of the lower cell. A circuit connection verification device, wherein the connection verification is performed.
において、 前記接続照合手段は、該接続照合手段における照合結果
が一時格納される照合結果格納手段を有し、該照合結果
格納手段に格納された前記下位セルの接続照合結果を用
いて前記上位セルにおける回路側とレイアウト側との接
続照合を行うことを特徴とする回路接続照合検証装置。5. The circuit connection verification device according to claim 4, wherein said connection verification means includes a verification result storage means for temporarily storing a verification result of said connection verification means, and said verification result storage means includes: A circuit connection verification device for verifying connection between a circuit side and a layout side in the upper cell using the stored connection verification result of the lower cell.
続照合検証装置において、 前記接続照合手段における上位セルの接続照合検証結果
を外部に出力する照合結果出力手段を有することを特徴
とする回路接続照合検証装置。6. The circuit connection verification apparatus according to claim 4, further comprising a verification result output unit that outputs a connection verification result of a higher-order cell in the connection verification unit to the outside. Circuit connection verification device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27889097A JP3148163B2 (en) | 1997-10-13 | 1997-10-13 | Circuit connection verification method and device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP27889097A JP3148163B2 (en) | 1997-10-13 | 1997-10-13 | Circuit connection verification method and device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121625A JPH11121625A (en) | 1999-04-30 |
| JP3148163B2 true JP3148163B2 (en) | 2001-03-19 |
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ID=17603536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP27889097A Expired - Fee Related JP3148163B2 (en) | 1997-10-13 | 1997-10-13 | Circuit connection verification method and device |
Country Status (1)
| Country | Link |
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| JP (1) | JP3148163B2 (en) |
-
1997
- 1997-10-13 JP JP27889097A patent/JP3148163B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11121625A (en) | 1999-04-30 |
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