JPH06204885A - データ圧縮伸張装置 - Google Patents
データ圧縮伸張装置Info
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- JPH06204885A JPH06204885A JP4360889A JP36088992A JPH06204885A JP H06204885 A JPH06204885 A JP H06204885A JP 4360889 A JP4360889 A JP 4360889A JP 36088992 A JP36088992 A JP 36088992A JP H06204885 A JPH06204885 A JP H06204885A
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Abstract
(57)【要約】
【目的】 小さな回路規模で高速にデータの圧縮を行な
うことが可能なデータ圧縮伸張装置を実現する。 【構成】 データ圧縮伸張装置は、DCT演算係数を簡
単な整数比に変えた形のシリアル回路により構成され、
パラレル−シリアル変換装装置11から出力されたデー
タに対して一次元のDCT演算をシリアル演算の形で施
すデータ変換演算装置50と、データ記憶装置10に蓄
えられたデータ変換演算後のデータに対して、DCT演
算係数を整数比に変えることにより生じたゲイン変化分
を吸収させるように量子化演算を行なう量子化装置51
と、上記各部の動作をデータ圧縮装置の全体を制御する
制御装置52とを設け、2のべきで表現できる部分はべ
きで表現してシリアル回路を構成する一方で、べきで表
現しようとすればビット数が大きくなってしまう部分に
ついては敢えてべきにより表現しようとしないで2のべ
きにとらわれずにDCT演算式の係数を整数比に置き換
え、そのゲイン変化分を量子化部によって吸収する。
うことが可能なデータ圧縮伸張装置を実現する。 【構成】 データ圧縮伸張装置は、DCT演算係数を簡
単な整数比に変えた形のシリアル回路により構成され、
パラレル−シリアル変換装装置11から出力されたデー
タに対して一次元のDCT演算をシリアル演算の形で施
すデータ変換演算装置50と、データ記憶装置10に蓄
えられたデータ変換演算後のデータに対して、DCT演
算係数を整数比に変えることにより生じたゲイン変化分
を吸収させるように量子化演算を行なう量子化装置51
と、上記各部の動作をデータ圧縮装置の全体を制御する
制御装置52とを設け、2のべきで表現できる部分はべ
きで表現してシリアル回路を構成する一方で、べきで表
現しようとすればビット数が大きくなってしまう部分に
ついては敢えてべきにより表現しようとしないで2のべ
きにとらわれずにDCT演算式の係数を整数比に置き換
え、そのゲイン変化分を量子化部によって吸収する。
Description
【0001】
【産業上の利用分野】本発明は、画像データの圧縮処理
等に用いられるデータ圧縮伸張装置に係り、詳細には小
さな回路規模でデータ圧縮を行うことが可能なデータ圧
縮伸張装置に
等に用いられるデータ圧縮伸張装置に係り、詳細には小
さな回路規模でデータ圧縮を行うことが可能なデータ圧
縮伸張装置に
【0002】関する。
【従来の技術】ISDNやCD−ROMを前提とした画
像の高能率符号化技術において、DCT(Discrete Cos
ine Transform:離散コサイン変換)が高能率符号化技
術の主流になりつつある。このDCTに限らず、高能率
符号化して画素当りの平均ビット数を減らすと、画像の
品質は落ち、圧縮率を上げると、画質の劣化を引き起こ
す。例えば、現行の標準テレビ信号を1.5Mビット/
秒に圧縮した場合に問題となるのは、輪郭部分の劣化と
DCTで処理するブロック単位(例えば8×8画素)に
発生するブロック歪である。逆変換して画素を再生する
ときに、ブロック内のDCT出力をすべて線形和するこ
とになるが、8×8画素から成るブロックのDCT出力
64個のうち、一つでも情報損失があると、ブロック内
全体の再生画素に劣化が生じる。
像の高能率符号化技術において、DCT(Discrete Cos
ine Transform:離散コサイン変換)が高能率符号化技
術の主流になりつつある。このDCTに限らず、高能率
符号化して画素当りの平均ビット数を減らすと、画像の
品質は落ち、圧縮率を上げると、画質の劣化を引き起こ
す。例えば、現行の標準テレビ信号を1.5Mビット/
秒に圧縮した場合に問題となるのは、輪郭部分の劣化と
DCTで処理するブロック単位(例えば8×8画素)に
発生するブロック歪である。逆変換して画素を再生する
ときに、ブロック内のDCT出力をすべて線形和するこ
とになるが、8×8画素から成るブロックのDCT出力
64個のうち、一つでも情報損失があると、ブロック内
全体の再生画素に劣化が生じる。
【0003】ここで、DCT変換は、直交変換の一つで
あり、カールネン・レーベ変換と並んでエネルギの集中
度の最も高い変換法といわれるものである。
あり、カールネン・レーベ変換と並んでエネルギの集中
度の最も高い変換法といわれるものである。
【0004】いま、信号f(j) (j=0、1、…、
N−1)の一次元のDCT変換による結果F(u)
(u=0、1、…、N−1)は数1で定義される。
N−1)の一次元のDCT変換による結果F(u)
(u=0、1、…、N−1)は数1で定義される。
【0005】
【数1】 また、逆DCT変換は、数2で定義される。
【0006】
【数2】 このようなDCT変換を画像に対して施すことにより、
エネルギ集中が得られることから、エネルギの多い成分
のみを符号化することが可能となり、これにより画像デ
ータの圧縮を行なうようにしている。
エネルギ集中が得られることから、エネルギの多い成分
のみを符号化することが可能となり、これにより画像デ
ータの圧縮を行なうようにしている。
【0007】ところで、上記DCTを有するデータ圧縮
伸張装置に限らず、通常のデータ圧縮伸張装置では、数
値列に対し、データ変換(FFT,DCT等)を施し、
その後に量子化を行っている。
伸張装置に限らず、通常のデータ圧縮伸張装置では、数
値列に対し、データ変換(FFT,DCT等)を施し、
その後に量子化を行っている。
【0008】図6は従来のデータ圧縮伸張装置のブロッ
ク図である。10はデータ記憶装置であり、データ記憶
装置10には圧縮を施そうとする2次元データがパラレ
ルデータの形で蓄えられている。データ記憶装置10に
蓄えられているデータ(例えば、画像データ)はパラレ
ル−シリアル変換装置11に入力され、パラレル−シリ
アル変換装置11はデータ記憶装置10から読み込んだ
パラレルデータをシリアルデータに変換してデータ変換
演算装置12に出力する。データ変換演算装置12はパ
ラレル−シリアル変換装置11から出力されたデータに
対して一次元のDCT演算をシリアル演算の形で施す。
シリアルDCT演算されたデータはシリアル−パラレル
変換装置13に出力され、シリアル−パラレル変換装置
13はデータ変換演算装置12から出力されたシリアル
データをパラレルデータに変換してデータ記憶装置10
に書き込む。上記の例は一次元の場合であり、画像等の
二次元の場合には図7に示すように上述した処理を縦横
(順不同)二次元に施す。また、量子化装置14は、デ
ータ記憶装置10に蓄えられたデータ変換演算後のデー
タに対して、例えば図8に示すような量子化テーブルの
値で除算をする(あるいは、逆数の乗算)ことによって
量子化演算を行なう。上記各部の動作はデータ圧縮伸張
装置の全体を制御する制御装置15によって制御され
る。
ク図である。10はデータ記憶装置であり、データ記憶
装置10には圧縮を施そうとする2次元データがパラレ
ルデータの形で蓄えられている。データ記憶装置10に
蓄えられているデータ(例えば、画像データ)はパラレ
ル−シリアル変換装置11に入力され、パラレル−シリ
アル変換装置11はデータ記憶装置10から読み込んだ
パラレルデータをシリアルデータに変換してデータ変換
演算装置12に出力する。データ変換演算装置12はパ
ラレル−シリアル変換装置11から出力されたデータに
対して一次元のDCT演算をシリアル演算の形で施す。
シリアルDCT演算されたデータはシリアル−パラレル
変換装置13に出力され、シリアル−パラレル変換装置
13はデータ変換演算装置12から出力されたシリアル
データをパラレルデータに変換してデータ記憶装置10
に書き込む。上記の例は一次元の場合であり、画像等の
二次元の場合には図7に示すように上述した処理を縦横
(順不同)二次元に施す。また、量子化装置14は、デ
ータ記憶装置10に蓄えられたデータ変換演算後のデー
タに対して、例えば図8に示すような量子化テーブルの
値で除算をする(あるいは、逆数の乗算)ことによって
量子化演算を行なう。上記各部の動作はデータ圧縮伸張
装置の全体を制御する制御装置15によって制御され
る。
【0009】上記データ変換演算装置12により実行さ
れるシリアルDCT演算を以下に説明するシリアル演算
によって行なう。
れるシリアルDCT演算を以下に説明するシリアル演算
によって行なう。
【0010】先ず、基本的な考え方としてCOS係数の値
を、数3に示すように2のべき(すなわち、2のn乗)
の和又は差で表すようにする。数3に示すように数値を
2のべきで表現する理由はシリアルの回路による演算を
実現するためである。すなわち、図9において、符号2
1は、クロック入力信号に応答し、入力信号を1クロッ
ク遅れた出力とするFF(フリップフロップ)からなる
1タイムディレイユニットを表すものとすると、1タイ
ムディレイユニット21を通って出てくる出力と1タイ
ムディレイユニット21を通らずに直接出てくる出力と
を比較すると前者が後者より1クロック分遅い。ここ
で、1タイムディレイユニット21はシフトレジスタが
並んだようなものであり、例えばLSB側から順にデー
タが入力されているものとすると、1クロック遅く出て
くるということは2倍されたことを意味する。同様に、
8倍しようとする場合には上記1タイムディレイユニッ
ト21を図10に示すように3つ並べて3クロック遅ら
せるようにすれば23で8倍となる。本実施例では上記
ユニットを組み合わせて加減算を行なうことでシリアル
演算回路を実現する。
を、数3に示すように2のべき(すなわち、2のn乗)
の和又は差で表すようにする。数3に示すように数値を
2のべきで表現する理由はシリアルの回路による演算を
実現するためである。すなわち、図9において、符号2
1は、クロック入力信号に応答し、入力信号を1クロッ
ク遅れた出力とするFF(フリップフロップ)からなる
1タイムディレイユニットを表すものとすると、1タイ
ムディレイユニット21を通って出てくる出力と1タイ
ムディレイユニット21を通らずに直接出てくる出力と
を比較すると前者が後者より1クロック分遅い。ここ
で、1タイムディレイユニット21はシフトレジスタが
並んだようなものであり、例えばLSB側から順にデー
タが入力されているものとすると、1クロック遅く出て
くるということは2倍されたことを意味する。同様に、
8倍しようとする場合には上記1タイムディレイユニッ
ト21を図10に示すように3つ並べて3クロック遅ら
せるようにすれば23で8倍となる。本実施例では上記
ユニットを組み合わせて加減算を行なうことでシリアル
演算回路を実現する。
【0011】図11は乗算部のシリアル演算構成を示し
たものであり、図11は入力データを38倍する場合の
例である。先ず、38を数4の形に分解する。
たものであり、図11は入力データを38倍する場合の
例である。先ず、38を数4の形に分解する。
【0012】数4において、ある数値xを32倍すると
いうことは、xを左(MBS方向)へ5回シフトするこ
とであり、図11では、5段の1タイムディレイユニッ
ト271を通過させることによって実現される。また、
数4で示される2×(2+1)は、実際には、6である
から、4+2と表してもよい。しかし、図11のフルア
ダー22が1タイムディレイユニットを持っており、入
力データを2倍するため、2×(2+1)という表現形
式が採用できる。この図11のユニット自体の出力は7
6倍となるが、次段の取り込みタイミングを1クロック
遅らせることにより38倍を実現している。
いうことは、xを左(MBS方向)へ5回シフトするこ
とであり、図11では、5段の1タイムディレイユニッ
ト271を通過させることによって実現される。また、
数4で示される2×(2+1)は、実際には、6である
から、4+2と表してもよい。しかし、図11のフルア
ダー22が1タイムディレイユニットを持っており、入
力データを2倍するため、2×(2+1)という表現形
式が採用できる。この図11のユニット自体の出力は7
6倍となるが、次段の取り込みタイミングを1クロック
遅らせることにより38倍を実現している。
【0013】以下、データ圧縮伸張装置を図面に従い説
明する。
明する。
【0014】図12は、上記シリアルDCT演算を実行
するためのデータ変換演算装置12の回路構成を示す図
であり、I〜IVの各ステージから構成される。
するためのデータ変換演算装置12の回路構成を示す図
であり、I〜IVの各ステージから構成される。
【0015】図12において、31はステージIの演算
回路、32はステージIIの演算回路、33はステージII
Iの演算回路、34はステージIVの演算回路であり、こ
れらのステージI〜IVの演算回路31〜34はそれぞれ
スイッチ35〜39を介して直列に接続するように構成
されている。この場合、DCT演算処理では、図12に
示すように演算回路31〜34の順で直列接続され、ま
た逆DCT演算の処理では、スイッチ35〜39の切換
え動作により演算回路34〜31の順で直接接続される
ようになっている。そして、入力端子40に与えられる
入力データに対するDCTまたは逆DCT演算結果は出
力端子41から出力されるようになる。この場合、入力
データは、シリアル8系統よりなっている。
回路、32はステージIIの演算回路、33はステージII
Iの演算回路、34はステージIVの演算回路であり、こ
れらのステージI〜IVの演算回路31〜34はそれぞれ
スイッチ35〜39を介して直列に接続するように構成
されている。この場合、DCT演算処理では、図12に
示すように演算回路31〜34の順で直列接続され、ま
た逆DCT演算の処理では、スイッチ35〜39の切換
え動作により演算回路34〜31の順で直接接続される
ようになっている。そして、入力端子40に与えられる
入力データに対するDCTまたは逆DCT演算結果は出
力端子41から出力されるようになる。この場合、入力
データは、シリアル8系統よりなっている。
【0016】図13は、ステージIの演算回路31の回
路構成を示す図である。演算回路31は上述したシリア
ル演算を実行するものであり、加算器1a、1b、1
c、1dと減算器1e、1f、1g、1hから構成され
ている。
路構成を示す図である。演算回路31は上述したシリア
ル演算を実行するものであり、加算器1a、1b、1
c、1dと減算器1e、1f、1g、1hから構成され
ている。
【0017】図14は、ステージIIの演算回路32の回
路構成を示す図である。演算回路32は上述したシリア
ル演算を実行するものであり、シフタ2a〜2fと、CO
S(4/16)π演算(数1参照)を行なうCOS(4/16)π演算器
2g、2hから構成されている。ここで、上記シフタ2
a〜2fは、それぞれ10個のフリップフロップを直列
接続したものであり、入力されたデータを所定時間遅延
して出力するようになっている。また、上記COS(4/16)
π演算器2gは、COS(N/16)πのN=4の場合の近似式1
81=(16-1)×(2+1)×4+1の演算を実現したものであり、
加算器2g1、この加算器2g1の出力をシフトする4個
のフリップフロップからなるシフタ2g2、このシフタ
2g2の出力より加算器2g1からの出力を減算する減算
器2g3、この減算器2g3の出力をシフトする1個のフ
リップフロップからなるシフタ2g4、このシフタ2g4
の出力と上記減算器2g3の出力を加算する加算器2g
5、この加算器2g5の出力と上記加算器2g1の出力を
加算する加算器2g6から構成されている。また、上記C
OS(4/16)π演算器2hもCOS(N/16)πのN=4の場合の
近似式181=(16-1)×(2+1)×4+1の演算を実現したもので
あり、減算器2h1、この減算器2h1の出力をシフトす
る4個のフリップフロップからなるシフタ2h2、この
シフタ2h2の出力より減算器2h1の出力を減算する減
算器2h3、この減算器2h3の出力をシフトする1個の
フリップフロップからなるシフタ2h4、このシフタ2
h4の出力と減算器2h3の出力を加算する加算器2h
5、この加算器2h5の出力と減算器2h1の出力を加算
する加算器2h6から構成されている。
路構成を示す図である。演算回路32は上述したシリア
ル演算を実行するものであり、シフタ2a〜2fと、CO
S(4/16)π演算(数1参照)を行なうCOS(4/16)π演算器
2g、2hから構成されている。ここで、上記シフタ2
a〜2fは、それぞれ10個のフリップフロップを直列
接続したものであり、入力されたデータを所定時間遅延
して出力するようになっている。また、上記COS(4/16)
π演算器2gは、COS(N/16)πのN=4の場合の近似式1
81=(16-1)×(2+1)×4+1の演算を実現したものであり、
加算器2g1、この加算器2g1の出力をシフトする4個
のフリップフロップからなるシフタ2g2、このシフタ
2g2の出力より加算器2g1からの出力を減算する減算
器2g3、この減算器2g3の出力をシフトする1個のフ
リップフロップからなるシフタ2g4、このシフタ2g4
の出力と上記減算器2g3の出力を加算する加算器2g
5、この加算器2g5の出力と上記加算器2g1の出力を
加算する加算器2g6から構成されている。また、上記C
OS(4/16)π演算器2hもCOS(N/16)πのN=4の場合の
近似式181=(16-1)×(2+1)×4+1の演算を実現したもので
あり、減算器2h1、この減算器2h1の出力をシフトす
る4個のフリップフロップからなるシフタ2h2、この
シフタ2h2の出力より減算器2h1の出力を減算する減
算器2h3、この減算器2h3の出力をシフトする1個の
フリップフロップからなるシフタ2h4、このシフタ2
h4の出力と減算器2h3の出力を加算する加算器2h
5、この加算器2h5の出力と減算器2h1の出力を加算
する加算器2h6から構成されている。
【0018】図15は、ステージIIIの演算回路33の
回路構成を示す図である。演算回路33は上述したシリ
アル演算を実行するものであり、加算器3a,3b、減
算器3c,3dおよび加算器3e,3f、減算器3g,
3hから構成されている。
回路構成を示す図である。演算回路33は上述したシリ
アル演算を実行するものであり、加算器3a,3b、減
算器3c,3dおよび加算器3e,3f、減算器3g,
3hから構成されている。
【0019】図16は、ステージIVの演算回路34の回
路構成を示す図である。演算回路34は上述したシリア
ル演算を実行するものであり、各COS係数演算を行なうC
OS(4/16)π演算器4a,4b、COS(2/16)πおよびCOS(6
/16)π演算器4c,4d、COS(1/16)πおよびCOS(7/16)
π演算器4e,4f、COS(3/16)πおよびCOS(5/16)π演
算器4g,4hから構成されている。この場合、上記CO
S(4/16)π演算器4a,4bは、上述したステージIIの
演算回路32のCOS(4/16)π演算器2g,2hと同様で
あり、ここでは添字2を4に代えて同符号を付すること
で説明は省略する。
路構成を示す図である。演算回路34は上述したシリア
ル演算を実行するものであり、各COS係数演算を行なうC
OS(4/16)π演算器4a,4b、COS(2/16)πおよびCOS(6
/16)π演算器4c,4d、COS(1/16)πおよびCOS(7/16)
π演算器4e,4f、COS(3/16)πおよびCOS(5/16)π演
算器4g,4hから構成されている。この場合、上記CO
S(4/16)π演算器4a,4bは、上述したステージIIの
演算回路32のCOS(4/16)π演算器2g,2hと同様で
あり、ここでは添字2を4に代えて同符号を付すること
で説明は省略する。
【0020】また、上記COS(2/16)πおよびCOS(6/16)π
演算器4cは、COS(N/16)πのN=2の場合の近似式23
6.5=4×(64-4-1)+1/2およびN=6の場合の98=2×(32+1
6+1)の演算を実現するもので、このうちCOS(2/16)πの
演算を実現するものは、7個のフリップフロップからな
るシフタ4c1、シフタ4c1の出力からシフタ4c1の
第3番目のフリップフロップの出力を減算する減算器4
c2、減算器4c2の出力からシフタ4c1の第2番目の
フリップフロップの出力を減算する減算器4c3、減算
器4c3の出力と加算器3aの出力を加算する加算器4
c4からなり、また、COS(6/16)π演算を実現するもの
は、シフタ4c1の第6番目のフリップフロップの出力
とシフタ4c1の第5番目のフリップフロップの出力を
加算する加算器4c5、加算器4c5の出力とシフタ4c
1の第2番目のフリップフロップの出力を加算する加算
器4c6からなっている。一方、上記COS(2/16)πおよび
COS(6/16)π演算器4dは、上述した演算回路4cと同
様であり、ここでは添字cをdに代えて同符号を付する
ことで説明は省略する。そして、加算器4c4と加算器
4d6の出力を加算器4c7で加算し、また、加算器4c
6の出力から加算器4d4の出力を減算器4d7で減算す
るようにしている。
演算器4cは、COS(N/16)πのN=2の場合の近似式23
6.5=4×(64-4-1)+1/2およびN=6の場合の98=2×(32+1
6+1)の演算を実現するもので、このうちCOS(2/16)πの
演算を実現するものは、7個のフリップフロップからな
るシフタ4c1、シフタ4c1の出力からシフタ4c1の
第3番目のフリップフロップの出力を減算する減算器4
c2、減算器4c2の出力からシフタ4c1の第2番目の
フリップフロップの出力を減算する減算器4c3、減算
器4c3の出力と加算器3aの出力を加算する加算器4
c4からなり、また、COS(6/16)π演算を実現するもの
は、シフタ4c1の第6番目のフリップフロップの出力
とシフタ4c1の第5番目のフリップフロップの出力を
加算する加算器4c5、加算器4c5の出力とシフタ4c
1の第2番目のフリップフロップの出力を加算する加算
器4c6からなっている。一方、上記COS(2/16)πおよび
COS(6/16)π演算器4dは、上述した演算回路4cと同
様であり、ここでは添字cをdに代えて同符号を付する
ことで説明は省略する。そして、加算器4c4と加算器
4d6の出力を加算器4c7で加算し、また、加算器4c
6の出力から加算器4d4の出力を減算器4d7で減算す
るようにしている。
【0021】一方、上記COS(1/16)πおよびCOS(7/16)π
演算器4eは、COS(N/16)πのN=1の場合の近似式251
=(128-2)×2-1およびN=7の場合の50=2×(16+8+1)の
演算を実現するもので、このうちCOS(1/16)πの演算を
実現するものは、7個のフリップフロップからなるシフ
タ4e1、シフタ4e1の出力からシフタの第1番目のフ
リップフロップの出力を減算する減算器4e2、減算器
4e2の出力からステージIIIの演算回路33の加算器3
eの出力を減算する減算器4e3からなり、COS(7/16)π
演算を実現するもので、シフタ4e1の第3番目と第4
番目のフリップフロップの出力を加算する加算器4e
4、加算器4e4、の出力とシフタ4e1の第1番目のフ
リップフロップの出力を加算する加算器4g5からなっ
ている。また、COS(1/16)πおよびCOS(7/16)π演算器4
fは、上述した演算器4eと同様であり、ここでは添字
eをfに代えて同符号を付することで説明は省略する。
そして、減算器4e3と加算器4f5の出力を加算器4e
6で加算し、この加算器4e6の出力をシフタ4e7を介
して発生する。また加算器4e5の出力から減算器4f3
の出力を減算器4f6で減算し、シフタ4f7を介して発
生するようにしている。また、上記COS(5/16)πおよびC
OS(3/16)π演算器4gは、COS(N/16)πのN=5の場合
の近似式142=2×(64+8-1)およびN=3の場合の近似式2
13=(2+1)×(64+8-1)の演算を実現するもので、このうち
COS(5/16)πの演算を実現するものは、5個のフリップ
フロップからなるシフタ4g1、シフタ4g1の出力とシ
フタ4g1の第2番目のフリップフロップの出力を加算
する加算器4g2、加算器4g2の出力からステージIII
の演算回路3の減算器3gの出力を減算する減算器4g
3、減算器4g3の出力をシフトする2個のフリップフロ
ップからなるシフタ4g4からなり、COS(3/16)πの演算
を実現するものは、上述の構成に加えて減算器4g3と
シフタ4g4の第1番目のフリップフロップの出力を加
算する加算器4e5からなっている。また、COS(5/16)π
およびCOS(3/16)π演算器4hは、上述した演算器4g
と同様であり、ここでは添字gをhに代えて同符号を付
することで説明は省略する。そして、シフタ4g4と加
算器4h5の出力を加算器4g6で加算し、また、加算器
4g5の出力からシフタ4h4の出力を減算器4h6で減
算するようにしている。 このように構成された図13
〜図16に示すステージI〜IVの演算回路31〜34
は、DCT演算処理の場合、図17に示すように接続さ
れる。また、図18〜図20は図17中の各ユニットを
示す図であり、図18はFFからなる1タイムディレイ
ユニット21を、図19は加算(a+b)を行なう1タ
イムディレイユニットフルアダー(内部Carry Type)2
2を、図20は減算(a−b)を行なう1タイムディレ
イユニットフルサブトラクタ(内部Borrow type)23
をそれぞれ示している。
演算器4eは、COS(N/16)πのN=1の場合の近似式251
=(128-2)×2-1およびN=7の場合の50=2×(16+8+1)の
演算を実現するもので、このうちCOS(1/16)πの演算を
実現するものは、7個のフリップフロップからなるシフ
タ4e1、シフタ4e1の出力からシフタの第1番目のフ
リップフロップの出力を減算する減算器4e2、減算器
4e2の出力からステージIIIの演算回路33の加算器3
eの出力を減算する減算器4e3からなり、COS(7/16)π
演算を実現するもので、シフタ4e1の第3番目と第4
番目のフリップフロップの出力を加算する加算器4e
4、加算器4e4、の出力とシフタ4e1の第1番目のフ
リップフロップの出力を加算する加算器4g5からなっ
ている。また、COS(1/16)πおよびCOS(7/16)π演算器4
fは、上述した演算器4eと同様であり、ここでは添字
eをfに代えて同符号を付することで説明は省略する。
そして、減算器4e3と加算器4f5の出力を加算器4e
6で加算し、この加算器4e6の出力をシフタ4e7を介
して発生する。また加算器4e5の出力から減算器4f3
の出力を減算器4f6で減算し、シフタ4f7を介して発
生するようにしている。また、上記COS(5/16)πおよびC
OS(3/16)π演算器4gは、COS(N/16)πのN=5の場合
の近似式142=2×(64+8-1)およびN=3の場合の近似式2
13=(2+1)×(64+8-1)の演算を実現するもので、このうち
COS(5/16)πの演算を実現するものは、5個のフリップ
フロップからなるシフタ4g1、シフタ4g1の出力とシ
フタ4g1の第2番目のフリップフロップの出力を加算
する加算器4g2、加算器4g2の出力からステージIII
の演算回路3の減算器3gの出力を減算する減算器4g
3、減算器4g3の出力をシフトする2個のフリップフロ
ップからなるシフタ4g4からなり、COS(3/16)πの演算
を実現するものは、上述の構成に加えて減算器4g3と
シフタ4g4の第1番目のフリップフロップの出力を加
算する加算器4e5からなっている。また、COS(5/16)π
およびCOS(3/16)π演算器4hは、上述した演算器4g
と同様であり、ここでは添字gをhに代えて同符号を付
することで説明は省略する。そして、シフタ4g4と加
算器4h5の出力を加算器4g6で加算し、また、加算器
4g5の出力からシフタ4h4の出力を減算器4h6で減
算するようにしている。 このように構成された図13
〜図16に示すステージI〜IVの演算回路31〜34
は、DCT演算処理の場合、図17に示すように接続さ
れる。また、図18〜図20は図17中の各ユニットを
示す図であり、図18はFFからなる1タイムディレイ
ユニット21を、図19は加算(a+b)を行なう1タ
イムディレイユニットフルアダー(内部Carry Type)2
2を、図20は減算(a−b)を行なう1タイムディレ
イユニットフルサブトラクタ(内部Borrow type)23
をそれぞれ示している。
【0022】次に、このように構成したデータ変換演算
装置12の動作を説明する。
装置12の動作を説明する。
【0023】まず、DCT演算処理の場合を述べると、
ここでは、ステージIの演算回路31において加算器1
aに入力データf(0)とf(7)、加算器1bに入力
データf(3)、f(4)、加算器1cに入力データf
(1)、f(6)、加算器1dに入力データf(2)、
f(5)、減算器1eに入力データf(0)、f
(7)、減算器1fに入力データf(3)、f(4)、
減算器1gに入力データf(1)、f(6)、減算器1
hに入力データf(2)、f(5)が入力される。これ
により加算器1aは入力データf(0)とf(7)の加
算結果を出力し、加算器1bは入力データf(3)とf
(4)の加算結果を出力し、加算器1cは入力データf
(1)とf(6)の加算結果f(1)+f(6)を出力
し、加算器1dは入力データf(2)とf(5)の加算
結果を出力するようになる。また、減算器1eは入力デ
ータf(0)とf(7)の減算結果を出力し、減算器1
fは入力データf(3)とf(4)の減算結果を出力
し、減算器1gは入力データf(1)とf(6)の減算
結果を出力し、減算器1hは入力データf(2)とf
(5)の減算結果を出力するようになる。この場合の入
力データは、図21に示すように7bitと1bitのサイン
ビットの8bitのデータからなっている。また、出力デ
ータは、図21のIに示すように7+1bitと1bitのサ
インビットからなっている。ここで、出力データが7+
1bitになるのは、加算器1a〜1dでの加算結果を考
慮したからである。
ここでは、ステージIの演算回路31において加算器1
aに入力データf(0)とf(7)、加算器1bに入力
データf(3)、f(4)、加算器1cに入力データf
(1)、f(6)、加算器1dに入力データf(2)、
f(5)、減算器1eに入力データf(0)、f
(7)、減算器1fに入力データf(3)、f(4)、
減算器1gに入力データf(1)、f(6)、減算器1
hに入力データf(2)、f(5)が入力される。これ
により加算器1aは入力データf(0)とf(7)の加
算結果を出力し、加算器1bは入力データf(3)とf
(4)の加算結果を出力し、加算器1cは入力データf
(1)とf(6)の加算結果f(1)+f(6)を出力
し、加算器1dは入力データf(2)とf(5)の加算
結果を出力するようになる。また、減算器1eは入力デ
ータf(0)とf(7)の減算結果を出力し、減算器1
fは入力データf(3)とf(4)の減算結果を出力
し、減算器1gは入力データf(1)とf(6)の減算
結果を出力し、減算器1hは入力データf(2)とf
(5)の減算結果を出力するようになる。この場合の入
力データは、図21に示すように7bitと1bitのサイン
ビットの8bitのデータからなっている。また、出力デ
ータは、図21のIに示すように7+1bitと1bitのサ
インビットからなっている。ここで、出力データが7+
1bitになるのは、加算器1a〜1dでの加算結果を考
慮したからである。
【0024】次いで、ステージIIの演算回路32に進
む。この演算回路32では、ステージIの演算回路31
の加算器1aの出力がシフタ2aに与えられ、以下、同
様にして加算器1bの出力がシフタ2c、加算器1cの
出力がシフタ2b、加算器1dの出力がシフタ2d、減
算器1eの出力がシフタ2e、減算器1fの出力がシフ
タ2f、減算器1g、1hの出力が加算器2g1および
減算器2h1にそれぞれ与えられる。この場合、図の入
力に示す入力データに対しシフタ2a〜2eからは同図
IIに示すように10個のフリップフロップの動作だけ遅
れて出力データを発生する。つまり、シフタ2aは加算
器1aの出力を、シフタ2bは加算器1cの出力を、シ
フタ2cは加算器1bの出力を、シフタ2dは加算器1
dの出力を、シフタ2eは加算器1eの出力を、シフタ
2fは加算器1fの出力を、それぞれ所定時間遅延して
出力するようになる。
む。この演算回路32では、ステージIの演算回路31
の加算器1aの出力がシフタ2aに与えられ、以下、同
様にして加算器1bの出力がシフタ2c、加算器1cの
出力がシフタ2b、加算器1dの出力がシフタ2d、減
算器1eの出力がシフタ2e、減算器1fの出力がシフ
タ2f、減算器1g、1hの出力が加算器2g1および
減算器2h1にそれぞれ与えられる。この場合、図の入
力に示す入力データに対しシフタ2a〜2eからは同図
IIに示すように10個のフリップフロップの動作だけ遅
れて出力データを発生する。つまり、シフタ2aは加算
器1aの出力を、シフタ2bは加算器1cの出力を、シ
フタ2cは加算器1bの出力を、シフタ2dは加算器1
dの出力を、シフタ2eは加算器1eの出力を、シフタ
2fは加算器1fの出力を、それぞれ所定時間遅延して
出力するようになる。
【0025】一方、上記COS(4/16)π演算器2g、2h
では、COS(N/16)πのN=4の場合の近似式181=(16-1)
×(2+1)×4+1の演算を実行する。この場合、演算器2g
には、減算器1g、1hの出力が入力データとして与え
られ、加算器2g1で、これら入力データを加算する。
そして、この加算器2g1の出力をシフタ2g2に与え、
シフタ2g2より得られた出力より加算器2g1の出力を
減算器2g3で減算すると(16-1)が求められ、次いで、
減算器2g3の出力とシフタ2g4の出力を加算器2g5
で加算することで(16-1)×(2+1)が求められる。そし
て、この加算器2g5の出力と加算器2g1の出力を加算
器2g6で加算することによりCOS(N/16)πのN=4の場
合の近似値(16-1)×(2+1)×4+1が求められることにな
る。この場合、図20の入力に示す入力データに対して
COS(4/16)π演算器2gでは、同図IIに示すタイミング
で上述の演算結果を出力データとして発生するようにな
る。
では、COS(N/16)πのN=4の場合の近似式181=(16-1)
×(2+1)×4+1の演算を実行する。この場合、演算器2g
には、減算器1g、1hの出力が入力データとして与え
られ、加算器2g1で、これら入力データを加算する。
そして、この加算器2g1の出力をシフタ2g2に与え、
シフタ2g2より得られた出力より加算器2g1の出力を
減算器2g3で減算すると(16-1)が求められ、次いで、
減算器2g3の出力とシフタ2g4の出力を加算器2g5
で加算することで(16-1)×(2+1)が求められる。そし
て、この加算器2g5の出力と加算器2g1の出力を加算
器2g6で加算することによりCOS(N/16)πのN=4の場
合の近似値(16-1)×(2+1)×4+1が求められることにな
る。この場合、図20の入力に示す入力データに対して
COS(4/16)π演算器2gでは、同図IIに示すタイミング
で上述の演算結果を出力データとして発生するようにな
る。
【0026】次いで、ステージIIIの演算回路33に進
む。この演算回路33では、ステージIIの演算回路32
のシフタ2a、2cの出力が加算器3aおよび減算器3
cに与えられ、同様にしてシフタ2b、2dの出力が加
算器3bおよび減算器3dに与えられ、さらにシフタ2
eとCOS(4/16)π演算部2gの出力が加算器3eおよび
減算器3gに、シフタ2fとCOS(4/16)π演算器2hの
出力が加算器3fおよび減算器3hに与えられる。これ
により、加算器3aは、ステージIIの演算回路32のシ
フタ2aと2cの出力を加算した結果を出力し、加算器
3bはステージIIの演算回路32のシフタ2bと2dの
出力を加算した結果を出力し、減算器3cはステージII
の演算回路32のシフタ2aの出力からシフタ2cの出
力を減算した結果を出力し、減算器3dはステージIIの
演算回路32のシフタ2bの出力からシフタ2dの出力
を減算した結果を出力するようになる。また、加算器3
eはステージIIの演算回路2のシフタ2eと演算器2g
の出力を加算した結果を出力し、加算器3fはステージ
IIの演算回路2のシフタ2fと加算器2hの出力を加算
した結果を出力し、加算器3gはステージIIの演算回路
32のシフタ2eの出力から演算器2gの出力を減算し
た結果を出力し、減算器3hはステージIIの演算回路3
2のシフタ2fの出力から演算器2hの出力を減算した
結果を出力するようになる。この場合、図21の入力デ
ータに対して各加算器3a、3b、3e、3fおよび減
算器3c、3d、3g、3hでは、同図IVに示すタイミ
ングで、それぞれの演算結果を出力するようになる。
む。この演算回路33では、ステージIIの演算回路32
のシフタ2a、2cの出力が加算器3aおよび減算器3
cに与えられ、同様にしてシフタ2b、2dの出力が加
算器3bおよび減算器3dに与えられ、さらにシフタ2
eとCOS(4/16)π演算部2gの出力が加算器3eおよび
減算器3gに、シフタ2fとCOS(4/16)π演算器2hの
出力が加算器3fおよび減算器3hに与えられる。これ
により、加算器3aは、ステージIIの演算回路32のシ
フタ2aと2cの出力を加算した結果を出力し、加算器
3bはステージIIの演算回路32のシフタ2bと2dの
出力を加算した結果を出力し、減算器3cはステージII
の演算回路32のシフタ2aの出力からシフタ2cの出
力を減算した結果を出力し、減算器3dはステージIIの
演算回路32のシフタ2bの出力からシフタ2dの出力
を減算した結果を出力するようになる。また、加算器3
eはステージIIの演算回路2のシフタ2eと演算器2g
の出力を加算した結果を出力し、加算器3fはステージ
IIの演算回路2のシフタ2fと加算器2hの出力を加算
した結果を出力し、加算器3gはステージIIの演算回路
32のシフタ2eの出力から演算器2gの出力を減算し
た結果を出力し、減算器3hはステージIIの演算回路3
2のシフタ2fの出力から演算器2hの出力を減算した
結果を出力するようになる。この場合、図21の入力デ
ータに対して各加算器3a、3b、3e、3fおよび減
算器3c、3d、3g、3hでは、同図IVに示すタイミ
ングで、それぞれの演算結果を出力するようになる。
【0027】次いで、ステージIVの演算回路34に進
む。この演算回路34では、ステージIIIの演算回路3
3の加算器3a、3bの出力がCOS(4/16)π演算器4
a、4bに与えられ、同様にして減算器3c、3dがCO
S(2/16)πおよびCOS(6/16)π演算器4c、4dに各別に
与えられ、加算器3e、3fの出力がCOS(1/16)πおよ
びCOS(7/16)π演算器4e、4fに各別に与えられ、減
算器3g、3hの出力がCOS(5/16)πおよびCOS(3/16)π
演算器4g、4hに各別に与えられる。この場合、図2
1の入力データに対してCOS(4/16)π演算器4a、4b
では、COS(N/16)πのN=4の場合の近似値(6-1)×(2+
1)×4+1の演算を実行し、同図IVに示すタイミングで、
その演算結果を出力データF(0)、F(4)として発
生する。同様にして、COS(2/16)πおよびCOS(6/16)π演
算器4c、4dについてもCOS(N/16)πのN=2の場合
の近似値4×(64-4-1)+1/2およびCOS(N/16)πのN=6の
場合の近似値2×(32+16+1)の演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データF(2)、
F(6)として発生し、COS(1/16)πおよびCOS(7/16)π
演算器4e、4fについてもCOS(N/16)πのN=1の場
合の近似値251=(128-2)×2-1 およびCOS(N/16)πのN=
7の場合の近似値2×(16+8+1)の演算を実行し、同図IV
に示すタイミングで、その演算結果を出力データF
(1)、F(7)として発生し、さらに、COS(5/16)π
およびCOS(3/16)π演算器4g、4hについてもCOS(N/1
6)πのN=5の場合の近似値2×(64+8-1)およびCOS(N/1
6)πのN=3の場合の近似値(2+1)×(64+8-1)の演算を
実行し、同図IVに示すタイミングで、その演算結果を出
力データF(5)、F(3)として発生するようにな
る。
む。この演算回路34では、ステージIIIの演算回路3
3の加算器3a、3bの出力がCOS(4/16)π演算器4
a、4bに与えられ、同様にして減算器3c、3dがCO
S(2/16)πおよびCOS(6/16)π演算器4c、4dに各別に
与えられ、加算器3e、3fの出力がCOS(1/16)πおよ
びCOS(7/16)π演算器4e、4fに各別に与えられ、減
算器3g、3hの出力がCOS(5/16)πおよびCOS(3/16)π
演算器4g、4hに各別に与えられる。この場合、図2
1の入力データに対してCOS(4/16)π演算器4a、4b
では、COS(N/16)πのN=4の場合の近似値(6-1)×(2+
1)×4+1の演算を実行し、同図IVに示すタイミングで、
その演算結果を出力データF(0)、F(4)として発
生する。同様にして、COS(2/16)πおよびCOS(6/16)π演
算器4c、4dについてもCOS(N/16)πのN=2の場合
の近似値4×(64-4-1)+1/2およびCOS(N/16)πのN=6の
場合の近似値2×(32+16+1)の演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データF(2)、
F(6)として発生し、COS(1/16)πおよびCOS(7/16)π
演算器4e、4fについてもCOS(N/16)πのN=1の場
合の近似値251=(128-2)×2-1 およびCOS(N/16)πのN=
7の場合の近似値2×(16+8+1)の演算を実行し、同図IV
に示すタイミングで、その演算結果を出力データF
(1)、F(7)として発生し、さらに、COS(5/16)π
およびCOS(3/16)π演算器4g、4hについてもCOS(N/1
6)πのN=5の場合の近似値2×(64+8-1)およびCOS(N/1
6)πのN=3の場合の近似値(2+1)×(64+8-1)の演算を
実行し、同図IVに示すタイミングで、その演算結果を出
力データF(5)、F(3)として発生するようにな
る。
【0028】以上の説明は、DCT演算処理の場合であ
るが、逆DCT演算処理の場合も上述したと同様であ
る。
るが、逆DCT演算処理の場合も上述したと同様であ
る。
【0029】この場合は入力データがステージIVの演算
回路34〜ステージIの演算回路31の順で与えられる
ようになる。
回路34〜ステージIの演算回路31の順で与えられる
ようになる。
【0030】図21は、データ変換演算装置12の入力
から出力までのタイミングチャートであり、ステージI
の演算回路31〜ステージIVの演算回路34の動作を総
合した場合のタイミングチャートを示している。同図
中、I、II、III、IVは図17における各ステージI、I
I、III、IVの出力を示している。図21では、次データ
との処理の重なりを避けるように考慮してあり全体とし
て8bitのデータを入力した場合、1ライン当りの処理
周期は28クロック必要とする。この場合の処理は、入
力データ8bitのDCT処理の場合であるが、入力デー
タのビット数が異なる場合や逆DCT処理の場合は、1
データ当りの処理周期も変化するようになる。
から出力までのタイミングチャートであり、ステージI
の演算回路31〜ステージIVの演算回路34の動作を総
合した場合のタイミングチャートを示している。同図
中、I、II、III、IVは図17における各ステージI、I
I、III、IVの出力を示している。図21では、次データ
との処理の重なりを避けるように考慮してあり全体とし
て8bitのデータを入力した場合、1ライン当りの処理
周期は28クロック必要とする。この場合の処理は、入
力データ8bitのDCT処理の場合であるが、入力デー
タのビット数が異なる場合や逆DCT処理の場合は、1
データ当りの処理周期も変化するようになる。
【0031】このように、ステージI〜ステージIVから
なるフローグラフに基づいてディスクリートコサイン変
換処理を実行するものにおいて、各ステージをシリアル
処理するように構成することにより、入力データが各ス
テージの演算回路により順次シリアル処理されるように
なり、従来のメモリに対してレジスタ、シフタおよび加
減算器からなる演算部を並列的に設けたものに比べ、回
路規模を小さくすることができるとともに、高速処理を
実現することができる。
なるフローグラフに基づいてディスクリートコサイン変
換処理を実行するものにおいて、各ステージをシリアル
処理するように構成することにより、入力データが各ス
テージの演算回路により順次シリアル処理されるように
なり、従来のメモリに対してレジスタ、シフタおよび加
減算器からなる演算部を並列的に設けたものに比べ、回
路規模を小さくすることができるとともに、高速処理を
実現することができる。
【0032】
【発明が解決しようとする課題】しかしながら、このよ
うなシリアルDCT演算処理を行なうデータ圧縮伸張装
置にあっては、DCT演算式をそのままシリアル処理回
路上で実現する構成となっていたため、DCT演算を並
列的に行なうDCT演算装置に比べて回路規模は大幅に
小さくすることはできるものの、図17に示すようにフ
リップフロップ(FF)で126個、演算器を構成する
1bit Add(Sub)unitが 62個必要となり、未だ回路規
模が大きいという欠点があった。また、FF等を1段通
るごとに1クロック分遅延するので演算段数を短くする
ようにして高速化を図りたいという要望がある。
うなシリアルDCT演算処理を行なうデータ圧縮伸張装
置にあっては、DCT演算式をそのままシリアル処理回
路上で実現する構成となっていたため、DCT演算を並
列的に行なうDCT演算装置に比べて回路規模は大幅に
小さくすることはできるものの、図17に示すようにフ
リップフロップ(FF)で126個、演算器を構成する
1bit Add(Sub)unitが 62個必要となり、未だ回路規
模が大きいという欠点があった。また、FF等を1段通
るごとに1クロック分遅延するので演算段数を短くする
ようにして高速化を図りたいという要望がある。
【0033】そこで本発明は、小さな回路規模で高速に
データの圧縮を行なうことが可能なデータ圧縮伸張装置
を提供することを目的としている。
データの圧縮を行なうことが可能なデータ圧縮伸張装置
を提供することを目的としている。
【0034】
【課題を解決するための手段】請求項1記載の発明は、
上記目的達成のため、所定のデータを記憶するデータ記
憶手段と、前記データ記憶手段から出力されたデータに
対して所定の係数に基づいてシリアル演算によりデータ
変換演算を実行するデータ変換演算手段と、前記データ
変換演算手段によるデータ変換後のデータに対して量子
化演算を実行する量子化手段と、前記データ記憶手段、
前記データ変換演算手段及び前記量子化手段を制御をす
る制御手段とを備えたデータ圧縮伸張装置であって、前
記データ変換演算手段の係数を整数の比に置き換えると
ともに、該整数の比に置き換えることにより生じたゲイ
ンの変化を、前記量子化手段により調整するようにして
いる。
上記目的達成のため、所定のデータを記憶するデータ記
憶手段と、前記データ記憶手段から出力されたデータに
対して所定の係数に基づいてシリアル演算によりデータ
変換演算を実行するデータ変換演算手段と、前記データ
変換演算手段によるデータ変換後のデータに対して量子
化演算を実行する量子化手段と、前記データ記憶手段、
前記データ変換演算手段及び前記量子化手段を制御をす
る制御手段とを備えたデータ圧縮伸張装置であって、前
記データ変換演算手段の係数を整数の比に置き換えると
ともに、該整数の比に置き換えることにより生じたゲイ
ンの変化を、前記量子化手段により調整するようにして
いる。
【0035】請求項2記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段のデータ
をパラレルデータからシリアルデータに変換するパラレ
ル−シリアル変換手段と、前記パラレル−シリアル変換
手段から出力されたデータに対して所定の係数に基づい
てシリアル演算によりデータ変換演算を実行するデータ
変換演算手段と、前記データ変換手段から出力されるシ
リアルデータをパラレルデータに変換し、前記データ記
憶手段に書き込むシリアル−パラレル変換手段と、前記
データ変換演算手段によるデータ変換後のデータに対し
て量子化演算を実行する量子化手段と、前記データ記憶
手段、前記パラレル−シリアル変換手段、前記データ変
換演算手段、前記シリアル−パラレル変換手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、前記データ変換演算手段の係数を整
数の比に置き換えるとともに、該整数の比に置き換える
ことにより生じたゲインの変化を、前記量子化手段によ
り調整するようにしている。
憶するデータ記憶手段と、前記データ記憶手段のデータ
をパラレルデータからシリアルデータに変換するパラレ
ル−シリアル変換手段と、前記パラレル−シリアル変換
手段から出力されたデータに対して所定の係数に基づい
てシリアル演算によりデータ変換演算を実行するデータ
変換演算手段と、前記データ変換手段から出力されるシ
リアルデータをパラレルデータに変換し、前記データ記
憶手段に書き込むシリアル−パラレル変換手段と、前記
データ変換演算手段によるデータ変換後のデータに対し
て量子化演算を実行する量子化手段と、前記データ記憶
手段、前記パラレル−シリアル変換手段、前記データ変
換演算手段、前記シリアル−パラレル変換手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、前記データ変換演算手段の係数を整
数の比に置き換えるとともに、該整数の比に置き換える
ことにより生じたゲインの変化を、前記量子化手段によ
り調整するようにしている。
【0036】請求項3記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式の係数の値を2のべきで表現するとともに、該係数の
値を2のべきで表現するとき所定以上ビット数が大きく
なる部分については該係数を整数の比に置き換え、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしている。
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式の係数の値を2のべきで表現するとともに、該係数の
値を2のべきで表現するとき所定以上ビット数が大きく
なる部分については該係数を整数の比に置き換え、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしている。
【0037】前記データ変換演算手段は、例えば請求項
4に記載されているように、データに対してシリアル演
算により直交変換を実行する直交変換手段であってもよ
く、また、前記データ変換演算手段は、例えば請求項5
に記載されているように、データに対してシリアル演算
により離散コサイン変換(DCT)を実行する離散コサ
イン変換手段であってもよい。
4に記載されているように、データに対してシリアル演
算により直交変換を実行する直交変換手段であってもよ
く、また、前記データ変換演算手段は、例えば請求項5
に記載されているように、データに対してシリアル演算
により離散コサイン変換(DCT)を実行する離散コサ
イン変換手段であってもよい。
【0038】また、前記データ変換演算手段は、例えば
請求項6に記載されているように、入力されたデータを
所定のクロックに応答して順次移動させるシリアル演算
器を含んで構成されてもよく、前記データ変換演算手段
は、例えば請求項7に記載されているように、データ変
換演算式の係数の値を2のべきで表現したシリアル回路
により構成し、該シリアル回路によるシリアル演算によ
りデータ変換演算を実行するようにしてもよく、さらに
は、前記データ変換演算手段は、例えば請求項8に記載
されているように、データ変換演算式の係数の値を2の
べきで表現するとともに、該係数の値を2のべきで表現
するとき所定以上ビット数が大きくなる部分については
該係数を整数の比に置き換えたシリアル回路により構成
し、該シリアル回路によるシリアル演算によりデータ変
換演算を実行するようにしてもよい。
請求項6に記載されているように、入力されたデータを
所定のクロックに応答して順次移動させるシリアル演算
器を含んで構成されてもよく、前記データ変換演算手段
は、例えば請求項7に記載されているように、データ変
換演算式の係数の値を2のべきで表現したシリアル回路
により構成し、該シリアル回路によるシリアル演算によ
りデータ変換演算を実行するようにしてもよく、さらに
は、前記データ変換演算手段は、例えば請求項8に記載
されているように、データ変換演算式の係数の値を2の
べきで表現するとともに、該係数の値を2のべきで表現
するとき所定以上ビット数が大きくなる部分については
該係数を整数の比に置き換えたシリアル回路により構成
し、該シリアル回路によるシリアル演算によりデータ変
換演算を実行するようにしてもよい。
【0039】また、前記データ変換演算手段で用いられ
るデータ変換演算式は、例えば請求項9に記載されてい
るように、該データ変換演算式の係数を、前記量子化手
段の量子化演算に用いる量子化係数に含ませるようにデ
ータ変換演算式を作成してもよく、前記量子化手段によ
るゲインの調整は、例えば請求項10に記載されている
ように、前記データ変換演算手段の係数を整数の比に変
えることにより生じたゲイン変化分を吸収させるように
構成された量子化テーブルにより行なわれるものであっ
てもよい。さらに、前記データ変換演算手段の係数の整
数の比への置き換えは、例えば請求項11に記載されて
いるように、該係数を整数値に置き換えることにより行
なうようにするものであってもよい。
るデータ変換演算式は、例えば請求項9に記載されてい
るように、該データ変換演算式の係数を、前記量子化手
段の量子化演算に用いる量子化係数に含ませるようにデ
ータ変換演算式を作成してもよく、前記量子化手段によ
るゲインの調整は、例えば請求項10に記載されている
ように、前記データ変換演算手段の係数を整数の比に変
えることにより生じたゲイン変化分を吸収させるように
構成された量子化テーブルにより行なわれるものであっ
てもよい。さらに、前記データ変換演算手段の係数の整
数の比への置き換えは、例えば請求項11に記載されて
いるように、該係数を整数値に置き換えることにより行
なうようにするものであってもよい。
【0040】
【作用】本発明の手段の作用は次の通りである。
【0041】請求項1、2、3、4、5、6、7、8、
9、10及び11記載の発明では、データ変換演算手段
の係数が整数の比に置き換えられ、そのゲインの変化は
量子化手段により調整される。この場合、データ変換演
算式の係数が、量子化演算に用いる量子化係数に含まれ
るようにデータ変換演算式を作成しておき、このように
して作成されたデータ変換演算式の係数の値を2のべき
で表現してシリアル回路が構成される。このとき、該係
数の値を2のべきで表現しようとすれば所定以上ビット
数が大きくなる部分については該係数が整数の比に置き
換えられ、該整数の比に置き換えられることにより生じ
たゲインの変化は量子化手段により調整される。
9、10及び11記載の発明では、データ変換演算手段
の係数が整数の比に置き換えられ、そのゲインの変化は
量子化手段により調整される。この場合、データ変換演
算式の係数が、量子化演算に用いる量子化係数に含まれ
るようにデータ変換演算式を作成しておき、このように
して作成されたデータ変換演算式の係数の値を2のべき
で表現してシリアル回路が構成される。このとき、該係
数の値を2のべきで表現しようとすれば所定以上ビット
数が大きくなる部分については該係数が整数の比に置き
換えられ、該整数の比に置き換えられることにより生じ
たゲインの変化は量子化手段により調整される。
【0042】従って、単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
とともに、シリアルの段数を減少させて処理速度を向上
させることができ、画像等のデータ圧縮に利用すること
ができる。
場合に比べ、回路規模を大幅に小さくすることができる
とともに、シリアルの段数を減少させて処理速度を向上
させることができ、画像等のデータ圧縮に利用すること
ができる。
【0043】
【実施例】以下、本発明を図面に基づいて説明する。
【0044】原理説明 先ず、本実施例の基本的な考え方を説明する。図6に示
した従来のデータ圧縮伸張装置では、シリアル演算によ
るDCT演算を実現するためバタフライ演算をそのまま
シリアル回路上に表わしていた。具体的には、COS係数
値を2のべきで表わすことによって図17に示すような
シリアルDCT演算回路を実現していたため、DCT演
算式の係数をすべて2のべきで表現しようとするとビッ
ト数が大きなものとなり、したがって、シリアル回路を
構成するFF等の段数が大きくなってしまっていた。
した従来のデータ圧縮伸張装置では、シリアル演算によ
るDCT演算を実現するためバタフライ演算をそのまま
シリアル回路上に表わしていた。具体的には、COS係数
値を2のべきで表わすことによって図17に示すような
シリアルDCT演算回路を実現していたため、DCT演
算式の係数をすべて2のべきで表現しようとするとビッ
ト数が大きなものとなり、したがって、シリアル回路を
構成するFF等の段数が大きくなってしまっていた。
【0045】ところで、DCT演算された画像データは
後段の量子化部(例えば、図6の量子化装置14)にお
いて量子化されることになる。
後段の量子化部(例えば、図6の量子化装置14)にお
いて量子化されることになる。
【0046】本発明者はこの点に着目して、2のべきで
表現できる部分はべきで表現して取り込みに用いる一方
で、べきで表現しようとすればビット数が大きくなって
しまう部分については敢えてべきにより表現しようとし
ないで2のべきにとらわれずにDCTの演算係数を整数
比(あるいは、整数値)に置き換え、そのゲイン変化分
を量子化部によって吸収するようにする。これによって
2のべきによりシリアル回路を実現していた場合に比
べ、回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことができる。
表現できる部分はべきで表現して取り込みに用いる一方
で、べきで表現しようとすればビット数が大きくなって
しまう部分については敢えてべきにより表現しようとし
ないで2のべきにとらわれずにDCTの演算係数を整数
比(あるいは、整数値)に置き換え、そのゲイン変化分
を量子化部によって吸収するようにする。これによって
2のべきによりシリアル回路を実現していた場合に比
べ、回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことができる。
【0047】実施例 図1〜図5は上記基本原理に基づくデータ圧縮伸張装置
の実施例を示す図である。
の実施例を示す図である。
【0048】先ず、構成を説明する。図1はデータ圧縮
伸張装置のブロック図であり、前記図6のデータ圧縮伸
張装置に対応する図である。なお、従来例と同一構成部
分には同一番号を付している。図1において、データ圧
縮伸張装置は、圧縮を施そうとする2次元データ及びデ
ータ変換演算後のデータをパラレルデータの形で蓄える
データ記憶装置10と、データ記憶装置10から読み込
んだパラレルデータをシリアルデータに変換するパラレ
ル−シリアル変換装装置11と、DCT演算係数を簡単
な整数比(あるいは、整数値)に変えた形のシリアル回
路により構成され、パラレル−シリアル変換装装置11
から出力されたデータに対して一次元のDCT演算をシ
リアル演算の形で施すデータ変換演算装置50と、シリ
アルDCT演算されたシリアルデータをパラレルデータ
に変換してデータ記憶装置10に書き込むシリアル−パ
ラレル変換装置13と、データ記憶装置10に蓄えられ
たデータ変換演算後のデータに対して、DCT演算係数
を整数比に変えることにより生じたゲイン変化分を吸収
させるようにした量子化テーブルの値で除算する(ある
いは、逆数の乗算を行なう)ことによって量子化演算を
行なう量子化装置51と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置52により構成され
ている。
伸張装置のブロック図であり、前記図6のデータ圧縮伸
張装置に対応する図である。なお、従来例と同一構成部
分には同一番号を付している。図1において、データ圧
縮伸張装置は、圧縮を施そうとする2次元データ及びデ
ータ変換演算後のデータをパラレルデータの形で蓄える
データ記憶装置10と、データ記憶装置10から読み込
んだパラレルデータをシリアルデータに変換するパラレ
ル−シリアル変換装装置11と、DCT演算係数を簡単
な整数比(あるいは、整数値)に変えた形のシリアル回
路により構成され、パラレル−シリアル変換装装置11
から出力されたデータに対して一次元のDCT演算をシ
リアル演算の形で施すデータ変換演算装置50と、シリ
アルDCT演算されたシリアルデータをパラレルデータ
に変換してデータ記憶装置10に書き込むシリアル−パ
ラレル変換装置13と、データ記憶装置10に蓄えられ
たデータ変換演算後のデータに対して、DCT演算係数
を整数比に変えることにより生じたゲイン変化分を吸収
させるようにした量子化テーブルの値で除算する(ある
いは、逆数の乗算を行なう)ことによって量子化演算を
行なう量子化装置51と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置52により構成され
ている。
【0049】図2は、上記シリアルDCT演算を実行す
るためのデータ変換演算装置50の回路構成を示す図で
あり、I〜IVの各ステージから構成される。
るためのデータ変換演算装置50の回路構成を示す図で
あり、I〜IVの各ステージから構成される。
【0050】図2において、61はステージIの演算回
路、62はステージIIの演算回路、63はステージIII
の演算回路、64はステージIVの演算回路であり、これ
らのステージI〜IVの演算回路61〜64はそれぞれス
イッチ65〜69を介して直列に接続するように構成さ
れている。この場合、DCT演算処理では、図2に示す
ように演算回路61〜64の順で直列接続され、上記ス
テージI〜IVの演算回路61〜64に対応する逆DCT
演算処理時のステージI〜IVの演算回路71〜74とす
ると、基本的にはスイッチ65〜69の切換え動作によ
り演算回路74〜71の順で直接接続される。そして、
入力端子75に与えられる入力データに対するDCTま
たは逆DCT演算結果は出力端子76から出力されるよ
うになる。この場合、入力データは、シリアル8系統よ
りなっている。
路、62はステージIIの演算回路、63はステージIII
の演算回路、64はステージIVの演算回路であり、これ
らのステージI〜IVの演算回路61〜64はそれぞれス
イッチ65〜69を介して直列に接続するように構成さ
れている。この場合、DCT演算処理では、図2に示す
ように演算回路61〜64の順で直列接続され、上記ス
テージI〜IVの演算回路61〜64に対応する逆DCT
演算処理時のステージI〜IVの演算回路71〜74とす
ると、基本的にはスイッチ65〜69の切換え動作によ
り演算回路74〜71の順で直接接続される。そして、
入力端子75に与えられる入力データに対するDCTま
たは逆DCT演算結果は出力端子76から出力されるよ
うになる。この場合、入力データは、シリアル8系統よ
りなっている。
【0051】図3はデータ圧縮伸張装置のデータ圧縮時
のデータ変換演算装置50の回路構成図であり、前記図
17に示す従来のデータ変換演算装置12に対応する図
である。
のデータ変換演算装置50の回路構成図であり、前記図
17に示す従来のデータ変換演算装置12に対応する図
である。
【0052】図3において、ステージIの演算回路61
は上述したシリアル演算を実行するものであり、加算器
81a、81b、81c、81dと減算器81e、81
f、81g、81hから構成されている。このステージ
Iの演算回路61の構成は従来例と同様であるが、入力
データf0〜f7の入力は異なっている。
は上述したシリアル演算を実行するものであり、加算器
81a、81b、81c、81dと減算器81e、81
f、81g、81hから構成されている。このステージ
Iの演算回路61の構成は従来例と同様であるが、入力
データf0〜f7の入力は異なっている。
【0053】また、ステージIIの演算回路62は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のDCTシリアル演算を
行なうシリアル演算器82a〜82hから構成されてい
る。ここで、上記演算器82aは、加算器81aの出力
と加算器81dの出力とを加算する加算器82a1、こ
の加算器82a1の出力をシフトする3個のフリップフ
ロップ(FF)からなるシフタ82a2から構成されて
いる。また、上記演算器82bは、加算器81bの出力
と加算器81cの出力とを加算する加算器82b1、こ
の加算器82b1の出力をシフトする3個のフリップフ
ロップ(FF)からなるシフタ82b2から構成されて
いる。また、上記演算器82cは、加算器81bの出力
から加算器81cの出力を減算する減算器82c1、こ
の減算器82c1の出力をシフトする3個のフリップフ
ロップからなるシフタ82c2、このシフタ82c2の第
1番目のフリップフロップの出力とシフタ82c2の出
力を加算する加算器82c3、シフタ82c2の第2番目
のフリップフロップの出力と加算器82c3の出力を加
算する加算器82c4から構成されている。同様に、上
記演算器82dは、加算器81aの出力から加算器81
dの出力を減算する減算器82d1、この減算器82d1
の出力をシフトする3個のフリップフロップからなるシ
フタ82d2、このシフタ82d2の第1番目のフリップ
フロップの出力とシフタ82d2の出力を加算する加算
器82d3、シフタ82d2の第2番目のフリップフロッ
プの出力と加算器82d3の出力を加算する加算器82
d4から構成されている。
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のDCTシリアル演算を
行なうシリアル演算器82a〜82hから構成されてい
る。ここで、上記演算器82aは、加算器81aの出力
と加算器81dの出力とを加算する加算器82a1、こ
の加算器82a1の出力をシフトする3個のフリップフ
ロップ(FF)からなるシフタ82a2から構成されて
いる。また、上記演算器82bは、加算器81bの出力
と加算器81cの出力とを加算する加算器82b1、こ
の加算器82b1の出力をシフトする3個のフリップフ
ロップ(FF)からなるシフタ82b2から構成されて
いる。また、上記演算器82cは、加算器81bの出力
から加算器81cの出力を減算する減算器82c1、こ
の減算器82c1の出力をシフトする3個のフリップフ
ロップからなるシフタ82c2、このシフタ82c2の第
1番目のフリップフロップの出力とシフタ82c2の出
力を加算する加算器82c3、シフタ82c2の第2番目
のフリップフロップの出力と加算器82c3の出力を加
算する加算器82c4から構成されている。同様に、上
記演算器82dは、加算器81aの出力から加算器81
dの出力を減算する減算器82d1、この減算器82d1
の出力をシフトする3個のフリップフロップからなるシ
フタ82d2、このシフタ82d2の第1番目のフリップ
フロップの出力とシフタ82d2の出力を加算する加算
器82d3、シフタ82d2の第2番目のフリップフロッ
プの出力と加算器82d3の出力を加算する加算器82
d4から構成されている。
【0054】上記演算器82eは、減算器81eの出力
をシフトする5個のフリップフロップからなるシフタ8
2e1、このシフタ82e1の第3番目のフリップフロッ
プの出力と第4番目のフリップフロップの出力を加算す
る加算器82e2、加算器82e2の出力をシフトするシ
フタ82e3、シフタ82e1の第1番目のフリップフロ
ップの出力と第5番目のフリップフロップの出力を加算
する加算器82e4から構成されている。また、上記演
算器82fは、減算器81gの出力から減算器81fの
出力を減算する減算器82f1、この減算器82f1の出
力をシフトする4個のフリップフロップからなるシフタ
82f2、このシフタ82f2の第2番目のフリップフロ
ップの出力と第3番目のフリップフロップの出力を加算
する加算器82f3、減算器82f1の出力とシフタ82
f2の出力を加算する加算器82f4から構成されてい
る。また、上記演算器82gは、減算器81fの出力と
減算器81gの出力を加算する加算器82g1、この加
算器82g1の出力をシフトする4個のフリップフロッ
プからなるシフタ82g2、このシフタ82g2の第2番
目のフリップフロップの出力と第3番目のフリップフロ
ップの出力を加算する加算器82g3、加算器82g1の
出力とシフタ82g2の出力を加算する加算器82g4か
ら構成されている。また、上記演算器82hは、減算器
81hの出力をシフトする5個のフリップフロップから
なるシフタ82h1、このシフタ82h1の第3番目のフ
リップフロップの出力と第4番目のフリップフロップの
出力を加算する加算器82h2、加算器82h2の出力を
シフトするシフタ82h3、シフタ82h1の第1番目の
フリップフロップの出力と第5番目のフリップフロップ
の出力を加算する加算器82h4から構成されている。
をシフトする5個のフリップフロップからなるシフタ8
2e1、このシフタ82e1の第3番目のフリップフロッ
プの出力と第4番目のフリップフロップの出力を加算す
る加算器82e2、加算器82e2の出力をシフトするシ
フタ82e3、シフタ82e1の第1番目のフリップフロ
ップの出力と第5番目のフリップフロップの出力を加算
する加算器82e4から構成されている。また、上記演
算器82fは、減算器81gの出力から減算器81fの
出力を減算する減算器82f1、この減算器82f1の出
力をシフトする4個のフリップフロップからなるシフタ
82f2、このシフタ82f2の第2番目のフリップフロ
ップの出力と第3番目のフリップフロップの出力を加算
する加算器82f3、減算器82f1の出力とシフタ82
f2の出力を加算する加算器82f4から構成されてい
る。また、上記演算器82gは、減算器81fの出力と
減算器81gの出力を加算する加算器82g1、この加
算器82g1の出力をシフトする4個のフリップフロッ
プからなるシフタ82g2、このシフタ82g2の第2番
目のフリップフロップの出力と第3番目のフリップフロ
ップの出力を加算する加算器82g3、加算器82g1の
出力とシフタ82g2の出力を加算する加算器82g4か
ら構成されている。また、上記演算器82hは、減算器
81hの出力をシフトする5個のフリップフロップから
なるシフタ82h1、このシフタ82h1の第3番目のフ
リップフロップの出力と第4番目のフリップフロップの
出力を加算する加算器82h2、加算器82h2の出力を
シフトするシフタ82h3、シフタ82h1の第1番目の
フリップフロップの出力と第5番目のフリップフロップ
の出力を加算する加算器82h4から構成されている。
【0055】また、ステージIIIの演算回路63は、原
理説明で述べたシリアル演算を実行するものであり、演
算器82aの出力と演算器82b2の出力を加算する加
算器83a、演算器82aの出力から演算器82bの出
力を減算する減算器83b、演算器82dの加算器82
d3の出力から演算器82cの加算器82c4の出力を減
算する減算器83c、演算器82cの加算器82c3の
出力と演算器82dの加算器82d4の出力を加算する
加算器83d、演算器82eの加算器82e4の出力と
演算器82fの加算器82f3の出力を加算する加算器
83e、演算器82eのシフタ82e3の出力から演算
器82fの加算器82f4の出力を減算する減算器83
f、演算器82hの加算器82h3の出力から演算器8
2gの加算器82f4の出力を減算する減算器83g、
演算器82gの加算器82g3の出力と演算器82hの
加算器82h4の出力を加算する加算器83hから構成
されている。
理説明で述べたシリアル演算を実行するものであり、演
算器82aの出力と演算器82b2の出力を加算する加
算器83a、演算器82aの出力から演算器82bの出
力を減算する減算器83b、演算器82dの加算器82
d3の出力から演算器82cの加算器82c4の出力を減
算する減算器83c、演算器82cの加算器82c3の
出力と演算器82dの加算器82d4の出力を加算する
加算器83d、演算器82eの加算器82e4の出力と
演算器82fの加算器82f3の出力を加算する加算器
83e、演算器82eのシフタ82e3の出力から演算
器82fの加算器82f4の出力を減算する減算器83
f、演算器82hの加算器82h3の出力から演算器8
2gの加算器82f4の出力を減算する減算器83g、
演算器82gの加算器82g3の出力と演算器82hの
加算器82h4の出力を加算する加算器83hから構成
されている。
【0056】また、ステージIVの演算回路64は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のDCTシリアル演算を
行なうシリアル演算器84c〜84hから構成されてい
る。ここで、上記演算器84aは、加算器83aの出力
をシフトする6個のフリップフロップからなるシフタ8
4a1、このシフタ84a1の第5番目のフリップフロッ
プの出力と第6番目のフリップフロップの出力を加算す
る加算器84a2、加算器84a2の出力からシフタ84
a1の第3番目のフリップフロップの出力を減算して出
力データF0として出力する減算器84a3から構成され
ている。また、上記演算器84bは、減算器83bの出
力をシフトする6個のフリップフロップからなるシフタ
84b1、このシフタ84b1の第5番目のフリップフロ
ップの出力と第6番目のフリップフロップの出力を加算
する加算器84b2、加算器84b2の出力からシフタ8
4b1の第3番目のフリップフロップの出力を減算して
出力データF4として出力する減算器84b3から構成さ
れている。また、上記演算器84cは、減算器83cの
出力をシフトする5個のフリップフロップからなるシフ
タ84c1、このシフタ84c1の第3番目のフリップフ
ロップの出力と第5番目のフリップフロップの出力を加
算して出力データF6として出力する加算器84c2から
構成されている。また、上記演算器84dは、加算器8
3dの出力をシフトする5個のフリップフロップからな
るシフタ84d1、このシフタ84d1の第3番目のフリ
ップフロップの出力と第5番目のフリップフロップの出
力を加算して出力データF2として出力する加算器84
d2から構成されている。
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のDCTシリアル演算を
行なうシリアル演算器84c〜84hから構成されてい
る。ここで、上記演算器84aは、加算器83aの出力
をシフトする6個のフリップフロップからなるシフタ8
4a1、このシフタ84a1の第5番目のフリップフロッ
プの出力と第6番目のフリップフロップの出力を加算す
る加算器84a2、加算器84a2の出力からシフタ84
a1の第3番目のフリップフロップの出力を減算して出
力データF0として出力する減算器84a3から構成され
ている。また、上記演算器84bは、減算器83bの出
力をシフトする6個のフリップフロップからなるシフタ
84b1、このシフタ84b1の第5番目のフリップフロ
ップの出力と第6番目のフリップフロップの出力を加算
する加算器84b2、加算器84b2の出力からシフタ8
4b1の第3番目のフリップフロップの出力を減算して
出力データF4として出力する減算器84b3から構成さ
れている。また、上記演算器84cは、減算器83cの
出力をシフトする5個のフリップフロップからなるシフ
タ84c1、このシフタ84c1の第3番目のフリップフ
ロップの出力と第5番目のフリップフロップの出力を加
算して出力データF6として出力する加算器84c2から
構成されている。また、上記演算器84dは、加算器8
3dの出力をシフトする5個のフリップフロップからな
るシフタ84d1、このシフタ84d1の第3番目のフリ
ップフロップの出力と第5番目のフリップフロップの出
力を加算して出力データF2として出力する加算器84
d2から構成されている。
【0057】上記演算器84eは、加算器83eの出力
をシフトする2個のフリップフロップからなるシフタ8
4e1、加算器83eの出力とシフタ84e1の出力を加
算して出力する加算器84e2、後述するシフタ84h1
の第1番目のフリップフロップの出力からこの加算器8
4e2の出力を減算する減算器84e3、減算器84e3
の出力をシフトする2個のフリップフロップからなるシ
フタ84e4、このシフタ84e4の出力から減算器84
e3の出力を減算して出力データF7として出力する減算
器84e5から構成されている。また、上記演算器84
fは、減算器83fの出力をシフトする2個のフリップ
フロップからなるシフタ84f1、減算器83fの出力
とシフタ84f1の第1番目のフリップフロップの出力
を加算する加算器84f2、後述する加算器g2の出力か
らこのシフタ84f1の出力を減算する減算器84f3、
減算器84f3の出力をシフトする2個のフリップフロ
ップからなるシフタ84f4、シフタ84f4の出力から
減算器84f3の出力を減算して出力データF3として出
力する減算器84f5から構成されている。また、上記
演算器84gは、減算器83gの出力をシフトする2個
のフリップフロップからなるシフタ84g1、減算器8
3gの出力とシフタ84g1の第1番目のフリップフロ
ップの出力を加算する加算器84g2、上記加算器f2の
出力とシフタ84g1の出力を加算する加算器84g3、
加算器84g3の出力をシフトする2個のフリップフロ
ップからなるシフタ84g4、シフタ84g4の出力から
加算器84g3の出力を減算して出力データF5として出
力する減算器84g5から構成されている。また、上記
演算器84hは、加算器83hの出力をシフトする2個
のフリップフロップからなるシフタ84h1、加算器8
3hの出力とシフタ84h1の出力を加算して出力する
加算器84h2、上記シフタ84e1の第1番目のフリッ
プフロップの出力と加算器84h2の出力を加算する加
算器84h3、加算器84h3の出力をシフトする2個の
フリップフロップからなるシフタ84h4、シフタ84
h4の出力から加算器84h3の出力を減算して出力デー
タF1として出力する減算器84h5から構成されてい
る。
をシフトする2個のフリップフロップからなるシフタ8
4e1、加算器83eの出力とシフタ84e1の出力を加
算して出力する加算器84e2、後述するシフタ84h1
の第1番目のフリップフロップの出力からこの加算器8
4e2の出力を減算する減算器84e3、減算器84e3
の出力をシフトする2個のフリップフロップからなるシ
フタ84e4、このシフタ84e4の出力から減算器84
e3の出力を減算して出力データF7として出力する減算
器84e5から構成されている。また、上記演算器84
fは、減算器83fの出力をシフトする2個のフリップ
フロップからなるシフタ84f1、減算器83fの出力
とシフタ84f1の第1番目のフリップフロップの出力
を加算する加算器84f2、後述する加算器g2の出力か
らこのシフタ84f1の出力を減算する減算器84f3、
減算器84f3の出力をシフトする2個のフリップフロ
ップからなるシフタ84f4、シフタ84f4の出力から
減算器84f3の出力を減算して出力データF3として出
力する減算器84f5から構成されている。また、上記
演算器84gは、減算器83gの出力をシフトする2個
のフリップフロップからなるシフタ84g1、減算器8
3gの出力とシフタ84g1の第1番目のフリップフロ
ップの出力を加算する加算器84g2、上記加算器f2の
出力とシフタ84g1の出力を加算する加算器84g3、
加算器84g3の出力をシフトする2個のフリップフロ
ップからなるシフタ84g4、シフタ84g4の出力から
加算器84g3の出力を減算して出力データF5として出
力する減算器84g5から構成されている。また、上記
演算器84hは、加算器83hの出力をシフトする2個
のフリップフロップからなるシフタ84h1、加算器8
3hの出力とシフタ84h1の出力を加算して出力する
加算器84h2、上記シフタ84e1の第1番目のフリッ
プフロップの出力と加算器84h2の出力を加算する加
算器84h3、加算器84h3の出力をシフトする2個の
フリップフロップからなるシフタ84h4、シフタ84
h4の出力から加算器84h3の出力を減算して出力デー
タF1として出力する減算器84h5から構成されてい
る。
【0058】図4はデータ圧縮伸張装置のデータ伸張時
のデータ変換演算装置50の回路構成図であり、前記図
3に示すデータ変換演算装置50の逆変換装置に対応す
る図である。
のデータ変換演算装置50の回路構成図であり、前記図
3に示すデータ変換演算装置50の逆変換装置に対応す
る図である。
【0059】図4において、ステージIVの演算回路74
は、原理説明で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合の逆DCTシリ
アル演算を行なうシリアル演算器94c〜94hから構
成されている。ここで、上記演算器94aは、逆変換の
入力データF0をシフトする3個のフリップフロップ
(FF)からなるシフタ94a1、このシフタ94a1の
第2番目のフリップフロップの出力と第3番目のフリッ
プフロップの出力を加算する加算器94a2、加算器9
4a2の出力から入力データF0を減算する減算器94a
3から構成されている。また、上記演算器94bは、逆
変換の入力データF4をシフトする3個のフリップフロ
ップからなるシフタ94b1、このシフタ94b1の第2
番目のフリップフロップの出力と第3番目のフリップフ
ロップの出力を加算する加算器94b2、加算器94b2
の出力から入力データF4を減算する減算器94b3から
構成されている。また、上記演算器94cは、逆変換の
入力データF6をシフトする2個のフリップフロップか
らなるシフタ94c1、このシフタ94c1の出力と入力
データF6の出力を加算する加算器94c2、この加算器
94c2の出力をシフトする2個のフリップフロップか
らなるシフタ94c3、このシフタ94c3の出力と加算
器94c2の出力を加算する加算器94c4、この加算器
94c4の出力とシフタ94c4の第1番目のフリップフ
ロップの出力を加算する加算器94c5から構成されて
いる。また、上記演算器94dは、逆変換の入力データ
F2をシフトする2個のフリップフロップからなるシフ
タ94d1、このシフタ94d1の出力と入力データF2
の出力を加算する加算器94d2、この加算器94d2の
出力をシフトする2個のフリップフロップからなるシフ
タ94d3、このシフタ94d3の出力と加算器94d2
の出力を加算する加算器94d4、この加算器94d4の
出力とシフタ94d4の第1番目のフリップフロップの
出力を加算する加算器94d5から構成されている。
は、原理説明で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合の逆DCTシリ
アル演算を行なうシリアル演算器94c〜94hから構
成されている。ここで、上記演算器94aは、逆変換の
入力データF0をシフトする3個のフリップフロップ
(FF)からなるシフタ94a1、このシフタ94a1の
第2番目のフリップフロップの出力と第3番目のフリッ
プフロップの出力を加算する加算器94a2、加算器9
4a2の出力から入力データF0を減算する減算器94a
3から構成されている。また、上記演算器94bは、逆
変換の入力データF4をシフトする3個のフリップフロ
ップからなるシフタ94b1、このシフタ94b1の第2
番目のフリップフロップの出力と第3番目のフリップフ
ロップの出力を加算する加算器94b2、加算器94b2
の出力から入力データF4を減算する減算器94b3から
構成されている。また、上記演算器94cは、逆変換の
入力データF6をシフトする2個のフリップフロップか
らなるシフタ94c1、このシフタ94c1の出力と入力
データF6の出力を加算する加算器94c2、この加算器
94c2の出力をシフトする2個のフリップフロップか
らなるシフタ94c3、このシフタ94c3の出力と加算
器94c2の出力を加算する加算器94c4、この加算器
94c4の出力とシフタ94c4の第1番目のフリップフ
ロップの出力を加算する加算器94c5から構成されて
いる。また、上記演算器94dは、逆変換の入力データ
F2をシフトする2個のフリップフロップからなるシフ
タ94d1、このシフタ94d1の出力と入力データF2
の出力を加算する加算器94d2、この加算器94d2の
出力をシフトする2個のフリップフロップからなるシフ
タ94d3、このシフタ94d3の出力と加算器94d2
の出力を加算する加算器94d4、この加算器94d4の
出力とシフタ94d4の第1番目のフリップフロップの
出力を加算する加算器94d5から構成されている。
【0060】また、上記演算器94eは、逆変換の入力
データF7をシフトする2個のフリップフロップからな
るシフタ94e1、このシフタ94e1の出力から入力デ
ータF7を減算する減算器94e2から構成され、上記演
算器94fは、逆変換の入力データF3をシフトする2
個のフリップフロップからなるシフタ84f1、このシ
フタ84f1の出力から入力データF3を減算する減算器
84f2から構成されている。また、上記演算器93g
は、逆変換の入力データF5をシフトする2個のフリッ
プフロップからなるシフタ94g1、シフタ94g1の出
力から入力データF5を減算する減算器94g2から構成
され、上記演算器93hは、逆変換の入力データF1を
シフトする2個のフリップフロップからなるシフタ94
h1、シフタ94h1の出力から入力データF1を減算す
る減算器94h2から構成されている。
データF7をシフトする2個のフリップフロップからな
るシフタ94e1、このシフタ94e1の出力から入力デ
ータF7を減算する減算器94e2から構成され、上記演
算器94fは、逆変換の入力データF3をシフトする2
個のフリップフロップからなるシフタ84f1、このシ
フタ84f1の出力から入力データF3を減算する減算器
84f2から構成されている。また、上記演算器93g
は、逆変換の入力データF5をシフトする2個のフリッ
プフロップからなるシフタ94g1、シフタ94g1の出
力から入力データF5を減算する減算器94g2から構成
され、上記演算器93hは、逆変換の入力データF1を
シフトする2個のフリップフロップからなるシフタ94
h1、シフタ94h1の出力から入力データF1を減算す
る減算器94h2から構成されている。
【0061】また、ステージIIIの演算回路73は、原
理説明で述べたシリアル演算を実行するものであり、係
数を簡単な整数比に近似した場合の逆DCTシリアル演
算を行なうシリアル演算器93a〜93hから構成され
ている。ここで、上記演算器93aは、減算器94aの
出力と減算器94bの出力とを加算する加算器93a
1、この加算器93a1の出力をシフトする3個のフリッ
プフロップからなるシフタ93a2から構成されてい
る。また、上記演算器93bは、加算器94c4の出力
と加算器94d5の出力とを加算する加算器93b1、こ
の加算器93b1の出力をシフトする1個のフリップフ
ロップからなるシフタ93b2から構成されている。ま
た、上記演算器93cは、加算器94d4の出力から加
算器94c5の出力を減算する減算器82c1、この減算
器82c1の出力をシフトする1個のフリップフロップ
からなるシフタ93c2から構成されている。また、上
記演算器93dは、減算器94a3の出力から減算器9
4b3の出力を減算する減算器93d1、この減算器93
d1の出力をシフトする3個のフリップフロップからな
るシフタ82d2から構成されている。
理説明で述べたシリアル演算を実行するものであり、係
数を簡単な整数比に近似した場合の逆DCTシリアル演
算を行なうシリアル演算器93a〜93hから構成され
ている。ここで、上記演算器93aは、減算器94aの
出力と減算器94bの出力とを加算する加算器93a
1、この加算器93a1の出力をシフトする3個のフリッ
プフロップからなるシフタ93a2から構成されてい
る。また、上記演算器93bは、加算器94c4の出力
と加算器94d5の出力とを加算する加算器93b1、こ
の加算器93b1の出力をシフトする1個のフリップフ
ロップからなるシフタ93b2から構成されている。ま
た、上記演算器93cは、加算器94d4の出力から加
算器94c5の出力を減算する減算器82c1、この減算
器82c1の出力をシフトする1個のフリップフロップ
からなるシフタ93c2から構成されている。また、上
記演算器93dは、減算器94a3の出力から減算器9
4b3の出力を減算する減算器93d1、この減算器93
d1の出力をシフトする3個のフリップフロップからな
るシフタ82d2から構成されている。
【0062】上記演算器93eは、減算器94e2の出
力をシフトする5個のフリップフロップからなるシフタ
93e1、このシフタ93e1の第3番目のフリップフロ
ップの出力と第4番目のフリップフロップの出力を加算
する加算器93e2、加算器93e2の出力をシフトする
シフタ93e3、シフタ93e1の第1番目のフリップフ
ロップの出力と第5番目のフリップフロップの出力を加
算する加算器93e4から構成されている。また、上記
演算器93fは、減算器94f2の出力から減算器94
g2の出力を減算する減算器93f1、この減算器93f
1の出力をシフトする4個のフリップフロップからなる
シフタ93f2、このシフタ93f2の第2番目のフリッ
プフロップの出力と第3番目のフリップフロップの出力
を加算する加算器93f3、減算器93f1の出力とシフ
タ93f2の出力を加算する加算器93f4から構成され
ている。また、上記演算器93gは、減算器94f2の
出力と減算器94g2の出力を加算する加算器93g1、
この加算器93g1の出力をシフトする4個のフリップ
フロップからなるシフタ93g2、このシフタ93g2の
第2番目のフリップフロップの出力と第3番目のフリッ
プフロップの出力を加算する加算器93g3、減算器9
3g1の出力とシフタ93g2の出力を加算する加算器9
3g4から構成されている。また、上記演算器93h
は、減算器94h2の出力をシフトする5個のフリップ
フロップからなるシフタ93h1、このシフタ93h1の
第3番目のフリップフロップの出力と第4番目のフリッ
プフロップの出力を加算する加算器93h2、加算器9
3h2の出力をシフトするシフタ93h3、シフタ93h
1の第1番目のフリップフロップの出力と第5番目のフ
リップフロップの出力を加算する加算器93h4から構
成されている。
力をシフトする5個のフリップフロップからなるシフタ
93e1、このシフタ93e1の第3番目のフリップフロ
ップの出力と第4番目のフリップフロップの出力を加算
する加算器93e2、加算器93e2の出力をシフトする
シフタ93e3、シフタ93e1の第1番目のフリップフ
ロップの出力と第5番目のフリップフロップの出力を加
算する加算器93e4から構成されている。また、上記
演算器93fは、減算器94f2の出力から減算器94
g2の出力を減算する減算器93f1、この減算器93f
1の出力をシフトする4個のフリップフロップからなる
シフタ93f2、このシフタ93f2の第2番目のフリッ
プフロップの出力と第3番目のフリップフロップの出力
を加算する加算器93f3、減算器93f1の出力とシフ
タ93f2の出力を加算する加算器93f4から構成され
ている。また、上記演算器93gは、減算器94f2の
出力と減算器94g2の出力を加算する加算器93g1、
この加算器93g1の出力をシフトする4個のフリップ
フロップからなるシフタ93g2、このシフタ93g2の
第2番目のフリップフロップの出力と第3番目のフリッ
プフロップの出力を加算する加算器93g3、減算器9
3g1の出力とシフタ93g2の出力を加算する加算器9
3g4から構成されている。また、上記演算器93h
は、減算器94h2の出力をシフトする5個のフリップ
フロップからなるシフタ93h1、このシフタ93h1の
第3番目のフリップフロップの出力と第4番目のフリッ
プフロップの出力を加算する加算器93h2、加算器9
3h2の出力をシフトするシフタ93h3、シフタ93h
1の第1番目のフリップフロップの出力と第5番目のフ
リップフロップの出力を加算する加算器93h4から構
成されている。
【0063】また、ステージIIの演算回路72は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合の逆DCTシリアル演算
を行なうシリアル演算器92a〜92hから構成されて
いる。ここで、上記演算器92aは、シフタ93a2の
出力とシフタ93b2の出力とを加算する加算器92a
1、この加算器92a1の出力をシフトする3個のフリッ
プフロップからなるシフタ92a2から構成されてい
る。また、上記演算器92bは、シフタ93a2の出力
からシフタ93b2の出力を減算する減算器92b1、こ
の加算器92b1の出力をシフトする3個のフリップフ
ロップからなるシフタ92b2から構成されている。ま
た、上記演算器92cは、シフタ93d2の出力からシ
フタ93c2の出力を減算する減算器92c1、この減算
器92c1の出力をシフトする3個のフリップフロップ
からなるシフタ92c2から構成されている。また、上
記演算器92dは、シフタ93c2の出力とシフタ93
d2の出力を加算する加算器92d1、この加算器92d
1の出力をシフトする3個のフリップフロップからなる
シフタ92d2から構成されている。
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合の逆DCTシリアル演算
を行なうシリアル演算器92a〜92hから構成されて
いる。ここで、上記演算器92aは、シフタ93a2の
出力とシフタ93b2の出力とを加算する加算器92a
1、この加算器92a1の出力をシフトする3個のフリッ
プフロップからなるシフタ92a2から構成されてい
る。また、上記演算器92bは、シフタ93a2の出力
からシフタ93b2の出力を減算する減算器92b1、こ
の加算器92b1の出力をシフトする3個のフリップフ
ロップからなるシフタ92b2から構成されている。ま
た、上記演算器92cは、シフタ93d2の出力からシ
フタ93c2の出力を減算する減算器92c1、この減算
器92c1の出力をシフトする3個のフリップフロップ
からなるシフタ92c2から構成されている。また、上
記演算器92dは、シフタ93c2の出力とシフタ93
d2の出力を加算する加算器92d1、この加算器92d
1の出力をシフトする3個のフリップフロップからなる
シフタ92d2から構成されている。
【0064】上記演算器92eは、加算器93e3の出
力から加算器93f4の出力を減算する減算器92e1、
この減算器92e1の出力をシフトするシフタ92e2、
減算器92e1の出力とシフタ92e2の第1番目のフリ
ップフロップの出力を加算する加算器92e3、後述す
る加算器92f3からシフタ92e2の出力を減算する減
算器92e4から構成されている。また、上記演算器9
2fは、加算器93h3の出力から加算器93g4の出力
を減算する減算器92f1、この減算器92f1の出力を
シフトするシフタ92f2、減算器92f1の出力とシフ
タ92f2の第1番目のフリップフロップの出力を加算
する加算器92f3、加算器92e3とシフタ92f2の
出力を加算する加算器92f4から構成されている。ま
た、上記演算器92gは、加算器93f3の出力と加算
器93e4の出力を加算する加算器92g1、この加算器
92g1の出力をシフトする2個のフリップフロップか
らなるシフタ92g2、この加算器92g1の出力とシフ
タ92g2の出力を加算する加算器92g3、後述するシ
フタh2の第1番目のフリップフロップの出力から加算
器92g3の出力を減算する減算器92g4から構成され
ている。また、上記演算器92hは、加算器93g3の
出力と加算器93h4の出力を加算する加算器92h1、
この加算器92h1の出力をシフトする2個のフリップ
フロップからなるシフタ92h2、この加算器92h1の
出力とシフタ92h2の出力を加算する加算器92h3、
シフタg2の第1番目のフリップフロップの出力と加算
器92h3の出力を加算する加算器92h4から構成され
ている。
力から加算器93f4の出力を減算する減算器92e1、
この減算器92e1の出力をシフトするシフタ92e2、
減算器92e1の出力とシフタ92e2の第1番目のフリ
ップフロップの出力を加算する加算器92e3、後述す
る加算器92f3からシフタ92e2の出力を減算する減
算器92e4から構成されている。また、上記演算器9
2fは、加算器93h3の出力から加算器93g4の出力
を減算する減算器92f1、この減算器92f1の出力を
シフトするシフタ92f2、減算器92f1の出力とシフ
タ92f2の第1番目のフリップフロップの出力を加算
する加算器92f3、加算器92e3とシフタ92f2の
出力を加算する加算器92f4から構成されている。ま
た、上記演算器92gは、加算器93f3の出力と加算
器93e4の出力を加算する加算器92g1、この加算器
92g1の出力をシフトする2個のフリップフロップか
らなるシフタ92g2、この加算器92g1の出力とシフ
タ92g2の出力を加算する加算器92g3、後述するシ
フタh2の第1番目のフリップフロップの出力から加算
器92g3の出力を減算する減算器92g4から構成され
ている。また、上記演算器92hは、加算器93g3の
出力と加算器93h4の出力を加算する加算器92h1、
この加算器92h1の出力をシフトする2個のフリップ
フロップからなるシフタ92h2、この加算器92h1の
出力とシフタ92h2の出力を加算する加算器92h3、
シフタg2の第1番目のフリップフロップの出力と加算
器92h3の出力を加算する加算器92h4から構成され
ている。
【0065】また、ステージIの演算回路71は上述し
たシリアル演算を実行して逆変換の出力データf0〜f7
を出力するものであり、加算器91a、91b、91
c、91dと減算器91e、91f、91g、91hか
ら構成されている。
たシリアル演算を実行して逆変換の出力データf0〜f7
を出力するものであり、加算器91a、91b、91
c、91dと減算器91e、91f、91g、91hか
ら構成されている。
【0066】次に、本実施例の動作を説明する。
【0067】全体動作 図1において、データ記憶装置10に蓄えられているパ
ラレルデータはパラレル−シリアル変換装置11に入力
され、パラレル−シリアル変換装置11はデータ記憶装
置10から読み込んだパラレルデータをシリアルデータ
に変換してデータ変換演算装置50に出力する。データ
変換演算装置50はパラレル−シリアル変換装置11か
ら出力されたデータに対して一次元のDCT演算をシリ
アル演算の形で施す。この場合のシリアル演算は、デー
タ変換演算装置50においてDCT演算係数を簡単な整
数比に変えた形のシリアル回路により行なわれる。シリ
アルDCT演算されたデータはシリアル−パラレル変換
装置13に出力され、シリアル−パラレル変換装置13
はデータ変換演算装置50から出力されたシリアルデー
タをパラレルデータに変換してデータ記憶装置10に書
き込む。上述した処理を縦横(順不同)二次元に施す。
また、量子化装置51は、データ記憶装置10に蓄えら
れたデータ変換演算後のデータに対して、DCT演算係
数を簡単な整数比に変えることにより生じたゲインの変
化分を吸収するように構成された量子化テーブルの値で
逆数の乗算をすることによって量子化演算を行なう。す
なわち、DCT演算係数を簡単な整数比に変え、整数比
として表されたことによって生ずる各出力のゲインの変
化分は量子化装置51において吸収する。本実施例で
は、量子化テーブルを所定数倍(後述)することによっ
てゲインの変化分を量子化装置51において吸収するよ
うにしている。ところで、このような量子化テーブルを
用いた場合、一見すると従来のものと比べて量子化演算
のbit幅が、従来のものよりも多く必要であるかのよう
にも考えられるが、実際には、量子化演算には、逆数の
乗算であるため、係数(例えば、7)の逆数も、7×2
/COS(N/16)πの逆数も、ともに無限小数となるため、
丸め近似を必要とし、ほぼ同じ程度の誤差を含む。すな
わち、従来のCOS係数を2進歩の小数で表現した時点で
丸め誤差が乗ってしまうので、整数の比に置き変えても
誤差を押さえるためにbit幅を大きくする必要はない。
ラレルデータはパラレル−シリアル変換装置11に入力
され、パラレル−シリアル変換装置11はデータ記憶装
置10から読み込んだパラレルデータをシリアルデータ
に変換してデータ変換演算装置50に出力する。データ
変換演算装置50はパラレル−シリアル変換装置11か
ら出力されたデータに対して一次元のDCT演算をシリ
アル演算の形で施す。この場合のシリアル演算は、デー
タ変換演算装置50においてDCT演算係数を簡単な整
数比に変えた形のシリアル回路により行なわれる。シリ
アルDCT演算されたデータはシリアル−パラレル変換
装置13に出力され、シリアル−パラレル変換装置13
はデータ変換演算装置50から出力されたシリアルデー
タをパラレルデータに変換してデータ記憶装置10に書
き込む。上述した処理を縦横(順不同)二次元に施す。
また、量子化装置51は、データ記憶装置10に蓄えら
れたデータ変換演算後のデータに対して、DCT演算係
数を簡単な整数比に変えることにより生じたゲインの変
化分を吸収するように構成された量子化テーブルの値で
逆数の乗算をすることによって量子化演算を行なう。す
なわち、DCT演算係数を簡単な整数比に変え、整数比
として表されたことによって生ずる各出力のゲインの変
化分は量子化装置51において吸収する。本実施例で
は、量子化テーブルを所定数倍(後述)することによっ
てゲインの変化分を量子化装置51において吸収するよ
うにしている。ところで、このような量子化テーブルを
用いた場合、一見すると従来のものと比べて量子化演算
のbit幅が、従来のものよりも多く必要であるかのよう
にも考えられるが、実際には、量子化演算には、逆数の
乗算であるため、係数(例えば、7)の逆数も、7×2
/COS(N/16)πの逆数も、ともに無限小数となるため、
丸め近似を必要とし、ほぼ同じ程度の誤差を含む。すな
わち、従来のCOS係数を2進歩の小数で表現した時点で
丸め誤差が乗ってしまうので、整数の比に置き変えても
誤差を押さえるためにbit幅を大きくする必要はない。
【0068】上記データ変換演算装置50により実行さ
れるシリアルDCT演算を以下に説明するシリアル演算
によって行なう。
れるシリアルDCT演算を以下に説明するシリアル演算
によって行なう。
【0069】データ変換演算装置50における動作(図
3) データ変換演算装置50の基本的な動作は図17に示す
従来例と同様であるが、このデータ変換演算装置50に
おけるシリアル演算では後述するように一次元当りのゲ
インが65/64倍、二次元では4225/4096倍のゲインが変化
しているので、量子化時にその補正を行うように量子化
テーブルを4225/4096倍して、その値で除算(逆数の乗
算)することによって補正を行う。
3) データ変換演算装置50の基本的な動作は図17に示す
従来例と同様であるが、このデータ変換演算装置50に
おけるシリアル演算では後述するように一次元当りのゲ
インが65/64倍、二次元では4225/4096倍のゲインが変化
しているので、量子化時にその補正を行うように量子化
テーブルを4225/4096倍して、その値で除算(逆数の乗
算)することによって補正を行う。
【0070】以下、この演算について説明する。
【0071】ステージIの演算回路61の出力について
は、図13及び図17に示す従来例と同様であるので以
後、以下のように記する。
は、図13及び図17に示す従来例と同様であるので以
後、以下のように記する。
【0072】f0+f7=a0、f0-f7=b0、f1+f6=a
1、f1-f6=b1、f2+f5=a2、f2-f5=b2、f3+f4=
a3、f3-f4=b3 まず、図17に示す従来例においてF0〜F7がa0〜a3
およびb0〜b3によってどのように表わされていたかを
示す。
1、f1-f6=b1、f2+f5=a2、f2-f5=b2、f3+f4=
a3、f3-f4=b3 まず、図17に示す従来例においてF0〜F7がa0〜a3
およびb0〜b3によってどのように表わされていたかを
示す。
【0073】 F0=(724a0+724a1+724a2+724a3)×2048 F4=(724a0−724a1−724a2+724a3)×2048 F2=(473a0+192a1−192a2−473a3)×4096 F6=(192a0−473a1+473a2−192a3)×4096 F1=(295b0+16833b1+25883b2+15104b3)×16 F7=(−15104b0+25883b1−16833b2+2550b3) ×16 F3=(−18176b0−64255b1−12815b2+27264b3) ×16 F5=(27264b0+12815b1−64255b2+18176b3) ×16 この式を以下のように近似し簡略化する。
【0074】 F0=(92a0+92a1+92a2+92a3)×128 F4=(92a0−92a1−92a2+92a3)×128 F2=(60a0+25a1−25a2−60a3)×256 F6=(25a0−60a1+60a2−25a3)×256 F1=(17b0+48b1+72b2+85b3)×6×32 F7=(−85b0+72b1−48b2+17b3)×6×32 F3=(−48b0−85b1−17b2+72b3)×6×32 F5=(72b0+17b1−85b2+48b3)×6×32 ここで、各係数の比は従来のものと、ほぼ同等であるの
で各出力F0〜F7の比はほぼ同等と考えられるが、その
出力のゲインがどのように変化しているかについて考察
してみる。
で各出力F0〜F7の比はほぼ同等と考えられるが、その
出力のゲインがどのように変化しているかについて考察
してみる。
【0075】出力F0についてみると本来のDCTの計
算式では、出力F0は入力f0〜f7の和の2√2倍となっ
ているが、この比率では2のべきを除いて23倍となっ
ている。2のべき分は、取り込みのタイミングをずらす
ことによって無視できるので23に2√2を乗ずると約6
5となる。よってゲインは65/64倍となっていることが
わかる。
算式では、出力F0は入力f0〜f7の和の2√2倍となっ
ているが、この比率では2のべきを除いて23倍となっ
ている。2のべき分は、取り込みのタイミングをずらす
ことによって無視できるので23に2√2を乗ずると約6
5となる。よってゲインは65/64倍となっていることが
わかる。
【0076】このような演算式によりDCT変換を行な
うことにより、演算に必要な回路構成としてフリップフ
ロップ(FF)70個、1 Add unit 52個で済む。ま
た図5にあるようなタイミングによって一次元の処理を
行なうことができる。但し、図5はF0、F4についての
タイミングであり、他については最終出力については同
じであるが各ステージにおける出力に関しては異なる。
うことにより、演算に必要な回路構成としてフリップフ
ロップ(FF)70個、1 Add unit 52個で済む。ま
た図5にあるようなタイミングによって一次元の処理を
行なうことができる。但し、図5はF0、F4についての
タイミングであり、他については最終出力については同
じであるが各ステージにおける出力に関しては異なる。
【0077】実際には上記の演算式をさらに以下のよう
に変形して回路を構成する。
に変形して回路を構成する。
【0078】 F0=((a0+a3)×16+(a1+a2)×16)×2×8×46 F4=((a0+a3)×16−(a1+a2)×16)×2×8×46 F6=((a0−a3)×40−(a1−a2)×96)×2×8×10 F2=((a0−a3)×96+(a1−a2)×40)×2×8×10 F7=(((48×(b1+b2)+68×b3)×2)×2 −((48×(b2−b1)+68×b0)×2)×10)×12 F3=(((96×b3−68×(b1+b2))×2)×6 −((96×b0−68×(b2−b1))×2)×4)×12 F5=(((96×b0−68×(b2−b1))×2)×6 −((96×b3−68×(b1+b2))×2)×4)×12 F1=(((48×(b2−b1)+68×b0)×2)×2 −((48×(b1+b2)+68×b3)×2)×10)×12 以下、上記演算式に従って構成されたデータ変換演算装
置50の動作を説明する。
置50の動作を説明する。
【0079】まず、DCT演算処理の場合を述べると、
ここでは、ステージIの演算回路61において加算器8
1aに入力データf0とf7、加算器81bに入力データ
f1とf6、加算器81cに入力データf2とf5、加算器
81dに入力データf3とf4、減算器81eに入力デー
タf3とf4、減算器81fに入力データf2とf5、減算
器81gに入力データf1とf6、減算器81hに入力デ
ータf0とf7が入力される。これにより加算器81aは
入力データf0とf7の加算結果を出力し、加算器81b
は入力データf1とf6の加算結果を出力し、加算器81
cは入力データf2とf5の加算結果f2+f5を出力し、
加算器81dは入力データf3とf4の加算結果を出力す
るようになる。また、減算器81eは入力データf3と
f4の減算結果を出力し、減算器81fは入力データf2
とf5の減算結果を出力し、減算器81gは入力データ
f1とf6の減算結果を出力し、減算器81hは入力デー
タf0とf7の減算結果を出力するようになる。この場合
の入力データは、図4に示すように7bitと1bitのサイ
ンビットの8bitのデータからなっている。また、出力
データは、図5Iに示すように7+1bitと1bitのサイ
ンビットからなっている。 次いで、ステージIIの演算
回路62に進む。この演算回路62のシリアル演算器8
2a〜82hには、ステージIの演算回路61で加算あ
るいは減算された加減算結果a0、b0、a1、b1、a
2、b2、a3、b3が入力データとして与えられる。上記
演算器82aでは、係数を簡単な整数比に近似した場合
のDCTシリアル演算式F0=((a0+a3)×16+
(a1+a2)×16)×2×8×46及び、F4=
((a0+a3)×16−(a1+a2)×16)×2×8
×46に共通する(a0+a3)×16の演算を実行す
る。この場合、演算器82aには、加算器81aの出力
(a0)と加算器81dの出力(a3)とが入力され、加
算器82a1でこれら入力を加算し、この加算結果がシ
フタ82a2に与えられる。シフタ82a2からは、図5
Iに示すように、3個のフリップフロップの動作だけ遅
延して出力される。また上記演算器82bでは、係数を
簡単な整数比に近似した場合のDCTシリアル演算式F
0=((a0+a3)×16+(a1+a2)×16)×2
×8×46及び、F4=((a0+a3)×16−(a1+
a2)×16)×2×8×46に共通する(a1+a2)
×16の演算を実行する。この場合、演算器82bに
は、加算器81bの出力(a1)と加算器81cの出力
(a2)とが入力され、加算器82b1でこれら入力を加
算し、この加算結果がシフタ82b2に与えられる。シ
フタ82b2からは、図5Iに示すように、3個のフリ
ップフロップの動作だけ遅延して出力される。
ここでは、ステージIの演算回路61において加算器8
1aに入力データf0とf7、加算器81bに入力データ
f1とf6、加算器81cに入力データf2とf5、加算器
81dに入力データf3とf4、減算器81eに入力デー
タf3とf4、減算器81fに入力データf2とf5、減算
器81gに入力データf1とf6、減算器81hに入力デ
ータf0とf7が入力される。これにより加算器81aは
入力データf0とf7の加算結果を出力し、加算器81b
は入力データf1とf6の加算結果を出力し、加算器81
cは入力データf2とf5の加算結果f2+f5を出力し、
加算器81dは入力データf3とf4の加算結果を出力す
るようになる。また、減算器81eは入力データf3と
f4の減算結果を出力し、減算器81fは入力データf2
とf5の減算結果を出力し、減算器81gは入力データ
f1とf6の減算結果を出力し、減算器81hは入力デー
タf0とf7の減算結果を出力するようになる。この場合
の入力データは、図4に示すように7bitと1bitのサイ
ンビットの8bitのデータからなっている。また、出力
データは、図5Iに示すように7+1bitと1bitのサイ
ンビットからなっている。 次いで、ステージIIの演算
回路62に進む。この演算回路62のシリアル演算器8
2a〜82hには、ステージIの演算回路61で加算あ
るいは減算された加減算結果a0、b0、a1、b1、a
2、b2、a3、b3が入力データとして与えられる。上記
演算器82aでは、係数を簡単な整数比に近似した場合
のDCTシリアル演算式F0=((a0+a3)×16+
(a1+a2)×16)×2×8×46及び、F4=
((a0+a3)×16−(a1+a2)×16)×2×8
×46に共通する(a0+a3)×16の演算を実行す
る。この場合、演算器82aには、加算器81aの出力
(a0)と加算器81dの出力(a3)とが入力され、加
算器82a1でこれら入力を加算し、この加算結果がシ
フタ82a2に与えられる。シフタ82a2からは、図5
Iに示すように、3個のフリップフロップの動作だけ遅
延して出力される。また上記演算器82bでは、係数を
簡単な整数比に近似した場合のDCTシリアル演算式F
0=((a0+a3)×16+(a1+a2)×16)×2
×8×46及び、F4=((a0+a3)×16−(a1+
a2)×16)×2×8×46に共通する(a1+a2)
×16の演算を実行する。この場合、演算器82bに
は、加算器81bの出力(a1)と加算器81cの出力
(a2)とが入力され、加算器82b1でこれら入力を加
算し、この加算結果がシフタ82b2に与えられる。シ
フタ82b2からは、図5Iに示すように、3個のフリ
ップフロップの動作だけ遅延して出力される。
【0080】また上記演算器82cでは、係数を簡単な
整数比に近似した場合のDCTシリアル演算式F6=
((a0−a3)×40−(a1−a2)×96)×2×8
×10及び、F2=((a0−a3)×96+(a1−a
2)×40)×2×8×10の(a1−a2)×96と
(a1−a2)×40の演算を実行する。この場合、演算
器82cには、加算器81bの出力(a1)と加算器8
1cの出力(a2)とが入力され、減算器82c1で加算
器81bの出力から加算器81cの出力で減算すると
(a1−a2)が求められる。この減算器82c1の出力
をシフタ82c2に与え、このシフタ82c2の第1番目
のフリップフロップの出力とシフタ82c2の出力を加
算器82c3により加算し、またシフタ82c2の第2番
目のフリップフロップの出力と加算器82c3の出力を
82c4により加算することにより(a1−a2)×40
と(a1−a2)×96が求められることになる。この場
合、図5の入力に示す入力データに対して演算器82c
では、同図IIに示すタイミングで上述の演算結果を出力
データとして発生するようになる。また上記演算器82
dでは、係数を簡単な整数比に近似した場合のDCTシ
リアル演算式F6=((a0−a3)×40−(a1−a
2)×96)×2×8×10及び、F2=((a0−a3)
×96+(a1−a2)×40)×2×8×10の(a0
−a3)×40と(a0−a3)×96の演算を実行す
る。この場合、演算器82dには、加算器81aの出力
(a0)と加算器81dの出力(a3)とが入力され、減
算器82d1で加算器81aの出力を加算器81dの出
力で減算すると(a0−a3)が求められる。この減算器
82d1の出力をシフタ82d2に与え、このシフタ82
d2の第1番目のフリップフロップの出力とシフタ82
d2の出力を加算器82d3により加算し、またシフタ8
2d2の第2番目のフリップフロップの出力と加算器8
2d3の出力を82d4により加算することにより(a0
−a3)×40と(a0−a3)×96が求められること
になる。この場合、図5の入力に示す入力データに対し
て演算器82dでは、同図IIに示すタイミングで上述の
演算結果を出力データとして発生するようになる。
整数比に近似した場合のDCTシリアル演算式F6=
((a0−a3)×40−(a1−a2)×96)×2×8
×10及び、F2=((a0−a3)×96+(a1−a
2)×40)×2×8×10の(a1−a2)×96と
(a1−a2)×40の演算を実行する。この場合、演算
器82cには、加算器81bの出力(a1)と加算器8
1cの出力(a2)とが入力され、減算器82c1で加算
器81bの出力から加算器81cの出力で減算すると
(a1−a2)が求められる。この減算器82c1の出力
をシフタ82c2に与え、このシフタ82c2の第1番目
のフリップフロップの出力とシフタ82c2の出力を加
算器82c3により加算し、またシフタ82c2の第2番
目のフリップフロップの出力と加算器82c3の出力を
82c4により加算することにより(a1−a2)×40
と(a1−a2)×96が求められることになる。この場
合、図5の入力に示す入力データに対して演算器82c
では、同図IIに示すタイミングで上述の演算結果を出力
データとして発生するようになる。また上記演算器82
dでは、係数を簡単な整数比に近似した場合のDCTシ
リアル演算式F6=((a0−a3)×40−(a1−a
2)×96)×2×8×10及び、F2=((a0−a3)
×96+(a1−a2)×40)×2×8×10の(a0
−a3)×40と(a0−a3)×96の演算を実行す
る。この場合、演算器82dには、加算器81aの出力
(a0)と加算器81dの出力(a3)とが入力され、減
算器82d1で加算器81aの出力を加算器81dの出
力で減算すると(a0−a3)が求められる。この減算器
82d1の出力をシフタ82d2に与え、このシフタ82
d2の第1番目のフリップフロップの出力とシフタ82
d2の出力を加算器82d3により加算し、またシフタ8
2d2の第2番目のフリップフロップの出力と加算器8
2d3の出力を82d4により加算することにより(a0
−a3)×40と(a0−a3)×96が求められること
になる。この場合、図5の入力に示す入力データに対し
て演算器82dでは、同図IIに示すタイミングで上述の
演算結果を出力データとして発生するようになる。
【0081】一方、上記演算器82eでは、係数を簡単
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の68×b0の演算及び、F3=
(((96×b3−68×(b1+b2))×2)×6−
((96×b0−68×(b2−b1))×2)×4)×
12とF5=(((96×b0−68×(b2−b1))×
2)×6−((96×b3−68×(b1+b2))×
2)×4)×12の96×b0の演算を実行する。この
場合、演算器82eのシフタ82e1には、減算器81
eの出力(b0)が入力され、シフタ82e1の第3番目
のフリップフロップの出力が加算器82e2により加算
されるとともに、この加算結果がシフタ82e3により
1クロック遅延して出力され、また、シフタ82e1の
第1番目のフリップフロップの出力と第5番目のフリッ
プフロップの出力が加算器82e4により加算されて、
68×b0及び96×b0が求められることになる。この
場合、図5の入力に示す入力データに対して演算器82
eでは、同図IIに示すタイミングで上述の演算結果を出
力データとして発生するようになる。
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の68×b0の演算及び、F3=
(((96×b3−68×(b1+b2))×2)×6−
((96×b0−68×(b2−b1))×2)×4)×
12とF5=(((96×b0−68×(b2−b1))×
2)×6−((96×b3−68×(b1+b2))×
2)×4)×12の96×b0の演算を実行する。この
場合、演算器82eのシフタ82e1には、減算器81
eの出力(b0)が入力され、シフタ82e1の第3番目
のフリップフロップの出力が加算器82e2により加算
されるとともに、この加算結果がシフタ82e3により
1クロック遅延して出力され、また、シフタ82e1の
第1番目のフリップフロップの出力と第5番目のフリッ
プフロップの出力が加算器82e4により加算されて、
68×b0及び96×b0が求められることになる。この
場合、図5の入力に示す入力データに対して演算器82
eでは、同図IIに示すタイミングで上述の演算結果を出
力データとして発生するようになる。
【0082】また、上記演算器82fでは、係数を簡単
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の48×(b2−b1)の演算及び、
F3=(((96×b3−68×(b1+b2))×2)×
6−((96×b0−68×(b2−b1))×2)×
4)×12とF5=(((96×b0−68×(b2−b
1))×2)×6−((96×b3−68×(b1+b
2))×2)×4)×12の68×(b2−b1)の演算
を実行する。この場合、演算器82fには、減算器81
fの出力(b1)と減算器81gの出力(b2)が入力さ
れ、減算器82f1で加算器81gの出力を加算器81
fの出力で減算すると(b2−b1)が求められる。この
減算器82f1の出力をシフタ82f2に与え、このシフ
タ82f2の第2番目のフリップフロップの出力と第3
番目のフリップフロップの出力を加算器82f3により
加算し、またシフタ82f2の出力と減算器82f1の出
力を82f4により加算することにより(b2−b1)×
48と(b2−b1)×68が求められることになる。こ
の場合、図5の入力に示す入力データに対して演算器8
2fでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の48×(b2−b1)の演算及び、
F3=(((96×b3−68×(b1+b2))×2)×
6−((96×b0−68×(b2−b1))×2)×
4)×12とF5=(((96×b0−68×(b2−b
1))×2)×6−((96×b3−68×(b1+b
2))×2)×4)×12の68×(b2−b1)の演算
を実行する。この場合、演算器82fには、減算器81
fの出力(b1)と減算器81gの出力(b2)が入力さ
れ、減算器82f1で加算器81gの出力を加算器81
fの出力で減算すると(b2−b1)が求められる。この
減算器82f1の出力をシフタ82f2に与え、このシフ
タ82f2の第2番目のフリップフロップの出力と第3
番目のフリップフロップの出力を加算器82f3により
加算し、またシフタ82f2の出力と減算器82f1の出
力を82f4により加算することにより(b2−b1)×
48と(b2−b1)×68が求められることになる。こ
の場合、図5の入力に示す入力データに対して演算器8
2fでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。
【0083】また、上記演算器82gでは、係数を簡単
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の48×(b1+b2)の演算及び、
F3=(((96×b3−68×(b1+b2))×2)×
6−((96×b0−68×(b2−b1))×2)×
4)×12とF5=(((96×b0−68×(b2−b
1))×2)×6−((96×b3−68×(b1+b
2))×2)×4)×12の68×(b1+b2)の演算
を実行する。この場合、演算器82gには、減算器81
fの出力(b1)と減算器81gの出力(b2)が入力さ
れ、加算器82g1で加算器81fの出力と加算器81
gの出力を加算すると(b1+b2)が求められる。この
加算器82g1の出力をシフタ82g2に与え、このシフ
タ82g2の第2番目のフリップフロップの出力と第3
番目のフリップフロップの出力を加算器82g3により
加算し、またシフタ82g2の出力と加算器82g1の出
力を82g4により加算することにより(b1+b2)×
48と(b1+b2)×68が求められることになる。こ
の場合、図5の入力に示す入力データに対して演算器8
2gでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の48×(b1+b2)の演算及び、
F3=(((96×b3−68×(b1+b2))×2)×
6−((96×b0−68×(b2−b1))×2)×
4)×12とF5=(((96×b0−68×(b2−b
1))×2)×6−((96×b3−68×(b1+b
2))×2)×4)×12の68×(b1+b2)の演算
を実行する。この場合、演算器82gには、減算器81
fの出力(b1)と減算器81gの出力(b2)が入力さ
れ、加算器82g1で加算器81fの出力と加算器81
gの出力を加算すると(b1+b2)が求められる。この
加算器82g1の出力をシフタ82g2に与え、このシフ
タ82g2の第2番目のフリップフロップの出力と第3
番目のフリップフロップの出力を加算器82g3により
加算し、またシフタ82g2の出力と加算器82g1の出
力を82g4により加算することにより(b1+b2)×
48と(b1+b2)×68が求められることになる。こ
の場合、図5の入力に示す入力データに対して演算器8
2gでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。
【0084】また、上記演算器82hでは、係数を簡単
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の68×b3の演算及び、F3=
(((96×b3−68×(b1+b2))×2)×6−
((96×b0−68×(b2−b1))×2)×4)×
12とF5=(((96×b0−68×(b2−b1))×
2)×6−((96×b3−68×(b1+b2))×
2)×4)×12の96×b3の演算を実行する。この
場合、演算器82hのシフタ82h1には、減算器81
hの出力(b3)が入力され、シフタ82h1の第3番目
のフリップフロップの出力と第4番目のフリップフロッ
プの出力が加算器82h2により加算されるとともに、
この加算結果がシフタ82h3により1クロック遅延し
て出力され、また、シフタ82h1の第1番目のフリッ
プフロップの出力と第5番目のフリップフロップの出力
が加算器82h4により加算されて、68×b3及び96
×b3が求められることになる。この場合、図5の入力
に示す入力データに対して演算器82hでは、同図IIに
示すタイミングで上述の演算結果を入力データとして発
生するようになる。
な整数比に近似した場合のDCTシリアル演算式F7=
(((48×(b1+b2)+68×b3)×2)×2−
((48×(b2−b1)+68×b0)×2)×10)
×12とF1=(((48×(b2−b1)+68×b0)
×2)×2−((48×(b1+b2)+68×b3)×
2)×10)×12の68×b3の演算及び、F3=
(((96×b3−68×(b1+b2))×2)×6−
((96×b0−68×(b2−b1))×2)×4)×
12とF5=(((96×b0−68×(b2−b1))×
2)×6−((96×b3−68×(b1+b2))×
2)×4)×12の96×b3の演算を実行する。この
場合、演算器82hのシフタ82h1には、減算器81
hの出力(b3)が入力され、シフタ82h1の第3番目
のフリップフロップの出力と第4番目のフリップフロッ
プの出力が加算器82h2により加算されるとともに、
この加算結果がシフタ82h3により1クロック遅延し
て出力され、また、シフタ82h1の第1番目のフリッ
プフロップの出力と第5番目のフリップフロップの出力
が加算器82h4により加算されて、68×b3及び96
×b3が求められることになる。この場合、図5の入力
に示す入力データに対して演算器82hでは、同図IIに
示すタイミングで上述の演算結果を入力データとして発
生するようになる。
【0085】次いで、ステージIIIの演算回路63に進
む。この演算回路63では、ステージIIの演算回路62
の演算器82a、82bの出力が加算器83aおよび減
算器83bに与えられ、同様にして演算器82c、82
dの出力が減算器83c及び加算器83dに与えられ、
さらに演算器82e、82fの出力が加算器83e及び
減算器83fに、演算器82g、82hの出力が減算器
83及び加算器83hに与えられる。これにより、加算
器83aは、ステージIIの演算回路82の演算器82a
と演算器82bの出力を加算した結果((a0+a3)×
16+(a1+a2)×16)×2を出力し、減算器83
bはステージIIの演算回路62の演算器82aから演算
器82bの出力を減算した結果((a0+a3)×16−
(a1+a2)×16)×2を出力し、減算器83cはス
テージIIの演算回路62の演算器82cから演算器82
dの出力を減算した結果((a0−a3)×40−(a1
−a2)×96)×2を出力し、加算器83dは、ステ
ージIIの演算回路62の演算器82cと演算器82dの
出力を加算した結果((a0−a3)×96+(a1−a
2)×40)×2を出力するようになる。また、加算器
83eは、ステージIIの演算回路82の演算器82eと
演算器82fの出力を加算した結果(48×(b2−b
1)+68×b0)×2を出力し、減算器83fはステー
ジIIの演算回路62の演算器82eから演算器82fの
出力を減算した結果(96×b0−68×(b2−b
1))×2を出力し、減算器83gはステージIIの演算
回路62の演算器82gから演算器82hの出力を減算
した結果(96×b3−68×(b1+b2))×2を出
力し、加算器83hは、ステージIIの演算回路62の演
算器82gと演算器82hの出力を加算した結果(48
×(b1+b2)+68×b3)×2を出力するようにな
る。この場合、図5の入力データに対して各加算器83
a、83d、83e、83h及び減算器83b、83
c、83f、83gでは、同図IIIに示すタイミング
で、それぞれの演算結果を出力するようになる。
む。この演算回路63では、ステージIIの演算回路62
の演算器82a、82bの出力が加算器83aおよび減
算器83bに与えられ、同様にして演算器82c、82
dの出力が減算器83c及び加算器83dに与えられ、
さらに演算器82e、82fの出力が加算器83e及び
減算器83fに、演算器82g、82hの出力が減算器
83及び加算器83hに与えられる。これにより、加算
器83aは、ステージIIの演算回路82の演算器82a
と演算器82bの出力を加算した結果((a0+a3)×
16+(a1+a2)×16)×2を出力し、減算器83
bはステージIIの演算回路62の演算器82aから演算
器82bの出力を減算した結果((a0+a3)×16−
(a1+a2)×16)×2を出力し、減算器83cはス
テージIIの演算回路62の演算器82cから演算器82
dの出力を減算した結果((a0−a3)×40−(a1
−a2)×96)×2を出力し、加算器83dは、ステ
ージIIの演算回路62の演算器82cと演算器82dの
出力を加算した結果((a0−a3)×96+(a1−a
2)×40)×2を出力するようになる。また、加算器
83eは、ステージIIの演算回路82の演算器82eと
演算器82fの出力を加算した結果(48×(b2−b
1)+68×b0)×2を出力し、減算器83fはステー
ジIIの演算回路62の演算器82eから演算器82fの
出力を減算した結果(96×b0−68×(b2−b
1))×2を出力し、減算器83gはステージIIの演算
回路62の演算器82gから演算器82hの出力を減算
した結果(96×b3−68×(b1+b2))×2を出
力し、加算器83hは、ステージIIの演算回路62の演
算器82gと演算器82hの出力を加算した結果(48
×(b1+b2)+68×b3)×2を出力するようにな
る。この場合、図5の入力データに対して各加算器83
a、83d、83e、83h及び減算器83b、83
c、83f、83gでは、同図IIIに示すタイミング
で、それぞれの演算結果を出力するようになる。
【0086】次いで、ステージIVの演算回路64に進
む。この演算回路64では、ステージIIIの演算回路6
3の加算器83aの出力が演算器84aに与えられ、同
様にして減算器83bの出力が演算器84bに、減算器
83cの出力が演算器84cに、加算器83dの出力が
演算器84dに、加算器83eの出力が演算器84e
に、減算器83fの出力が演算器84fに、減算器83
gの出力が演算器84gに、加算器83hの出力が演算
器84hにそれぞれ与えられる。これにより、演算器8
4aは、ステージIIIの演算回路63の加算器83aの
出力((a0+a3)×16+(a1+a2)×16)×2
に対して×8×46の演算を実行し、その演算結果を出
力データF0として出力する。また、演算器84bは、
ステージIIIの演算回路63の減算器83bの出力
((a0+a3)×16−(a1+a2)×16)×2に対
して×8×46の演算を実行し、その演算結果を出力デ
ータF4として出力する。同様に、演算器84cは、ス
テージIIIの演算回路63の減算器83cの出力((a0
−a3)×40−(a1−a2)×96)×2に対して×
8×10の演算を実行し、その演算結果を出力データF
6として出力する。また、演算器84dは、ステージIII
の演算回路63の加算器83dの出力((a0−a3)×
96+(a1−a2)×40)×2に対して×8×10の
演算を実行し、その演算結果を出力データF2として出
力する。
む。この演算回路64では、ステージIIIの演算回路6
3の加算器83aの出力が演算器84aに与えられ、同
様にして減算器83bの出力が演算器84bに、減算器
83cの出力が演算器84cに、加算器83dの出力が
演算器84dに、加算器83eの出力が演算器84e
に、減算器83fの出力が演算器84fに、減算器83
gの出力が演算器84gに、加算器83hの出力が演算
器84hにそれぞれ与えられる。これにより、演算器8
4aは、ステージIIIの演算回路63の加算器83aの
出力((a0+a3)×16+(a1+a2)×16)×2
に対して×8×46の演算を実行し、その演算結果を出
力データF0として出力する。また、演算器84bは、
ステージIIIの演算回路63の減算器83bの出力
((a0+a3)×16−(a1+a2)×16)×2に対
して×8×46の演算を実行し、その演算結果を出力デ
ータF4として出力する。同様に、演算器84cは、ス
テージIIIの演算回路63の減算器83cの出力((a0
−a3)×40−(a1−a2)×96)×2に対して×
8×10の演算を実行し、その演算結果を出力データF
6として出力する。また、演算器84dは、ステージIII
の演算回路63の加算器83dの出力((a0−a3)×
96+(a1−a2)×40)×2に対して×8×10の
演算を実行し、その演算結果を出力データF2として出
力する。
【0087】また、odd側においては、演算器84e
のシフタ82e1には加算器83eの出力((48×
(b2−b1)+68×b0)×2)が入力され、このシ
フタ84e1の出力と加算器83eの出力を加算器84
e2で加算し、また、後述するシフタ84h1の第1番目
のフリップフロップの出力から、この加算器84e2の
出力を減算器84e3で減算する。減算器84e3の出力
はシフタ84e4に与えられ、このシフタ84e4の出力
から減算器84e3の出力を減算器84e5により減算
し、その演算結果を出力データF7として出力する。ま
た、演算器84fのシフタ82f1には減算器83fの
出力((96×b0−68×(b2−b1))×2)が入
力され、このシフタ84f1の第1番目のフリップフロ
ップの出力と減算器83fの出力を加算器84f2で加
算する。また、後述する加算器84g2の出力から、こ
のシフタ84f1の出力を、この減算器84f3で減算す
る。減算器84f3の出力はシフタ84f4に与えられ、
このシフタ84f4の出力から減算器84f3の出力を減
算器84f5により減算し、その演算結果を出力データ
F3として出力する。また、演算器84gのシフタ82
g1には減算器83gの出力((96×b3−68×(b
1+b2))×2)が入力され、このシフタ84g1の第
1番目のフリップフロップの出力と減算器83gの出力
を加算器84g2で加算する。また、加算器84f2の出
力と、このシフタ84g1の出力を、この加算器84g3
で加算する。加算器84g3の出力はシフタ84g4に与
えられ、このシフタ84g4の出力から加算器84g3の
出力を減算器84g5により減算し、その演算結果を出
力データF5として出力する。また、演算器84hのシ
フタ82h1には加算器83hの出力((48×(b1+
b2)+68×b3)×2)が入力され、このシフタ84
h1の出力と加算器83hの出力を加算器84h2で加算
し、また、シフタ84e1の第1番目のフリップフロッ
プの出力と、この加算器84h2の出力を加算器84h3
で減算する。加算器84h3の出力はシフタ84h4に与
えられ、このシフタ84h4の出力から加算器84h3の
出力を減算器84h5により減算し、その演算結果を出
力データF1として出力する。この場合、上記ステージI
Vの演算回路64の各演算器84a〜84hでは図5の
入力データに対してシリアル演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データF0〜F7と
して発生するようになようになる。
のシフタ82e1には加算器83eの出力((48×
(b2−b1)+68×b0)×2)が入力され、このシ
フタ84e1の出力と加算器83eの出力を加算器84
e2で加算し、また、後述するシフタ84h1の第1番目
のフリップフロップの出力から、この加算器84e2の
出力を減算器84e3で減算する。減算器84e3の出力
はシフタ84e4に与えられ、このシフタ84e4の出力
から減算器84e3の出力を減算器84e5により減算
し、その演算結果を出力データF7として出力する。ま
た、演算器84fのシフタ82f1には減算器83fの
出力((96×b0−68×(b2−b1))×2)が入
力され、このシフタ84f1の第1番目のフリップフロ
ップの出力と減算器83fの出力を加算器84f2で加
算する。また、後述する加算器84g2の出力から、こ
のシフタ84f1の出力を、この減算器84f3で減算す
る。減算器84f3の出力はシフタ84f4に与えられ、
このシフタ84f4の出力から減算器84f3の出力を減
算器84f5により減算し、その演算結果を出力データ
F3として出力する。また、演算器84gのシフタ82
g1には減算器83gの出力((96×b3−68×(b
1+b2))×2)が入力され、このシフタ84g1の第
1番目のフリップフロップの出力と減算器83gの出力
を加算器84g2で加算する。また、加算器84f2の出
力と、このシフタ84g1の出力を、この加算器84g3
で加算する。加算器84g3の出力はシフタ84g4に与
えられ、このシフタ84g4の出力から加算器84g3の
出力を減算器84g5により減算し、その演算結果を出
力データF5として出力する。また、演算器84hのシ
フタ82h1には加算器83hの出力((48×(b1+
b2)+68×b3)×2)が入力され、このシフタ84
h1の出力と加算器83hの出力を加算器84h2で加算
し、また、シフタ84e1の第1番目のフリップフロッ
プの出力と、この加算器84h2の出力を加算器84h3
で減算する。加算器84h3の出力はシフタ84h4に与
えられ、このシフタ84h4の出力から加算器84h3の
出力を減算器84h5により減算し、その演算結果を出
力データF1として出力する。この場合、上記ステージI
Vの演算回路64の各演算器84a〜84hでは図5の
入力データに対してシリアル演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データF0〜F7と
して発生するようになようになる。
【0088】以上の説明は、DCT演算処理の場合であ
るが、データ変換演算装置51による逆DCT演算処理
の場合も上述した場合と同様である。
るが、データ変換演算装置51による逆DCT演算処理
の場合も上述した場合と同様である。
【0089】この場合は図5に示すように入力データF
0〜F7がステージIVの演算回路74〜ステージIの演算
回路71の順で与えられるようになる。
0〜F7がステージIVの演算回路74〜ステージIの演算
回路71の順で与えられるようになる。
【0090】図5は、データ変換演算装置50の入力か
ら出力までのタイミングチャートであり、ステージIの
演算回路61〜ステージIVの演算回路64の動作を総合
した場合のタイミングチャートを示している。本実施例
では、2のべきにとらわれずにDCTの演算係数を整数
値に置き換え、そのゲイン変化分を量子化装置51によ
って吸収するようにすることによって図3に示すように
回路規模を大幅に小さくすることができ、8bitのデー
タを入力した場合、1ライン当りの処理周期を21クロ
ックに減少させることができる。
ら出力までのタイミングチャートであり、ステージIの
演算回路61〜ステージIVの演算回路64の動作を総合
した場合のタイミングチャートを示している。本実施例
では、2のべきにとらわれずにDCTの演算係数を整数
値に置き換え、そのゲイン変化分を量子化装置51によ
って吸収するようにすることによって図3に示すように
回路規模を大幅に小さくすることができ、8bitのデー
タを入力した場合、1ライン当りの処理周期を21クロ
ックに減少させることができる。
【0091】なお、上述の例は一次元の場合であり、画
素等の二次元の場合には、この処理を縦、横2度行うこ
とによって実現するようにする。
素等の二次元の場合には、この処理を縦、横2度行うこ
とによって実現するようにする。
【0092】以上説明したように、本実施例のデータ圧
縮伸張装置は、画像データをパラレルデータの形で蓄え
るデータ記憶装置10と、データ記憶装置10から読み
込んだパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換装置11と、DCT演算係数を簡単
な整数比に変えた形のシリアル回路により構成され、パ
ラレル−シリアル変換装置11から出力されたデータに
対して一次元のDCT演算をシリアル演算の形で施すデ
ータ変換演算装置50と、シリアルDCT演算されたシ
リアルデータをパラレルデータに変換してデータ記憶装
置10に書き込むシリアル−パラレル変換装置13と、
データ記憶装置10に蓄えられたデータ変換演算後のデ
ータに対して、DCT演算係数を整数比に変えることに
より生じたゲイン変化分を吸収させるように構成した量
子化テーブルの値で除算することによって量子化演算を
行なう量子化装置51と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置52とを設け、2の
べきで表現できる部分はべきで表現してシリアル回路を
構成する一方で、べきで表現しようとすればビット数が
大きくなってしまう部分については敢えてべきにより表
現しようとしないで2のべきにとらわれずにDCT演算
式の係数を整数比に置き換え、そのゲイン変化分を量子
化部によって吸収するようにしているので、単にシリア
ル回路を実現していた場合に比べ、データ変換演算装置
50の回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことがでる。すなわち、図17に示す従来例では、フリ
ップフロップ(FF)が126個、1bit Add(Sub)unit
が 62個必要となり未だ回路規模が大きかったが、本
実施例では、演算に必要な回路構成としてフリップフロ
ップ(FF)70個、1Add unit 52個で済むことに
なり回路規模を大幅に小さくすることができる。また、
シリアル回路を構成するフリップフロップ(FF)等の
段数が削減されるので、図5に示すように8bitのデー
タを入力した場合、1ライン当りの処理周期を従来例の
27クロック(図20)から21クロックに減少させる
ことができる。 また、誤差を含んだ係数による演算は
量子化装置51において一度行われるのみであり演算の
大部分が誤差を含まない整数の比によって行なうことが
でき、量子化の前までの演算におけるデータビット幅を
従来のものより大幅に小さくすることができ、小さなバ
ス幅で高い演算精度を得ることができる。また、データ
変換演算装置50自体が、極めて小さなFF等の組合せ
からなるシリアル回路によってDCT演算を行なうよう
にしているので、回路規模を大幅に小さくすることがで
き、かつ高速に処理を行なうことが可能になる。
縮伸張装置は、画像データをパラレルデータの形で蓄え
るデータ記憶装置10と、データ記憶装置10から読み
込んだパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換装置11と、DCT演算係数を簡単
な整数比に変えた形のシリアル回路により構成され、パ
ラレル−シリアル変換装置11から出力されたデータに
対して一次元のDCT演算をシリアル演算の形で施すデ
ータ変換演算装置50と、シリアルDCT演算されたシ
リアルデータをパラレルデータに変換してデータ記憶装
置10に書き込むシリアル−パラレル変換装置13と、
データ記憶装置10に蓄えられたデータ変換演算後のデ
ータに対して、DCT演算係数を整数比に変えることに
より生じたゲイン変化分を吸収させるように構成した量
子化テーブルの値で除算することによって量子化演算を
行なう量子化装置51と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置52とを設け、2の
べきで表現できる部分はべきで表現してシリアル回路を
構成する一方で、べきで表現しようとすればビット数が
大きくなってしまう部分については敢えてべきにより表
現しようとしないで2のべきにとらわれずにDCT演算
式の係数を整数比に置き換え、そのゲイン変化分を量子
化部によって吸収するようにしているので、単にシリア
ル回路を実現していた場合に比べ、データ変換演算装置
50の回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことがでる。すなわち、図17に示す従来例では、フリ
ップフロップ(FF)が126個、1bit Add(Sub)unit
が 62個必要となり未だ回路規模が大きかったが、本
実施例では、演算に必要な回路構成としてフリップフロ
ップ(FF)70個、1Add unit 52個で済むことに
なり回路規模を大幅に小さくすることができる。また、
シリアル回路を構成するフリップフロップ(FF)等の
段数が削減されるので、図5に示すように8bitのデー
タを入力した場合、1ライン当りの処理周期を従来例の
27クロック(図20)から21クロックに減少させる
ことができる。 また、誤差を含んだ係数による演算は
量子化装置51において一度行われるのみであり演算の
大部分が誤差を含まない整数の比によって行なうことが
でき、量子化の前までの演算におけるデータビット幅を
従来のものより大幅に小さくすることができ、小さなバ
ス幅で高い演算精度を得ることができる。また、データ
変換演算装置50自体が、極めて小さなFF等の組合せ
からなるシリアル回路によってDCT演算を行なうよう
にしているので、回路規模を大幅に小さくすることがで
き、かつ高速に処理を行なうことが可能になる。
【0093】このように高い演算精度を持ちかつ回路規
模の小さなデータ圧縮伸張装置が実現できることからD
CTを用いた画像圧縮や音声圧縮を行うデータ圧縮伸張
装置に適用して好適である。
模の小さなデータ圧縮伸張装置が実現できることからD
CTを用いた画像圧縮や音声圧縮を行うデータ圧縮伸張
装置に適用して好適である。
【0094】なお、本実施例では係数を例えば所定の整
数の比とする例を示したが、これには限定されず、整数
の比で表されるものであればどのような整数比でもよく
整数値であってもことは言うまでもない。
数の比とする例を示したが、これには限定されず、整数
の比で表されるものであればどのような整数比でもよく
整数値であってもことは言うまでもない。
【0095】また、演算係数を2のべき(2のn乗)の
和(差)で表現して図3に示すようなシリアルの回路に
より演算を行っているが、シリアルデータ処理が行われ
るものであればどのようなユニットの組合せでもよいこ
とは勿論である。
和(差)で表現して図3に示すようなシリアルの回路に
より演算を行っているが、シリアルデータ処理が行われ
るものであればどのようなユニットの組合せでもよいこ
とは勿論である。
【0096】また、上記画像圧縮装置等を構成する回路
や部材の数、種類などは前述した実施例に限られないこ
とは言うまでもなく、ソフトウェア(例えば、C言語)
により実現するようにしてもよい。
や部材の数、種類などは前述した実施例に限られないこ
とは言うまでもなく、ソフトウェア(例えば、C言語)
により実現するようにしてもよい。
【0097】また、本実施例では、データ変換演算装置
にDCTを適用しているが、これら符号化方式には限定
されず、符号化演算を行なうものであればどのような装
置にも適用できることは言うまでもない。例えば、ハー
ル(Harr)変換、傾斜変換(スラント変換)、対称性サ
イン変換などを用いたデータ圧縮伸張装置に適用するこ
とができる。
にDCTを適用しているが、これら符号化方式には限定
されず、符号化演算を行なうものであればどのような装
置にも適用できることは言うまでもない。例えば、ハー
ル(Harr)変換、傾斜変換(スラント変換)、対称性サ
イン変換などを用いたデータ圧縮伸張装置に適用するこ
とができる。
【0098】また、入力データに対してデータ変換を行
なうものであれば、データ変換の種類は何でもよく、D
CTによる周波数成分の変換のほか、例えばFFT,L
OT(Lapped Orthogonal Transform:重合直交変換)
等の直交データ変換に適用可能である。また、データ変
換演算部の係数を量子化部で吸収させるようにしている
が、係数を調整できるものであればどのような量子化部
で調整してもよいことは勿論である。
なうものであれば、データ変換の種類は何でもよく、D
CTによる周波数成分の変換のほか、例えばFFT,L
OT(Lapped Orthogonal Transform:重合直交変換)
等の直交データ変換に適用可能である。また、データ変
換演算部の係数を量子化部で吸収させるようにしている
が、係数を調整できるものであればどのような量子化部
で調整してもよいことは勿論である。
【0099】
【発明の効果】請求項1、2、3、4、5、6、7、
8、9、10及び11記載の発明によれば、データ変換
演算手段の係数を整数の比に置き換えるとともに、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしているので、単
にシリアル回路を実現していた場合に比べ、回路規模を
大幅に小さくすることができるとともに、シリアルの段
数を減少させて処理速度を向上させることができる。
8、9、10及び11記載の発明によれば、データ変換
演算手段の係数を整数の比に置き換えるとともに、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしているので、単
にシリアル回路を実現していた場合に比べ、回路規模を
大幅に小さくすることができるとともに、シリアルの段
数を減少させて処理速度を向上させることができる。
【図1】データ圧縮伸張装置のブロック構成図である。
【図2】データ圧縮伸張装置のデータ変換演算装置のブ
ロック構成図である。
ロック構成図である。
【図3】データ圧縮伸張装置のデータ圧縮時のデータ変
換演算装置の回路構成図である。
換演算装置の回路構成図である。
【図4】データ圧縮伸張装置のデータ伸張時のデータ変
換演算装置の回路構成図である。
換演算装置の回路構成図である。
【図5】データ圧縮伸張装置のデータ変換演算装置の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図6】従来のデータ圧縮伸張装置のブロック構成図で
ある。
ある。
【図7】従来のデータ圧縮伸張装置の画像データの処理
を説明するための図である。
を説明するための図である。
【図8】従来のデータ圧縮伸張装置の量子化テーブルの
例を示す図である。
例を示す図である。
【図9】従来のデータ圧縮伸張装置のデータ変換演算装
置におけるシリアル演算を説明するための図である。
置におけるシリアル演算を説明するための図である。
【図10】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。
装置におけるシリアル演算を説明するための図である。
【図11】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。
装置におけるシリアル演算を説明するための図である。
【図12】従来のデータ圧縮伸張装置のデータ変換演算
装置のブロック構成図である。
装置のブロック構成図である。
【図13】従来のデータ圧縮伸張装置のデータ変換演算
装置のIステージの回路構成図である。
装置のIステージの回路構成図である。
【図14】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIステージの回路構成図である。
装置のIIステージの回路構成図である。
【図15】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIIステージの回路構成図である。
装置のIIIステージの回路構成図である。
【図16】従来のデータ圧縮伸張装置のデータ変換演算
装置のIVステージの回路構成図である。
装置のIVステージの回路構成図である。
【図17】従来のデータ圧縮伸張装置のデータ変換演算
装置の回路構成図である。
装置の回路構成図である。
【図18】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。
子を説明する図である。
【図19】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。
子を説明する図である。
【図20】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。
子を説明する図である。
【図21】従来のデータ圧縮伸張装置のデータ変換演算
装置の動作を説明するためのタイミングチャートであ
る。
装置の動作を説明するためのタイミングチャートであ
る。
10 データ記憶装置 11 パラレル−シリアル変換装装置 13 シリアル−パラレル変換装置 51 量子化装置 50 データ変換演算装置 52 制御装置 61,71 ステージIの演算回路 62,72 ステージIIの演算回路 63,73 ステージIIIの演算回路 64,74 ステージIVの演算回路 65〜69 スイッチ
【数3】
【数4】
Claims (11)
- 【請求項1】 所定のデータを記憶するデータ記憶手段
と、 前記データ記憶手段から出力されたデータに対して所定
の係数に基づいてシリアル演算によりデータ変換演算を
実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換える
とともに、該整数の比に置き換えることにより生じたゲ
インの変化を、前記量子化手段により調整するようにし
たことを特徴とするデータ圧縮伸張装置。 - 【請求項2】 所定のデータを記憶するデータ記憶手段
と、 前記データ記憶手段のデータをパラレルデータからシリ
アルデータに変換するパラレル−シリアル変換手段と、 前記パラレル−シリアル変換手段から出力されたデータ
に対して所定の係数に基づいてシリアル演算によりデー
タ変換演算を実行するデータ変換演算手段と、 前記データ変換手段から出力されるシリアルデータをパ
ラレルデータに変換し、前記データ記憶手段に書き込む
シリアル−パラレル変換手段と、 前記データ変換演算手段によるデータ変換後のデータに
対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記パラレル−シリアル変換手
段、前記データ変換演算手段、前記シリアル−パラレル
変換手段及び前記量子化手段を制御をする制御手段とを
備えたデータ圧縮伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換える
とともに、該整数の比に置き換えることにより生じたゲ
インの変化を、前記量子化手段により調整するようにし
たことを特徴とするデータ圧縮伸張装置。 - 【請求項3】 所定のデータを記憶するデータ記憶手段
と、 前記データ記憶手段から出力されたデータに対して所定
の係数に基づいてシリアル演算によりデータ変換演算を
実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、 前記データ変換演算手段のデータ変換演算式の係数の値
を2のべきで表現するとともに、該係数の値を2のべき
で表現するとき所定以上ビット数が大きくなる部分につ
いては該係数を整数の比に置き換え、該整数の比に置き
換えることにより生じたゲインの変化を、前記量子化手
段により調整するようにしたことを特徴とするデータ圧
縮伸張装置。 - 【請求項4】 前記データ変換演算手段は、データに対
してシリアル演算により直交変換を実行する直交変換手
段であることを特徴とする請求項1、請求項2又は請求
項3の何れかに記載のデータ圧縮伸張装置。 - 【請求項5】 前記データ変換演算手段は、データに対
してシリアル演算により離散コサイン変換(DCT)を
実行する離散コサイン変換手段であることを特徴とする
請求項1、請求項2又は請求項3の何れかに記載のデー
タ圧縮伸張装置。 - 【請求項6】 前記データ変換演算手段は、入力された
データを所定のクロックに応答して順次移動させるシリ
アル演算器を含んで構成されることを特徴とする請求項
1、請求項2又は請求項3の何れかに記載のデータ圧縮
伸張装置。 - 【請求項7】 前記データ変換演算手段は、データ変換
演算式の係数の値を2のべきで表現したシリアル回路に
より構成し、該シリアル回路によるシリアル演算により
データ変換演算を実行するようにしたことを特徴とする
請求項1、請求項2又は請求項3の何れかに記載のデー
タ圧縮伸張装置。 - 【請求項8】 前記データ変換演算手段は、データ変換
演算式の係数の値を2のべきで表現するとともに、該係
数の値を2のべきで表現するとき所定以上ビット数が大
きくなる部分については該係数を整数の比に置き換えた
シリアル回路により構成し、該シリアル回路によるシリ
アル演算によりデータ変換演算を実行するようにしたこ
とを特徴とする請求項1、請求項2又は請求項3の何れ
かに記載のデータ圧縮伸張装置。 - 【請求項9】 前記データ変換演算手段で用いられるデ
ータ変換演算式は、該データ変換演算式の係数を、前記
量子化手段の量子化演算に用いる量子化係数に含ませる
ように作成したことを特徴とする請求項1、請求項2又
は請求項3の何れかに記載のデータ圧縮伸張装置。 - 【請求項10】 前記量子化手段によるゲインの調整
は、前記データ変換演算手段の係数を整数の比に変える
ことにより生じたゲイン変化分を吸収させるように構成
された量子化テーブルにより行なわれることを特徴とす
る請求項1、請求項2又は請求項3の何れかに記載のデ
ータ圧縮伸張装置。 - 【請求項11】 前記データ変換演算手段の係数の整数
の比への置き換えは、該係数を整数値に置き換えること
により行なうようにしたことを特徴とする請求項1、請
求項2、請求項3、請求項8又は請求項10の何れかに
記載のデータ圧縮伸張装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4360889A JPH06204885A (ja) | 1992-12-30 | 1992-12-30 | データ圧縮伸張装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4360889A JPH06204885A (ja) | 1992-12-30 | 1992-12-30 | データ圧縮伸張装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06204885A true JPH06204885A (ja) | 1994-07-22 |
Family
ID=18471343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4360889A Pending JPH06204885A (ja) | 1992-12-30 | 1992-12-30 | データ圧縮伸張装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06204885A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0816951A2 (en) * | 1996-06-28 | 1998-01-07 | Sony Corporation | Image data converting method |
-
1992
- 1992-12-30 JP JP4360889A patent/JPH06204885A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0816951A2 (en) * | 1996-06-28 | 1998-01-07 | Sony Corporation | Image data converting method |
EP0816951A3 (en) * | 1996-06-28 | 1998-08-12 | Sony Corporation | Image data converting method |
US6108440A (en) * | 1996-06-28 | 2000-08-22 | Sony Corporation | Image data converting method |
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Legal Events
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---|---|---|---|
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