JPH06204885A - データ圧縮伸張装置 - Google Patents

Abstract

(57)【要約】 【目的】 小さな回路規模で高速にデータの圧縮を行な
うことが可能なデータ圧縮伸張装置を実現する。 【構成】 データ圧縮伸張装置は、ＤＣＴ演算係数を簡
単な整数比に変えた形のシリアル回路により構成され、
パラレル−シリアル変換装装置１１から出力されたデー
タに対して一次元のＤＣＴ演算をシリアル演算の形で施
すデータ変換演算装置５０と、データ記憶装置１０に蓄
えられたデータ変換演算後のデータに対して、ＤＣＴ演
算係数を整数比に変えることにより生じたゲイン変化分
を吸収させるように量子化演算を行なう量子化装置５１
と、上記各部の動作をデータ圧縮装置の全体を制御する
制御装置５２とを設け、２のべきで表現できる部分はべ
きで表現してシリアル回路を構成する一方で、べきで表
現しようとすればビット数が大きくなってしまう部分に
ついては敢えてべきにより表現しようとしないで２のべ
きにとらわれずにＤＣＴ演算式の係数を整数比に置き換
え、そのゲイン変化分を量子化部によって吸収する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データの圧縮処理
等に用いられるデータ圧縮伸張装置に係り、詳細には小
さな回路規模でデータ圧縮を行うことが可能なデータ圧
縮伸張装置に

【０００２】関する。

【従来の技術】ＩＳＤＮやＣＤ−ＲＯＭを前提とした画
像の高能率符号化技術において、ＤＣＴ（Discrete Cos
ine Transform：離散コサイン変換）が高能率符号化技
術の主流になりつつある。このＤＣＴに限らず、高能率
符号化して画素当りの平均ビット数を減らすと、画像の
品質は落ち、圧縮率を上げると、画質の劣化を引き起こ
す。例えば、現行の標準テレビ信号を１．５Ｍビット／
秒に圧縮した場合に問題となるのは、輪郭部分の劣化と
ＤＣＴで処理するブロック単位（例えば８×８画素）に
発生するブロック歪である。逆変換して画素を再生する
ときに、ブロック内のＤＣＴ出力をすべて線形和するこ
とになるが、８×８画素から成るブロックのＤＣＴ出力
６４個のうち、一つでも情報損失があると、ブロック内
全体の再生画素に劣化が生じる。

【０００３】ここで、ＤＣＴ変換は、直交変換の一つで
あり、カールネン・レーベ変換と並んでエネルギの集中
度の最も高い変換法といわれるものである。

【０００４】いま、信号ｆ（ｊ） （ｊ＝０、１、…、
Ｎ−１）の一次元のＤＣＴ変換による結果Ｆ（ｕ）
（ｕ＝０、１、…、Ｎ−１）は数１で定義される。

【０００５】

【数１】 また、逆ＤＣＴ変換は、数２で定義される。

【０００６】

【数２】 このようなＤＣＴ変換を画像に対して施すことにより、
エネルギ集中が得られることから、エネルギの多い成分
のみを符号化することが可能となり、これにより画像デ
ータの圧縮を行なうようにしている。

【０００７】ところで、上記ＤＣＴを有するデータ圧縮
伸張装置に限らず、通常のデータ圧縮伸張装置では、数
値列に対し、データ変換（ＦＦＴ，ＤＣＴ等）を施し、
その後に量子化を行っている。

【０００８】図６は従来のデータ圧縮伸張装置のブロッ
ク図である。１０はデータ記憶装置であり、データ記憶
装置１０には圧縮を施そうとする２次元データがパラレ
ルデータの形で蓄えられている。データ記憶装置１０に
蓄えられているデータ（例えば、画像データ）はパラレ
ル−シリアル変換装置１１に入力され、パラレル−シリ
アル変換装置１１はデータ記憶装置１０から読み込んだ
パラレルデータをシリアルデータに変換してデータ変換
演算装置１２に出力する。データ変換演算装置１２はパ
ラレル−シリアル変換装置１１から出力されたデータに
対して一次元のＤＣＴ演算をシリアル演算の形で施す。
シリアルＤＣＴ演算されたデータはシリアル−パラレル
変換装置１３に出力され、シリアル−パラレル変換装置
１３はデータ変換演算装置１２から出力されたシリアル
データをパラレルデータに変換してデータ記憶装置１０
に書き込む。上記の例は一次元の場合であり、画像等の
二次元の場合には図７に示すように上述した処理を縦横
（順不同）二次元に施す。また、量子化装置１４は、デ
ータ記憶装置１０に蓄えられたデータ変換演算後のデー
タに対して、例えば図８に示すような量子化テーブルの
値で除算をする（あるいは、逆数の乗算）ことによって
量子化演算を行なう。上記各部の動作はデータ圧縮伸張
装置の全体を制御する制御装置１５によって制御され
る。

【０００９】上記データ変換演算装置１２により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。

【００１０】先ず、基本的な考え方としてCOS係数の値
を、数３に示すように２のべき（すなわち、２のｎ乗）
の和又は差で表すようにする。数３に示すように数値を
２のべきで表現する理由はシリアルの回路による演算を
実現するためである。すなわち、図９において、符号２
１は、クロック入力信号に応答し、入力信号を１クロッ
ク遅れた出力とするＦＦ（フリップフロップ）からなる
１タイムディレイユニットを表すものとすると、１タイ
ムディレイユニット２１を通って出てくる出力と１タイ
ムディレイユニット２１を通らずに直接出てくる出力と
を比較すると前者が後者より１クロック分遅い。ここ
で、１タイムディレイユニット２１はシフトレジスタが
並んだようなものであり、例えばＬＳＢ側から順にデー
タが入力されているものとすると、１クロック遅く出て
くるということは２倍されたことを意味する。同様に、
８倍しようとする場合には上記１タイムディレイユニッ
ト２１を図１０に示すように３つ並べて３クロック遅ら
せるようにすれば２³で８倍となる。本実施例では上記
ユニットを組み合わせて加減算を行なうことでシリアル
演算回路を実現する。

【００１１】図１１は乗算部のシリアル演算構成を示し
たものであり、図１１は入力データを３８倍する場合の
例である。先ず、３８を数４の形に分解する。

【００１２】数４において、ある数値ｘを３２倍すると
いうことは、ｘを左（ＭＢＳ方向）へ５回シフトするこ
とであり、図１１では、５段の１タイムディレイユニッ
ト２７１を通過させることによって実現される。また、
数４で示される２×（２＋１）は、実際には、６である
から、４＋２と表してもよい。しかし、図１１のフルア
ダー２２が１タイムディレイユニットを持っており、入
力データを２倍するため、２×（２＋１）という表現形
式が採用できる。この図１１のユニット自体の出力は７
６倍となるが、次段の取り込みタイミングを１クロック
遅らせることにより３８倍を実現している。

【００１３】以下、データ圧縮伸張装置を図面に従い説
明する。

【００１４】図１２は、上記シリアルＤＣＴ演算を実行
するためのデータ変換演算装置１２の回路構成を示す図
であり、I〜IVの各ステージから構成される。

【００１５】図１２において、３１はステージIの演算
回路、３２はステージIIの演算回路、３３はステージII
Iの演算回路、３４はステージIVの演算回路であり、こ
れらのステージI〜IVの演算回路３１〜３４はそれぞれ
スイッチ３５〜３９を介して直列に接続するように構成
されている。この場合、ＤＣＴ演算処理では、図１２に
示すように演算回路３１〜３４の順で直列接続され、ま
た逆ＤＣＴ演算の処理では、スイッチ３５〜３９の切換
え動作により演算回路３４〜３１の順で直接接続される
ようになっている。そして、入力端子４０に与えられる
入力データに対するＤＣＴまたは逆ＤＣＴ演算結果は出
力端子４１から出力されるようになる。この場合、入力
データは、シリアル８系統よりなっている。

【００１６】図１３は、ステージIの演算回路３１の回
路構成を示す図である。演算回路３１は上述したシリア
ル演算を実行するものであり、加算器１ａ、１ｂ、１
ｃ、１ｄと減算器１ｅ、１ｆ、１ｇ、１ｈから構成され
ている。

【００１７】図１４は、ステージIIの演算回路３２の回
路構成を示す図である。演算回路３２は上述したシリア
ル演算を実行するものであり、シフタ２ａ〜２ｆと、CO
S(4/16)π演算（数１参照）を行なうCOS(4/16)π演算器
２ｇ、２ｈから構成されている。ここで、上記シフタ２
ａ〜２ｆは、それぞれ１０個のフリップフロップを直列
接続したものであり、入力されたデータを所定時間遅延
して出力するようになっている。また、上記COS(4/16)
π演算器２ｇは、COS(N/16)πのＮ＝４の場合の近似式1
81=(16-1)×(2+1)×4+1の演算を実現したものであり、
加算器２ｇ1、この加算器２ｇ1の出力をシフトする４個
のフリップフロップからなるシフタ２ｇ2、このシフタ
２ｇ2の出力より加算器２ｇ1からの出力を減算する減算
器２ｇ3、この減算器２ｇ3の出力をシフトする１個のフ
リップフロップからなるシフタ２ｇ4、このシフタ２ｇ4
の出力と上記減算器２ｇ3の出力を加算する加算器２ｇ
5、この加算器２ｇ5の出力と上記加算器２ｇ1の出力を
加算する加算器２ｇ6から構成されている。また、上記C
OS(4/16)π演算器２ｈもCOS(N/16)πのＮ＝４の場合の
近似式181=(16-1)×(2+1)×4+1の演算を実現したもので
あり、減算器２ｈ1、この減算器２ｈ1の出力をシフトす
る４個のフリップフロップからなるシフタ２ｈ2、この
シフタ２ｈ2の出力より減算器２ｈ1の出力を減算する減
算器２ｈ3、この減算器２ｈ3の出力をシフトする１個の
フリップフロップからなるシフタ２ｈ4、このシフタ２
ｈ4の出力と減算器２ｈ3の出力を加算する加算器２ｈ
5、この加算器２ｈ5の出力と減算器２ｈ1の出力を加算
する加算器２ｈ6から構成されている。

【００１８】図１５は、ステージIIIの演算回路３３の
回路構成を示す図である。演算回路３３は上述したシリ
アル演算を実行するものであり、加算器３ａ，３ｂ、減
算器３ｃ，３ｄおよび加算器３ｅ，３ｆ、減算器３ｇ，
３ｈから構成されている。

【００１９】図１６は、ステージIVの演算回路３４の回
路構成を示す図である。演算回路３４は上述したシリア
ル演算を実行するものであり、各COS係数演算を行なうC
OS(4/16)π演算器４ａ，４ｂ、COS(2/16)πおよびCOS(6
/16)π演算器４ｃ，４ｄ、COS(1/16)πおよびCOS(7/16)
π演算器４ｅ，４ｆ、COS(3/16)πおよびCOS(5/16)π演
算器４ｇ，４ｈから構成されている。この場合、上記CO
S(4/16)π演算器４ａ，４ｂは、上述したステージIIの
演算回路３２のCOS(4/16)π演算器２ｇ，２ｈと同様で
あり、ここでは添字２を４に代えて同符号を付すること
で説明は省略する。

【００２０】また、上記COS(2/16)πおよびCOS(6/16)π
演算器４ｃは、COS(N/16)πのＮ＝２の場合の近似式23
6.5=4×(64-4-1)+1/2およびＮ＝６の場合の98=2×(32+1
6+1)の演算を実現するもので、このうちCOS(2/16)πの
演算を実現するものは、７個のフリップフロップからな
るシフタ４ｃ1、シフタ４ｃ1の出力からシフタ４ｃ1の
第３番目のフリップフロップの出力を減算する減算器４
ｃ2、減算器４ｃ2の出力からシフタ４ｃ1の第２番目の
フリップフロップの出力を減算する減算器４ｃ3、減算
器４ｃ3の出力と加算器３ａの出力を加算する加算器４
ｃ4からなり、また、COS(6/16)π演算を実現するもの
は、シフタ４ｃ1の第６番目のフリップフロップの出力
とシフタ４ｃ1の第５番目のフリップフロップの出力を
加算する加算器４ｃ5、加算器４ｃ5の出力とシフタ４ｃ
1の第２番目のフリップフロップの出力を加算する加算
器４ｃ6からなっている。一方、上記COS(2/16)πおよび
COS(6/16)π演算器４ｄは、上述した演算回路４ｃと同
様であり、ここでは添字ｃをｄに代えて同符号を付する
ことで説明は省略する。そして、加算器４ｃ4と加算器
４ｄ6の出力を加算器４ｃ7で加算し、また、加算器４ｃ
6の出力から加算器４ｄ4の出力を減算器４ｄ7で減算す
るようにしている。

【００２１】一方、上記COS(1/16)πおよびCOS(7/16)π
演算器４ｅは、COS(N/16)πのＮ＝１の場合の近似式251
=(128-2)×2-1およびＮ＝７の場合の50=2×(16+8+1)の
演算を実現するもので、このうちCOS(1/16)πの演算を
実現するものは、７個のフリップフロップからなるシフ
タ４ｅ1、シフタ４ｅ1の出力からシフタの第１番目のフ
リップフロップの出力を減算する減算器４ｅ2、減算器
４e2の出力からステージIIIの演算回路３３の加算器３
ｅの出力を減算する減算器４ｅ3からなり、COS(7/16)π
演算を実現するもので、シフタ４ｅ1の第３番目と第４
番目のフリップフロップの出力を加算する加算器４ｅ
4、加算器４ｅ4、の出力とシフタ４ｅ1の第１番目のフ
リップフロップの出力を加算する加算器４ｇ5からなっ
ている。また、COS(1/16)πおよびCOS(7/16)π演算器４
ｆは、上述した演算器４ｅと同様であり、ここでは添字
ｅをｆに代えて同符号を付することで説明は省略する。
そして、減算器４ｅ3と加算器４ｆ5の出力を加算器４ｅ
6で加算し、この加算器４ｅ6の出力をシフタ４ｅ7を介
して発生する。また加算器４ｅ5の出力から減算器４ｆ3
の出力を減算器４ｆ6で減算し、シフタ４ｆ7を介して発
生するようにしている。また、上記COS(5/16)πおよびC
OS(3/16)π演算器４ｇは、COS(N/16)πのＮ＝５の場合
の近似式142=2×(64+8-1)およびＮ＝３の場合の近似式2
13=(2+1)×(64+8-1)の演算を実現するもので、このうち
COS(5/16)πの演算を実現するものは、５個のフリップ
フロップからなるシフタ４ｇ1、シフタ４ｇ1の出力とシ
フタ４ｇ1の第２番目のフリップフロップの出力を加算
する加算器４ｇ2、加算器４ｇ2の出力からステージIII
の演算回路３の減算器３ｇの出力を減算する減算器４ｇ
3、減算器４ｇ3の出力をシフトする２個のフリップフロ
ップからなるシフタ４ｇ4からなり、COS(3/16)πの演算
を実現するものは、上述の構成に加えて減算器４ｇ3と
シフタ４ｇ4の第１番目のフリップフロップの出力を加
算する加算器４ｅ5からなっている。また、COS(5/16)π
およびCOS(3/16)π演算器４ｈは、上述した演算器４ｇ
と同様であり、ここでは添字ｇをｈに代えて同符号を付
することで説明は省略する。そして、シフタ４ｇ4と加
算器４ｈ5の出力を加算器４ｇ6で加算し、また、加算器
４ｇ5の出力からシフタ４ｈ4の出力を減算器４ｈ6で減
算するようにしている。 このように構成された図１３
〜図１６に示すステージI〜IVの演算回路３１〜３４
は、ＤＣＴ演算処理の場合、図１７に示すように接続さ
れる。また、図１８〜図２０は図１７中の各ユニットを
示す図であり、図１８はＦＦからなる１タイムディレイ
ユニット２１を、図１９は加算（ａ＋ｂ）を行なう１タ
イムディレイユニットフルアダー（内部Carry Type）２
２を、図２０は減算（ａ−ｂ）を行なう１タイムディレ
イユニットフルサブトラクタ（内部Borrow type）２３
をそれぞれ示している。

【００２２】次に、このように構成したデータ変換演算
装置１２の動作を説明する。

【００２３】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージIの演算回路３１において加算器１
ａに入力データｆ（０）とｆ（７）、加算器１ｂに入力
データｆ（３）、ｆ（４）、加算器１ｃに入力データｆ
（１）、ｆ（６）、加算器１ｄに入力データｆ（２）、
ｆ（５）、減算器１ｅに入力データｆ（０）、ｆ
（７）、減算器１ｆに入力データｆ（３）、ｆ（４）、
減算器１ｇに入力データｆ（１）、ｆ（６）、減算器１
ｈに入力データｆ（２）、ｆ（５）が入力される。これ
により加算器１ａは入力データｆ（０）とｆ（７）の加
算結果を出力し、加算器１ｂは入力データｆ（３）とｆ
（４）の加算結果を出力し、加算器１ｃは入力データｆ
（１）とｆ（６）の加算結果ｆ（１）＋ｆ（６）を出力
し、加算器１ｄは入力データｆ（２）とｆ（５）の加算
結果を出力するようになる。また、減算器１ｅは入力デ
ータｆ（０）とｆ（７）の減算結果を出力し、減算器１
ｆは入力データｆ（３）とｆ（４）の減算結果を出力
し、減算器１ｇは入力データｆ（１）とｆ（６）の減算
結果を出力し、減算器１ｈは入力データｆ（２）とｆ
（５）の減算結果を出力するようになる。この場合の入
力データは、図２１に示すように７bitと１bitのサイン
ビットの８bitのデータからなっている。また、出力デ
ータは、図２１のIに示すように７＋１bitと１bitのサ
インビットからなっている。ここで、出力データが７＋
１bitになるのは、加算器１ａ〜１ｄでの加算結果を考
慮したからである。

【００２４】次いで、ステージIIの演算回路３２に進
む。この演算回路３２では、ステージIの演算回路３１
の加算器１ａの出力がシフタ２ａに与えられ、以下、同
様にして加算器１ｂの出力がシフタ２ｃ、加算器１ｃの
出力がシフタ２ｂ、加算器１ｄの出力がシフタ２ｄ、減
算器１ｅの出力がシフタ２ｅ、減算器１ｆの出力がシフ
タ２ｆ、減算器１ｇ、１ｈの出力が加算器２ｇ1および
減算器２ｈ1にそれぞれ与えられる。この場合、図の入
力に示す入力データに対しシフタ２ａ〜２ｅからは同図
IIに示すように１０個のフリップフロップの動作だけ遅
れて出力データを発生する。つまり、シフタ２ａは加算
器１ａの出力を、シフタ２ｂは加算器１ｃの出力を、シ
フタ２ｃは加算器１ｂの出力を、シフタ２ｄは加算器１
ｄの出力を、シフタ２ｅは加算器１ｅの出力を、シフタ
２ｆは加算器１ｆの出力を、それぞれ所定時間遅延して
出力するようになる。

【００２５】一方、上記COS(4/16)π演算器２ｇ、２ｈ
では、COS(N/16)πのＮ＝４の場合の近似式181=(16-1)
×(2+1)×4+1の演算を実行する。この場合、演算器２ｇ
には、減算器１ｇ、１ｈの出力が入力データとして与え
られ、加算器２ｇ1で、これら入力データを加算する。
そして、この加算器２ｇ1の出力をシフタ２ｇ2に与え、
シフタ２ｇ2より得られた出力より加算器２ｇ1の出力を
減算器２ｇ3で減算すると(16-1)が求められ、次いで、
減算器２ｇ3の出力とシフタ２ｇ4の出力を加算器２ｇ5
で加算することで(16-1)×(2+1)が求められる。そし
て、この加算器２ｇ5の出力と加算器２ｇ1の出力を加算
器２ｇ6で加算することによりCOS(N/16)πのＮ＝４の場
合の近似値(16-1)×(2+1)×4+1が求められることにな
る。この場合、図２０の入力に示す入力データに対して
COS(4/16)π演算器２ｇでは、同図IIに示すタイミング
で上述の演算結果を出力データとして発生するようにな
る。

【００２６】次いで、ステージIIIの演算回路３３に進
む。この演算回路３３では、ステージIIの演算回路３２
のシフタ２ａ、２ｃの出力が加算器３ａおよび減算器３
ｃに与えられ、同様にしてシフタ２ｂ、２ｄの出力が加
算器３ｂおよび減算器３ｄに与えられ、さらにシフタ２
ｅとCOS(4/16)π演算部２ｇの出力が加算器３ｅおよび
減算器３ｇに、シフタ２ｆとCOS(4/16)π演算器２ｈの
出力が加算器３ｆおよび減算器３ｈに与えられる。これ
により、加算器３ａは、ステージIIの演算回路３２のシ
フタ２ａと２ｃの出力を加算した結果を出力し、加算器
３ｂはステージIIの演算回路３２のシフタ２ｂと２ｄの
出力を加算した結果を出力し、減算器３ｃはステージII
の演算回路３２のシフタ２ａの出力からシフタ２ｃの出
力を減算した結果を出力し、減算器３ｄはステージIIの
演算回路３２のシフタ２ｂの出力からシフタ２ｄの出力
を減算した結果を出力するようになる。また、加算器３
ｅはステージIIの演算回路２のシフタ２ｅと演算器２ｇ
の出力を加算した結果を出力し、加算器３ｆはステージ
IIの演算回路２のシフタ２ｆと加算器２ｈの出力を加算
した結果を出力し、加算器３ｇはステージIIの演算回路
３２のシフタ２ｅの出力から演算器２ｇの出力を減算し
た結果を出力し、減算器３ｈはステージIIの演算回路３
２のシフタ２ｆの出力から演算器２ｈの出力を減算した
結果を出力するようになる。この場合、図２１の入力デ
ータに対して各加算器３ａ、３ｂ、３ｅ、３ｆおよび減
算器３ｃ、３ｄ、３ｇ、３ｈでは、同図IVに示すタイミ
ングで、それぞれの演算結果を出力するようになる。

【００２７】次いで、ステージIVの演算回路３４に進
む。この演算回路３４では、ステージIIIの演算回路３
３の加算器３ａ、３ｂの出力がCOS(4/16)π演算器４
ａ、４ｂに与えられ、同様にして減算器３ｃ、３ｄがCO
S(2/16)πおよびCOS(6/16)π演算器４ｃ、４ｄに各別に
与えられ、加算器３ｅ、３ｆの出力がCOS(1/16)πおよ
びCOS(7/16)π演算器４ｅ、４ｆに各別に与えられ、減
算器３ｇ、３ｈの出力がCOS(5/16)πおよびCOS(3/16)π
演算器４ｇ、４ｈに各別に与えられる。この場合、図２
１の入力データに対してCOS(4/16)π演算器４ａ、４ｂ
では、COS(N/16)πのＮ＝４の場合の近似値(6-1)×(2+
1)×4+1の演算を実行し、同図IVに示すタイミングで、
その演算結果を出力データＦ（０）、Ｆ（４）として発
生する。同様にして、COS(2/16)πおよびCOS(6/16)π演
算器４ｃ、４ｄについてもCOS(N/16)πのＮ＝２の場合
の近似値4×(64-4-1)+1/2およびCOS(N/16)πのＮ＝６の
場合の近似値2×(32+16+1)の演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データＦ（２）、
Ｆ（６）として発生し、COS(1/16)πおよびCOS(7/16)π
演算器４ｅ、４ｆについてもCOS(N/16)πのＮ＝１の場
合の近似値251=(128-2)×2-1 およびCOS(N/16)πのＮ＝
７の場合の近似値2×(16+8+1)の演算を実行し、同図IV
に示すタイミングで、その演算結果を出力データＦ
（１）、Ｆ（７）として発生し、さらに、COS(5/16)π
およびCOS(3/16)π演算器４ｇ、４ｈについてもCOS(N/1
6)πのＮ＝５の場合の近似値2×(64+8-1)およびCOS(N/1
6)πのＮ＝３の場合の近似値（2+1)×(64+8-1)の演算を
実行し、同図IVに示すタイミングで、その演算結果を出
力データＦ（５）、Ｆ（３）として発生するようにな
る。

【００２８】以上の説明は、ＤＣＴ演算処理の場合であ
るが、逆ＤＣＴ演算処理の場合も上述したと同様であ
る。

【００２９】この場合は入力データがステージIVの演算
回路３４〜ステージIの演算回路３１の順で与えられる
ようになる。

【００３０】図２１は、データ変換演算装置１２の入力
から出力までのタイミングチャートであり、ステージI
の演算回路３１〜ステージIVの演算回路３４の動作を総
合した場合のタイミングチャートを示している。同図
中、I、II、III、IVは図１７における各ステージI、I
I、III、IVの出力を示している。図２１では、次データ
との処理の重なりを避けるように考慮してあり全体とし
て８bitのデータを入力した場合、１ライン当りの処理
周期は２８クロック必要とする。この場合の処理は、入
力データ８bitのＤＣＴ処理の場合であるが、入力デー
タのビット数が異なる場合や逆ＤＣＴ処理の場合は、１
データ当りの処理周期も変化するようになる。

【００３１】このように、ステージI〜ステージIVから
なるフローグラフに基づいてディスクリートコサイン変
換処理を実行するものにおいて、各ステージをシリアル
処理するように構成することにより、入力データが各ス
テージの演算回路により順次シリアル処理されるように
なり、従来のメモリに対してレジスタ、シフタおよび加
減算器からなる演算部を並列的に設けたものに比べ、回
路規模を小さくすることができるとともに、高速処理を
実現することができる。

【００３２】

【発明が解決しようとする課題】しかしながら、このよ
うなシリアルＤＣＴ演算処理を行なうデータ圧縮伸張装
置にあっては、ＤＣＴ演算式をそのままシリアル処理回
路上で実現する構成となっていたため、ＤＣＴ演算を並
列的に行なうＤＣＴ演算装置に比べて回路規模は大幅に
小さくすることはできるものの、図１７に示すようにフ
リップフロップ（ＦＦ）で１２６個、演算器を構成する
１bit Add(Sub)unitが ６２個必要となり、未だ回路規
模が大きいという欠点があった。また、ＦＦ等を１段通
るごとに１クロック分遅延するので演算段数を短くする
ようにして高速化を図りたいという要望がある。

【００３３】そこで本発明は、小さな回路規模で高速に
データの圧縮を行なうことが可能なデータ圧縮伸張装置
を提供することを目的としている。

【００３４】

【課題を解決するための手段】請求項１記載の発明は、
上記目的達成のため、所定のデータを記憶するデータ記
憶手段と、前記データ記憶手段から出力されたデータに
対して所定の係数に基づいてシリアル演算によりデータ
変換演算を実行するデータ変換演算手段と、前記データ
変換演算手段によるデータ変換後のデータに対して量子
化演算を実行する量子化手段と、前記データ記憶手段、
前記データ変換演算手段及び前記量子化手段を制御をす
る制御手段とを備えたデータ圧縮伸張装置であって、前
記データ変換演算手段の係数を整数の比に置き換えると
ともに、該整数の比に置き換えることにより生じたゲイ
ンの変化を、前記量子化手段により調整するようにして
いる。

【００３５】請求項２記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段のデータ
をパラレルデータからシリアルデータに変換するパラレ
ル−シリアル変換手段と、前記パラレル−シリアル変換
手段から出力されたデータに対して所定の係数に基づい
てシリアル演算によりデータ変換演算を実行するデータ
変換演算手段と、前記データ変換手段から出力されるシ
リアルデータをパラレルデータに変換し、前記データ記
憶手段に書き込むシリアル−パラレル変換手段と、前記
データ変換演算手段によるデータ変換後のデータに対し
て量子化演算を実行する量子化手段と、前記データ記憶
手段、前記パラレル−シリアル変換手段、前記データ変
換演算手段、前記シリアル−パラレル変換手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、前記データ変換演算手段の係数を整
数の比に置き換えるとともに、該整数の比に置き換える
ことにより生じたゲインの変化を、前記量子化手段によ
り調整するようにしている。

【００３６】請求項３記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式の係数の値を２のべきで表現するとともに、該係数の
値を２のべきで表現するとき所定以上ビット数が大きく
なる部分については該係数を整数の比に置き換え、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしている。

【００３７】前記データ変換演算手段は、例えば請求項
４に記載されているように、データに対してシリアル演
算により直交変換を実行する直交変換手段であってもよ
く、また、前記データ変換演算手段は、例えば請求項５
に記載されているように、データに対してシリアル演算
により離散コサイン変換（ＤＣＴ）を実行する離散コサ
イン変換手段であってもよい。

【００３８】また、前記データ変換演算手段は、例えば
請求項６に記載されているように、入力されたデータを
所定のクロックに応答して順次移動させるシリアル演算
器を含んで構成されてもよく、前記データ変換演算手段
は、例えば請求項７に記載されているように、データ変
換演算式の係数の値を２のべきで表現したシリアル回路
により構成し、該シリアル回路によるシリアル演算によ
りデータ変換演算を実行するようにしてもよく、さらに
は、前記データ変換演算手段は、例えば請求項８に記載
されているように、データ変換演算式の係数の値を２の
べきで表現するとともに、該係数の値を２のべきで表現
するとき所定以上ビット数が大きくなる部分については
該係数を整数の比に置き換えたシリアル回路により構成
し、該シリアル回路によるシリアル演算によりデータ変
換演算を実行するようにしてもよい。

【００３９】また、前記データ変換演算手段で用いられ
るデータ変換演算式は、例えば請求項９に記載されてい
るように、該データ変換演算式の係数を、前記量子化手
段の量子化演算に用いる量子化係数に含ませるようにデ
ータ変換演算式を作成してもよく、前記量子化手段によ
るゲインの調整は、例えば請求項１０に記載されている
ように、前記データ変換演算手段の係数を整数の比に変
えることにより生じたゲイン変化分を吸収させるように
構成された量子化テーブルにより行なわれるものであっ
てもよい。さらに、前記データ変換演算手段の係数の整
数の比への置き換えは、例えば請求項１１に記載されて
いるように、該係数を整数値に置き換えることにより行
なうようにするものであってもよい。

【００４０】

【作用】本発明の手段の作用は次の通りである。

【００４１】請求項１、２、３、４、５、６、７、８、
９、１０及び１１記載の発明では、データ変換演算手段
の係数が整数の比に置き換えられ、そのゲインの変化は
量子化手段により調整される。この場合、データ変換演
算式の係数が、量子化演算に用いる量子化係数に含まれ
るようにデータ変換演算式を作成しておき、このように
して作成されたデータ変換演算式の係数の値を２のべき
で表現してシリアル回路が構成される。このとき、該係
数の値を２のべきで表現しようとすれば所定以上ビット
数が大きくなる部分については該係数が整数の比に置き
換えられ、該整数の比に置き換えられることにより生じ
たゲインの変化は量子化手段により調整される。

【００４２】従って、単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
とともに、シリアルの段数を減少させて処理速度を向上
させることができ、画像等のデータ圧縮に利用すること
ができる。

【００４３】

【実施例】以下、本発明を図面に基づいて説明する。

【００４４】原理説明 先ず、本実施例の基本的な考え方を説明する。図６に示
した従来のデータ圧縮伸張装置では、シリアル演算によ
るＤＣＴ演算を実現するためバタフライ演算をそのまま
シリアル回路上に表わしていた。具体的には、COS係数
値を２のべきで表わすことによって図１７に示すような
シリアルＤＣＴ演算回路を実現していたため、ＤＣＴ演
算式の係数をすべて２のべきで表現しようとするとビッ
ト数が大きなものとなり、したがって、シリアル回路を
構成するＦＦ等の段数が大きくなってしまっていた。

【００４５】ところで、ＤＣＴ演算された画像データは
後段の量子化部（例えば、図６の量子化装置１４）にお
いて量子化されることになる。

【００４６】本発明者はこの点に着目して、２のべきで
表現できる部分はべきで表現して取り込みに用いる一方
で、べきで表現しようとすればビット数が大きくなって
しまう部分については敢えてべきにより表現しようとし
ないで２のべきにとらわれずにＤＣＴの演算係数を整数
比（あるいは、整数値）に置き換え、そのゲイン変化分
を量子化部によって吸収するようにする。これによって
２のべきによりシリアル回路を実現していた場合に比
べ、回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことができる。

【００４７】実施例 図１〜図５は上記基本原理に基づくデータ圧縮伸張装置
の実施例を示す図である。

【００４８】先ず、構成を説明する。図１はデータ圧縮
伸張装置のブロック図であり、前記図６のデータ圧縮伸
張装置に対応する図である。なお、従来例と同一構成部
分には同一番号を付している。図１において、データ圧
縮伸張装置は、圧縮を施そうとする２次元データ及びデ
ータ変換演算後のデータをパラレルデータの形で蓄える
データ記憶装置１０と、データ記憶装置１０から読み込
んだパラレルデータをシリアルデータに変換するパラレ
ル−シリアル変換装装置１１と、ＤＣＴ演算係数を簡単
な整数比（あるいは、整数値）に変えた形のシリアル回
路により構成され、パラレル−シリアル変換装装置１１
から出力されたデータに対して一次元のＤＣＴ演算をシ
リアル演算の形で施すデータ変換演算装置５０と、シリ
アルＤＣＴ演算されたシリアルデータをパラレルデータ
に変換してデータ記憶装置１０に書き込むシリアル−パ
ラレル変換装置１３と、データ記憶装置１０に蓄えられ
たデータ変換演算後のデータに対して、ＤＣＴ演算係数
を整数比に変えることにより生じたゲイン変化分を吸収
させるようにした量子化テーブルの値で除算する（ある
いは、逆数の乗算を行なう）ことによって量子化演算を
行なう量子化装置５１と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置５２により構成され
ている。

【００４９】図２は、上記シリアルＤＣＴ演算を実行す
るためのデータ変換演算装置５０の回路構成を示す図で
あり、I〜IVの各ステージから構成される。

【００５０】図２において、６１はステージIの演算回
路、６２はステージIIの演算回路、６３はステージIII
の演算回路、６４はステージIVの演算回路であり、これ
らのステージI〜IVの演算回路６１〜６４はそれぞれス
イッチ６５〜６９を介して直列に接続するように構成さ
れている。この場合、ＤＣＴ演算処理では、図２に示す
ように演算回路６１〜６４の順で直列接続され、上記ス
テージI〜IVの演算回路６１〜６４に対応する逆ＤＣＴ
演算処理時のステージI〜IVの演算回路７１〜７４とす
ると、基本的にはスイッチ６５〜６９の切換え動作によ
り演算回路７４〜７１の順で直接接続される。そして、
入力端子７５に与えられる入力データに対するＤＣＴま
たは逆ＤＣＴ演算結果は出力端子７６から出力されるよ
うになる。この場合、入力データは、シリアル８系統よ
りなっている。

【００５１】図３はデータ圧縮伸張装置のデータ圧縮時
のデータ変換演算装置５０の回路構成図であり、前記図
１７に示す従来のデータ変換演算装置１２に対応する図
である。

【００５２】図３において、ステージIの演算回路６１
は上述したシリアル演算を実行するものであり、加算器
８１ａ、８１ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１
ｆ、８１ｇ、８１ｈから構成されている。このステージ
Iの演算回路６１の構成は従来例と同様であるが、入力
データｆ0〜ｆ7の入力は異なっている。

【００５３】また、ステージIIの演算回路６２は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のＤＣＴシリアル演算を
行なうシリアル演算器８２ａ〜８２ｈから構成されてい
る。ここで、上記演算器８２ａは、加算器８１ａの出力
と加算器８１ｄの出力とを加算する加算器８２ａ1、こ
の加算器８２ａ1の出力をシフトする３個のフリップフ
ロップ（ＦＦ）からなるシフタ８２ａ2から構成されて
いる。また、上記演算器８２ｂは、加算器８１ｂの出力
と加算器８１ｃの出力とを加算する加算器８２ｂ1、こ
の加算器８２ｂ1の出力をシフトする３個のフリップフ
ロップ（ＦＦ）からなるシフタ８２ｂ2から構成されて
いる。また、上記演算器８２ｃは、加算器８１ｂの出力
から加算器８１ｃの出力を減算する減算器８２ｃ1、こ
の減算器８２ｃ1の出力をシフトする３個のフリップフ
ロップからなるシフタ８２ｃ2、このシフタ８２ｃ2の第
１番目のフリップフロップの出力とシフタ８２ｃ2の出
力を加算する加算器８２ｃ3、シフタ８２ｃ2の第２番目
のフリップフロップの出力と加算器８２ｃ3の出力を加
算する加算器８２ｃ4から構成されている。同様に、上
記演算器８２ｄは、加算器８１ａの出力から加算器８１
ｄの出力を減算する減算器８２ｄ1、この減算器８２ｄ1
の出力をシフトする３個のフリップフロップからなるシ
フタ８２ｄ2、このシフタ８２ｄ2の第１番目のフリップ
フロップの出力とシフタ８２ｄ2の出力を加算する加算
器８２ｄ3、シフタ８２ｄ2の第２番目のフリップフロッ
プの出力と加算器８２ｄ3の出力を加算する加算器８２
ｄ4から構成されている。

【００５４】上記演算器８２ｅは、減算器８１ｅの出力
をシフトする５個のフリップフロップからなるシフタ８
２ｅ1、このシフタ８２ｅ1の第３番目のフリップフロッ
プの出力と第４番目のフリップフロップの出力を加算す
る加算器８２ｅ2、加算器８２ｅ2の出力をシフトするシ
フタ８２ｅ3、シフタ８２ｅ1の第１番目のフリップフロ
ップの出力と第５番目のフリップフロップの出力を加算
する加算器８２ｅ4から構成されている。また、上記演
算器８２ｆは、減算器８１ｇの出力から減算器８１ｆの
出力を減算する減算器８２ｆ1、この減算器８２ｆ1の出
力をシフトする４個のフリップフロップからなるシフタ
８２ｆ2、このシフタ８２ｆ2の第２番目のフリップフロ
ップの出力と第３番目のフリップフロップの出力を加算
する加算器８２ｆ3、減算器８２ｆ1の出力とシフタ８２
ｆ2の出力を加算する加算器８２ｆ4から構成されてい
る。また、上記演算器８２ｇは、減算器８１ｆの出力と
減算器８１ｇの出力を加算する加算器８２ｇ1、この加
算器８２ｇ1の出力をシフトする４個のフリップフロッ
プからなるシフタ８２ｇ2、このシフタ８２ｇ2の第２番
目のフリップフロップの出力と第３番目のフリップフロ
ップの出力を加算する加算器８２ｇ3、加算器８２ｇ1の
出力とシフタ８２ｇ2の出力を加算する加算器８２ｇ4か
ら構成されている。また、上記演算器８２ｈは、減算器
８１ｈの出力をシフトする５個のフリップフロップから
なるシフタ８２ｈ1、このシフタ８２ｈ1の第３番目のフ
リップフロップの出力と第４番目のフリップフロップの
出力を加算する加算器８２ｈ2、加算器８２ｈ2の出力を
シフトするシフタ８２ｈ3、シフタ８２ｈ1の第１番目の
フリップフロップの出力と第５番目のフリップフロップ
の出力を加算する加算器８２ｈ4から構成されている。

【００５５】また、ステージIIIの演算回路６３は、原
理説明で述べたシリアル演算を実行するものであり、演
算器８２ａの出力と演算器８２ｂ2の出力を加算する加
算器８３ａ、演算器８２ａの出力から演算器８２ｂの出
力を減算する減算器８３ｂ、演算器８２ｄの加算器８２
ｄ3の出力から演算器８２ｃの加算器８２ｃ4の出力を減
算する減算器８３ｃ、演算器８２ｃの加算器８２ｃ3の
出力と演算器８２ｄの加算器８２ｄ4の出力を加算する
加算器８３ｄ、演算器８２ｅの加算器８２ｅ4の出力と
演算器８２ｆの加算器８２ｆ3の出力を加算する加算器
８３ｅ、演算器８２ｅのシフタ８２ｅ3の出力から演算
器８２ｆの加算器８２ｆ4の出力を減算する減算器８３
ｆ、演算器８２ｈの加算器８２ｈ3の出力から演算器８
２ｇの加算器８２ｆ4の出力を減算する減算器８３ｇ、
演算器８２ｇの加算器８２ｇ3の出力と演算器８２ｈの
加算器８２ｈ4の出力を加算する加算器８３ｈから構成
されている。

【００５６】また、ステージIVの演算回路６４は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のＤＣＴシリアル演算を
行なうシリアル演算器８４ｃ〜８４ｈから構成されてい
る。ここで、上記演算器８４ａは、加算器８３ａの出力
をシフトする６個のフリップフロップからなるシフタ８
４ａ1、このシフタ８４ａ1の第５番目のフリップフロッ
プの出力と第６番目のフリップフロップの出力を加算す
る加算器８４ａ2、加算器８４ａ2の出力からシフタ８４
ａ1の第３番目のフリップフロップの出力を減算して出
力データＦ0として出力する減算器８４ａ3から構成され
ている。また、上記演算器８４ｂは、減算器８３ｂの出
力をシフトする６個のフリップフロップからなるシフタ
８４ｂ1、このシフタ８４ｂ1の第５番目のフリップフロ
ップの出力と第６番目のフリップフロップの出力を加算
する加算器８４ｂ2、加算器８４ｂ2の出力からシフタ８
４ｂ1の第３番目のフリップフロップの出力を減算して
出力データＦ4として出力する減算器８４ｂ3から構成さ
れている。また、上記演算器８４ｃは、減算器８３ｃの
出力をシフトする５個のフリップフロップからなるシフ
タ８４ｃ1、このシフタ８４ｃ1の第３番目のフリップフ
ロップの出力と第５番目のフリップフロップの出力を加
算して出力データＦ6として出力する加算器８４ｃ2から
構成されている。また、上記演算器８４ｄは、加算器８
３ｄの出力をシフトする５個のフリップフロップからな
るシフタ８４ｄ1、このシフタ８４ｄ1の第３番目のフリ
ップフロップの出力と第５番目のフリップフロップの出
力を加算して出力データＦ2として出力する加算器８４
ｄ2から構成されている。

【００５７】上記演算器８４ｅは、加算器８３ｅの出力
をシフトする２個のフリップフロップからなるシフタ８
４ｅ1、加算器８３ｅの出力とシフタ８４ｅ1の出力を加
算して出力する加算器８４ｅ2、後述するシフタ８４ｈ1
の第１番目のフリップフロップの出力からこの加算器８
４ｅ2の出力を減算する減算器８４ｅ3、減算器８４ｅ3
の出力をシフトする２個のフリップフロップからなるシ
フタ８４ｅ4、このシフタ８４ｅ4の出力から減算器８４
ｅ3の出力を減算して出力データＦ7として出力する減算
器８４ｅ5から構成されている。また、上記演算器８４
ｆは、減算器８３ｆの出力をシフトする２個のフリップ
フロップからなるシフタ８４ｆ1、減算器８３ｆの出力
とシフタ８４ｆ1の第１番目のフリップフロップの出力
を加算する加算器８４ｆ2、後述する加算器ｇ2の出力か
らこのシフタ８４ｆ1の出力を減算する減算器８４ｆ3、
減算器８４ｆ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｆ4、シフタ８４ｆ4の出力から
減算器８４ｆ3の出力を減算して出力データＦ3として出
力する減算器８４ｆ5から構成されている。また、上記
演算器８４ｇは、減算器８３ｇの出力をシフトする２個
のフリップフロップからなるシフタ８４ｇ1、減算器８
３ｇの出力とシフタ８４ｇ1の第１番目のフリップフロ
ップの出力を加算する加算器８４ｇ2、上記加算器ｆ2の
出力とシフタ８４ｇ1の出力を加算する加算器８４ｇ3、
加算器８４ｇ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｇ4、シフタ８４ｇ4の出力から
加算器８４ｇ3の出力を減算して出力データＦ5として出
力する減算器８４ｇ5から構成されている。また、上記
演算器８４ｈは、加算器８３ｈの出力をシフトする２個
のフリップフロップからなるシフタ８４ｈ1、加算器８
３ｈの出力とシフタ８４ｈ1の出力を加算して出力する
加算器８４ｈ2、上記シフタ８４ｅ1の第１番目のフリッ
プフロップの出力と加算器８４ｈ2の出力を加算する加
算器８４ｈ3、加算器８４ｈ3の出力をシフトする２個の
フリップフロップからなるシフタ８４ｈ4、シフタ８４
ｈ4の出力から加算器８４ｈ3の出力を減算して出力デー
タＦ1として出力する減算器８４ｈ5から構成されてい
る。

【００５８】図４はデータ圧縮伸張装置のデータ伸張時
のデータ変換演算装置５０の回路構成図であり、前記図
３に示すデータ変換演算装置５０の逆変換装置に対応す
る図である。

【００５９】図４において、ステージIVの演算回路７４
は、原理説明で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合の逆ＤＣＴシリ
アル演算を行なうシリアル演算器９４ｃ〜９４ｈから構
成されている。ここで、上記演算器９４ａは、逆変換の
入力データＦ0をシフトする３個のフリップフロップ
（ＦＦ）からなるシフタ９４ａ1、このシフタ９４ａ1の
第２番目のフリップフロップの出力と第３番目のフリッ
プフロップの出力を加算する加算器９４ａ2、加算器９
４ａ2の出力から入力データＦ0を減算する減算器９４ａ
3から構成されている。また、上記演算器９４ｂは、逆
変換の入力データＦ4をシフトする３個のフリップフロ
ップからなるシフタ９４ｂ1、このシフタ９４ｂ1の第２
番目のフリップフロップの出力と第３番目のフリップフ
ロップの出力を加算する加算器９４ｂ2、加算器９４ｂ2
の出力から入力データＦ4を減算する減算器９４ｂ3から
構成されている。また、上記演算器９４ｃは、逆変換の
入力データＦ6をシフトする２個のフリップフロップか
らなるシフタ９４ｃ1、このシフタ９４ｃ1の出力と入力
データＦ6の出力を加算する加算器９４ｃ2、この加算器
９４ｃ2の出力をシフトする２個のフリップフロップか
らなるシフタ９４ｃ3、このシフタ９４ｃ3の出力と加算
器９４ｃ2の出力を加算する加算器９４ｃ4、この加算器
９４ｃ4の出力とシフタ９４ｃ4の第１番目のフリップフ
ロップの出力を加算する加算器９４ｃ5から構成されて
いる。また、上記演算器９４ｄは、逆変換の入力データ
Ｆ2をシフトする２個のフリップフロップからなるシフ
タ９４ｄ1、このシフタ９４ｄ1の出力と入力データＦ2
の出力を加算する加算器９４ｄ2、この加算器９４ｄ2の
出力をシフトする２個のフリップフロップからなるシフ
タ９４ｄ3、このシフタ９４ｄ3の出力と加算器９４ｄ2
の出力を加算する加算器９４ｄ4、この加算器９４ｄ4の
出力とシフタ９４ｄ4の第１番目のフリップフロップの
出力を加算する加算器９４ｄ5から構成されている。

【００６０】また、上記演算器９４ｅは、逆変換の入力
データＦ7をシフトする２個のフリップフロップからな
るシフタ９４ｅ1、このシフタ９４ｅ1の出力から入力デ
ータＦ7を減算する減算器９４ｅ2から構成され、上記演
算器９４ｆは、逆変換の入力データＦ3をシフトする２
個のフリップフロップからなるシフタ８４ｆ1、このシ
フタ８４ｆ1の出力から入力データＦ3を減算する減算器
８４ｆ2から構成されている。また、上記演算器９３ｇ
は、逆変換の入力データＦ5をシフトする２個のフリッ
プフロップからなるシフタ９４ｇ1、シフタ９４ｇ1の出
力から入力データＦ5を減算する減算器９４ｇ2から構成
され、上記演算器９３ｈは、逆変換の入力データＦ1を
シフトする２個のフリップフロップからなるシフタ９４
ｈ1、シフタ９４ｈ1の出力から入力データＦ1を減算す
る減算器９４ｈ2から構成されている。

【００６１】また、ステージIIIの演算回路７３は、原
理説明で述べたシリアル演算を実行するものであり、係
数を簡単な整数比に近似した場合の逆ＤＣＴシリアル演
算を行なうシリアル演算器９３ａ〜９３ｈから構成され
ている。ここで、上記演算器９３ａは、減算器９４ａの
出力と減算器９４ｂの出力とを加算する加算器９３ａ
1、この加算器９３ａ1の出力をシフトする３個のフリッ
プフロップからなるシフタ９３ａ2から構成されてい
る。また、上記演算器９３ｂは、加算器９４ｃ4の出力
と加算器９４ｄ5の出力とを加算する加算器９３ｂ1、こ
の加算器９３ｂ1の出力をシフトする１個のフリップフ
ロップからなるシフタ９３ｂ2から構成されている。ま
た、上記演算器９３ｃは、加算器９４ｄ4の出力から加
算器９４ｃ5の出力を減算する減算器８２ｃ1、この減算
器８２ｃ1の出力をシフトする１個のフリップフロップ
からなるシフタ９３ｃ2から構成されている。また、上
記演算器９３ｄは、減算器９４ａ3の出力から減算器９
４ｂ3の出力を減算する減算器９３ｄ1、この減算器９３
ｄ1の出力をシフトする３個のフリップフロップからな
るシフタ８２ｄ2から構成されている。

【００６２】上記演算器９３ｅは、減算器９４ｅ2の出
力をシフトする５個のフリップフロップからなるシフタ
９３ｅ1、このシフタ９３ｅ1の第３番目のフリップフロ
ップの出力と第４番目のフリップフロップの出力を加算
する加算器９３ｅ2、加算器９３ｅ2の出力をシフトする
シフタ９３ｅ3、シフタ９３ｅ1の第１番目のフリップフ
ロップの出力と第５番目のフリップフロップの出力を加
算する加算器９３ｅ4から構成されている。また、上記
演算器９３ｆは、減算器９４ｆ2の出力から減算器９４
ｇ2の出力を減算する減算器９３ｆ1、この減算器９３ｆ
1の出力をシフトする４個のフリップフロップからなる
シフタ９３ｆ2、このシフタ９３ｆ2の第２番目のフリッ
プフロップの出力と第３番目のフリップフロップの出力
を加算する加算器９３ｆ3、減算器９３ｆ1の出力とシフ
タ９３ｆ2の出力を加算する加算器９３ｆ4から構成され
ている。また、上記演算器９３ｇは、減算器９４ｆ2の
出力と減算器９４ｇ2の出力を加算する加算器９３ｇ1、
この加算器９３ｇ1の出力をシフトする４個のフリップ
フロップからなるシフタ９３ｇ2、このシフタ９３ｇ2の
第２番目のフリップフロップの出力と第３番目のフリッ
プフロップの出力を加算する加算器９３ｇ3、減算器９
３ｇ1の出力とシフタ９３ｇ2の出力を加算する加算器９
３ｇ4から構成されている。また、上記演算器９３ｈ
は、減算器９４ｈ2の出力をシフトする５個のフリップ
フロップからなるシフタ９３ｈ1、このシフタ９３ｈ1の
第３番目のフリップフロップの出力と第４番目のフリッ
プフロップの出力を加算する加算器９３ｈ2、加算器９
３ｈ2の出力をシフトするシフタ９３ｈ3、シフタ９３ｈ
1の第１番目のフリップフロップの出力と第５番目のフ
リップフロップの出力を加算する加算器９３ｈ4から構
成されている。

【００６３】また、ステージIIの演算回路７２は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合の逆ＤＣＴシリアル演算
を行なうシリアル演算器９２ａ〜９２ｈから構成されて
いる。ここで、上記演算器９２ａは、シフタ９３ａ2の
出力とシフタ９３ｂ2の出力とを加算する加算器９２ａ
1、この加算器９２ａ1の出力をシフトする３個のフリッ
プフロップからなるシフタ９２ａ2から構成されてい
る。また、上記演算器９２ｂは、シフタ９３ａ2の出力
からシフタ９３ｂ2の出力を減算する減算器９２ｂ1、こ
の加算器９２ｂ1の出力をシフトする３個のフリップフ
ロップからなるシフタ９２ｂ2から構成されている。ま
た、上記演算器９２ｃは、シフタ９３ｄ2の出力からシ
フタ９３ｃ2の出力を減算する減算器９２ｃ1、この減算
器９２ｃ1の出力をシフトする３個のフリップフロップ
からなるシフタ９２ｃ2から構成されている。また、上
記演算器９２ｄは、シフタ９３ｃ2の出力とシフタ９３
ｄ2の出力を加算する加算器９２ｄ1、この加算器９２ｄ
1の出力をシフトする３個のフリップフロップからなる
シフタ９２ｄ2から構成されている。

【００６４】上記演算器９２ｅは、加算器９３ｅ3の出
力から加算器９３ｆ4の出力を減算する減算器９２ｅ1、
この減算器９２ｅ1の出力をシフトするシフタ９２ｅ2、
減算器９２ｅ1の出力とシフタ９２ｅ2の第１番目のフリ
ップフロップの出力を加算する加算器９２ｅ3、後述す
る加算器９２ｆ3からシフタ９２ｅ2の出力を減算する減
算器９２ｅ4から構成されている。また、上記演算器９
２ｆは、加算器９３ｈ3の出力から加算器９３ｇ4の出力
を減算する減算器９２ｆ1、この減算器９２ｆ1の出力を
シフトするシフタ９２ｆ2、減算器９２ｆ1の出力とシフ
タ９２ｆ2の第１番目のフリップフロップの出力を加算
する加算器９２ｆ3、加算器９２ｅ3とシフタ９２ｆ2の
出力を加算する加算器９２ｆ4から構成されている。ま
た、上記演算器９２ｇは、加算器９３ｆ3の出力と加算
器９３ｅ4の出力を加算する加算器９２ｇ1、この加算器
９２ｇ1の出力をシフトする２個のフリップフロップか
らなるシフタ９２ｇ2、この加算器９２ｇ1の出力とシフ
タ９２ｇ2の出力を加算する加算器９２ｇ3、後述するシ
フタｈ2の第１番目のフリップフロップの出力から加算
器９２ｇ3の出力を減算する減算器９２ｇ4から構成され
ている。また、上記演算器９２ｈは、加算器９３ｇ3の
出力と加算器９３ｈ4の出力を加算する加算器９２ｈ1、
この加算器９２ｈ1の出力をシフトする２個のフリップ
フロップからなるシフタ９２ｈ2、この加算器９２ｈ1の
出力とシフタ９２ｈ2の出力を加算する加算器９２ｈ3、
シフタｇ2の第１番目のフリップフロップの出力と加算
器９２ｈ3の出力を加算する加算器９２ｈ4から構成され
ている。

【００６５】また、ステージIの演算回路７１は上述し
たシリアル演算を実行して逆変換の出力データｆ0〜ｆ7
を出力するものであり、加算器９１ａ、９１ｂ、９１
ｃ、９１ｄと減算器９１ｅ、９１ｆ、９１ｇ、９１ｈか
ら構成されている。

【００６６】次に、本実施例の動作を説明する。

【００６７】全体動作 図１において、データ記憶装置１０に蓄えられているパ
ラレルデータはパラレル−シリアル変換装置１１に入力
され、パラレル−シリアル変換装置１１はデータ記憶装
置１０から読み込んだパラレルデータをシリアルデータ
に変換してデータ変換演算装置５０に出力する。データ
変換演算装置５０はパラレル−シリアル変換装置１１か
ら出力されたデータに対して一次元のＤＣＴ演算をシリ
アル演算の形で施す。この場合のシリアル演算は、デー
タ変換演算装置５０においてＤＣＴ演算係数を簡単な整
数比に変えた形のシリアル回路により行なわれる。シリ
アルＤＣＴ演算されたデータはシリアル−パラレル変換
装置１３に出力され、シリアル−パラレル変換装置１３
はデータ変換演算装置５０から出力されたシリアルデー
タをパラレルデータに変換してデータ記憶装置１０に書
き込む。上述した処理を縦横（順不同）二次元に施す。
また、量子化装置５１は、データ記憶装置１０に蓄えら
れたデータ変換演算後のデータに対して、ＤＣＴ演算係
数を簡単な整数比に変えることにより生じたゲインの変
化分を吸収するように構成された量子化テーブルの値で
逆数の乗算をすることによって量子化演算を行なう。す
なわち、ＤＣＴ演算係数を簡単な整数比に変え、整数比
として表されたことによって生ずる各出力のゲインの変
化分は量子化装置５１において吸収する。本実施例で
は、量子化テーブルを所定数倍（後述）することによっ
てゲインの変化分を量子化装置５１において吸収するよ
うにしている。ところで、このような量子化テーブルを
用いた場合、一見すると従来のものと比べて量子化演算
のbit幅が、従来のものよりも多く必要であるかのよう
にも考えられるが、実際には、量子化演算には、逆数の
乗算であるため、係数（例えば、７）の逆数も、７×２
／COS(N/16)πの逆数も、ともに無限小数となるため、
丸め近似を必要とし、ほぼ同じ程度の誤差を含む。すな
わち、従来のCOS係数を２進歩の小数で表現した時点で
丸め誤差が乗ってしまうので、整数の比に置き変えても
誤差を押さえるためにbit幅を大きくする必要はない。

【００６８】上記データ変換演算装置５０により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。

【００６９】データ変換演算装置５０における動作（図
３） データ変換演算装置５０の基本的な動作は図１７に示す
従来例と同様であるが、このデータ変換演算装置５０に
おけるシリアル演算では後述するように一次元当りのゲ
インが65/64倍、二次元では4225/4096倍のゲインが変化
しているので、量子化時にその補正を行うように量子化
テーブルを4225/4096倍して、その値で除算（逆数の乗
算）することによって補正を行う。

【００７０】以下、この演算について説明する。

【００７１】ステージＩの演算回路６１の出力について
は、図１３及び図１７に示す従来例と同様であるので以
後、以下のように記する。

【００７２】ｆ0+ｆ7=ａ0、ｆ0-ｆ7=ｂ0、ｆ1+ｆ6=ａ
1、ｆ1-ｆ6=ｂ1、ｆ2+ｆ5=ａ2、ｆ2-ｆ5=ｂ2、ｆ3+ｆ4=
ａ3、ｆ3-ｆ4=ｂ3 まず、図１７に示す従来例においてＦ0〜Ｆ7がａ0〜ａ3
およびｂ0〜ｂ3によってどのように表わされていたかを
示す。

【００７３】 Ｆ0＝（７２４ａ0＋７２４ａ1＋７２４ａ2＋７２４ａ3）×２０４８ Ｆ4＝（７２４ａ0−７２４ａ1−７２４ａ2＋７２４ａ3）×２０４８ Ｆ2＝（４７３ａ0＋１９２ａ1−１９２ａ2−４７３ａ3）×４０９６ Ｆ6＝（１９２ａ0−４７３ａ1＋４７３ａ2−１９２ａ3）×４０９６ Ｆ1＝（２９５ｂ0＋１６８３３ｂ1＋２５８８３ｂ2＋１５１０４ｂ3）×１６ Ｆ7＝（−１５１０４ｂ0＋２５８８３ｂ1−１６８３３ｂ2＋２５５０ｂ3） ×１６ Ｆ3＝（−１８１７６ｂ0−６４２５５ｂ1−１２８１５ｂ2＋２７２６４ｂ3） ×１６ Ｆ5＝（２７２６４ｂ0＋１２８１５ｂ1−６４２５５ｂ2＋１８１７６ｂ3） ×１６ この式を以下のように近似し簡略化する。

【００７４】 Ｆ0＝（９２ａ0＋９２ａ1＋９２ａ2＋９２ａ3）×１２８ Ｆ4＝（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）×１２８ Ｆ2＝（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）×２５６ Ｆ6＝（２５ａ0−６０ａ1＋６０ａ2−２５ａ3）×２５６ Ｆ1＝（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3）×６×３２ Ｆ7＝（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3）×６×３２ Ｆ3＝（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3）×６×３２ Ｆ5＝（７２ｂ0＋１７ｂ1−８５ｂ2＋４８ｂ3）×６×３２ ここで、各係数の比は従来のものと、ほぼ同等であるの
で各出力Ｆ0〜Ｆ7の比はほぼ同等と考えられるが、その
出力のゲインがどのように変化しているかについて考察
してみる。

【００７５】出力Ｆ0についてみると本来のＤＣＴの計
算式では、出力Ｆ0は入力ｆ0〜ｆ7の和の2√2倍となっ
ているが、この比率では２のべきを除いて２３倍となっ
ている。２のべき分は、取り込みのタイミングをずらす
ことによって無視できるので２３に2√2を乗ずると約６
５となる。よってゲインは65/64倍となっていることが
わかる。

【００７６】このような演算式によりＤＣＴ変換を行な
うことにより、演算に必要な回路構成としてフリップフ
ロップ（ＦＦ）７０個、１ Add unit ５２個で済む。ま
た図５にあるようなタイミングによって一次元の処理を
行なうことができる。但し、図５はＦ0、Ｆ4についての
タイミングであり、他については最終出力については同
じであるが各ステージにおける出力に関しては異なる。

【００７７】実際には上記の演算式をさらに以下のよう
に変形して回路を構成する。

【００７８】 Ｆ0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２×８×４６ Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２×８×４６ Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８×１０ Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ2）×４０）×２×８×１０ Ｆ7＝（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２ −（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）×１２ Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６ −（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×１２ Ｆ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×６ −（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×４）×１２ Ｆ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×２ −（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×１０）×１２ 以下、上記演算式に従って構成されたデータ変換演算装
置５０の動作を説明する。

【００７９】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージIの演算回路６１において加算器８
１ａに入力データｆ0とｆ7、加算器８１ｂに入力データ
ｆ1とｆ6、加算器８１ｃに入力データｆ2とｆ5、加算器
８１ｄに入力データｆ3とｆ4、減算器８１ｅに入力デー
タｆ3とｆ4、減算器８１ｆに入力データｆ2とｆ5、減算
器８１ｇに入力データｆ1とｆ6、減算器８１ｈに入力デ
ータｆ0とｆ7が入力される。これにより加算器８１ａは
入力データｆ0とｆ7の加算結果を出力し、加算器８１ｂ
は入力データｆ1とｆ6の加算結果を出力し、加算器８１
ｃは入力データｆ2とｆ5の加算結果ｆ2＋ｆ5を出力し、
加算器８１ｄは入力データｆ3とｆ4の加算結果を出力す
るようになる。また、減算器８１ｅは入力データｆ3と
ｆ4の減算結果を出力し、減算器８１ｆは入力データｆ2
とｆ5の減算結果を出力し、減算器８１ｇは入力データ
ｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デー
タｆ0とｆ7の減算結果を出力するようになる。この場合
の入力データは、図４に示すように７bitと１bitのサイ
ンビットの８bitのデータからなっている。また、出力
データは、図５Iに示すように７＋１bitと１bitのサイ
ンビットからなっている。 次いで、ステージIIの演算
回路６２に進む。この演算回路６２のシリアル演算器８
２ａ〜８２ｈには、ステージIの演算回路６１で加算あ
るいは減算された加減算結果ａ0、ｂ0、ａ1、ｂ1、ａ
2、ｂ2、ａ3、ｂ3が入力データとして与えられる。上記
演算器８２ａでは、係数を簡単な整数比に近似した場合
のＤＣＴシリアル演算式Ｆ0＝（（ａ0＋ａ3）×１６＋
（ａ1＋ａ2）×１６）×２×８×４６及び、Ｆ4＝
（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２×８
×４６に共通する（ａ0＋ａ3）×１６の演算を実行す
る。この場合、演算器８２ａには、加算器８１ａの出力
（ａ0）と加算器８１ｄの出力（ａ3）とが入力され、加
算器８２ａ1でこれら入力を加算し、この加算結果がシ
フタ８２ａ2に与えられる。シフタ８２ａ2からは、図５
Ｉに示すように、３個のフリップフロップの動作だけ遅
延して出力される。また上記演算器８２ｂでは、係数を
簡単な整数比に近似した場合のＤＣＴシリアル演算式Ｆ
0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２
×８×４６及び、Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋
ａ2）×１６）×２×８×４６に共通する（ａ1＋ａ2）
×１６の演算を実行する。この場合、演算器８２ｂに
は、加算器８１ｂの出力（ａ1）と加算器８１ｃの出力
（ａ2）とが入力され、加算器８２ｂ1でこれら入力を加
算し、この加算結果がシフタ８２ｂ2に与えられる。シ
フタ８２ｂ2からは、図５Ｉに示すように、３個のフリ
ップフロップの動作だけ遅延して出力される。

【００８０】また上記演算器８２ｃでは、係数を簡単な
整数比に近似した場合のＤＣＴシリアル演算式Ｆ6＝
（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８
×１０及び、Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２×８×１０の（ａ1−ａ2）×９６と
（ａ1−ａ2）×４０の演算を実行する。この場合、演算
器８２ｃには、加算器８１ｂの出力（ａ1）と加算器８
１ｃの出力（ａ2）とが入力され、減算器８２ｃ1で加算
器８１ｂの出力から加算器８１ｃの出力で減算すると
（ａ1−ａ2）が求められる。この減算器８２ｃ1の出力
をシフタ８２ｃ2に与え、このシフタ８２ｃ2の第１番目
のフリップフロップの出力とシフタ８２ｃ2の出力を加
算器８２ｃ3により加算し、またシフタ８２ｃ2の第２番
目のフリップフロップの出力と加算器８２ｃ3の出力を
８２ｃ4により加算することにより（ａ1−ａ2）×４０
と（ａ1−ａ2）×９６が求められることになる。この場
合、図５の入力に示す入力データに対して演算器８２ｃ
では、同図IIに示すタイミングで上述の演算結果を出力
データとして発生するようになる。また上記演算器８２
ｄでは、係数を簡単な整数比に近似した場合のＤＣＴシ
リアル演算式Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ
2）×９６）×２×８×１０及び、Ｆ2＝（（ａ0−ａ3）
×９６＋（ａ1−ａ2）×４０）×２×８×１０の（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６の演算を実行す
る。この場合、演算器８２ｄには、加算器８１ａの出力
（ａ0）と加算器８１ｄの出力（ａ3）とが入力され、減
算器８２ｄ1で加算器８１ａの出力を加算器８１ｄの出
力で減算すると（ａ0−ａ3）が求められる。この減算器
８２ｄ1の出力をシフタ８２ｄ2に与え、このシフタ８２
ｄ2の第１番目のフリップフロップの出力とシフタ８２
ｄ2の出力を加算器８２ｄ3により加算し、またシフタ８
２ｄ2の第２番目のフリップフロップの出力と加算器８
２ｄ3の出力を８２ｄ4により加算することにより（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６が求められること
になる。この場合、図５の入力に示す入力データに対し
て演算器８２ｄでは、同図IIに示すタイミングで上述の
演算結果を出力データとして発生するようになる。

【００８１】一方、上記演算器８２ｅでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ0の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ0の演算を実行する。この
場合、演算器８２ｅのシフタ８２ｅ1には、減算器８１
ｅの出力（ｂ0）が入力され、シフタ８２ｅ1の第３番目
のフリップフロップの出力が加算器８２ｅ2により加算
されるとともに、この加算結果がシフタ８２ｅ3により
１クロック遅延して出力され、また、シフタ８２ｅ1の
第１番目のフリップフロップの出力と第５番目のフリッ
プフロップの出力が加算器８２ｅ4により加算されて、
６８×ｂ0及び９６×ｂ0が求められることになる。この
場合、図５の入力に示す入力データに対して演算器８２
ｅでは、同図IIに示すタイミングで上述の演算結果を出
力データとして発生するようになる。

【００８２】また、上記演算器８２ｆでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ2−ｂ1）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ2−ｂ1）の演算
を実行する。この場合、演算器８２ｆには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、減算器８２ｆ1で加算器８１ｇの出力を加算器８１
ｆの出力で減算すると（ｂ2−ｂ1）が求められる。この
減算器８２ｆ1の出力をシフタ８２ｆ2に与え、このシフ
タ８２ｆ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｆ3により
加算し、またシフタ８２ｆ2の出力と減算器８２ｆ1の出
力を８２ｆ4により加算することにより（ｂ2−ｂ1）×
４８と（ｂ2−ｂ1）×６８が求められることになる。こ
の場合、図５の入力に示す入力データに対して演算器８
２ｆでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。

【００８３】また、上記演算器８２ｇでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ1＋ｂ2）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ1＋ｂ2）の演算
を実行する。この場合、演算器８２ｇには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、加算器８２ｇ1で加算器８１ｆの出力と加算器８１
ｇの出力を加算すると（ｂ1＋ｂ2）が求められる。この
加算器８２ｇ1の出力をシフタ８２ｇ2に与え、このシフ
タ８２ｇ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｇ3により
加算し、またシフタ８２ｇ2の出力と加算器８２ｇ1の出
力を８２ｇ4により加算することにより（ｂ1＋ｂ2）×
４８と（ｂ1＋ｂ2）×６８が求められることになる。こ
の場合、図５の入力に示す入力データに対して演算器８
２ｇでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。

【００８４】また、上記演算器８２ｈでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ3の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ3の演算を実行する。この
場合、演算器８２ｈのシフタ８２ｈ1には、減算器８１
ｈの出力（ｂ3）が入力され、シフタ８２ｈ1の第３番目
のフリップフロップの出力と第４番目のフリップフロッ
プの出力が加算器８２ｈ2により加算されるとともに、
この加算結果がシフタ８２ｈ3により１クロック遅延し
て出力され、また、シフタ８２ｈ1の第１番目のフリッ
プフロップの出力と第５番目のフリップフロップの出力
が加算器８２ｈ4により加算されて、６８×ｂ3及び９６
×ｂ3が求められることになる。この場合、図５の入力
に示す入力データに対して演算器８２ｈでは、同図IIに
示すタイミングで上述の演算結果を入力データとして発
生するようになる。

【００８５】次いで、ステージIIIの演算回路６３に進
む。この演算回路６３では、ステージIIの演算回路６２
の演算器８２ａ、８２ｂの出力が加算器８３ａおよび減
算器８３ｂに与えられ、同様にして演算器８２ｃ、８２
ｄの出力が減算器８３ｃ及び加算器８３ｄに与えられ、
さらに演算器８２ｅ、８２ｆの出力が加算器８３ｅ及び
減算器８３ｆに、演算器８２ｇ、８２ｈの出力が減算器
８３及び加算器８３ｈに与えられる。これにより、加算
器８３ａは、ステージIIの演算回路８２の演算器８２ａ
と演算器８２ｂの出力を加算した結果（（ａ0＋ａ3）×
１６＋（ａ1＋ａ2）×１６）×２を出力し、減算器８３
ｂはステージIIの演算回路６２の演算器８２ａから演算
器８２ｂの出力を減算した結果（（ａ0＋ａ3）×１６−
（ａ1＋ａ2）×１６）×２を出力し、減算器８３ｃはス
テージIIの演算回路６２の演算器８２ｃから演算器８２
ｄの出力を減算した結果（（ａ0−ａ3）×４０−（ａ1
−ａ2）×９６）×２を出力し、加算器８３ｄは、ステ
ージIIの演算回路６２の演算器８２ｃと演算器８２ｄの
出力を加算した結果（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２を出力するようになる。また、加算器
８３ｅは、ステージIIの演算回路８２の演算器８２ｅと
演算器８２ｆの出力を加算した結果（４８×（ｂ2−ｂ
1）＋６８×ｂ0）×２を出力し、減算器８３ｆはステー
ジIIの演算回路６２の演算器８２ｅから演算器８２ｆの
出力を減算した結果（９６×ｂ0−６８×（ｂ2−ｂ
1））×２を出力し、減算器８３ｇはステージIIの演算
回路６２の演算器８２ｇから演算器８２ｈの出力を減算
した結果（９６×ｂ3−６８×（ｂ1＋ｂ2））×２を出
力し、加算器８３ｈは、ステージIIの演算回路６２の演
算器８２ｇと演算器８２ｈの出力を加算した結果（４８
×（ｂ1＋ｂ2）＋６８×ｂ3）×２を出力するようにな
る。この場合、図５の入力データに対して各加算器８３
ａ、８３ｄ、８３ｅ、８３ｈ及び減算器８３ｂ、８３
ｃ、８３ｆ、８３ｇでは、同図IIIに示すタイミング
で、それぞれの演算結果を出力するようになる。

【００８６】次いで、ステージIVの演算回路６４に進
む。この演算回路６４では、ステージIIIの演算回路６
３の加算器８３ａの出力が演算器８４ａに与えられ、同
様にして減算器８３ｂの出力が演算器８４ｂに、減算器
８３ｃの出力が演算器８４ｃに、加算器８３ｄの出力が
演算器８４ｄに、加算器８３ｅの出力が演算器８４ｅ
に、減算器８３ｆの出力が演算器８４ｆに、減算器８３
ｇの出力が演算器８４ｇに、加算器８３ｈの出力が演算
器８４ｈにそれぞれ与えられる。これにより、演算器８
４ａは、ステージIIIの演算回路６３の加算器８３ａの
出力（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２
に対して×８×４６の演算を実行し、その演算結果を出
力データＦ0として出力する。また、演算器８４ｂは、
ステージIIIの演算回路６３の減算器８３ｂの出力
（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２に対
して×８×４６の演算を実行し、その演算結果を出力デ
ータＦ4として出力する。同様に、演算器８４ｃは、ス
テージIIIの演算回路６３の減算器８３ｃの出力（（ａ0
−ａ3）×４０−（ａ1−ａ2）×９６）×２に対して×
８×１０の演算を実行し、その演算結果を出力データＦ
6として出力する。また、演算器８４ｄは、ステージIII
の演算回路６３の加算器８３ｄの出力（（ａ0−ａ3）×
９６＋（ａ1−ａ2）×４０）×２に対して×８×１０の
演算を実行し、その演算結果を出力データＦ2として出
力する。

【００８７】また、ｏｄｄ側においては、演算器８４ｅ
のシフタ８２ｅ1には加算器８３ｅの出力（（４８×
（ｂ2−ｂ1）＋６８×ｂ0）×２）が入力され、このシ
フタ８４ｅ1の出力と加算器８３ｅの出力を加算器８４
ｅ2で加算し、また、後述するシフタ８４ｈ1の第１番目
のフリップフロップの出力から、この加算器８４ｅ2の
出力を減算器８４ｅ3で減算する。減算器８４ｅ3の出力
はシフタ８４ｅ4に与えられ、このシフタ８４ｅ4の出力
から減算器８４ｅ3の出力を減算器８４ｅ5により減算
し、その演算結果を出力データＦ7として出力する。ま
た、演算器８４ｆのシフタ８２ｆ1には減算器８３ｆの
出力（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）が入
力され、このシフタ８４ｆ1の第１番目のフリップフロ
ップの出力と減算器８３ｆの出力を加算器８４ｆ2で加
算する。また、後述する加算器８４ｇ2の出力から、こ
のシフタ８４ｆ1の出力を、この減算器８４ｆ3で減算す
る。減算器８４ｆ3の出力はシフタ８４ｆ4に与えられ、
このシフタ８４ｆ4の出力から減算器８４ｆ3の出力を減
算器８４ｆ5により減算し、その演算結果を出力データ
Ｆ3として出力する。また、演算器８４ｇのシフタ８２
ｇ1には減算器８３ｇの出力（（９６×ｂ3−６８×（ｂ
1＋ｂ2））×２）が入力され、このシフタ８４ｇ1の第
１番目のフリップフロップの出力と減算器８３ｇの出力
を加算器８４ｇ2で加算する。また、加算器８４ｆ2の出
力と、このシフタ８４ｇ1の出力を、この加算器８４ｇ3
で加算する。加算器８４ｇ3の出力はシフタ８４ｇ4に与
えられ、このシフタ８４ｇ4の出力から加算器８４ｇ3の
出力を減算器８４ｇ5により減算し、その演算結果を出
力データＦ5として出力する。また、演算器８４ｈのシ
フタ８２ｈ1には加算器８３ｈの出力（（４８×（ｂ1＋
ｂ2）＋６８×ｂ3）×２）が入力され、このシフタ８４
ｈ1の出力と加算器８３ｈの出力を加算器８４ｈ2で加算
し、また、シフタ８４ｅ1の第１番目のフリップフロッ
プの出力と、この加算器８４ｈ2の出力を加算器８４ｈ3
で減算する。加算器８４ｈ3の出力はシフタ８４ｈ4に与
えられ、このシフタ８４ｈ4の出力から加算器８４ｈ3の
出力を減算器８４ｈ5により減算し、その演算結果を出
力データＦ1として出力する。この場合、上記ステージI
Vの演算回路６４の各演算器８４ａ〜８４ｈでは図５の
入力データに対してシリアル演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データＦ0〜F7と
して発生するようになようになる。

【００８８】以上の説明は、ＤＣＴ演算処理の場合であ
るが、データ変換演算装置５１による逆ＤＣＴ演算処理
の場合も上述した場合と同様である。

【００８９】この場合は図５に示すように入力データＦ
0〜Ｆ7がステージIVの演算回路７４〜ステージIの演算
回路７１の順で与えられるようになる。

【００９０】図５は、データ変換演算装置５０の入力か
ら出力までのタイミングチャートであり、ステージIの
演算回路６１〜ステージIVの演算回路６４の動作を総合
した場合のタイミングチャートを示している。本実施例
では、２のべきにとらわれずにＤＣＴの演算係数を整数
値に置き換え、そのゲイン変化分を量子化装置５１によ
って吸収するようにすることによって図３に示すように
回路規模を大幅に小さくすることができ、８bitのデー
タを入力した場合、１ライン当りの処理周期を２１クロ
ックに減少させることができる。

【００９１】なお、上述の例は一次元の場合であり、画
素等の二次元の場合には、この処理を縦、横２度行うこ
とによって実現するようにする。

【００９２】以上説明したように、本実施例のデータ圧
縮伸張装置は、画像データをパラレルデータの形で蓄え
るデータ記憶装置１０と、データ記憶装置１０から読み
込んだパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換装置１１と、ＤＣＴ演算係数を簡単
な整数比に変えた形のシリアル回路により構成され、パ
ラレル−シリアル変換装置１１から出力されたデータに
対して一次元のＤＣＴ演算をシリアル演算の形で施すデ
ータ変換演算装置５０と、シリアルＤＣＴ演算されたシ
リアルデータをパラレルデータに変換してデータ記憶装
置１０に書き込むシリアル−パラレル変換装置１３と、
データ記憶装置１０に蓄えられたデータ変換演算後のデ
ータに対して、ＤＣＴ演算係数を整数比に変えることに
より生じたゲイン変化分を吸収させるように構成した量
子化テーブルの値で除算することによって量子化演算を
行なう量子化装置５１と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置５２とを設け、２の
べきで表現できる部分はべきで表現してシリアル回路を
構成する一方で、べきで表現しようとすればビット数が
大きくなってしまう部分については敢えてべきにより表
現しようとしないで２のべきにとらわれずにＤＣＴ演算
式の係数を整数比に置き換え、そのゲイン変化分を量子
化部によって吸収するようにしているので、単にシリア
ル回路を実現していた場合に比べ、データ変換演算装置
５０の回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことがでる。すなわち、図１７に示す従来例では、フリ
ップフロップ（ＦＦ）が１２６個、１bit Add(Sub)unit
が ６２個必要となり未だ回路規模が大きかったが、本
実施例では、演算に必要な回路構成としてフリップフロ
ップ（ＦＦ）７０個、１Add unit ５２個で済むことに
なり回路規模を大幅に小さくすることができる。また、
シリアル回路を構成するフリップフロップ（ＦＦ）等の
段数が削減されるので、図５に示すように８bitのデー
タを入力した場合、１ライン当りの処理周期を従来例の
２７クロック（図２０）から２１クロックに減少させる
ことができる。 また、誤差を含んだ係数による演算は
量子化装置５１において一度行われるのみであり演算の
大部分が誤差を含まない整数の比によって行なうことが
でき、量子化の前までの演算におけるデータビット幅を
従来のものより大幅に小さくすることができ、小さなバ
ス幅で高い演算精度を得ることができる。また、データ
変換演算装置５０自体が、極めて小さなＦＦ等の組合せ
からなるシリアル回路によってＤＣＴ演算を行なうよう
にしているので、回路規模を大幅に小さくすることがで
き、かつ高速に処理を行なうことが可能になる。

【００９３】このように高い演算精度を持ちかつ回路規
模の小さなデータ圧縮伸張装置が実現できることからＤ
ＣＴを用いた画像圧縮や音声圧縮を行うデータ圧縮伸張
装置に適用して好適である。

【００９４】なお、本実施例では係数を例えば所定の整
数の比とする例を示したが、これには限定されず、整数
の比で表されるものであればどのような整数比でもよく
整数値であってもことは言うまでもない。

【００９５】また、演算係数を２のべき（２のｎ乗）の
和（差）で表現して図３に示すようなシリアルの回路に
より演算を行っているが、シリアルデータ処理が行われ
るものであればどのようなユニットの組合せでもよいこ
とは勿論である。

【００９６】また、上記画像圧縮装置等を構成する回路
や部材の数、種類などは前述した実施例に限られないこ
とは言うまでもなく、ソフトウェア（例えば、Ｃ言語）
により実現するようにしてもよい。

【００９７】また、本実施例では、データ変換演算装置
にＤＣＴを適用しているが、これら符号化方式には限定
されず、符号化演算を行なうものであればどのような装
置にも適用できることは言うまでもない。例えば、ハー
ル（Harr）変換、傾斜変換（スラント変換）、対称性サ
イン変換などを用いたデータ圧縮伸張装置に適用するこ
とができる。

【００９８】また、入力データに対してデータ変換を行
なうものであれば、データ変換の種類は何でもよく、Ｄ
ＣＴによる周波数成分の変換のほか、例えばＦＦＴ，Ｌ
ＯＴ（Lapped Orthogonal Transform：重合直交変換）
等の直交データ変換に適用可能である。また、データ変
換演算部の係数を量子化部で吸収させるようにしている
が、係数を調整できるものであればどのような量子化部
で調整してもよいことは勿論である。

【００９９】

【発明の効果】請求項１、２、３、４、５、６、７、
８、９、１０及び１１記載の発明によれば、データ変換
演算手段の係数を整数の比に置き換えるとともに、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしているので、単
にシリアル回路を実現していた場合に比べ、回路規模を
大幅に小さくすることができるとともに、シリアルの段
数を減少させて処理速度を向上させることができる。

【図面の簡単な説明】

【図１】データ圧縮伸張装置のブロック構成図である。

【図２】データ圧縮伸張装置のデータ変換演算装置のブ
ロック構成図である。

【図３】データ圧縮伸張装置のデータ圧縮時のデータ変
換演算装置の回路構成図である。

【図４】データ圧縮伸張装置のデータ伸張時のデータ変
換演算装置の回路構成図である。

【図５】データ圧縮伸張装置のデータ変換演算装置の動
作を説明するためのタイミングチャートである。

【図６】従来のデータ圧縮伸張装置のブロック構成図で
ある。

【図７】従来のデータ圧縮伸張装置の画像データの処理
を説明するための図である。

【図８】従来のデータ圧縮伸張装置の量子化テーブルの
例を示す図である。

【図９】従来のデータ圧縮伸張装置のデータ変換演算装
置におけるシリアル演算を説明するための図である。

【図１０】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。

【図１１】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。

【図１２】従来のデータ圧縮伸張装置のデータ変換演算
装置のブロック構成図である。

【図１３】従来のデータ圧縮伸張装置のデータ変換演算
装置のIステージの回路構成図である。

【図１４】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIステージの回路構成図である。

【図１５】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIIステージの回路構成図である。

【図１６】従来のデータ圧縮伸張装置のデータ変換演算
装置のIVステージの回路構成図である。

【図１７】従来のデータ圧縮伸張装置のデータ変換演算
装置の回路構成図である。

【図１８】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。

【図１９】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。

【図２０】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。

【図２１】従来のデータ圧縮伸張装置のデータ変換演算
装置の動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１０ データ記憶装置 １１ パラレル−シリアル変換装装置 １３ シリアル−パラレル変換装置 ５１ 量子化装置 ５０ データ変換演算装置 ５２ 制御装置 ６１，７１ ステージIの演算回路 ６２，７２ ステージIIの演算回路 ６３，７３ ステージIIIの演算回路 ６４，７４ ステージIVの演算回路 ６５〜６９ スイッチ

【数３】

【数４】

Claims (11)

【特許請求の範囲】
1. 【請求項１】 所定のデータを記憶するデータ記憶手段
   と、 前記データ記憶手段から出力されたデータに対して所定
   の係数に基づいてシリアル演算によりデータ変換演算を
   実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
   対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
   量子化手段を制御をする制御手段とを備えたデータ圧縮
   伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換える
   とともに、該整数の比に置き換えることにより生じたゲ
   インの変化を、前記量子化手段により調整するようにし
   たことを特徴とするデータ圧縮伸張装置。
2. 【請求項２】 所定のデータを記憶するデータ記憶手段
   と、 前記データ記憶手段のデータをパラレルデータからシリ
   アルデータに変換するパラレル−シリアル変換手段と、 前記パラレル−シリアル変換手段から出力されたデータ
   に対して所定の係数に基づいてシリアル演算によりデー
   タ変換演算を実行するデータ変換演算手段と、 前記データ変換手段から出力されるシリアルデータをパ
   ラレルデータに変換し、前記データ記憶手段に書き込む
   シリアル−パラレル変換手段と、 前記データ変換演算手段によるデータ変換後のデータに
   対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記パラレル−シリアル変換手
   段、前記データ変換演算手段、前記シリアル−パラレル
   変換手段及び前記量子化手段を制御をする制御手段とを
   備えたデータ圧縮伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換える
   とともに、該整数の比に置き換えることにより生じたゲ
   インの変化を、前記量子化手段により調整するようにし
   たことを特徴とするデータ圧縮伸張装置。
3. 【請求項３】 所定のデータを記憶するデータ記憶手段
   と、 前記データ記憶手段から出力されたデータに対して所定
   の係数に基づいてシリアル演算によりデータ変換演算を
   実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
   対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
   量子化手段を制御をする制御手段とを備えたデータ圧縮
   伸張装置であって、 前記データ変換演算手段のデータ変換演算式の係数の値
   を２のべきで表現するとともに、該係数の値を２のべき
   で表現するとき所定以上ビット数が大きくなる部分につ
   いては該係数を整数の比に置き換え、該整数の比に置き
   換えることにより生じたゲインの変化を、前記量子化手
   段により調整するようにしたことを特徴とするデータ圧
   縮伸張装置。
4. 【請求項４】 前記データ変換演算手段は、データに対
   してシリアル演算により直交変換を実行する直交変換手
   段であることを特徴とする請求項１、請求項２又は請求
   項３の何れかに記載のデータ圧縮伸張装置。
5. 【請求項５】 前記データ変換演算手段は、データに対
   してシリアル演算により離散コサイン変換（ＤＣＴ）を
   実行する離散コサイン変換手段であることを特徴とする
   請求項１、請求項２又は請求項３の何れかに記載のデー
   タ圧縮伸張装置。
6. 【請求項６】 前記データ変換演算手段は、入力された
   データを所定のクロックに応答して順次移動させるシリ
   アル演算器を含んで構成されることを特徴とする請求項
   １、請求項２又は請求項３の何れかに記載のデータ圧縮
   伸張装置。
7. 【請求項７】 前記データ変換演算手段は、データ変換
   演算式の係数の値を２のべきで表現したシリアル回路に
   より構成し、該シリアル回路によるシリアル演算により
   データ変換演算を実行するようにしたことを特徴とする
   請求項１、請求項２又は請求項３の何れかに記載のデー
   タ圧縮伸張装置。
8. 【請求項８】 前記データ変換演算手段は、データ変換
   演算式の係数の値を２のべきで表現するとともに、該係
   数の値を２のべきで表現するとき所定以上ビット数が大
   きくなる部分については該係数を整数の比に置き換えた
   シリアル回路により構成し、該シリアル回路によるシリ
   アル演算によりデータ変換演算を実行するようにしたこ
   とを特徴とする請求項１、請求項２又は請求項３の何れ
   かに記載のデータ圧縮伸張装置。
9. 【請求項９】 前記データ変換演算手段で用いられるデ
   ータ変換演算式は、該データ変換演算式の係数を、前記
   量子化手段の量子化演算に用いる量子化係数に含ませる
   ように作成したことを特徴とする請求項１、請求項２又
   は請求項３の何れかに記載のデータ圧縮伸張装置。
10. 【請求項１０】 前記量子化手段によるゲインの調整
    は、前記データ変換演算手段の係数を整数の比に変える
    ことにより生じたゲイン変化分を吸収させるように構成
    された量子化テーブルにより行なわれることを特徴とす
    る請求項１、請求項２又は請求項３の何れかに記載のデ
    ータ圧縮伸張装置。
11. 【請求項１１】 前記データ変換演算手段の係数の整数
    の比への置き換えは、該係数を整数値に置き換えること
    により行なうようにしたことを特徴とする請求項１、請
    求項２、請求項３、請求項８又は請求項１０の何れかに
    記載のデータ圧縮伸張装置。