JPH06204885A - Data compression/expansion device - Google Patents
Data compression/expansion deviceInfo
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- JPH06204885A JPH06204885A JP4360889A JP36088992A JPH06204885A JP H06204885 A JPH06204885 A JP H06204885A JP 4360889 A JP4360889 A JP 4360889A JP 36088992 A JP36088992 A JP 36088992A JP H06204885 A JPH06204885 A JP H06204885A
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- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画像データの圧縮処理
等に用いられるデータ圧縮伸張装置に係り、詳細には小
さな回路規模でデータ圧縮を行うことが可能なデータ圧
縮伸張装置にBACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data compression / expansion device used for image data compression processing, and more particularly to a data compression / expansion device capable of performing data compression with a small circuit scale.
【０００２】関する。[0002] Related.
【従来の技術】ＩＳＤＮやＣＤ−ＲＯＭを前提とした画
像の高能率符号化技術において、ＤＣＴ（Discrete Cos
ine Transform：離散コサイン変換）が高能率符号化技
術の主流になりつつある。このＤＣＴに限らず、高能率
符号化して画素当りの平均ビット数を減らすと、画像の
品質は落ち、圧縮率を上げると、画質の劣化を引き起こ
す。例えば、現行の標準テレビ信号を１．５Ｍビット／
秒に圧縮した場合に問題となるのは、輪郭部分の劣化と
ＤＣＴで処理するブロック単位（例えば８×８画素）に
発生するブロック歪である。逆変換して画素を再生する
ときに、ブロック内のＤＣＴ出力をすべて線形和するこ
とになるが、８×８画素から成るブロックのＤＣＴ出力
６４個のうち、一つでも情報損失があると、ブロック内
全体の再生画素に劣化が生じる。2. Description of the Related Art In the high-efficiency image coding technique based on ISDN and CD-ROM, DCT (Discrete Cos.
ine Transform: Discrete Cosine Transform) is becoming the mainstream of high-efficiency coding technology. Not limited to this DCT, if the high-efficiency encoding is performed to reduce the average number of bits per pixel, the image quality deteriorates, and if the compression rate is increased, the image quality deteriorates. For example, the current standard television signal is 1.5 Mbit /
The problem in the case of compressing in seconds is the deterioration of the contour portion and the block distortion occurring in the block unit (eg 8 × 8 pixels) processed by DCT. When the inverse conversion is performed to reproduce the pixels, the DCT outputs in the block are all linearly summed. However, if there is information loss even in one of the 64 DCT outputs of the block including 8 × 8 pixels, The reproduced pixels in the entire block are deteriorated.
【０００３】ここで、ＤＣＴ変換は、直交変換の一つで
あり、カールネン・レーベ変換と並んでエネルギの集中
度の最も高い変換法といわれるものである。Here, the DCT transform is one of the orthogonal transforms, and is called a transform method having the highest energy concentration degree along with the Karnen-Loeve transform.
【０００４】いま、信号ｆ（ｊ） （ｊ＝０、１、…、
Ｎ−１）の一次元のＤＣＴ変換による結果Ｆ（ｕ）
（ｕ＝０、１、…、Ｎ−１）は数１で定義される。Now, the signal f (j) (j = 0, 1, ...,
N-1) result F (u) by one-dimensional DCT transformation
(U = 0, 1, ..., N−1) is defined by Equation 1.
【０００５】[0005]
【数１】 また、逆ＤＣＴ変換は、数２で定義される。[Equation 1] Also, the inverse DCT transform is defined by Equation 2.
【０００６】[0006]
【数２】 このようなＤＣＴ変換を画像に対して施すことにより、
エネルギ集中が得られることから、エネルギの多い成分
のみを符号化することが可能となり、これにより画像デ
ータの圧縮を行なうようにしている。[Equation 2] By applying such DCT conversion to an image,
Since the energy concentration can be obtained, it is possible to encode only the component having a large amount of energy, thereby compressing the image data.
【０００７】ところで、上記ＤＣＴを有するデータ圧縮
伸張装置に限らず、通常のデータ圧縮伸張装置では、数
値列に対し、データ変換（ＦＦＴ，ＤＣＴ等）を施し、
その後に量子化を行っている。By the way, not only the data compression / expansion device having the DCT described above, but also an ordinary data compression / expansion device performs data conversion (FFT, DCT, etc.) on a numerical sequence,
After that, quantization is performed.
【０００８】図６は従来のデータ圧縮伸張装置のブロッ
ク図である。１０はデータ記憶装置であり、データ記憶
装置１０には圧縮を施そうとする２次元データがパラレ
ルデータの形で蓄えられている。データ記憶装置１０に
蓄えられているデータ（例えば、画像データ）はパラレ
ル−シリアル変換装置１１に入力され、パラレル−シリ
アル変換装置１１はデータ記憶装置１０から読み込んだ
パラレルデータをシリアルデータに変換してデータ変換
演算装置１２に出力する。データ変換演算装置１２はパ
ラレル−シリアル変換装置１１から出力されたデータに
対して一次元のＤＣＴ演算をシリアル演算の形で施す。
シリアルＤＣＴ演算されたデータはシリアル−パラレル
変換装置１３に出力され、シリアル−パラレル変換装置
１３はデータ変換演算装置１２から出力されたシリアル
データをパラレルデータに変換してデータ記憶装置１０
に書き込む。上記の例は一次元の場合であり、画像等の
二次元の場合には図７に示すように上述した処理を縦横
（順不同）二次元に施す。また、量子化装置１４は、デ
ータ記憶装置１０に蓄えられたデータ変換演算後のデー
タに対して、例えば図８に示すような量子化テーブルの
値で除算をする（あるいは、逆数の乗算）ことによって
量子化演算を行なう。上記各部の動作はデータ圧縮伸張
装置の全体を制御する制御装置１５によって制御され
る。FIG. 6 is a block diagram of a conventional data compression / expansion apparatus. A data storage device 10 stores two-dimensional data to be compressed in the form of parallel data in the data storage device 10. The data (for example, image data) stored in the data storage device 10 is input to the parallel-serial conversion device 11, and the parallel-serial conversion device 11 converts the parallel data read from the data storage device 10 into serial data. It outputs to the data conversion arithmetic unit 12. The data conversion calculation device 12 performs one-dimensional DCT calculation on the data output from the parallel-serial conversion device 11 in the form of serial calculation.
The data subjected to the serial DCT operation is output to the serial-parallel conversion device 13, and the serial-parallel conversion device 13 converts the serial data output from the data conversion operation device 12 into parallel data to convert the data to the data storage device 10.
Write in. The above example is a one-dimensional case, and in the case of a two-dimensional image or the like, as shown in FIG. Further, the quantizing device 14 divides the data after the data conversion calculation stored in the data storage device 10 by the value of the quantization table as shown in FIG. 8 (or the reciprocal multiplication). Quantization operation is performed by. The operation of each of the above parts is controlled by the control device 15 which controls the entire data compression / decompression device.
【０００９】上記データ変換演算装置１２により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。The serial DCT operation executed by the data conversion operation device 12 is performed by the serial operation described below.
【００１０】先ず、基本的な考え方としてCOS係数の値
を、数３に示すように２のべき（すなわち、２のｎ乗）
の和又は差で表すようにする。数３に示すように数値を
２のべきで表現する理由はシリアルの回路による演算を
実現するためである。すなわち、図９において、符号２
１は、クロック入力信号に応答し、入力信号を１クロッ
ク遅れた出力とするＦＦ（フリップフロップ）からなる
１タイムディレイユニットを表すものとすると、１タイ
ムディレイユニット２１を通って出てくる出力と１タイ
ムディレイユニット２１を通らずに直接出てくる出力と
を比較すると前者が後者より１クロック分遅い。ここ
で、１タイムディレイユニット２１はシフトレジスタが
並んだようなものであり、例えばＬＳＢ側から順にデー
タが入力されているものとすると、１クロック遅く出て
くるということは２倍されたことを意味する。同様に、
８倍しようとする場合には上記１タイムディレイユニッ
ト２１を図１０に示すように３つ並べて３クロック遅ら
せるようにすれば２3で８倍となる。本実施例では上記
ユニットを組み合わせて加減算を行なうことでシリアル
演算回路を実現する。First, as a basic idea, the value of the COS coefficient is a power of 2 (ie, 2 to the n-th power) as shown in Equation 3.
Be expressed as the sum or difference of. The reason why the numerical value is expressed as a power of 2 as shown in Expression 3 is to realize the operation by the serial circuit. That is, in FIG. 9, reference numeral 2
1 represents a 1-time delay unit composed of an FF (flip-flop) that outputs an input signal delayed by 1 clock in response to a clock input signal, and an output that comes out through the 1-time delay unit 21. Comparing the output that directly comes out without passing through the 1 time delay unit 21, the former is one clock later than the latter. Here, the 1-time delay unit 21 is like a series of shift registers. For example, assuming that data is sequentially input from the LSB side, the fact that the data comes out one clock later means that it is doubled. means. Similarly,
When it is desired to multiply by 8 times, if three 1 time delay units 21 are lined up and delayed by 3 clocks as shown in FIG. 10, 2 3 is multiplied by 8. In this embodiment, a serial operation circuit is realized by combining the above units and performing addition and subtraction.
【００１１】図１１は乗算部のシリアル演算構成を示し
たものであり、図１１は入力データを３８倍する場合の
例である。先ず、３８を数４の形に分解する。FIG. 11 shows a serial operation configuration of the multiplication unit, and FIG. 11 shows an example in which input data is multiplied by 38 times. First, 38 is decomposed into the form of Equation 4.
【００１２】数４において、ある数値ｘを３２倍すると
いうことは、ｘを左（ＭＢＳ方向）へ５回シフトするこ
とであり、図１１では、５段の１タイムディレイユニッ
ト２７１を通過させることによって実現される。また、
数４で示される２×（２＋１）は、実際には、６である
から、４＋２と表してもよい。しかし、図１１のフルア
ダー２２が１タイムディレイユニットを持っており、入
力データを２倍するため、２×（２＋１）という表現形
式が採用できる。この図１１のユニット自体の出力は７
６倍となるが、次段の取り込みタイミングを１クロック
遅らせることにより３８倍を実現している。In Expression 4, multiplying a certain numerical value x by 32 means shifting x to the left (MBS direction) 5 times, and in FIG. Is realized by Also,
Since 2 × (2 + 1) represented by the equation 4 is actually 6, it may be expressed as 4 + 2. However, since the full adder 22 of FIG. 11 has one time delay unit and doubles the input data, the expression format of 2 × (2 + 1) can be adopted. The output of the unit itself in FIG. 11 is 7
It is 6 times, but 38 times is realized by delaying the capture timing of the next stage by one clock.
【００１３】以下、データ圧縮伸張装置を図面に従い説
明する。A data compression / decompression device will be described below with reference to the drawings.
【００１４】図１２は、上記シリアルＤＣＴ演算を実行
するためのデータ変換演算装置１２の回路構成を示す図
であり、I〜IVの各ステージから構成される。FIG. 12 is a diagram showing a circuit configuration of the data conversion arithmetic unit 12 for executing the serial DCT arithmetic operation, which is composed of stages I to IV.
【００１５】図１２において、３１はステージIの演算
回路、３２はステージIIの演算回路、３３はステージII
Iの演算回路、３４はステージIVの演算回路であり、こ
れらのステージI〜IVの演算回路３１〜３４はそれぞれ
スイッチ３５〜３９を介して直列に接続するように構成
されている。この場合、ＤＣＴ演算処理では、図１２に
示すように演算回路３１〜３４の順で直列接続され、ま
た逆ＤＣＴ演算の処理では、スイッチ３５〜３９の切換
え動作により演算回路３４〜３１の順で直接接続される
ようになっている。そして、入力端子４０に与えられる
入力データに対するＤＣＴまたは逆ＤＣＴ演算結果は出
力端子４１から出力されるようになる。この場合、入力
データは、シリアル８系統よりなっている。In FIG. 12, 31 is a stage I arithmetic circuit, 32 is a stage II arithmetic circuit, and 33 is a stage II.
An I arithmetic circuit, 34 is a stage IV arithmetic circuit, and these arithmetic circuits 31 to 34 of stages I to IV are configured to be connected in series via switches 35 to 39, respectively. In this case, in the DCT operation processing, the operation circuits 31 to 34 are connected in series in the order shown in FIG. It is designed to be directly connected. Then, the DCT or inverse DCT calculation result for the input data given to the input terminal 40 is outputted from the output terminal 41. In this case, the input data consists of 8 serial systems.
【００１６】図１３は、ステージIの演算回路３１の回
路構成を示す図である。演算回路３１は上述したシリア
ル演算を実行するものであり、加算器１ａ、１ｂ、１
ｃ、１ｄと減算器１ｅ、１ｆ、１ｇ、１ｈから構成され
ている。FIG. 13 is a diagram showing the circuit configuration of the stage I arithmetic circuit 31. The arithmetic circuit 31 executes the above-described serial operation, and includes the adders 1a, 1b, 1
c, 1d and subtractors 1e, 1f, 1g, 1h.
【００１７】図１４は、ステージIIの演算回路３２の回
路構成を示す図である。演算回路３２は上述したシリア
ル演算を実行するものであり、シフタ２ａ〜２ｆと、CO
S(4/16)π演算（数１参照）を行なうCOS(4/16)π演算器
２ｇ、２ｈから構成されている。ここで、上記シフタ２
ａ〜２ｆは、それぞれ１０個のフリップフロップを直列
接続したものであり、入力されたデータを所定時間遅延
して出力するようになっている。また、上記COS(4/16)
π演算器２ｇは、COS(N/16)πのＮ＝４の場合の近似式1
81=(16-1)×(2+1)×4+1の演算を実現したものであり、
加算器２ｇ1、この加算器２ｇ1の出力をシフトする４個
のフリップフロップからなるシフタ２ｇ2、このシフタ
２ｇ2の出力より加算器２ｇ1からの出力を減算する減算
器２ｇ3、この減算器２ｇ3の出力をシフトする１個のフ
リップフロップからなるシフタ２ｇ4、このシフタ２ｇ4
の出力と上記減算器２ｇ3の出力を加算する加算器２ｇ
5、この加算器２ｇ5の出力と上記加算器２ｇ1の出力を
加算する加算器２ｇ6から構成されている。また、上記C
OS(4/16)π演算器２ｈもCOS(N/16)πのＮ＝４の場合の
近似式181=(16-1)×(2+1)×4+1の演算を実現したもので
あり、減算器２ｈ1、この減算器２ｈ1の出力をシフトす
る４個のフリップフロップからなるシフタ２ｈ2、この
シフタ２ｈ2の出力より減算器２ｈ1の出力を減算する減
算器２ｈ3、この減算器２ｈ3の出力をシフトする１個の
フリップフロップからなるシフタ２ｈ4、このシフタ２
ｈ4の出力と減算器２ｈ3の出力を加算する加算器２ｈ
5、この加算器２ｈ5の出力と減算器２ｈ1の出力を加算
する加算器２ｈ6から構成されている。FIG. 14 is a diagram showing the circuit configuration of the arithmetic circuit 32 of stage II. The arithmetic circuit 32 executes the above-described serial arithmetic operation, and includes shifters 2a to 2f and CO
It is composed of COS (4/16) π calculators 2g and 2h that perform S (4/16) π calculation (see the equation 1). Here, the shifter 2
Each of a to 2f is composed of 10 flip-flops connected in series, and is designed to delay input data by a predetermined time and output it. Also, the above COS (4/16)
The π calculator 2g is an approximate expression 1 in the case of N = 4 of COS (N / 16) π
81 = (16-1) × (2 + 1) × 4 + 1 is realized,
Adder 2g1, shifter 2g2 consisting of four flip-flops that shift the output of this adder 2g1, subtractor 2g3 that subtracts the output of adder 2g1 from the output of this shifter 2g2, shifts the output of this subtractor 2g3 Shifter 2g4 consisting of one flip-flop, this shifter 2g4
2g for adding the output of the above and the output of the above subtractor 2g3
5, it is composed of an adder 2g6 for adding the output of the adder 2g5 and the output of the adder 2g1. Also, above C
The OS (4/16) π calculator 2h also realizes the approximate formula 181 = (16-1) × (2 + 1) × 4 + 1 when COS (N / 16) π is N = 4. And a subtracter 2h1, a shifter 2h2 composed of four flip-flops for shifting the output of the subtractor 2h1, a subtractor 2h3 for subtracting the output of the subtractor 2h1 from the output of the shifter 2h2, an output of the subtractor 2h3 Shifter 2h4 consisting of one flip-flop that shifts
Adder 2h that adds the output of h4 and the output of subtractor 2h3
5, it is composed of an adder 2h6 for adding the output of the adder 2h5 and the output of the subtractor 2h1.
【００１８】図１５は、ステージIIIの演算回路３３の
回路構成を示す図である。演算回路３３は上述したシリ
アル演算を実行するものであり、加算器３ａ，３ｂ、減
算器３ｃ，３ｄおよび加算器３ｅ，３ｆ、減算器３ｇ，
３ｈから構成されている。FIG. 15 is a diagram showing a circuit configuration of the arithmetic circuit 33 in the stage III. The arithmetic circuit 33 executes the above-described serial operation, and includes the adders 3a and 3b, the subtractors 3c and 3d, the adders 3e and 3f, and the subtractor 3g.
It consists of 3h.
【００１９】図１６は、ステージIVの演算回路３４の回
路構成を示す図である。演算回路３４は上述したシリア
ル演算を実行するものであり、各COS係数演算を行なうC
OS(4/16)π演算器４ａ，４ｂ、COS(2/16)πおよびCOS(6
/16)π演算器４ｃ，４ｄ、COS(1/16)πおよびCOS(7/16)
π演算器４ｅ，４ｆ、COS(3/16)πおよびCOS(5/16)π演
算器４ｇ，４ｈから構成されている。この場合、上記CO
S(4/16)π演算器４ａ，４ｂは、上述したステージIIの
演算回路３２のCOS(4/16)π演算器２ｇ，２ｈと同様で
あり、ここでは添字２を４に代えて同符号を付すること
で説明は省略する。FIG. 16 is a diagram showing a circuit configuration of the arithmetic circuit 34 of the stage IV. The arithmetic circuit 34 executes the above-described serial operation, and C for executing each COS coefficient operation.
OS (4/16) π calculators 4a, 4b, COS (2/16) π and COS (6
/ 16) π calculators 4c, 4d, COS (1/16) π and COS (7/16)
It is composed of π calculators 4e and 4f, COS (3/16) π and COS (5/16) π calculators 4g and 4h. In this case, the CO
The S (4/16) π calculators 4a and 4b are the same as the COS (4/16) π calculators 2g and 2h of the arithmetic circuit 32 of the stage II described above, and here, the subscript 2 is replaced by 4. The explanation is omitted by attaching the reference numerals.
【００２０】また、上記COS(2/16)πおよびCOS(6/16)π
演算器４ｃは、COS(N/16)πのＮ＝２の場合の近似式23
6.5=4×(64-4-1)+1/2およびＮ＝６の場合の98=2×(32+1
6+1)の演算を実現するもので、このうちCOS(2/16)πの
演算を実現するものは、７個のフリップフロップからな
るシフタ４ｃ1、シフタ４ｃ1の出力からシフタ４ｃ1の
第３番目のフリップフロップの出力を減算する減算器４
ｃ2、減算器４ｃ2の出力からシフタ４ｃ1の第２番目の
フリップフロップの出力を減算する減算器４ｃ3、減算
器４ｃ3の出力と加算器３ａの出力を加算する加算器４
ｃ4からなり、また、COS(6/16)π演算を実現するもの
は、シフタ４ｃ1の第６番目のフリップフロップの出力
とシフタ４ｃ1の第５番目のフリップフロップの出力を
加算する加算器４ｃ5、加算器４ｃ5の出力とシフタ４ｃ
1の第２番目のフリップフロップの出力を加算する加算
器４ｃ6からなっている。一方、上記COS(2/16)πおよび
COS(6/16)π演算器４ｄは、上述した演算回路４ｃと同
様であり、ここでは添字ｃをｄに代えて同符号を付する
ことで説明は省略する。そして、加算器４ｃ4と加算器
４ｄ6の出力を加算器４ｃ7で加算し、また、加算器４ｃ
6の出力から加算器４ｄ4の出力を減算器４ｄ7で減算す
るようにしている。Further, the above COS (2/16) π and COS (6/16) π
The computing unit 4c uses the approximate expression 23 in the case of N = 2 of COS (N / 16) π.
6.5 = 4 × (64-4-1) +1/2 and 98 = 2 × (32 + 1 when N = 6
6 + 1), and among these, the one that realizes COS (2/16) π is the shifter 4c1 consisting of seven flip-flops, and the third output of shifter 4c1 from the output of shifter 4c1. Subtractor 4 for subtracting the output of the flip-flop of
c2, a subtracter 4c3 for subtracting the output of the second flip-flop of the shifter 4c1 from the output of the subtractor 4c2, and an adder 4 for adding the output of the subtractor 4c3 and the output of the adder 3a.
c4, which realizes COS (6/16) π operation, is an adder 4c5 for adding the output of the sixth flip-flop of shifter 4c1 and the output of the fifth flip-flop of shifter 4c1, Output of adder 4c5 and shifter 4c
It is composed of an adder 4c6 for adding the outputs of the 1st and 2nd flip-flops. On the other hand, COS (2/16) π and
The COS (6/16) π calculator 4d is the same as the above-described calculator 4c, and here, the subscript c is replaced with d and the same reference numeral is given, and the description thereof is omitted. Then, the outputs of the adder 4c4 and the adder 4d6 are added by the adder 4c7, and the adder 4c is added.
The output of the adder 4d4 is subtracted from the output of 6 by the subtractor 4d7.
【００２１】一方、上記COS(1/16)πおよびCOS(7/16)π
演算器４ｅは、COS(N/16)πのＮ＝１の場合の近似式251
=(128-2)×2-1およびＮ＝７の場合の50=2×(16+8+1)の
演算を実現するもので、このうちCOS(1/16)πの演算を
実現するものは、７個のフリップフロップからなるシフ
タ４ｅ1、シフタ４ｅ1の出力からシフタの第１番目のフ
リップフロップの出力を減算する減算器４ｅ2、減算器
４e2の出力からステージIIIの演算回路３３の加算器３
ｅの出力を減算する減算器４ｅ3からなり、COS(7/16)π
演算を実現するもので、シフタ４ｅ1の第３番目と第４
番目のフリップフロップの出力を加算する加算器４ｅ
4、加算器４ｅ4、の出力とシフタ４ｅ1の第１番目のフ
リップフロップの出力を加算する加算器４ｇ5からなっ
ている。また、COS(1/16)πおよびCOS(7/16)π演算器４
ｆは、上述した演算器４ｅと同様であり、ここでは添字
ｅをｆに代えて同符号を付することで説明は省略する。
そして、減算器４ｅ3と加算器４ｆ5の出力を加算器４ｅ
6で加算し、この加算器４ｅ6の出力をシフタ４ｅ7を介
して発生する。また加算器４ｅ5の出力から減算器４ｆ3
の出力を減算器４ｆ6で減算し、シフタ４ｆ7を介して発
生するようにしている。また、上記COS(5/16)πおよびC
OS(3/16)π演算器４ｇは、COS(N/16)πのＮ＝５の場合
の近似式142=2×(64+8-1)およびＮ＝３の場合の近似式2
13=(2+1)×(64+8-1)の演算を実現するもので、このうち
COS(5/16)πの演算を実現するものは、５個のフリップ
フロップからなるシフタ４ｇ1、シフタ４ｇ1の出力とシ
フタ４ｇ1の第２番目のフリップフロップの出力を加算
する加算器４ｇ2、加算器４ｇ2の出力からステージIII
の演算回路３の減算器３ｇの出力を減算する減算器４ｇ
3、減算器４ｇ3の出力をシフトする２個のフリップフロ
ップからなるシフタ４ｇ4からなり、COS(3/16)πの演算
を実現するものは、上述の構成に加えて減算器４ｇ3と
シフタ４ｇ4の第１番目のフリップフロップの出力を加
算する加算器４ｅ5からなっている。また、COS(5/16)π
およびCOS(3/16)π演算器４ｈは、上述した演算器４ｇ
と同様であり、ここでは添字ｇをｈに代えて同符号を付
することで説明は省略する。そして、シフタ４ｇ4と加
算器４ｈ5の出力を加算器４ｇ6で加算し、また、加算器
４ｇ5の出力からシフタ４ｈ4の出力を減算器４ｈ6で減
算するようにしている。 このように構成された図１３
〜図１６に示すステージI〜IVの演算回路３１〜３４
は、ＤＣＴ演算処理の場合、図１７に示すように接続さ
れる。また、図１８〜図２０は図１７中の各ユニットを
示す図であり、図１８はＦＦからなる１タイムディレイ
ユニット２１を、図１９は加算（ａ＋ｂ）を行なう１タ
イムディレイユニットフルアダー（内部Carry Type）２
２を、図２０は減算（ａ−ｂ）を行なう１タイムディレ
イユニットフルサブトラクタ（内部Borrow type）２３
をそれぞれ示している。On the other hand, the above COS (1/16) π and COS (7/16) π
The calculator 4e is an approximate expression 251 in the case of N = 1 in COS (N / 16) π.
= (128-2) × 2-1 and 50 = 2 × (16 + 8 + 1) when N = 7, of which COS (1/16) π is calculated. A shifter 4e1 composed of seven flip-flops, a subtractor 4e2 for subtracting the output of the first flip-flop of the shifter from the output of the shifter 4e1, and an adder of the arithmetic circuit 33 of the stage III from the output of the subtractor 4e2. Three
It consists of a subtractor 4e3 that subtracts the output of e, and COS (7/16) π
The third and fourth shifters 4e1 that realize the operation.
Adder 4e for adding the outputs of the th flip-flops
4, an adder 4g4 for adding the output of the adder 4e4 and the output of the first flip-flop of the shifter 4e1. Also, COS (1/16) π and COS (7/16) π calculator 4
f is the same as the above-described arithmetic unit 4e, and here, the subscript e is replaced with f and the same reference numeral is given, and the description thereof is omitted.
Then, the outputs of the subtracter 4e3 and the adder 4f5 are added to the adder 4e.
Addition is performed by 6 and the output of the adder 4e6 is generated via the shifter 4e7. Also, the output of the adder 4e5 is subtracted from the subtractor 4f3
Is subtracted by the subtractor 4f6 and generated through the shifter 4f7. Also, the above COS (5/16) π and C
The OS (3/16) π calculator 4g uses the approximate expression 142 = 2 × (64 + 8-1) in the case of N = 5 of COS (N / 16) π and the approximate expression 2 in the case of N = 3.
13 = (2 + 1) × (64 + 8-1) arithmetic operation, of which
The one that realizes the calculation of COS (5/16) π is a shifter 4g1 composed of five flip-flops, an adder 4g2 that adds the output of the shifter 4g1 and the output of the second flip-flop of the shifter 4g1, and an adder Stage III from 4g2 output
Subtractor 4g for subtracting the output of the subtractor 3g of the arithmetic circuit 3
3. A shifter 4g4 composed of two flip-flops that shifts the output of the subtractor 4g3, which realizes the calculation of COS (3/16) π, is provided in addition to the above-mentioned configuration by the subtractor 4g3 and the shifter 4g4. It is composed of an adder 4e5 for adding the outputs of the first flip-flops. Also, COS (5/16) π
And COS (3/16) π calculator 4h is the calculator 4g described above.
The description is omitted here by substituting the subscript g for the same reference numeral. The outputs of the shifter 4g4 and the adder 4h5 are added by the adder 4g6, and the output of the shifter 4h4 is subtracted by the subtractor 4h6 from the output of the adder 4g5. FIG. 13 configured in this way
-Stage I-IV arithmetic circuits 31-34 shown in FIG.
Are connected as shown in FIG. 17 in the case of DCT calculation processing. 18 to 20 are diagrams showing the respective units in FIG. 17. FIG. 18 shows a 1-time delay unit 21 including an FF, and FIG. 19 shows a 1-time delay unit full adder (internal Carry Type) 2
20 is a time delay unit full subtractor (internal Borrow type) 23 for performing subtraction (ab) in FIG.
Are shown respectively.
【００２２】次に、このように構成したデータ変換演算
装置１２の動作を説明する。Next, the operation of the thus-configured data conversion arithmetic unit 12 will be described.
【００２３】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージIの演算回路３１において加算器１
ａに入力データｆ（０）とｆ（７）、加算器１ｂに入力
データｆ（３）、ｆ（４）、加算器１ｃに入力データｆ
（１）、ｆ（６）、加算器１ｄに入力データｆ（２）、
ｆ（５）、減算器１ｅに入力データｆ（０）、ｆ
（７）、減算器１ｆに入力データｆ（３）、ｆ（４）、
減算器１ｇに入力データｆ（１）、ｆ（６）、減算器１
ｈに入力データｆ（２）、ｆ（５）が入力される。これ
により加算器１ａは入力データｆ（０）とｆ（７）の加
算結果を出力し、加算器１ｂは入力データｆ（３）とｆ
（４）の加算結果を出力し、加算器１ｃは入力データｆ
（１）とｆ（６）の加算結果ｆ（１）＋ｆ（６）を出力
し、加算器１ｄは入力データｆ（２）とｆ（５）の加算
結果を出力するようになる。また、減算器１ｅは入力デ
ータｆ（０）とｆ（７）の減算結果を出力し、減算器１
ｆは入力データｆ（３）とｆ（４）の減算結果を出力
し、減算器１ｇは入力データｆ（１）とｆ（６）の減算
結果を出力し、減算器１ｈは入力データｆ（２）とｆ
（５）の減算結果を出力するようになる。この場合の入
力データは、図２１に示すように７bitと１bitのサイン
ビットの８bitのデータからなっている。また、出力デ
ータは、図２１のIに示すように７＋１bitと１bitのサ
インビットからなっている。ここで、出力データが７＋
１bitになるのは、加算器１ａ〜１ｄでの加算結果を考
慮したからである。First, the case of the DCT arithmetic processing will be described.
Here, the adder 1 in the arithmetic circuit 31 of the stage I is
Input data f (0) and f (7) in a, input data f (3) and f (4) in adder 1b, and input data f in adder 1c
(1), f (6), input data f (2) to the adder 1d,
f (5), input data f (0), f to the subtractor 1e
(7), input data f (3), f (4) to the subtractor 1f,
Input data f (1), f (6), subtracter 1 to subtractor 1g
Input data f (2) and f (5) are input to h. Thereby, the adder 1a outputs the addition result of the input data f (0) and f (7), and the adder 1b outputs the input data f (3) and f (7).
The addition result of (4) is output, and the adder 1c outputs the input data f
The addition result f (1) + f (6) of (1) and f (6) is output, and the adder 1d outputs the addition result of the input data f (2) and f (5). Further, the subtractor 1e outputs the subtraction result of the input data f (0) and f (7), and the subtracter 1e
f outputs the subtraction result of the input data f (3) and f (4), the subtractor 1g outputs the subtraction result of the input data f (1) and f (6), and the subtractor 1h outputs the input data f ( 2) and f
The subtraction result of (5) is output. The input data in this case consists of 8-bit data of 7-bit and 1-bit sign bit as shown in FIG. The output data is composed of 7 + 1 bit and 1 bit sign bit as shown by I in FIG. Here, the output data is 7+
The reason why it becomes 1 bit is that the addition results of the adders 1a to 1d are taken into consideration.
【００２４】次いで、ステージIIの演算回路３２に進
む。この演算回路３２では、ステージIの演算回路３１
の加算器１ａの出力がシフタ２ａに与えられ、以下、同
様にして加算器１ｂの出力がシフタ２ｃ、加算器１ｃの
出力がシフタ２ｂ、加算器１ｄの出力がシフタ２ｄ、減
算器１ｅの出力がシフタ２ｅ、減算器１ｆの出力がシフ
タ２ｆ、減算器１ｇ、１ｈの出力が加算器２ｇ1および
減算器２ｈ1にそれぞれ与えられる。この場合、図の入
力に示す入力データに対しシフタ２ａ〜２ｅからは同図
IIに示すように１０個のフリップフロップの動作だけ遅
れて出力データを発生する。つまり、シフタ２ａは加算
器１ａの出力を、シフタ２ｂは加算器１ｃの出力を、シ
フタ２ｃは加算器１ｂの出力を、シフタ２ｄは加算器１
ｄの出力を、シフタ２ｅは加算器１ｅの出力を、シフタ
２ｆは加算器１ｆの出力を、それぞれ所定時間遅延して
出力するようになる。Next, the operation circuit 32 of the stage II is proceeded to. In this arithmetic circuit 32, the arithmetic circuit 31 of stage I
The output of the adder 1a is given to the shifter 2a, and thereafter, the output of the adder 1b is the shifter 2c, the output of the adder 1c is the shifter 2b, the output of the adder 1d is the shifter 2d, and the output of the subtracter 1e. The output of the shifter 2e and the output of the subtracter 1f are given to the shifter 2f and the outputs of the subtractors 1g and 1h, respectively, to the adder 2g1 and the subtractor 2h1. In this case, for the input data shown in the figure, the shifters 2a to 2e
As indicated by II, output data is generated with a delay of the operation of 10 flip-flops. That is, the shifter 2a outputs the output of the adder 1a, the shifter 2b outputs the output of the adder 1c, the shifter 2c outputs the output of the adder 1b, and the shifter 2d outputs the adder 1c.
The output of d, the shifter 2e outputs the output of the adder 1e, and the shifter 2f outputs the output of the adder 1f after delaying each for a predetermined time.
【００２５】一方、上記COS(4/16)π演算器２ｇ、２ｈ
では、COS(N/16)πのＮ＝４の場合の近似式181=(16-1)
×(2+1)×4+1の演算を実行する。この場合、演算器２ｇ
には、減算器１ｇ、１ｈの出力が入力データとして与え
られ、加算器２ｇ1で、これら入力データを加算する。
そして、この加算器２ｇ1の出力をシフタ２ｇ2に与え、
シフタ２ｇ2より得られた出力より加算器２ｇ1の出力を
減算器２ｇ3で減算すると(16-1)が求められ、次いで、
減算器２ｇ3の出力とシフタ２ｇ4の出力を加算器２ｇ5
で加算することで(16-1)×(2+1)が求められる。そし
て、この加算器２ｇ5の出力と加算器２ｇ1の出力を加算
器２ｇ6で加算することによりCOS(N/16)πのＮ＝４の場
合の近似値(16-1)×(2+1)×4+1が求められることにな
る。この場合、図２０の入力に示す入力データに対して
COS(4/16)π演算器２ｇでは、同図IIに示すタイミング
で上述の演算結果を出力データとして発生するようにな
る。On the other hand, the COS (4/16) π calculators 2g, 2h
Then, the approximate expression 181 = (16-1) when COS (N / 16) π is N = 4
The operation of × (2 + 1) × 4 + 1 is executed. In this case, calculator 2g
The outputs of the subtractors 1g and 1h are given as input data to the input terminal, and the input data are added by the adder 2g1.
Then, the output of the adder 2g1 is given to the shifter 2g2,
Subtracting the output of the adder 2g1 by the subtractor 2g3 from the output obtained from the shifter 2g2 yields (16-1).
The output of the subtractor 2g3 and the output of the shifter 2g4 are added to the adder 2g5
(16-1) × (2 + 1) is obtained by adding in. Then, by adding the output of the adder 2g5 and the output of the adder 2g1 by the adder 2g6, the approximate value of COS (N / 16) π when N = 4 (16-1) × (2 + 1) × 4 + 1 will be required. In this case, for the input data shown in the input of FIG.
The COS (4/16) π calculator 2g generates the above-mentioned calculation result as output data at the timing shown in FIG.
【００２６】次いで、ステージIIIの演算回路３３に進
む。この演算回路３３では、ステージIIの演算回路３２
のシフタ２ａ、２ｃの出力が加算器３ａおよび減算器３
ｃに与えられ、同様にしてシフタ２ｂ、２ｄの出力が加
算器３ｂおよび減算器３ｄに与えられ、さらにシフタ２
ｅとCOS(4/16)π演算部２ｇの出力が加算器３ｅおよび
減算器３ｇに、シフタ２ｆとCOS(4/16)π演算器２ｈの
出力が加算器３ｆおよび減算器３ｈに与えられる。これ
により、加算器３ａは、ステージIIの演算回路３２のシ
フタ２ａと２ｃの出力を加算した結果を出力し、加算器
３ｂはステージIIの演算回路３２のシフタ２ｂと２ｄの
出力を加算した結果を出力し、減算器３ｃはステージII
の演算回路３２のシフタ２ａの出力からシフタ２ｃの出
力を減算した結果を出力し、減算器３ｄはステージIIの
演算回路３２のシフタ２ｂの出力からシフタ２ｄの出力
を減算した結果を出力するようになる。また、加算器３
ｅはステージIIの演算回路２のシフタ２ｅと演算器２ｇ
の出力を加算した結果を出力し、加算器３ｆはステージ
IIの演算回路２のシフタ２ｆと加算器２ｈの出力を加算
した結果を出力し、加算器３ｇはステージIIの演算回路
３２のシフタ２ｅの出力から演算器２ｇの出力を減算し
た結果を出力し、減算器３ｈはステージIIの演算回路３
２のシフタ２ｆの出力から演算器２ｈの出力を減算した
結果を出力するようになる。この場合、図２１の入力デ
ータに対して各加算器３ａ、３ｂ、３ｅ、３ｆおよび減
算器３ｃ、３ｄ、３ｇ、３ｈでは、同図IVに示すタイミ
ングで、それぞれの演算結果を出力するようになる。Next, the operation circuit 33 of the stage III is proceeded to. In this arithmetic circuit 33, the arithmetic circuit 32 of stage II
Outputs of the shifters 2a and 2c of the adder 3a and the subtractor 3
c, and the outputs of the shifters 2b and 2d are similarly given to the adder 3b and the subtractor 3d.
e and the output of the COS (4/16) π calculator 2g are given to the adder 3e and the subtractor 3g, and the outputs of the shifter 2f and COS (4/16) π calculator 2h are given to the adder 3f and the subtractor 3h. . As a result, the adder 3a outputs the result of adding the outputs of the shifters 2a and 2c of the arithmetic circuit 32 of the stage II, and the adder 3b outputs the result of adding the outputs of the shifters 2b and 2d of the arithmetic circuit 32 of the stage II. And the subtractor 3c outputs the stage II
Output the result of subtracting the output of the shifter 2c from the output of the shifter 2a of the arithmetic circuit 32, and the subtractor 3d outputs the result of subtracting the output of the shifter 2d from the output of the shifter 2b of the arithmetic circuit 32 of stage II. become. Also, adder 3
e is a shifter 2e of the arithmetic circuit 2 of the stage II and an arithmetic unit 2g
Output the result of adding the outputs of the
The output of the shifter 2f of the arithmetic circuit 2 of II and the output of the adder 2h are added, and the adder 3g outputs the result of subtracting the output of the arithmetic unit 2g from the output of the shifter 2e of the arithmetic circuit 32 of stage II. , The subtractor 3h is the arithmetic circuit 3 of the stage II.
The result of subtracting the output of the calculator 2h from the output of the second shifter 2f is output. In this case, the adders 3a, 3b, 3e, 3f and the subtractors 3c, 3d, 3g, 3h output the respective calculation results at the timing shown in FIG. Become.
【００２７】次いで、ステージIVの演算回路３４に進
む。この演算回路３４では、ステージIIIの演算回路３
３の加算器３ａ、３ｂの出力がCOS(4/16)π演算器４
ａ、４ｂに与えられ、同様にして減算器３ｃ、３ｄがCO
S(2/16)πおよびCOS(6/16)π演算器４ｃ、４ｄに各別に
与えられ、加算器３ｅ、３ｆの出力がCOS(1/16)πおよ
びCOS(7/16)π演算器４ｅ、４ｆに各別に与えられ、減
算器３ｇ、３ｈの出力がCOS(5/16)πおよびCOS(3/16)π
演算器４ｇ、４ｈに各別に与えられる。この場合、図２
１の入力データに対してCOS(4/16)π演算器４ａ、４ｂ
では、COS(N/16)πのＮ＝４の場合の近似値(6-1)×(2+
1)×4+1の演算を実行し、同図IVに示すタイミングで、
その演算結果を出力データＦ（０）、Ｆ（４）として発
生する。同様にして、COS(2/16)πおよびCOS(6/16)π演
算器４ｃ、４ｄについてもCOS(N/16)πのＮ＝２の場合
の近似値4×(64-4-1)+1/2およびCOS(N/16)πのＮ＝６の
場合の近似値2×(32+16+1)の演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データＦ（２）、
Ｆ（６）として発生し、COS(1/16)πおよびCOS(7/16)π
演算器４ｅ、４ｆについてもCOS(N/16)πのＮ＝１の場
合の近似値251=(128-2)×2-1 およびCOS(N/16)πのＮ＝
７の場合の近似値2×(16+8+1)の演算を実行し、同図IV
に示すタイミングで、その演算結果を出力データＦ
（１）、Ｆ（７）として発生し、さらに、COS(5/16)π
およびCOS(3/16)π演算器４ｇ、４ｈについてもCOS(N/1
6)πのＮ＝５の場合の近似値2×(64+8-1)およびCOS(N/1
6)πのＮ＝３の場合の近似値（2+1)×(64+8-1)の演算を
実行し、同図IVに示すタイミングで、その演算結果を出
力データＦ（５）、Ｆ（３）として発生するようにな
る。Next, the operation circuit 34 of the stage IV is proceeded to. In this arithmetic circuit 34, the arithmetic circuit 3 of stage III
The outputs of the adders 3a and 3b of COS (4/16) π calculator 4
a and 4b, and in the same way, the subtractors 3c and 3d are
S (2/16) π and COS (6/16) π calculators 4c and 4d are separately provided, and the outputs of the adders 3e and 3f are COS (1/16) π and COS (7/16) π calculators. The output of the subtracters 3g and 3h are respectively given to the converters 4e and 4f, and the outputs of the subtracters 3g and 3h are COS (5/16) π and COS (3/16) π.
It is separately given to the arithmetic units 4g and 4h. In this case,
COS (4/16) π calculators 4a, 4b for 1 input data
Then, the approximate value of COS (N / 16) π when N = 4 is (6-1) × (2+
1) × 4 + 1 calculation is executed, and at the timing shown in FIG.
The calculation result is generated as output data F (0) and F (4). Similarly, for COS (2/16) π and COS (6/16) π calculators 4c and 4d, the approximate value of COS (N / 16) π when N = 2 is 4 × (64-4-1 ) +1/2 and COS (N / 16) π where N = 6, the approximate value 2 × (32 + 16 + 1) is calculated and the calculation result is output at the timing shown in Fig. IV. Data F (2),
It occurs as F (6), and COS (1/16) π and COS (7/16) π
Also for the arithmetic units 4e and 4f, an approximate value 251 = (128-2) × 2-1 and COS (N / 16) π N = when COS (N / 16) π is N = 1.
In case of 7, the calculation of approximate value 2 × (16 + 8 + 1) is executed.
At the timing shown in, the calculation result is output data F
(1), F (7), and COS (5/16) π
Also for COS (3/16) π calculators 4g, 4h, COS (N / 1
6) Approximate value of π for N = 5 2 × (64 + 8-1) and COS (N / 1
6) Approximate value (2 + 1) × (64 + 8-1) when π is N = 3 is calculated, and the calculation result is output data F (5) at the timing shown in FIG. It occurs as F (3).
【００２８】以上の説明は、ＤＣＴ演算処理の場合であ
るが、逆ＤＣＴ演算処理の場合も上述したと同様であ
る。Although the above description is for the case of the DCT calculation process, the same applies to the case of the inverse DCT calculation process.
【００２９】この場合は入力データがステージIVの演算
回路３４〜ステージIの演算回路３１の順で与えられる
ようになる。In this case, the input data is given in the order of the stage IV arithmetic circuit 34 to the stage I arithmetic circuit 31.
【００３０】図２１は、データ変換演算装置１２の入力
から出力までのタイミングチャートであり、ステージI
の演算回路３１〜ステージIVの演算回路３４の動作を総
合した場合のタイミングチャートを示している。同図
中、I、II、III、IVは図１７における各ステージI、I
I、III、IVの出力を示している。図２１では、次データ
との処理の重なりを避けるように考慮してあり全体とし
て８bitのデータを入力した場合、１ライン当りの処理
周期は２８クロック必要とする。この場合の処理は、入
力データ８bitのＤＣＴ処理の場合であるが、入力デー
タのビット数が異なる場合や逆ＤＣＴ処理の場合は、１
データ当りの処理周期も変化するようになる。FIG. 21 is a timing chart from the input to the output of the data conversion arithmetic unit 12, showing the stage I
7 is a timing chart when the operations of the arithmetic circuit 31 to the arithmetic circuit 34 of stage IV are integrated. In the figure, I, II, III, and IV are the stages I and I in FIG.
The outputs of I, III, and IV are shown. In FIG. 21, consideration is given to avoid overlapping of processing with the next data, and when 8-bit data is input as a whole, the processing cycle per line requires 28 clocks. The processing in this case is the case of the DCT processing of the input data 8 bits, but it is 1 when the number of bits of the input data is different or the inverse DCT processing.
The processing cycle per data also changes.
【００３１】このように、ステージI〜ステージIVから
なるフローグラフに基づいてディスクリートコサイン変
換処理を実行するものにおいて、各ステージをシリアル
処理するように構成することにより、入力データが各ス
テージの演算回路により順次シリアル処理されるように
なり、従来のメモリに対してレジスタ、シフタおよび加
減算器からなる演算部を並列的に設けたものに比べ、回
路規模を小さくすることができるとともに、高速処理を
実現することができる。As described above, in the case where the discrete cosine transform process is executed based on the flow graph consisting of the stages I to IV, each stage is configured to be serially processed so that the input data is the arithmetic circuit of each stage. With this, serial processing can be performed sequentially, and the circuit scale can be reduced and high-speed processing can be achieved compared to a conventional memory in which an arithmetic unit including a register, a shifter, and an adder / subtractor is provided in parallel. can do.
【００３２】[0032]
【発明が解決しようとする課題】しかしながら、このよ
うなシリアルＤＣＴ演算処理を行なうデータ圧縮伸張装
置にあっては、ＤＣＴ演算式をそのままシリアル処理回
路上で実現する構成となっていたため、ＤＣＴ演算を並
列的に行なうＤＣＴ演算装置に比べて回路規模は大幅に
小さくすることはできるものの、図１７に示すようにフ
リップフロップ（ＦＦ）で１２６個、演算器を構成する
１bit Add(Sub)unitが ６２個必要となり、未だ回路規
模が大きいという欠点があった。また、ＦＦ等を１段通
るごとに１クロック分遅延するので演算段数を短くする
ようにして高速化を図りたいという要望がある。However, in the data compression / expansion device for performing such serial DCT arithmetic processing, since the DCT arithmetic expression is directly realized on the serial processing circuit, the DCT arithmetic operation is performed. Although the circuit scale can be significantly reduced as compared with a DCT arithmetic unit that operates in parallel, as shown in FIG. 17, 126 flip-flops (FF) are provided, and a 1-bit Add (Sub) unit constituting an arithmetic unit is 62 units. There is a drawback that the circuit scale is still large because individual pieces are required. In addition, there is a demand to reduce the number of operation stages and increase the speed because one clock is delayed for each passage through the FF or the like.
【００３３】そこで本発明は、小さな回路規模で高速に
データの圧縮を行なうことが可能なデータ圧縮伸張装置
を提供することを目的としている。Therefore, an object of the present invention is to provide a data compression / expansion device capable of high-speed data compression with a small circuit scale.
【００３４】[0034]
【課題を解決するための手段】請求項１記載の発明は、
上記目的達成のため、所定のデータを記憶するデータ記
憶手段と、前記データ記憶手段から出力されたデータに
対して所定の係数に基づいてシリアル演算によりデータ
変換演算を実行するデータ変換演算手段と、前記データ
変換演算手段によるデータ変換後のデータに対して量子
化演算を実行する量子化手段と、前記データ記憶手段、
前記データ変換演算手段及び前記量子化手段を制御をす
る制御手段とを備えたデータ圧縮伸張装置であって、前
記データ変換演算手段の係数を整数の比に置き換えると
ともに、該整数の比に置き換えることにより生じたゲイ
ンの変化を、前記量子化手段により調整するようにして
いる。The invention according to claim 1 is
To achieve the above object, data storage means for storing predetermined data, data conversion operation means for performing data conversion operation by serial operation on the data output from the data storage means based on a predetermined coefficient, Quantization means for performing a quantization operation on the data after the data conversion by the data conversion operation means, and the data storage means,
A data compression / expansion apparatus comprising: the data conversion calculation means and a control means for controlling the quantization means, wherein the coefficient of the data conversion calculation means is replaced with an integer ratio and also with an integer ratio. The change in gain caused by is adjusted by the quantizing means.
【００３５】請求項２記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段のデータ
をパラレルデータからシリアルデータに変換するパラレ
ル−シリアル変換手段と、前記パラレル−シリアル変換
手段から出力されたデータに対して所定の係数に基づい
てシリアル演算によりデータ変換演算を実行するデータ
変換演算手段と、前記データ変換手段から出力されるシ
リアルデータをパラレルデータに変換し、前記データ記
憶手段に書き込むシリアル−パラレル変換手段と、前記
データ変換演算手段によるデータ変換後のデータに対し
て量子化演算を実行する量子化手段と、前記データ記憶
手段、前記パラレル−シリアル変換手段、前記データ変
換演算手段、前記シリアル−パラレル変換手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、前記データ変換演算手段の係数を整
数の比に置き換えるとともに、該整数の比に置き換える
ことにより生じたゲインの変化を、前記量子化手段によ
り調整するようにしている。According to a second aspect of the present invention, data storage means for storing predetermined data, parallel-serial conversion means for converting data in the data storage means from parallel data to serial data, and the parallel-serial conversion means. Data conversion operation means for executing data conversion operation by serial operation on the data output from the data conversion means, and serial data output from the data conversion means to parallel data, and the data storage means Serial-parallel conversion means for writing into the memory, quantization means for performing a quantization operation on the data converted by the data conversion operation means, the data storage means, the parallel-serial conversion means, the data conversion operation Means, said serial-parallel conversion means and said quantization means A data compression / expansion device comprising: a control unit for converting the coefficient of the data conversion calculation unit to an integer ratio, and a change in gain caused by replacing the coefficient to an integer ratio by the quantization unit. I am trying to adjust it.
【００３６】請求項３記載の発明は、所定のデータを記
憶するデータ記憶手段と、前記データ記憶手段から出力
されたデータに対して所定の係数に基づいてシリアル演
算によりデータ変換演算を実行するデータ変換演算手段
と、前記データ変換演算手段によるデータ変換後のデー
タに対して量子化演算を実行する量子化手段と、前記デ
ータ記憶手段、前記データ変換演算手段及び前記量子化
手段を制御をする制御手段とを備えたデータ圧縮伸張装
置であって、前記データ変換演算手段のデータ変換演算
式の係数の値を２のべきで表現するとともに、該係数の
値を２のべきで表現するとき所定以上ビット数が大きく
なる部分については該係数を整数の比に置き換え、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしている。According to a third aspect of the present invention, data storage means for storing predetermined data, and data for performing data conversion operation on the data output from the data storage means by serial operation based on a predetermined coefficient. Transform operation means, quantization means for performing a quantization operation on data after data conversion by the data conversion operation means, control for controlling the data storage means, the data conversion operation means, and the quantization means A data compression / decompression device including means for expressing the value of the coefficient of the data conversion arithmetic expression of the data conversion operation means by a power of 2, and when expressing the value of the coefficient by a power of 2, a predetermined value or more For the part where the number of bits becomes large, the coefficient is replaced with an integer ratio, and the change in gain caused by replacing the coefficient with an integer ratio is
Adjustment is made by the quantizing means.
【００３７】前記データ変換演算手段は、例えば請求項
４に記載されているように、データに対してシリアル演
算により直交変換を実行する直交変換手段であってもよ
く、また、前記データ変換演算手段は、例えば請求項５
に記載されているように、データに対してシリアル演算
により離散コサイン変換（ＤＣＴ）を実行する離散コサ
イン変換手段であってもよい。The data conversion calculation means may be, for example, an orthogonal conversion means for performing orthogonal conversion on data by serial calculation as described in claim 4, and the data conversion calculation means. Is, for example, claim 5.
As described in (1), it may be a discrete cosine transform means for performing discrete cosine transform (DCT) on data by serial operation.
【００３８】また、前記データ変換演算手段は、例えば
請求項６に記載されているように、入力されたデータを
所定のクロックに応答して順次移動させるシリアル演算
器を含んで構成されてもよく、前記データ変換演算手段
は、例えば請求項７に記載されているように、データ変
換演算式の係数の値を２のべきで表現したシリアル回路
により構成し、該シリアル回路によるシリアル演算によ
りデータ変換演算を実行するようにしてもよく、さらに
は、前記データ変換演算手段は、例えば請求項８に記載
されているように、データ変換演算式の係数の値を２の
べきで表現するとともに、該係数の値を２のべきで表現
するとき所定以上ビット数が大きくなる部分については
該係数を整数の比に置き換えたシリアル回路により構成
し、該シリアル回路によるシリアル演算によりデータ変
換演算を実行するようにしてもよい。Further, the data conversion operation means may be configured to include, for example, as described in claim 6, a serial operation device for sequentially moving the input data in response to a predetermined clock. The data conversion arithmetic means comprises, for example, as described in claim 7, a serial circuit in which the value of the coefficient of the data conversion arithmetic expression is expressed as a power of 2, and data conversion is performed by the serial operation by the serial circuit. Calculation may be executed, and further, the data conversion calculation means expresses the value of the coefficient of the data conversion calculation expression as a power of 2 as described in claim 8, and When the value of the coefficient is expressed as a power of 2, a portion where the number of bits becomes larger than a predetermined value is configured by a serial circuit in which the coefficient is replaced by an integer ratio, and the serial circuit It may be executed a data conversion operation by serial operation by.
【００３９】また、前記データ変換演算手段で用いられ
るデータ変換演算式は、例えば請求項９に記載されてい
るように、該データ変換演算式の係数を、前記量子化手
段の量子化演算に用いる量子化係数に含ませるようにデ
ータ変換演算式を作成してもよく、前記量子化手段によ
るゲインの調整は、例えば請求項１０に記載されている
ように、前記データ変換演算手段の係数を整数の比に変
えることにより生じたゲイン変化分を吸収させるように
構成された量子化テーブルにより行なわれるものであっ
てもよい。さらに、前記データ変換演算手段の係数の整
数の比への置き換えは、例えば請求項１１に記載されて
いるように、該係数を整数値に置き換えることにより行
なうようにするものであってもよい。Further, as for the data conversion arithmetic expression used in the data conversion arithmetic means, for example, as described in claim 9, the coefficient of the data conversion arithmetic expression is used in the quantization operation of the quantizing means. A data conversion arithmetic expression may be created so as to be included in the quantized coefficient, and the adjustment of the gain by the quantization means may be performed by, for example, setting the coefficient of the data conversion arithmetic means to an integer. May be performed by a quantization table configured to absorb a gain change amount caused by changing the ratio. Further, the replacement of the coefficient of the data conversion calculation means by the integer ratio may be performed by replacing the coefficient by an integer value, for example.
【００４０】[0040]
【作用】本発明の手段の作用は次の通りである。The operation of the means of the present invention is as follows.
【００４１】請求項１、２、３、４、５、６、７、８、
９、１０及び１１記載の発明では、データ変換演算手段
の係数が整数の比に置き換えられ、そのゲインの変化は
量子化手段により調整される。この場合、データ変換演
算式の係数が、量子化演算に用いる量子化係数に含まれ
るようにデータ変換演算式を作成しておき、このように
して作成されたデータ変換演算式の係数の値を２のべき
で表現してシリアル回路が構成される。このとき、該係
数の値を２のべきで表現しようとすれば所定以上ビット
数が大きくなる部分については該係数が整数の比に置き
換えられ、該整数の比に置き換えられることにより生じ
たゲインの変化は量子化手段により調整される。Claims 1, 2, 3, 4, 5, 6, 7, 8,
In the inventions described in 9, 10, and 11, the coefficient of the data conversion calculation means is replaced with an integer ratio, and the change in the gain is adjusted by the quantization means. In this case, the data conversion calculation formula is created so that the coefficient of the data conversion calculation formula is included in the quantized coefficient used for the quantization calculation, and the value of the coefficient of the data conversion calculation formula thus created is set. A power of 2 is used to form a serial circuit. At this time, if an attempt is made to express the value of the coefficient as a power of 2, the coefficient is replaced with an integer ratio in a portion where the number of bits becomes larger than a predetermined value, and the gain generated by the replacement with the integer ratio is changed. The changes are adjusted by the quantizing means.
【００４２】従って、単にシリアル回路を実現していた
場合に比べ、回路規模を大幅に小さくすることができる
とともに、シリアルの段数を減少させて処理速度を向上
させることができ、画像等のデータ圧縮に利用すること
ができる。Therefore, as compared with the case where only a serial circuit is realized, the circuit scale can be greatly reduced, the number of serial stages can be reduced to improve the processing speed, and the data compression of images and the like can be performed. Can be used for.
【００４３】[0043]
【実施例】以下、本発明を図面に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００４４】原理説明 先ず、本実施例の基本的な考え方を説明する。図６に示
した従来のデータ圧縮伸張装置では、シリアル演算によ
るＤＣＴ演算を実現するためバタフライ演算をそのまま
シリアル回路上に表わしていた。具体的には、COS係数
値を２のべきで表わすことによって図１７に示すような
シリアルＤＣＴ演算回路を実現していたため、ＤＣＴ演
算式の係数をすべて２のべきで表現しようとするとビッ
ト数が大きなものとなり、したがって、シリアル回路を
構成するＦＦ等の段数が大きくなってしまっていた。Description of Principle First, the basic concept of this embodiment will be described. In the conventional data compression / expansion device shown in FIG. 6, the butterfly operation is directly represented on the serial circuit in order to realize the DCT operation by the serial operation. Specifically, since the serial DCT arithmetic circuit as shown in FIG. 17 has been realized by expressing the COS coefficient value as a power of 2, if all the coefficients of the DCT arithmetic expression are expressed as a power of 2, the number of bits is reduced. As a result, the number of stages such as FFs constituting the serial circuit has become large.
【００４５】ところで、ＤＣＴ演算された画像データは
後段の量子化部（例えば、図６の量子化装置１４）にお
いて量子化されることになる。By the way, the DCT-computed image data is quantized in the quantizer (eg, the quantizer 14 in FIG. 6) in the subsequent stage.
【００４６】本発明者はこの点に着目して、２のべきで
表現できる部分はべきで表現して取り込みに用いる一方
で、べきで表現しようとすればビット数が大きくなって
しまう部分については敢えてべきにより表現しようとし
ないで２のべきにとらわれずにＤＣＴの演算係数を整数
比（あるいは、整数値）に置き換え、そのゲイン変化分
を量子化部によって吸収するようにする。これによって
２のべきによりシリアル回路を実現していた場合に比
べ、回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことができる。Focusing on this point, the inventor of the present invention expresses a part that can be represented by a power of 2 as a power and uses it for capturing, while regarding a part where the number of bits becomes large when attempting to express by a power. The calculation coefficient of the DCT is replaced with an integer ratio (or an integer value) without being restricted by the power of 2 without intentionally expressing it by power, and the gain variation is absorbed by the quantizer. As a result, the circuit scale can be significantly reduced and the processing speed can be improved by reducing the number of serial stages as compared with the case where a serial circuit is realized by the power of 2.
【００４７】実施例 図１〜図５は上記基本原理に基づくデータ圧縮伸張装置
の実施例を示す図である。Embodiment FIG. 1 to FIG. 5 are views showing an embodiment of a data compression / decompression device based on the above-mentioned basic principle.
【００４８】先ず、構成を説明する。図１はデータ圧縮
伸張装置のブロック図であり、前記図６のデータ圧縮伸
張装置に対応する図である。なお、従来例と同一構成部
分には同一番号を付している。図１において、データ圧
縮伸張装置は、圧縮を施そうとする２次元データ及びデ
ータ変換演算後のデータをパラレルデータの形で蓄える
データ記憶装置１０と、データ記憶装置１０から読み込
んだパラレルデータをシリアルデータに変換するパラレ
ル−シリアル変換装装置１１と、ＤＣＴ演算係数を簡単
な整数比（あるいは、整数値）に変えた形のシリアル回
路により構成され、パラレル−シリアル変換装装置１１
から出力されたデータに対して一次元のＤＣＴ演算をシ
リアル演算の形で施すデータ変換演算装置５０と、シリ
アルＤＣＴ演算されたシリアルデータをパラレルデータ
に変換してデータ記憶装置１０に書き込むシリアル−パ
ラレル変換装置１３と、データ記憶装置１０に蓄えられ
たデータ変換演算後のデータに対して、ＤＣＴ演算係数
を整数比に変えることにより生じたゲイン変化分を吸収
させるようにした量子化テーブルの値で除算する（ある
いは、逆数の乗算を行なう）ことによって量子化演算を
行なう量子化装置５１と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置５２により構成され
ている。First, the structure will be described. FIG. 1 is a block diagram of a data compression / decompression device, which corresponds to the data compression / decompression device of FIG. The same components as those in the conventional example are designated by the same reference numerals. In FIG. 1, the data compression / expansion device serializes parallel data read from the data storage device 10 and data storage device 10 that stores two-dimensional data to be compressed and data after data conversion operation in the form of parallel data. The parallel-serial conversion device 11 for converting into data and a serial circuit in which the DCT operation coefficient is changed to a simple integer ratio (or integer value) are used.
A data conversion arithmetic unit 50 for performing a one-dimensional DCT operation on the data output from the unit in the form of serial operation, and a serial-parallel unit for converting the serial data subjected to the serial DCT operation into parallel data and writing the parallel data into the data storage unit 10. It is a value of a quantization table that absorbs a gain change caused by changing the DCT calculation coefficient into an integer ratio for the data after the data conversion calculation stored in the conversion device 13 and the data storage device 10. It is composed of a quantizer 51 for performing a quantization operation by dividing (or performing a reciprocal multiplication), and a controller 52 for controlling the operation of the above-mentioned respective parts of the entire data compression / expansion device.
【００４９】図２は、上記シリアルＤＣＴ演算を実行す
るためのデータ変換演算装置５０の回路構成を示す図で
あり、I〜IVの各ステージから構成される。FIG. 2 is a diagram showing a circuit configuration of a data conversion arithmetic unit 50 for executing the serial DCT arithmetic operation, which is composed of stages I to IV.
【００５０】図２において、６１はステージIの演算回
路、６２はステージIIの演算回路、６３はステージIII
の演算回路、６４はステージIVの演算回路であり、これ
らのステージI〜IVの演算回路６１〜６４はそれぞれス
イッチ６５〜６９を介して直列に接続するように構成さ
れている。この場合、ＤＣＴ演算処理では、図２に示す
ように演算回路６１〜６４の順で直列接続され、上記ス
テージI〜IVの演算回路６１〜６４に対応する逆ＤＣＴ
演算処理時のステージI〜IVの演算回路７１〜７４とす
ると、基本的にはスイッチ６５〜６９の切換え動作によ
り演算回路７４〜７１の順で直接接続される。そして、
入力端子７５に与えられる入力データに対するＤＣＴま
たは逆ＤＣＴ演算結果は出力端子７６から出力されるよ
うになる。この場合、入力データは、シリアル８系統よ
りなっている。In FIG. 2, 61 is a stage I arithmetic circuit, 62 is a stage II arithmetic circuit, and 63 is a stage III.
, 64 is an arithmetic circuit of stage IV, and arithmetic circuits 61 to 64 of these stages I to IV are configured to be connected in series via switches 65 to 69, respectively. In this case, in the DCT operation processing, as shown in FIG. 2, the inverse DCTs connected in series in the order of the operation circuits 61 to 64 and corresponding to the operation circuits 61 to 64 of the above stages I to IV.
Assuming that the arithmetic circuits 71 to 74 of the stages I to IV at the time of arithmetic processing are basically, the arithmetic circuits 74 to 71 are directly connected in order by the switching operation of the switches 65 to 69. And
The DCT or inverse DCT operation result for the input data supplied to the input terminal 75 is output from the output terminal 76. In this case, the input data consists of 8 serial systems.
【００５１】図３はデータ圧縮伸張装置のデータ圧縮時
のデータ変換演算装置５０の回路構成図であり、前記図
１７に示す従来のデータ変換演算装置１２に対応する図
である。FIG. 3 is a circuit configuration diagram of the data conversion arithmetic unit 50 at the time of data compression of the data compression / expansion device, and is a diagram corresponding to the conventional data conversion arithmetic unit 12 shown in FIG.
【００５２】図３において、ステージIの演算回路６１
は上述したシリアル演算を実行するものであり、加算器
８１ａ、８１ｂ、８１ｃ、８１ｄと減算器８１ｅ、８１
ｆ、８１ｇ、８１ｈから構成されている。このステージ
Iの演算回路６１の構成は従来例と同様であるが、入力
データｆ0〜ｆ7の入力は異なっている。In FIG. 3, the arithmetic circuit 61 of the stage I is shown.
Performs the above-described serial operation, and includes adders 81a, 81b, 81c and 81d and subtractors 81e and 81.
It is composed of f, 81g and 81h. This stage
The configuration of the I arithmetic circuit 61 is similar to that of the conventional example, but the input of the input data f0 to f7 is different.
【００５３】また、ステージIIの演算回路６２は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のＤＣＴシリアル演算を
行なうシリアル演算器８２ａ〜８２ｈから構成されてい
る。ここで、上記演算器８２ａは、加算器８１ａの出力
と加算器８１ｄの出力とを加算する加算器８２ａ1、こ
の加算器８２ａ1の出力をシフトする３個のフリップフ
ロップ（ＦＦ）からなるシフタ８２ａ2から構成されて
いる。また、上記演算器８２ｂは、加算器８１ｂの出力
と加算器８１ｃの出力とを加算する加算器８２ｂ1、こ
の加算器８２ｂ1の出力をシフトする３個のフリップフ
ロップ（ＦＦ）からなるシフタ８２ｂ2から構成されて
いる。また、上記演算器８２ｃは、加算器８１ｂの出力
から加算器８１ｃの出力を減算する減算器８２ｃ1、こ
の減算器８２ｃ1の出力をシフトする３個のフリップフ
ロップからなるシフタ８２ｃ2、このシフタ８２ｃ2の第
１番目のフリップフロップの出力とシフタ８２ｃ2の出
力を加算する加算器８２ｃ3、シフタ８２ｃ2の第２番目
のフリップフロップの出力と加算器８２ｃ3の出力を加
算する加算器８２ｃ4から構成されている。同様に、上
記演算器８２ｄは、加算器８１ａの出力から加算器８１
ｄの出力を減算する減算器８２ｄ1、この減算器８２ｄ1
の出力をシフトする３個のフリップフロップからなるシ
フタ８２ｄ2、このシフタ８２ｄ2の第１番目のフリップ
フロップの出力とシフタ８２ｄ2の出力を加算する加算
器８２ｄ3、シフタ８２ｄ2の第２番目のフリップフロッ
プの出力と加算器８２ｄ3の出力を加算する加算器８２
ｄ4から構成されている。Further, the arithmetic circuit 62 of the stage II executes the serial operation described in the explanation of the principle, and the serial arithmetic units 82a to 82h for performing the DCT serial operation when the coefficient is approximated to a simple integer ratio. It is configured. Here, the arithmetic unit 82a includes an adder 82a1 for adding the output of the adder 81a and an output of the adder 81d, and a shifter 82a2 including three flip-flops (FF) for shifting the output of the adder 82a1. It is configured. The arithmetic unit 82b is composed of an adder 82b1 for adding the output of the adder 81b and an output of the adder 81c, and a shifter 82b2 composed of three flip-flops (FF) for shifting the output of the adder 82b1. Has been done. Further, the arithmetic unit 82c includes a subtracter 82c1 for subtracting the output of the adder 81c from the output of the adder 81b, a shifter 82c2 composed of three flip-flops for shifting the output of the subtractor 82c1, and a shifter 82c2 of the shifter 82c2. It is composed of an adder 82c3 for adding the output of the first flip-flop and the output of the shifter 82c2, and an adder 82c4 for adding the output of the second flip-flop of the shifter 82c2 and the output of the adder 82c3. Similarly, the arithmetic unit 82d changes the output of the adder 81a from the adder 81a.
Subtractor 82d1 for subtracting the output of d, and this subtractor 82d1
Shifter 82d2 consisting of three flip-flops for shifting the output of the shifter, an adder 82d3 for adding the output of the first flip-flop of this shifter 82d2 and the output of the shifter 82d2, and the output of the second flip-flop of the shifter 82d2 And an adder 82 for adding the output of the adder 82d3
It is composed of d4.
【００５４】上記演算器８２ｅは、減算器８１ｅの出力
をシフトする５個のフリップフロップからなるシフタ８
２ｅ1、このシフタ８２ｅ1の第３番目のフリップフロッ
プの出力と第４番目のフリップフロップの出力を加算す
る加算器８２ｅ2、加算器８２ｅ2の出力をシフトするシ
フタ８２ｅ3、シフタ８２ｅ1の第１番目のフリップフロ
ップの出力と第５番目のフリップフロップの出力を加算
する加算器８２ｅ4から構成されている。また、上記演
算器８２ｆは、減算器８１ｇの出力から減算器８１ｆの
出力を減算する減算器８２ｆ1、この減算器８２ｆ1の出
力をシフトする４個のフリップフロップからなるシフタ
８２ｆ2、このシフタ８２ｆ2の第２番目のフリップフロ
ップの出力と第３番目のフリップフロップの出力を加算
する加算器８２ｆ3、減算器８２ｆ1の出力とシフタ８２
ｆ2の出力を加算する加算器８２ｆ4から構成されてい
る。また、上記演算器８２ｇは、減算器８１ｆの出力と
減算器８１ｇの出力を加算する加算器８２ｇ1、この加
算器８２ｇ1の出力をシフトする４個のフリップフロッ
プからなるシフタ８２ｇ2、このシフタ８２ｇ2の第２番
目のフリップフロップの出力と第３番目のフリップフロ
ップの出力を加算する加算器８２ｇ3、加算器８２ｇ1の
出力とシフタ８２ｇ2の出力を加算する加算器８２ｇ4か
ら構成されている。また、上記演算器８２ｈは、減算器
８１ｈの出力をシフトする５個のフリップフロップから
なるシフタ８２ｈ1、このシフタ８２ｈ1の第３番目のフ
リップフロップの出力と第４番目のフリップフロップの
出力を加算する加算器８２ｈ2、加算器８２ｈ2の出力を
シフトするシフタ８２ｈ3、シフタ８２ｈ1の第１番目の
フリップフロップの出力と第５番目のフリップフロップ
の出力を加算する加算器８２ｈ4から構成されている。The arithmetic unit 82e is a shifter 8 including five flip-flops for shifting the output of the subtractor 81e.
2e1, an adder 82e2 that adds the output of the third flip-flop of the shifter 82e1 and an output of the fourth flip-flop of the shifter 82e1, a shifter 82e3 that shifts the output of the adder 82e2, and a first flip-flop of the shifter 82e1 Of the fifth flip-flop and an adder 82e4 for adding the output of the fifth flip-flop. The arithmetic unit 82f includes a subtracter 82f1 for subtracting the output of the subtractor 81f from the output of the subtractor 81g, a shifter 82f2 composed of four flip-flops for shifting the output of the subtractor 82f1, and a shifter 82f2 of the shifter 82f2. The output of the second flip-flop and the output of the third flip-flop are added by the adder 82f3, the output of the subtractor 82f1 and the shifter 82.
It is composed of an adder 82f4 for adding the output of f2. The arithmetic unit 82g includes an adder 82g1 for adding the output of the subtractor 81f and an output of the subtractor 81g, a shifter 82g2 composed of four flip-flops for shifting the output of the adder 82g1, and a shifter 82g2 of the shifter 82g2. It is composed of an adder 82g3 for adding the output of the second flip-flop and the output of the third flip-flop, and an adder 82g4 for adding the output of the adder 82g1 and the output of the shifter 82g2. Further, the arithmetic unit 82h adds a shifter 82h1 composed of five flip-flops for shifting the output of the subtractor 81h, and an output of the third flip-flop of the shifter 82h1 and an output of the fourth flip-flop of the shifter 82h1. The adder 82h2 includes a shifter 82h3 that shifts the output of the adder 82h2, and an adder 82h4 that adds the output of the first flip-flop and the output of the fifth flip-flop of the shifter 82h1.
【００５５】また、ステージIIIの演算回路６３は、原
理説明で述べたシリアル演算を実行するものであり、演
算器８２ａの出力と演算器８２ｂ2の出力を加算する加
算器８３ａ、演算器８２ａの出力から演算器８２ｂの出
力を減算する減算器８３ｂ、演算器８２ｄの加算器８２
ｄ3の出力から演算器８２ｃの加算器８２ｃ4の出力を減
算する減算器８３ｃ、演算器８２ｃの加算器８２ｃ3の
出力と演算器８２ｄの加算器８２ｄ4の出力を加算する
加算器８３ｄ、演算器８２ｅの加算器８２ｅ4の出力と
演算器８２ｆの加算器８２ｆ3の出力を加算する加算器
８３ｅ、演算器８２ｅのシフタ８２ｅ3の出力から演算
器８２ｆの加算器８２ｆ4の出力を減算する減算器８３
ｆ、演算器８２ｈの加算器８２ｈ3の出力から演算器８
２ｇの加算器８２ｆ4の出力を減算する減算器８３ｇ、
演算器８２ｇの加算器８２ｇ3の出力と演算器８２ｈの
加算器８２ｈ4の出力を加算する加算器８３ｈから構成
されている。The arithmetic circuit 63 of the stage III executes the serial operation described in the explanation of the principle, and adds the output of the arithmetic unit 82a and the output of the arithmetic unit 82b2 to the outputs of the adder 83a and the arithmetic unit 82a. 83b for subtracting the output of the calculator 82b from the adder 82 of the calculator 82d
The subtracter 83c for subtracting the output of the adder 82c4 of the arithmetic unit 82c from the output of d3, the adder 83d for adding the output of the adder 82c3 of the arithmetic unit 82c and the output of the adder 82d4 of the arithmetic unit 82d, the operation unit 82e An adder 83e that adds the output of the adder 82e4 and the output of the adder 82f3 of the calculator 82f, and a subtracter 83 that subtracts the output of the adder 82f4 of the calculator 82f from the output of the shifter 82e3 of the calculator 82e
f, from the output of the adder 82h3 of the calculator 82h to the calculator 8
A subtractor 83g for subtracting the output of the 2g adder 82f4,
It is composed of an adder 83h for adding the output of the adder 82g3 of the arithmetic unit 82g and the output of the adder 82h4 of the arithmetic unit 82h.
【００５６】また、ステージIVの演算回路６４は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合のＤＣＴシリアル演算を
行なうシリアル演算器８４ｃ〜８４ｈから構成されてい
る。ここで、上記演算器８４ａは、加算器８３ａの出力
をシフトする６個のフリップフロップからなるシフタ８
４ａ1、このシフタ８４ａ1の第５番目のフリップフロッ
プの出力と第６番目のフリップフロップの出力を加算す
る加算器８４ａ2、加算器８４ａ2の出力からシフタ８４
ａ1の第３番目のフリップフロップの出力を減算して出
力データＦ0として出力する減算器８４ａ3から構成され
ている。また、上記演算器８４ｂは、減算器８３ｂの出
力をシフトする６個のフリップフロップからなるシフタ
８４ｂ1、このシフタ８４ｂ1の第５番目のフリップフロ
ップの出力と第６番目のフリップフロップの出力を加算
する加算器８４ｂ2、加算器８４ｂ2の出力からシフタ８
４ｂ1の第３番目のフリップフロップの出力を減算して
出力データＦ4として出力する減算器８４ｂ3から構成さ
れている。また、上記演算器８４ｃは、減算器８３ｃの
出力をシフトする５個のフリップフロップからなるシフ
タ８４ｃ1、このシフタ８４ｃ1の第３番目のフリップフ
ロップの出力と第５番目のフリップフロップの出力を加
算して出力データＦ6として出力する加算器８４ｃ2から
構成されている。また、上記演算器８４ｄは、加算器８
３ｄの出力をシフトする５個のフリップフロップからな
るシフタ８４ｄ1、このシフタ８４ｄ1の第３番目のフリ
ップフロップの出力と第５番目のフリップフロップの出
力を加算して出力データＦ2として出力する加算器８４
ｄ2から構成されている。The stage IV arithmetic circuit 64 executes the serial arithmetic described in the explanation of the principle, and the serial arithmetic units 84c to 84h for performing the DCT serial arithmetic when the coefficient is approximated to a simple integer ratio. It is configured. Here, the arithmetic unit 84a is a shifter 8 including six flip-flops that shift the output of the adder 83a.
4a1, an adder 84a2 for adding the output of the fifth flip-flop of this shifter 84a1 and the output of the sixth flip-flop, and a shifter 84 from the output of the adder 84a2.
It is composed of a subtracter 84a3 for subtracting the output of the third flip-flop a1 and outputting it as output data F0. Further, the arithmetic unit 84b adds a shifter 84b1 composed of six flip-flops for shifting the output of the subtractor 83b, an output of the fifth flip-flop of the shifter 84b1 and an output of the sixth flip-flop of the shifter 84b1. From the output of the adder 84b2 and the adder 84b2 to the shifter 8
It is composed of a subtractor 84b3 for subtracting the output of the third flip-flop 4b1 and outputting it as output data F4. The arithmetic unit 84c adds the shifter 84c1 composed of five flip-flops that shifts the output of the subtractor 83c, the output of the third flip-flop of the shifter 84c1 and the output of the fifth flip-flop of the shifter 84c1. And output as output data F6. Further, the arithmetic unit 84d is the adder 8
A shifter 84d1 composed of five flip-flops for shifting the output of 3d, and an adder 84 for adding the output of the third flip-flop of the shifter 84d1 and the output of the fifth flip-flop to output as output data F2.
It is composed of d2.
【００５７】上記演算器８４ｅは、加算器８３ｅの出力
をシフトする２個のフリップフロップからなるシフタ８
４ｅ1、加算器８３ｅの出力とシフタ８４ｅ1の出力を加
算して出力する加算器８４ｅ2、後述するシフタ８４ｈ1
の第１番目のフリップフロップの出力からこの加算器８
４ｅ2の出力を減算する減算器８４ｅ3、減算器８４ｅ3
の出力をシフトする２個のフリップフロップからなるシ
フタ８４ｅ4、このシフタ８４ｅ4の出力から減算器８４
ｅ3の出力を減算して出力データＦ7として出力する減算
器８４ｅ5から構成されている。また、上記演算器８４
ｆは、減算器８３ｆの出力をシフトする２個のフリップ
フロップからなるシフタ８４ｆ1、減算器８３ｆの出力
とシフタ８４ｆ1の第１番目のフリップフロップの出力
を加算する加算器８４ｆ2、後述する加算器ｇ2の出力か
らこのシフタ８４ｆ1の出力を減算する減算器８４ｆ3、
減算器８４ｆ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｆ4、シフタ８４ｆ4の出力から
減算器８４ｆ3の出力を減算して出力データＦ3として出
力する減算器８４ｆ5から構成されている。また、上記
演算器８４ｇは、減算器８３ｇの出力をシフトする２個
のフリップフロップからなるシフタ８４ｇ1、減算器８
３ｇの出力とシフタ８４ｇ1の第１番目のフリップフロ
ップの出力を加算する加算器８４ｇ2、上記加算器ｆ2の
出力とシフタ８４ｇ1の出力を加算する加算器８４ｇ3、
加算器８４ｇ3の出力をシフトする２個のフリップフロ
ップからなるシフタ８４ｇ4、シフタ８４ｇ4の出力から
加算器８４ｇ3の出力を減算して出力データＦ5として出
力する減算器８４ｇ5から構成されている。また、上記
演算器８４ｈは、加算器８３ｈの出力をシフトする２個
のフリップフロップからなるシフタ８４ｈ1、加算器８
３ｈの出力とシフタ８４ｈ1の出力を加算して出力する
加算器８４ｈ2、上記シフタ８４ｅ1の第１番目のフリッ
プフロップの出力と加算器８４ｈ2の出力を加算する加
算器８４ｈ3、加算器８４ｈ3の出力をシフトする２個の
フリップフロップからなるシフタ８４ｈ4、シフタ８４
ｈ4の出力から加算器８４ｈ3の出力を減算して出力デー
タＦ1として出力する減算器８４ｈ5から構成されてい
る。The arithmetic unit 84e is a shifter 8 composed of two flip-flops for shifting the output of the adder 83e.
4e1, an adder 84e2 for adding and outputting the output of the adder 83e and the output of the shifter 84e1, and a shifter 84h1 described later.
From the output of the first flip-flop of
Subtractor 84e3 for subtracting the output of 4e2, Subtractor 84e3
Shifter 84e4 composed of two flip-flops for shifting the output of
It is composed of a subtracter 84e5 which subtracts the output of e3 and outputs it as output data F7. In addition, the arithmetic unit 84
f is a shifter 84f1 composed of two flip-flops for shifting the output of the subtractor 83f, an adder 84f2 for adding the output of the subtractor 83f and the output of the first flip-flop of the shifter 84f1, and an adder g2 described later. Subtractor 84f3 for subtracting the output of this shifter 84f1 from the output of
The shifter 84f4 is composed of two flip-flops for shifting the output of the subtractor 84f3, and the subtracter 84f5 is provided for subtracting the output of the subtractor 84f3 from the output of the shifter 84f4 and outputting it as output data F3. The arithmetic unit 84g includes a shifter 84g1 composed of two flip-flops for shifting the output of the subtractor 83g and a subtractor 8g.
An adder 84g2 for adding the output of 3g and the output of the first flip-flop of the shifter 84g1, and an adder 84g3 for adding the output of the adder f2 and the output of the shifter 84g1;
The shifter 84g4 is composed of two flip-flops for shifting the output of the adder 84g3, and the subtracter 84g5 is provided for subtracting the output of the adder 84g3 from the output of the shifter 84g4 and outputting it as output data F5. The arithmetic unit 84h includes a shifter 84h1 including two flip-flops for shifting the output of the adder 83h and an adder 8h.
An adder 84h2 for adding and outputting the output of 3h and the output of the shifter 84h1, an adder 84h3 for adding the output of the first flip-flop of the shifter 84e1 and the output of the adder 84h2, and an output of the adder 84h3 are shifted. Shifter 84h4 and shifter 84 consisting of two flip-flops
It is composed of a subtractor 84h5 which subtracts the output of the adder 84h3 from the output of h4 and outputs it as output data F1.
【００５８】図４はデータ圧縮伸張装置のデータ伸張時
のデータ変換演算装置５０の回路構成図であり、前記図
３に示すデータ変換演算装置５０の逆変換装置に対応す
る図である。FIG. 4 is a circuit configuration diagram of the data conversion arithmetic unit 50 at the time of data expansion of the data compression expansion unit, and is a diagram corresponding to the inverse conversion unit of the data conversion arithmetic unit 50 shown in FIG.
【００５９】図４において、ステージIVの演算回路７４
は、原理説明で述べたシリアル演算を実行するものであ
り、係数を簡単な整数比に近似した場合の逆ＤＣＴシリ
アル演算を行なうシリアル演算器９４ｃ〜９４ｈから構
成されている。ここで、上記演算器９４ａは、逆変換の
入力データＦ0をシフトする３個のフリップフロップ
（ＦＦ）からなるシフタ９４ａ1、このシフタ９４ａ1の
第２番目のフリップフロップの出力と第３番目のフリッ
プフロップの出力を加算する加算器９４ａ2、加算器９
４ａ2の出力から入力データＦ0を減算する減算器９４ａ
3から構成されている。また、上記演算器９４ｂは、逆
変換の入力データＦ4をシフトする３個のフリップフロ
ップからなるシフタ９４ｂ1、このシフタ９４ｂ1の第２
番目のフリップフロップの出力と第３番目のフリップフ
ロップの出力を加算する加算器９４ｂ2、加算器９４ｂ2
の出力から入力データＦ4を減算する減算器９４ｂ3から
構成されている。また、上記演算器９４ｃは、逆変換の
入力データＦ6をシフトする２個のフリップフロップか
らなるシフタ９４ｃ1、このシフタ９４ｃ1の出力と入力
データＦ6の出力を加算する加算器９４ｃ2、この加算器
９４ｃ2の出力をシフトする２個のフリップフロップか
らなるシフタ９４ｃ3、このシフタ９４ｃ3の出力と加算
器９４ｃ2の出力を加算する加算器９４ｃ4、この加算器
９４ｃ4の出力とシフタ９４ｃ4の第１番目のフリップフ
ロップの出力を加算する加算器９４ｃ5から構成されて
いる。また、上記演算器９４ｄは、逆変換の入力データ
Ｆ2をシフトする２個のフリップフロップからなるシフ
タ９４ｄ1、このシフタ９４ｄ1の出力と入力データＦ2
の出力を加算する加算器９４ｄ2、この加算器９４ｄ2の
出力をシフトする２個のフリップフロップからなるシフ
タ９４ｄ3、このシフタ９４ｄ3の出力と加算器９４ｄ2
の出力を加算する加算器９４ｄ4、この加算器９４ｄ4の
出力とシフタ９４ｄ4の第１番目のフリップフロップの
出力を加算する加算器９４ｄ5から構成されている。In FIG. 4, the arithmetic circuit 74 of the stage IV.
Is for executing the serial operation described in the principle description, and is composed of serial operation units 94c to 94h for performing the inverse DCT serial operation when the coefficient is approximated to a simple integer ratio. Here, the arithmetic unit 94a is composed of a shifter 94a1 composed of three flip-flops (FF) for shifting the input data F0 of the inverse conversion, the output of the second flip-flop of the shifter 94a1 and the third flip-flop. 94a2 and 9 for adding the outputs of
Subtractor 94a for subtracting the input data F0 from the output of 4a2
It consists of three. The arithmetic unit 94b is a shifter 94b1 composed of three flip-flops for shifting the input data F4 of the inverse conversion, and a second shifter 94b1 of the shifter 94b1.
An adder 94b2 and an adder 94b2 for adding the output of the third flip-flop and the output of the third flip-flop
It is composed of a subtractor 94b3 for subtracting the input data F4 from the output of. The arithmetic unit 94c includes a shifter 94c1 composed of two flip-flops for shifting the input data F6 of the inverse conversion, an adder 94c2 for adding the output of the shifter 94c1 and the output of the input data F6, and an adder 94c2 of the adder 94c2. A shifter 94c3 composed of two flip-flops for shifting the output, an adder 94c4 for adding the output of the shifter 94c3 and the output of the adder 94c2, the output of the adder 94c4 and the output of the first flip-flop of the shifter 94c4 It is composed of an adder 94c5 for adding. Further, the arithmetic unit 94d is a shifter 94d1 composed of two flip-flops for shifting the input data F2 of the inverse conversion, the output of the shifter 94d1 and the input data F2.
94d2 for adding the outputs of the two, a shifter 94d3 composed of two flip-flops for shifting the output of the adder 94d2, the output of the shifter 94d3 and the adder 94d2
It is composed of an adder 94d4 for adding the output of the adder 94d4 and an adder 94d5 for adding the output of the adder 94d4 and the output of the first flip-flop of the shifter 94d4.
【００６０】また、上記演算器９４ｅは、逆変換の入力
データＦ7をシフトする２個のフリップフロップからな
るシフタ９４ｅ1、このシフタ９４ｅ1の出力から入力デ
ータＦ7を減算する減算器９４ｅ2から構成され、上記演
算器９４ｆは、逆変換の入力データＦ3をシフトする２
個のフリップフロップからなるシフタ８４ｆ1、このシ
フタ８４ｆ1の出力から入力データＦ3を減算する減算器
８４ｆ2から構成されている。また、上記演算器９３ｇ
は、逆変換の入力データＦ5をシフトする２個のフリッ
プフロップからなるシフタ９４ｇ1、シフタ９４ｇ1の出
力から入力データＦ5を減算する減算器９４ｇ2から構成
され、上記演算器９３ｈは、逆変換の入力データＦ1を
シフトする２個のフリップフロップからなるシフタ９４
ｈ1、シフタ９４ｈ1の出力から入力データＦ1を減算す
る減算器９４ｈ2から構成されている。The arithmetic unit 94e is composed of a shifter 94e1 composed of two flip-flops for shifting the input data F7 of the inverse conversion and a subtractor 94e2 for subtracting the input data F7 from the output of the shifter 94e1. The calculator 94f shifts the input data F3 of the inverse transform 2
It is composed of a shifter 84f1 composed of a plurality of flip-flops, and a subtractor 84f2 for subtracting the input data F3 from the output of the shifter 84f1. In addition, the computing unit 93g
Is composed of a shifter 94g1 composed of two flip-flops for shifting the inverse-transformed input data F5, and a subtractor 94g2 for subtracting the input data F5 from the output of the shifter 94g1. Shifter 94 consisting of two flip-flops for shifting F1
It is composed of a subtractor 94h2 for subtracting the input data F1 from the output of h1 and the shifter 94h1.
【００６１】また、ステージIIIの演算回路７３は、原
理説明で述べたシリアル演算を実行するものであり、係
数を簡単な整数比に近似した場合の逆ＤＣＴシリアル演
算を行なうシリアル演算器９３ａ〜９３ｈから構成され
ている。ここで、上記演算器９３ａは、減算器９４ａの
出力と減算器９４ｂの出力とを加算する加算器９３ａ
1、この加算器９３ａ1の出力をシフトする３個のフリッ
プフロップからなるシフタ９３ａ2から構成されてい
る。また、上記演算器９３ｂは、加算器９４ｃ4の出力
と加算器９４ｄ5の出力とを加算する加算器９３ｂ1、こ
の加算器９３ｂ1の出力をシフトする１個のフリップフ
ロップからなるシフタ９３ｂ2から構成されている。ま
た、上記演算器９３ｃは、加算器９４ｄ4の出力から加
算器９４ｃ5の出力を減算する減算器８２ｃ1、この減算
器８２ｃ1の出力をシフトする１個のフリップフロップ
からなるシフタ９３ｃ2から構成されている。また、上
記演算器９３ｄは、減算器９４ａ3の出力から減算器９
４ｂ3の出力を減算する減算器９３ｄ1、この減算器９３
ｄ1の出力をシフトする３個のフリップフロップからな
るシフタ８２ｄ2から構成されている。The stage III arithmetic circuit 73 executes the serial arithmetic described in the explanation of the principle, and serial arithmetic units 93a to 93h for performing the inverse DCT serial arithmetic when the coefficient is approximated to a simple integer ratio. It consists of Here, the arithmetic unit 93a is an adder 93a that adds the output of the subtractor 94a and the output of the subtractor 94b.
1. The shifter 93a2 is composed of three flip-flops for shifting the output of the adder 93a1. The computing unit 93b is composed of an adder 93b1 for adding the output of the adder 94c4 and the output of the adder 94d5, and a shifter 93b2 composed of one flip-flop for shifting the output of the adder 93b1. . The arithmetic unit 93c is composed of a subtracter 82c1 for subtracting the output of the adder 94c5 from the output of the adder 94d4, and a shifter 93c2 composed of one flip-flop for shifting the output of the subtractor 82c1. Further, the arithmetic unit 93d uses the output of the subtractor 94a3 to subtract the
Subtractor 93d1 for subtracting the output of 4b3
The shifter 82d2 is composed of three flip-flops for shifting the output of d1.
【００６２】上記演算器９３ｅは、減算器９４ｅ2の出
力をシフトする５個のフリップフロップからなるシフタ
９３ｅ1、このシフタ９３ｅ1の第３番目のフリップフロ
ップの出力と第４番目のフリップフロップの出力を加算
する加算器９３ｅ2、加算器９３ｅ2の出力をシフトする
シフタ９３ｅ3、シフタ９３ｅ1の第１番目のフリップフ
ロップの出力と第５番目のフリップフロップの出力を加
算する加算器９３ｅ4から構成されている。また、上記
演算器９３ｆは、減算器９４ｆ2の出力から減算器９４
ｇ2の出力を減算する減算器９３ｆ1、この減算器９３ｆ
1の出力をシフトする４個のフリップフロップからなる
シフタ９３ｆ2、このシフタ９３ｆ2の第２番目のフリッ
プフロップの出力と第３番目のフリップフロップの出力
を加算する加算器９３ｆ3、減算器９３ｆ1の出力とシフ
タ９３ｆ2の出力を加算する加算器９３ｆ4から構成され
ている。また、上記演算器９３ｇは、減算器９４ｆ2の
出力と減算器９４ｇ2の出力を加算する加算器９３ｇ1、
この加算器９３ｇ1の出力をシフトする４個のフリップ
フロップからなるシフタ９３ｇ2、このシフタ９３ｇ2の
第２番目のフリップフロップの出力と第３番目のフリッ
プフロップの出力を加算する加算器９３ｇ3、減算器９
３ｇ1の出力とシフタ９３ｇ2の出力を加算する加算器９
３ｇ4から構成されている。また、上記演算器９３ｈ
は、減算器９４ｈ2の出力をシフトする５個のフリップ
フロップからなるシフタ９３ｈ1、このシフタ９３ｈ1の
第３番目のフリップフロップの出力と第４番目のフリッ
プフロップの出力を加算する加算器９３ｈ2、加算器９
３ｈ2の出力をシフトするシフタ９３ｈ3、シフタ９３ｈ
1の第１番目のフリップフロップの出力と第５番目のフ
リップフロップの出力を加算する加算器９３ｈ4から構
成されている。The arithmetic unit 93e adds a shifter 93e1 composed of five flip-flops for shifting the output of the subtractor 94e2, an output of the third flip-flop of the shifter 93e1 and an output of the fourth flip-flop of the shifter 93e1. And an adder 93e4 for adding the output of the first flip-flop of the shifter 93e1 and the output of the fifth flip-flop of the shifter 93e1. Further, the arithmetic unit 93f calculates the subtracter 94f2 from the output of the subtractor 94f2.
Subtractor 93f1 for subtracting the output of g2, this subtractor 93f
A shifter 93f2 composed of four flip-flops for shifting the output of 1; an adder 93f3 for adding the output of the second flip-flop of the shifter 93f2 and an output of the subtractor 93f1 It is composed of an adder 93f4 for adding the outputs of the shifter 93f2. The arithmetic unit 93g adds the output of the subtractor 94f2 and the output of the subtractor 94g2 to an adder 93g1,
A shifter 93g2 composed of four flip-flops for shifting the output of the adder 93g1, an adder 93g3 for adding the output of the second flip-flop of the shifter 93g2 and an output of the third flip-flop, and a subtracter 9
Adder 9 for adding the output of 3g1 and the output of shifter 93g2
It is composed of 3g4. In addition, the computing unit 93h
Is a shifter 93h1 composed of five flip-flops for shifting the output of the subtractor 94h2, an adder 93h2 for adding the output of the third flip-flop of the shifter 93h1 and an output of the fourth flip-flop of the shifter 93h1, and an adder 9
Shifter 93h3, shifter 93h for shifting the output of 3h2
It is composed of an adder 93h4 for adding the output of the 1st first flip-flop and the output of the 5th flip-flop.
【００６３】また、ステージIIの演算回路７２は、原理
説明で述べたシリアル演算を実行するものであり、係数
を簡単な整数比に近似した場合の逆ＤＣＴシリアル演算
を行なうシリアル演算器９２ａ〜９２ｈから構成されて
いる。ここで、上記演算器９２ａは、シフタ９３ａ2の
出力とシフタ９３ｂ2の出力とを加算する加算器９２ａ
1、この加算器９２ａ1の出力をシフトする３個のフリッ
プフロップからなるシフタ９２ａ2から構成されてい
る。また、上記演算器９２ｂは、シフタ９３ａ2の出力
からシフタ９３ｂ2の出力を減算する減算器９２ｂ1、こ
の加算器９２ｂ1の出力をシフトする３個のフリップフ
ロップからなるシフタ９２ｂ2から構成されている。ま
た、上記演算器９２ｃは、シフタ９３ｄ2の出力からシ
フタ９３ｃ2の出力を減算する減算器９２ｃ1、この減算
器９２ｃ1の出力をシフトする３個のフリップフロップ
からなるシフタ９２ｃ2から構成されている。また、上
記演算器９２ｄは、シフタ９３ｃ2の出力とシフタ９３
ｄ2の出力を加算する加算器９２ｄ1、この加算器９２ｄ
1の出力をシフトする３個のフリップフロップからなる
シフタ９２ｄ2から構成されている。The stage II arithmetic circuit 72 executes the serial arithmetic described in the explanation of the principle, and serial arithmetic units 92a to 92h which perform the inverse DCT serial arithmetic when the coefficient is approximated to a simple integer ratio. It consists of Here, the arithmetic unit 92a is an adder 92a for adding the output of the shifter 93a2 and the output of the shifter 93b2.
1. The shifter 92a2 is composed of three flip-flops for shifting the output of the adder 92a1. The arithmetic unit 92b is composed of a subtracter 92b1 for subtracting the output of the shifter 93b2 from the output of the shifter 93a2, and a shifter 92b2 composed of three flip-flops for shifting the output of the adder 92b1. The arithmetic unit 92c is composed of a subtracter 92c1 for subtracting the output of the shifter 93c2 from the output of the shifter 93d2, and a shifter 92c2 composed of three flip-flops for shifting the output of the subtractor 92c1. Further, the arithmetic unit 92d is provided with the output of the shifter 93c2 and the shifter 93c2.
Adder 92d1 for adding the outputs of d2, this adder 92d
The shifter 92d2 is composed of three flip-flops for shifting the output of 1.
【００６４】上記演算器９２ｅは、加算器９３ｅ3の出
力から加算器９３ｆ4の出力を減算する減算器９２ｅ1、
この減算器９２ｅ1の出力をシフトするシフタ９２ｅ2、
減算器９２ｅ1の出力とシフタ９２ｅ2の第１番目のフリ
ップフロップの出力を加算する加算器９２ｅ3、後述す
る加算器９２ｆ3からシフタ９２ｅ2の出力を減算する減
算器９２ｅ4から構成されている。また、上記演算器９
２ｆは、加算器９３ｈ3の出力から加算器９３ｇ4の出力
を減算する減算器９２ｆ1、この減算器９２ｆ1の出力を
シフトするシフタ９２ｆ2、減算器９２ｆ1の出力とシフ
タ９２ｆ2の第１番目のフリップフロップの出力を加算
する加算器９２ｆ3、加算器９２ｅ3とシフタ９２ｆ2の
出力を加算する加算器９２ｆ4から構成されている。ま
た、上記演算器９２ｇは、加算器９３ｆ3の出力と加算
器９３ｅ4の出力を加算する加算器９２ｇ1、この加算器
９２ｇ1の出力をシフトする２個のフリップフロップか
らなるシフタ９２ｇ2、この加算器９２ｇ1の出力とシフ
タ９２ｇ2の出力を加算する加算器９２ｇ3、後述するシ
フタｈ2の第１番目のフリップフロップの出力から加算
器９２ｇ3の出力を減算する減算器９２ｇ4から構成され
ている。また、上記演算器９２ｈは、加算器９３ｇ3の
出力と加算器９３ｈ4の出力を加算する加算器９２ｈ1、
この加算器９２ｈ1の出力をシフトする２個のフリップ
フロップからなるシフタ９２ｈ2、この加算器９２ｈ1の
出力とシフタ９２ｈ2の出力を加算する加算器９２ｈ3、
シフタｇ2の第１番目のフリップフロップの出力と加算
器９２ｈ3の出力を加算する加算器９２ｈ4から構成され
ている。The computing unit 92e subtracts the output of the adder 93f4 from the output of the adder 93e3,
A shifter 92e2 for shifting the output of the subtractor 92e1,
It is composed of an adder 92e3 for adding the output of the subtractor 92e1 and the output of the first flip-flop of the shifter 92e2, and a subtractor 92e4 for subtracting the output of the shifter 92e2 from an adder 92f3 described later. In addition, the arithmetic unit 9
2f is a subtractor 92f1 for subtracting the output of the adder 93g4 from the output of the adder 93h3, a shifter 92f2 for shifting the output of the subtractor 92f1, an output of the subtractor 92f1 and an output of the first flip-flop of the shifter 92f2. Is added by an adder 92f3, an adder 92e3, and an adder 92f4 that adds the outputs of the shifter 92f2. The arithmetic unit 92g includes an adder 92g1 for adding the output of the adder 93f3 and an output of the adder 93e4, a shifter 92g2 composed of two flip-flops for shifting the output of the adder 92g1, and the adder 92g1. It is composed of an adder 92g3 for adding the output and the output of the shifter 92g2, and a subtractor 92g4 for subtracting the output of the adder 92g3 from the output of the first flip-flop of the shifter h2 described later. The arithmetic unit 92h adds the output of the adder 93g3 and the output of the adder 93h4 to the adder 92h1,
A shifter 92h2 composed of two flip-flops for shifting the output of the adder 92h1, an adder 92h3 for adding the output of the adder 92h1 and the shifter 92h2,
It is composed of an adder 92h4 for adding the output of the first flip-flop of the shifter g2 and the output of the adder 92h3.
【００６５】また、ステージIの演算回路７１は上述し
たシリアル演算を実行して逆変換の出力データｆ0〜ｆ7
を出力するものであり、加算器９１ａ、９１ｂ、９１
ｃ、９１ｄと減算器９１ｅ、９１ｆ、９１ｇ、９１ｈか
ら構成されている。Further, the arithmetic circuit 71 of the stage I executes the above-mentioned serial arithmetic operation to output the inversely converted output data f0 to f7.
And adders 91a, 91b, 91
c, 91d and subtractors 91e, 91f, 91g, 91h.
【００６６】次に、本実施例の動作を説明する。Next, the operation of this embodiment will be described.
【００６７】全体動作 図１において、データ記憶装置１０に蓄えられているパ
ラレルデータはパラレル−シリアル変換装置１１に入力
され、パラレル−シリアル変換装置１１はデータ記憶装
置１０から読み込んだパラレルデータをシリアルデータ
に変換してデータ変換演算装置５０に出力する。データ
変換演算装置５０はパラレル−シリアル変換装置１１か
ら出力されたデータに対して一次元のＤＣＴ演算をシリ
アル演算の形で施す。この場合のシリアル演算は、デー
タ変換演算装置５０においてＤＣＴ演算係数を簡単な整
数比に変えた形のシリアル回路により行なわれる。シリ
アルＤＣＴ演算されたデータはシリアル−パラレル変換
装置１３に出力され、シリアル−パラレル変換装置１３
はデータ変換演算装置５０から出力されたシリアルデー
タをパラレルデータに変換してデータ記憶装置１０に書
き込む。上述した処理を縦横（順不同）二次元に施す。
また、量子化装置５１は、データ記憶装置１０に蓄えら
れたデータ変換演算後のデータに対して、ＤＣＴ演算係
数を簡単な整数比に変えることにより生じたゲインの変
化分を吸収するように構成された量子化テーブルの値で
逆数の乗算をすることによって量子化演算を行なう。す
なわち、ＤＣＴ演算係数を簡単な整数比に変え、整数比
として表されたことによって生ずる各出力のゲインの変
化分は量子化装置５１において吸収する。本実施例で
は、量子化テーブルを所定数倍（後述）することによっ
てゲインの変化分を量子化装置５１において吸収するよ
うにしている。ところで、このような量子化テーブルを
用いた場合、一見すると従来のものと比べて量子化演算
のbit幅が、従来のものよりも多く必要であるかのよう
にも考えられるが、実際には、量子化演算には、逆数の
乗算であるため、係数（例えば、７）の逆数も、７×２
／COS(N/16)πの逆数も、ともに無限小数となるため、
丸め近似を必要とし、ほぼ同じ程度の誤差を含む。すな
わち、従来のCOS係数を２進歩の小数で表現した時点で
丸め誤差が乗ってしまうので、整数の比に置き変えても
誤差を押さえるためにbit幅を大きくする必要はない。Overall Operation In FIG. 1, the parallel data stored in the data storage device 10 is input to the parallel-serial conversion device 11, and the parallel-serial conversion device 11 converts the parallel data read from the data storage device 10 into serial data. And output to the data conversion arithmetic unit 50. The data conversion calculation device 50 performs one-dimensional DCT calculation on the data output from the parallel-serial conversion device 11 in the form of serial calculation. The serial operation in this case is performed in the data conversion operation device 50 by a serial circuit in which the DCT operation coefficient is changed to a simple integer ratio. The data subjected to the serial DCT operation is output to the serial-parallel conversion device 13, and the serial-parallel conversion device 13
Converts serial data output from the data conversion arithmetic unit 50 into parallel data and writes the parallel data in the data storage unit 10. The above-described processing is performed in the vertical and horizontal (in no particular order) two-dimensional manner.
Further, the quantizer 51 is configured to absorb a change in gain caused by changing the DCT operation coefficient into a simple integer ratio for the data after data conversion operation stored in the data storage device 10. The quantization operation is performed by performing the reciprocal multiplication with the value of the quantization table thus generated. That is, the quantizer 51 absorbs the change in the gain of each output caused by changing the DCT calculation coefficient to a simple integer ratio and expressing it as an integer ratio. In this embodiment, the quantizer 51 absorbs the gain change by multiplying the quantization table by a predetermined number (described later). By the way, when such a quantization table is used, it can be considered that the bit width of the quantization operation is required to be larger than that of the conventional one at first glance, but in reality, it is actually Since the quantization operation is multiplication of reciprocal numbers, the reciprocal number of the coefficient (for example, 7) is also 7 × 2.
Since the reciprocal of / COS (N / 16) π is also an infinite decimal,
It requires rounding approximation and contains about the same error. That is, since the rounding error is added at the time when the conventional COS coefficient is expressed by a fractional number of two advances, it is not necessary to increase the bit width to suppress the error even if it is replaced with an integer ratio.
【００６８】上記データ変換演算装置５０により実行さ
れるシリアルＤＣＴ演算を以下に説明するシリアル演算
によって行なう。The serial DCT operation executed by the data conversion operation device 50 is performed by the serial operation described below.
【００６９】データ変換演算装置５０における動作（図
３） データ変換演算装置５０の基本的な動作は図１７に示す
従来例と同様であるが、このデータ変換演算装置５０に
おけるシリアル演算では後述するように一次元当りのゲ
インが65/64倍、二次元では4225/4096倍のゲインが変化
しているので、量子化時にその補正を行うように量子化
テーブルを4225/4096倍して、その値で除算（逆数の乗
算）することによって補正を行う。Operation in Data Conversion Operation Device 50 (FIG. 3) The basic operation of the data conversion operation device 50 is the same as the conventional example shown in FIG. 17, but the serial operation in this data conversion operation device 50 will be described later. Since the gain per one dimension is 65/64 times, and the gain in the two dimensions is 4225/4096 times, the quantization table is multiplied by 4225/4096 so as to correct it at the time of quantization. Correction is performed by dividing by (multiplication of reciprocal).
【００７０】以下、この演算について説明する。The calculation will be described below.
【００７１】ステージＩの演算回路６１の出力について
は、図１３及び図１７に示す従来例と同様であるので以
後、以下のように記する。The output of the arithmetic circuit 61 of the stage I is the same as that of the conventional example shown in FIGS. 13 and 17, and therefore will be described as follows.
【００７２】ｆ0+ｆ7=ａ0、ｆ0-ｆ7=ｂ0、ｆ1+ｆ6=ａ
1、ｆ1-ｆ6=ｂ1、ｆ2+ｆ5=ａ2、ｆ2-ｆ5=ｂ2、ｆ3+ｆ4=
ａ3、ｆ3-ｆ4=ｂ3 まず、図１７に示す従来例においてＦ0〜Ｆ7がａ0〜ａ3
およびｂ0〜ｂ3によってどのように表わされていたかを
示す。F0 + f7 = a0, f0-f7 = b0, f1 + f6 = a
1, f1-f6 = b1, f2 + f5 = a2, f2-f5 = b2, f3 + f4 =
a3, f3-f4 = b3 First, in the conventional example shown in FIG. 17, F0 to F7 are a0 to a3.
And b0 to b3.
【００７３】 Ｆ0＝（７２４ａ0＋７２４ａ1＋７２４ａ2＋７２４ａ3）×２０４８ Ｆ4＝（７２４ａ0−７２４ａ1−７２４ａ2＋７２４ａ3）×２０４８ Ｆ2＝（４７３ａ0＋１９２ａ1−１９２ａ2−４７３ａ3）×４０９６ Ｆ6＝（１９２ａ0−４７３ａ1＋４７３ａ2−１９２ａ3）×４０９６ Ｆ1＝（２９５ｂ0＋１６８３３ｂ1＋２５８８３ｂ2＋１５１０４ｂ3）×１６ Ｆ7＝（−１５１０４ｂ0＋２５８８３ｂ1−１６８３３ｂ2＋２５５０ｂ3） ×１６ Ｆ3＝（−１８１７６ｂ0−６４２５５ｂ1−１２８１５ｂ2＋２７２６４ｂ3） ×１６ Ｆ5＝（２７２６４ｂ0＋１２８１５ｂ1−６４２５５ｂ2＋１８１７６ｂ3） ×１６ この式を以下のように近似し簡略化する。F0 = (724a0 + 724a1 + 724a2 + 724a3) × 2048 F4 = (724a0−724a1−724a2 + 724a3) × 2048 F2 = (473a0 + 192a1−192a2 + 473 + 3 + 1 + 32 + 1 + 32 + 32 + 32 + 3 + 2 + 2 + 3 + 2 + 2 + 3 + 2 + 2 + 3 + 2 + 4 + 2 + 4 + 2 + 4 + 4 + 2 + 4 + 4 + 2 + 4 + 2 + 4 + 4 + 2 + 4 + 4 + 2 + 4 + 4 + 4 + 4 + 4 + 2 + 4 + 4 + 4 + 6 + 6. F7 = (-15104b0 + 25883b1-16833b2 + 2550b3) × 16 F3 = (-18176b0−64255b1-12815b2 + 27264b3) × 16 F5 = (27264b0 + 12815b1−64255b2 + 18176b3) × 16 A simplified expression is approximated as follows.
【００７４】 Ｆ0＝（９２ａ0＋９２ａ1＋９２ａ2＋９２ａ3）×１２８ Ｆ4＝（９２ａ0−９２ａ1−９２ａ2＋９２ａ3）×１２８ Ｆ2＝（６０ａ0＋２５ａ1−２５ａ2−６０ａ3）×２５６ Ｆ6＝（２５ａ0−６０ａ1＋６０ａ2−２５ａ3）×２５６ Ｆ1＝（１７ｂ0＋４８ｂ1＋７２ｂ2＋８５ｂ3）×６×３２ Ｆ7＝（−８５ｂ0＋７２ｂ1−４８ｂ2＋１７ｂ3）×６×３２ Ｆ3＝（−４８ｂ0−８５ｂ1−１７ｂ2＋７２ｂ3）×６×３２ Ｆ5＝（７２ｂ0＋１７ｂ1−８５ｂ2＋４８ｂ3）×６×３２ ここで、各係数の比は従来のものと、ほぼ同等であるの
で各出力Ｆ0〜Ｆ7の比はほぼ同等と考えられるが、その
出力のゲインがどのように変化しているかについて考察
してみる。F0 = (92a0 + 92a1 + 92a2 + 92a3) × 128 F4 = (92a0-92a1−92a2 + 92a3) × 128 F2 = (60a0 + 25a1-25a2-60a3) × 256 F6 = (25a0-60a1 + 60a2-25a3 + 25a3) × 25 × 32 F7 = (− 85b0 + 72b1−48b2 + 17b3) × 6 × 32 F3 = (− 48b0−85b1−17b2 + 72b3) × 6 × 32 F5 = (72b0 + 17b1−85b2 + 48b3) × 6 × 32 Here, the ratio of each coefficient is conventional. Since it is almost the same, the ratios of the outputs F0 to F7 are considered to be almost the same, but let us consider how the output gain changes.
【００７５】出力Ｆ0についてみると本来のＤＣＴの計
算式では、出力Ｆ0は入力ｆ0〜ｆ7の和の2√2倍となっ
ているが、この比率では２のべきを除いて２３倍となっ
ている。２のべき分は、取り込みのタイミングをずらす
ことによって無視できるので２３に2√2を乗ずると約６
５となる。よってゲインは65/64倍となっていることが
わかる。Regarding the output F0, in the original DCT calculation formula, the output F0 is 2√2 times the sum of the inputs f0 to f7, but this ratio is 23 times except the power of 2. There is. The power of 2 can be ignored by shifting the timing of capture, so multiplying 23 by 2√2 gives about 6
It becomes 5. Therefore, it can be seen that the gain is 65/64 times.
【００７６】このような演算式によりＤＣＴ変換を行な
うことにより、演算に必要な回路構成としてフリップフ
ロップ（ＦＦ）７０個、１ Add unit ５２個で済む。ま
た図５にあるようなタイミングによって一次元の処理を
行なうことができる。但し、図５はＦ0、Ｆ4についての
タイミングであり、他については最終出力については同
じであるが各ステージにおける出力に関しては異なる。By performing the DCT conversion with such an arithmetic expression, the circuit configuration required for the operation is 70 flip-flops (FF) and 1 add unit 52. Further, one-dimensional processing can be performed with the timing as shown in FIG. However, FIG. 5 shows the timing for F0 and F4, and the other is the same in the final output but different in the output in each stage.
【００７７】実際には上記の演算式をさらに以下のよう
に変形して回路を構成する。In practice, the above arithmetic expression is further modified as follows to form a circuit.
【００７８】 Ｆ0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２×８×４６ Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２×８×４６ Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８×１０ Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ2）×４０）×２×８×１０ Ｆ7＝（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２ −（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）×１２ Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６ −（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×１２ Ｆ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×６ −（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×４）×１２ Ｆ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×２ −（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×１０）×１２ 以下、上記演算式に従って構成されたデータ変換演算装
置５０の動作を説明する。F0 = ((a0 + a3) × 16 + (a1 + a2) × 16) × 2 × 8 × 46 F4 = ((a0 + a3) × 16− (a1 + a2) × 16) × 2 × 8 × 46 F6 = ((a0− a3) * 40- (a1-a2) * 96) * 2 * 8 * 10 F2 = ((a0-a3) * 96 + (a1-a2) * 40) * 2 * 8 * 10 F7 = (((48 * (B1 + b2) + 68 × b3) × 2) × 2-((48 × (b2-b1) + 68 × b0) × 2) × 10) × 12 F3 = (((96 × b3−68 × (b1 + b2)) × 2) × 6-((96 × b0-68 × (b2-b1)) × 2) × 4) × 12 F5 = (((96 × b0-68 × (b2-b1)) × 2) × 6- ((96 × b3-68 × (b1 + b2)) × 2) × 4) × 12 F1 = (((48 × (b2-b1) + 68 × b0) × 2) × 2-((48 × (b1 + b2) +68 × b3) × 2) × 10) × 12 Follow the above formula The operation of the configuration data conversion operation unit 50 will be described.
【００７９】まず、ＤＣＴ演算処理の場合を述べると、
ここでは、ステージIの演算回路６１において加算器８
１ａに入力データｆ0とｆ7、加算器８１ｂに入力データ
ｆ1とｆ6、加算器８１ｃに入力データｆ2とｆ5、加算器
８１ｄに入力データｆ3とｆ4、減算器８１ｅに入力デー
タｆ3とｆ4、減算器８１ｆに入力データｆ2とｆ5、減算
器８１ｇに入力データｆ1とｆ6、減算器８１ｈに入力デ
ータｆ0とｆ7が入力される。これにより加算器８１ａは
入力データｆ0とｆ7の加算結果を出力し、加算器８１ｂ
は入力データｆ1とｆ6の加算結果を出力し、加算器８１
ｃは入力データｆ2とｆ5の加算結果ｆ2＋ｆ5を出力し、
加算器８１ｄは入力データｆ3とｆ4の加算結果を出力す
るようになる。また、減算器８１ｅは入力データｆ3と
ｆ4の減算結果を出力し、減算器８１ｆは入力データｆ2
とｆ5の減算結果を出力し、減算器８１ｇは入力データ
ｆ1とｆ6の減算結果を出力し、減算器８１ｈは入力デー
タｆ0とｆ7の減算結果を出力するようになる。この場合
の入力データは、図４に示すように７bitと１bitのサイ
ンビットの８bitのデータからなっている。また、出力
データは、図５Iに示すように７＋１bitと１bitのサイ
ンビットからなっている。 次いで、ステージIIの演算
回路６２に進む。この演算回路６２のシリアル演算器８
２ａ〜８２ｈには、ステージIの演算回路６１で加算あ
るいは減算された加減算結果ａ0、ｂ0、ａ1、ｂ1、ａ
2、ｂ2、ａ3、ｂ3が入力データとして与えられる。上記
演算器８２ａでは、係数を簡単な整数比に近似した場合
のＤＣＴシリアル演算式Ｆ0＝（（ａ0＋ａ3）×１６＋
（ａ1＋ａ2）×１６）×２×８×４６及び、Ｆ4＝
（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２×８
×４６に共通する（ａ0＋ａ3）×１６の演算を実行す
る。この場合、演算器８２ａには、加算器８１ａの出力
（ａ0）と加算器８１ｄの出力（ａ3）とが入力され、加
算器８２ａ1でこれら入力を加算し、この加算結果がシ
フタ８２ａ2に与えられる。シフタ８２ａ2からは、図５
Ｉに示すように、３個のフリップフロップの動作だけ遅
延して出力される。また上記演算器８２ｂでは、係数を
簡単な整数比に近似した場合のＤＣＴシリアル演算式Ｆ
0＝（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２
×８×４６及び、Ｆ4＝（（ａ0＋ａ3）×１６−（ａ1＋
ａ2）×１６）×２×８×４６に共通する（ａ1＋ａ2）
×１６の演算を実行する。この場合、演算器８２ｂに
は、加算器８１ｂの出力（ａ1）と加算器８１ｃの出力
（ａ2）とが入力され、加算器８２ｂ1でこれら入力を加
算し、この加算結果がシフタ８２ｂ2に与えられる。シ
フタ８２ｂ2からは、図５Ｉに示すように、３個のフリ
ップフロップの動作だけ遅延して出力される。First, the case of the DCT calculation processing will be described.
Here, the adder 8 in the arithmetic circuit 61 of the stage I is
1a has input data f0 and f7, adder 81b has input data f1 and f6, adder 81c has input data f2 and f5, adder 81d has input data f3 and f4, and subtractor 81e has input data f3 and f4. Input data f2 and f5 are input to 81f, input data f1 and f6 are input to the subtractor 81g, and input data f0 and f7 are input to the subtractor 81h. As a result, the adder 81a outputs the addition result of the input data f0 and f7, and the adder 81b
Outputs the addition result of the input data f1 and f6, and the adder 81
c outputs the addition result f2 + f5 of the input data f2 and f5,
The adder 81d outputs the addition result of the input data f3 and f4. The subtracter 81e outputs the subtraction result of the input data f3 and f4, and the subtractor 81f outputs the input data f2.
And the subtraction result of f5 is output, the subtracter 81g outputs the subtraction result of the input data f1 and f6, and the subtractor 81h outputs the subtraction result of the input data f0 and f7. The input data in this case consists of 8-bit data of 7-bit and 1-bit sign bit as shown in FIG. The output data is composed of 7 + 1 bit and 1 bit sign bit as shown in FIG. 5I. Next, the operation circuit 62 of stage II is proceeded to. Serial arithmetic unit 8 of the arithmetic circuit 62
2a to 82h include addition / subtraction results a0, b0, a1, b1, a added or subtracted by the arithmetic circuit 61 of the stage I.
2, b2, a3, b3 are given as input data. In the arithmetic unit 82a, the DCT serial arithmetic expression F0 = ((a0 + a3) × 16 + when the coefficients are approximated to a simple integer ratio
(A1 + a2) × 16) × 2 × 8 × 46 and F4 =
((A0 + a3) × 16− (a1 + a2) × 16) × 2 × 8
The operation of (a0 + a3) * 16 which is common to * 46 is executed. In this case, the output (a0) of the adder 81a and the output (a3) of the adder 81d are input to the arithmetic unit 82a, these inputs are added by the adder 82a1, and the addition result is given to the shifter 82a2. . From the shifter 82a2, see FIG.
As shown by I, the output is delayed by the operation of the three flip-flops. Further, in the arithmetic unit 82b, the DCT serial arithmetic expression F when the coefficient is approximated to a simple integer ratio is used.
0 = ((a0 + a3) × 16 + (a1 + a2) × 16) × 2
× 8 × 46 and F4 = ((a0 + a3) × 16− (a1 +
a2) × 16) × 2 × 8 × 46 (a1 + a2)
The operation of × 16 is executed. In this case, the output (a1) of the adder 81b and the output (a2) of the adder 81c are input to the arithmetic unit 82b, these inputs are added by the adder 82b1, and the addition result is given to the shifter 82b2. . From the shifter 82b2, as shown in FIG. 5I, the output is delayed by the operations of the three flip-flops.
【００８０】また上記演算器８２ｃでは、係数を簡単な
整数比に近似した場合のＤＣＴシリアル演算式Ｆ6＝
（（ａ0−ａ3）×４０−（ａ1−ａ2）×９６）×２×８
×１０及び、Ｆ2＝（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２×８×１０の（ａ1−ａ2）×９６と
（ａ1−ａ2）×４０の演算を実行する。この場合、演算
器８２ｃには、加算器８１ｂの出力（ａ1）と加算器８
１ｃの出力（ａ2）とが入力され、減算器８２ｃ1で加算
器８１ｂの出力から加算器８１ｃの出力で減算すると
（ａ1−ａ2）が求められる。この減算器８２ｃ1の出力
をシフタ８２ｃ2に与え、このシフタ８２ｃ2の第１番目
のフリップフロップの出力とシフタ８２ｃ2の出力を加
算器８２ｃ3により加算し、またシフタ８２ｃ2の第２番
目のフリップフロップの出力と加算器８２ｃ3の出力を
８２ｃ4により加算することにより（ａ1−ａ2）×４０
と（ａ1−ａ2）×９６が求められることになる。この場
合、図５の入力に示す入力データに対して演算器８２ｃ
では、同図IIに示すタイミングで上述の演算結果を出力
データとして発生するようになる。また上記演算器８２
ｄでは、係数を簡単な整数比に近似した場合のＤＣＴシ
リアル演算式Ｆ6＝（（ａ0−ａ3）×４０−（ａ1−ａ
2）×９６）×２×８×１０及び、Ｆ2＝（（ａ0−ａ3）
×９６＋（ａ1−ａ2）×４０）×２×８×１０の（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６の演算を実行す
る。この場合、演算器８２ｄには、加算器８１ａの出力
（ａ0）と加算器８１ｄの出力（ａ3）とが入力され、減
算器８２ｄ1で加算器８１ａの出力を加算器８１ｄの出
力で減算すると（ａ0−ａ3）が求められる。この減算器
８２ｄ1の出力をシフタ８２ｄ2に与え、このシフタ８２
ｄ2の第１番目のフリップフロップの出力とシフタ８２
ｄ2の出力を加算器８２ｄ3により加算し、またシフタ８
２ｄ2の第２番目のフリップフロップの出力と加算器８
２ｄ3の出力を８２ｄ4により加算することにより（ａ0
−ａ3）×４０と（ａ0−ａ3）×９６が求められること
になる。この場合、図５の入力に示す入力データに対し
て演算器８２ｄでは、同図IIに示すタイミングで上述の
演算結果を出力データとして発生するようになる。Further, in the arithmetic unit 82c, the DCT serial arithmetic expression F6 = when the coefficient is approximated to a simple integer ratio
((A0-a3) x 40- (a1-a2) x 96) x 2 x 8
X10 and F2 = ((a0-a3) * 96 + (a1-a)
2) The operation of (a1-a2) * 96 and (a1-a2) * 40 of (x40) * 2 * 8 * 10 is executed. In this case, the calculator 82c includes the output (a1) of the adder 81b and the adder 8c.
The output (a2) of 1c is input, and the subtracter 82c1 subtracts the output of the adder 81b from the output of the adder 81c to obtain (a1-a2). The output of the subtracter 82c1 is given to the shifter 82c2, the output of the first flip-flop of the shifter 82c2 and the output of the shifter 82c2 are added by the adder 82c3, and the output of the second flip-flop of the shifter 82c2 is added. (A1−a2) × 40 by adding the output of the adder 82c3 by 82c4
And (a1−a2) × 96 will be obtained. In this case, the arithmetic unit 82c is applied to the input data shown in the input of FIG.
Then, the above calculation result is generated as output data at the timing shown in FIG. In addition, the arithmetic unit 82
In d, the DCT serial arithmetic expression F6 = ((a0-a3) * 40- (a1-a) when the coefficient is approximated to a simple integer ratio
2) x 96) x 2 x 8 x 10 and F2 = ((a0-a3)
× 96 + (a1−a2) × 40) × 2 × 8 × 10 (a0
-A3) * 40 and (a0-a3) * 96 are executed. In this case, the output (a0) of the adder 81a and the output (a3) of the adder 81d are input to the calculator 82d, and when the output of the adder 81a is subtracted by the output of the adder 81d by the subtractor 82d1 ( a0-a3) is required. The output of the subtractor 82d1 is given to the shifter 82d2,
The output of the first flip-flop d2 and the shifter 82
The output of d2 is added by the adder 82d3, and the shifter 8
The output of the second 2d2 flip-flop and the adder 8
By adding the output of 2d3 by 82d4 (a0
-A3) * 40 and (a0-a3) * 96 will be obtained. In this case, with respect to the input data shown in the input of FIG. 5, the calculator 82d generates the above-mentioned calculation result as output data at the timing shown in FIG.
【００８１】一方、上記演算器８２ｅでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ0の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ0の演算を実行する。この
場合、演算器８２ｅのシフタ８２ｅ1には、減算器８１
ｅの出力（ｂ0）が入力され、シフタ８２ｅ1の第３番目
のフリップフロップの出力が加算器８２ｅ2により加算
されるとともに、この加算結果がシフタ８２ｅ3により
１クロック遅延して出力され、また、シフタ８２ｅ1の
第１番目のフリップフロップの出力と第５番目のフリッ
プフロップの出力が加算器８２ｅ4により加算されて、
６８×ｂ0及び９６×ｂ0が求められることになる。この
場合、図５の入力に示す入力データに対して演算器８２
ｅでは、同図IIに示すタイミングで上述の演算結果を出
力データとして発生するようになる。On the other hand, in the arithmetic unit 82e, the DCT serial arithmetic expression F7 = when the coefficient is approximated to a simple integer ratio
(((48 × (b1 + b2) + 68 × b3) × 2) × 2-
((48 x (b2-b1) + 68 x b0) x 2) x 10)
× 12 and F1 = (((48 × (b2-b1) + 68 × b0)
× 2) × 2-((48 × (b1 + b2) + 68 × b3) ×
2) × 10) × 12 68 × b0 operation and F3 =
(((96 × b3−68 × (b1 + b2)) × 2) × 6−
((96 × b0-68 × (b2-b1)) × 2) × 4) ×
12 and F5 = (((96 * b0-68 * (b2-b1))) *
2) x 6-((96 x b3 -68 x (b1 + b2)) x
2) × 4) × 12 96 × b0 operations are executed. In this case, the subtracter 81 is included in the shifter 82e1 of the arithmetic unit 82e.
The output (b0) of e is input, the output of the third flip-flop of the shifter 82e1 is added by the adder 82e2, the result of this addition is output by the shifter 82e3 delayed by one clock, and the shifter 82e1 is also output. The output of the first flip-flop of and the output of the fifth flip-flop are added by the adder 82e4,
68 × b0 and 96 × b0 will be obtained. In this case, the arithmetic unit 82 is applied to the input data shown in the input of FIG.
In the case of e, the above calculation result is generated as output data at the timing shown in FIG.
【００８２】また、上記演算器８２ｆでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ2−ｂ1）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ2−ｂ1）の演算
を実行する。この場合、演算器８２ｆには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、減算器８２ｆ1で加算器８１ｇの出力を加算器８１
ｆの出力で減算すると（ｂ2−ｂ1）が求められる。この
減算器８２ｆ1の出力をシフタ８２ｆ2に与え、このシフ
タ８２ｆ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｆ3により
加算し、またシフタ８２ｆ2の出力と減算器８２ｆ1の出
力を８２ｆ4により加算することにより（ｂ2−ｂ1）×
４８と（ｂ2−ｂ1）×６８が求められることになる。こ
の場合、図５の入力に示す入力データに対して演算器８
２ｆでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。Further, in the arithmetic unit 82f, the DCT serial arithmetic expression F7 = when the coefficient is approximated to a simple integer ratio
(((48 × (b1 + b2) + 68 × b3) × 2) × 2-
((48 x (b2-b1) + 68 x b0) x 2) x 10)
× 12 and F1 = (((48 × (b2-b1) + 68 × b0)
× 2) × 2-((48 × (b1 + b2) + 68 × b3) ×
2) × 10) × 12 48 × (b2-b1) operations and
F3 = (((96 × b3−68 × (b1 + b2)) × 2) ×
6-((96 * b0-68 * (b2-b1)) * 2) *
4) × 12 and F5 = (((96 × b0-68 × (b2-b
1)) × 2) × 6-((96 × b3−68 × (b1 + b
2)) × 2) × 4) × 12 68 × (b2-b1) operations are executed. In this case, the calculator 82f includes a subtracter 81
The output (b1) of f and the output (b2) of the subtractor 81g are input, and the output of the adder 81g is added to the adder 81 by the subtractor 82f1.
Subtracting with the output of f gives (b2-b1). The output of the subtractor 82f1 is applied to the shifter 82f2, and the output of the second flip-flop of the shifter 82f2 and the third
The output of the second flip-flop is added by the adder 82f3, and the output of the shifter 82f2 and the output of the subtractor 82f1 are added by 82f4 (b2-b1) *
48 and (b2-b1) * 68 will be obtained. In this case, the arithmetic unit 8 is used for the input data shown in the input of FIG.
In 2f, the above calculation result is generated as input data at the timing shown in FIG.
【００８３】また、上記演算器８２ｇでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の４８×（ｂ1＋ｂ2）の演算及び、
Ｆ3＝（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×
６−（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×
４）×１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ
1））×２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ
2））×２）×４）×１２の６８×（ｂ1＋ｂ2）の演算
を実行する。この場合、演算器８２ｇには、減算器８１
ｆの出力（ｂ1）と減算器８１ｇの出力（ｂ2）が入力さ
れ、加算器８２ｇ1で加算器８１ｆの出力と加算器８１
ｇの出力を加算すると（ｂ1＋ｂ2）が求められる。この
加算器８２ｇ1の出力をシフタ８２ｇ2に与え、このシフ
タ８２ｇ2の第２番目のフリップフロップの出力と第３
番目のフリップフロップの出力を加算器８２ｇ3により
加算し、またシフタ８２ｇ2の出力と加算器８２ｇ1の出
力を８２ｇ4により加算することにより（ｂ1＋ｂ2）×
４８と（ｂ1＋ｂ2）×６８が求められることになる。こ
の場合、図５の入力に示す入力データに対して演算器８
２ｇでは、同図IIに示すタイミングで上述の演算結果を
入力データとして発生するようになる。Further, in the arithmetic unit 82g, the DCT serial arithmetic expression F7 = when the coefficient is approximated to a simple integer ratio
(((48 × (b1 + b2) + 68 × b3) × 2) × 2-
((48 x (b2-b1) + 68 x b0) x 2) x 10)
× 12 and F1 = (((48 × (b2-b1) + 68 × b0)
× 2) × 2-((48 × (b1 + b2) + 68 × b3) ×
2) × 10) × 12 48 × (b1 + b2) operations and
F3 = (((96 × b3−68 × (b1 + b2)) × 2) ×
6-((96 * b0-68 * (b2-b1)) * 2) *
4) × 12 and F5 = (((96 × b0-68 × (b2-b
1)) × 2) × 6-((96 × b3−68 × (b1 + b
2)) × 2) × 4) × 12 68 × (b1 + b2) calculations are executed. In this case, the calculator 82g includes a subtracter 81
The output (b1) of f and the output (b2) of the subtractor 81g are input, and the adder 82g1 outputs the output of the adder 81f and the adder 81g.
By adding the outputs of g, (b1 + b2) is obtained. The output of the adder 82g1 is given to the shifter 82g2, and the output of the second flip-flop of the shifter 82g2 and the third
The output of the th flip-flop is added by the adder 82g3, and the output of the shifter 82g2 and the output of the adder 82g1 are added by 82g4 (b1 + b2) ×
48 and (b1 + b2) * 68 will be obtained. In this case, the arithmetic unit 8 is used for the input data shown in the input of FIG.
In 2g, the above calculation result is generated as input data at the timing shown in FIG.
【００８４】また、上記演算器８２ｈでは、係数を簡単
な整数比に近似した場合のＤＣＴシリアル演算式Ｆ7＝
（（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×２）×２−
（（４８×（ｂ2−ｂ1）＋６８×ｂ0）×２）×１０）
×１２とＦ1＝（（（４８×（ｂ2−ｂ1）＋６８×ｂ0）
×２）×２−（（４８×（ｂ1＋ｂ2）＋６８×ｂ3）×
２）×１０）×１２の６８×ｂ3の演算及び、Ｆ3＝
（（（９６×ｂ3−６８×（ｂ1＋ｂ2））×２）×６−
（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）×４）×
１２とＦ5＝（（（９６×ｂ0−６８×（ｂ2−ｂ1））×
２）×６−（（９６×ｂ3−６８×（ｂ1＋ｂ2））×
２）×４）×１２の９６×ｂ3の演算を実行する。この
場合、演算器８２ｈのシフタ８２ｈ1には、減算器８１
ｈの出力（ｂ3）が入力され、シフタ８２ｈ1の第３番目
のフリップフロップの出力と第４番目のフリップフロッ
プの出力が加算器８２ｈ2により加算されるとともに、
この加算結果がシフタ８２ｈ3により１クロック遅延し
て出力され、また、シフタ８２ｈ1の第１番目のフリッ
プフロップの出力と第５番目のフリップフロップの出力
が加算器８２ｈ4により加算されて、６８×ｂ3及び９６
×ｂ3が求められることになる。この場合、図５の入力
に示す入力データに対して演算器８２ｈでは、同図IIに
示すタイミングで上述の演算結果を入力データとして発
生するようになる。Further, in the arithmetic unit 82h, the DCT serial arithmetic expression F7 = when the coefficient is approximated to a simple integer ratio
(((48 × (b1 + b2) + 68 × b3) × 2) × 2-
((48 x (b2-b1) + 68 x b0) x 2) x 10)
× 12 and F1 = (((48 × (b2-b1) + 68 × b0)
× 2) × 2-((48 × (b1 + b2) + 68 × b3) ×
2) × 10) × 12 68 × b3 operation and F3 =
(((96 × b3−68 × (b1 + b2)) × 2) × 6−
((96 × b0-68 × (b2-b1)) × 2) × 4) ×
12 and F5 = (((96 * b0-68 * (b2-b1))) *
2) x 6-((96 x b3 -68 x (b1 + b2)) x
2) × 4) × 12 96 × b3 operations are executed. In this case, the subtracter 81 is included in the shifter 82h1 of the arithmetic unit 82h.
The output (b3) of h is input, the outputs of the third and fourth flip-flops of the shifter 82h1 are added by the adder 82h2, and
This addition result is output by the shifter 82h3 with a delay of one clock, and the output of the first flip-flop of the shifter 82h1 and the output of the fifth flip-flop of the shifter 82h1 are added by the adder 82h4 to obtain 68 × b3 and 96
Xb3 is required. In this case, with respect to the input data shown in the input of FIG. 5, the calculator 82h generates the above-mentioned calculation result as the input data at the timing shown in FIG.
【００８５】次いで、ステージIIIの演算回路６３に進
む。この演算回路６３では、ステージIIの演算回路６２
の演算器８２ａ、８２ｂの出力が加算器８３ａおよび減
算器８３ｂに与えられ、同様にして演算器８２ｃ、８２
ｄの出力が減算器８３ｃ及び加算器８３ｄに与えられ、
さらに演算器８２ｅ、８２ｆの出力が加算器８３ｅ及び
減算器８３ｆに、演算器８２ｇ、８２ｈの出力が減算器
８３及び加算器８３ｈに与えられる。これにより、加算
器８３ａは、ステージIIの演算回路８２の演算器８２ａ
と演算器８２ｂの出力を加算した結果（（ａ0＋ａ3）×
１６＋（ａ1＋ａ2）×１６）×２を出力し、減算器８３
ｂはステージIIの演算回路６２の演算器８２ａから演算
器８２ｂの出力を減算した結果（（ａ0＋ａ3）×１６−
（ａ1＋ａ2）×１６）×２を出力し、減算器８３ｃはス
テージIIの演算回路６２の演算器８２ｃから演算器８２
ｄの出力を減算した結果（（ａ0−ａ3）×４０−（ａ1
−ａ2）×９６）×２を出力し、加算器８３ｄは、ステ
ージIIの演算回路６２の演算器８２ｃと演算器８２ｄの
出力を加算した結果（（ａ0−ａ3）×９６＋（ａ1−ａ
2）×４０）×２を出力するようになる。また、加算器
８３ｅは、ステージIIの演算回路８２の演算器８２ｅと
演算器８２ｆの出力を加算した結果（４８×（ｂ2−ｂ
1）＋６８×ｂ0）×２を出力し、減算器８３ｆはステー
ジIIの演算回路６２の演算器８２ｅから演算器８２ｆの
出力を減算した結果（９６×ｂ0−６８×（ｂ2−ｂ
1））×２を出力し、減算器８３ｇはステージIIの演算
回路６２の演算器８２ｇから演算器８２ｈの出力を減算
した結果（９６×ｂ3−６８×（ｂ1＋ｂ2））×２を出
力し、加算器８３ｈは、ステージIIの演算回路６２の演
算器８２ｇと演算器８２ｈの出力を加算した結果（４８
×（ｂ1＋ｂ2）＋６８×ｂ3）×２を出力するようにな
る。この場合、図５の入力データに対して各加算器８３
ａ、８３ｄ、８３ｅ、８３ｈ及び減算器８３ｂ、８３
ｃ、８３ｆ、８３ｇでは、同図IIIに示すタイミング
で、それぞれの演算結果を出力するようになる。Next, the operation circuit 63 of the stage III is proceeded to. In this arithmetic circuit 63, the arithmetic circuit 62 of stage II
The outputs of the arithmetic units 82a and 82b are given to the adder 83a and the subtractor 83b.
The output of d is given to the subtractor 83c and the adder 83d,
Further, the outputs of the arithmetic units 82e and 82f are given to the adder 83e and the subtractor 83f, and the outputs of the arithmetic units 82g and 82h are given to the subtractor 83 and the adder 83h. As a result, the adder 83a becomes the arithmetic unit 82a of the arithmetic circuit 82 of the stage II.
And the output of the calculator 82b ((a0 + a3) ×
16+ (a1 + a2) × 16) × 2 is output, and the subtracter 83
b is the result of subtracting the output of the computing unit 82b from the computing unit 82a of the computing circuit 62 of stage II ((a0 + a3) × 16−
(A1 + a2) × 16) × 2 is output, and the subtractor 83c outputs the arithmetic unit 82c from the arithmetic unit 82c of the arithmetic circuit 62 of the stage II.
The result of subtracting the output of d ((a0-a3) x 40- (a1
-A2) × 96) × 2 is output, and the adder 83d adds the outputs of the arithmetic unit 82c and the arithmetic unit 82d of the arithmetic circuit 62 of stage II ((a0-a3) × 96 + (a1-a)
2) x 40) x 2 will be output. Further, the adder 83e adds the outputs of the arithmetic units 82e and 82f of the arithmetic circuit 82 of the stage II (48 × (b2-b)
1) + 68 × b0) × 2 is output, and the subtractor 83f subtracts the output of the arithmetic unit 82f from the arithmetic unit 82e of the arithmetic circuit 62 of stage II (96 × b0-68 × (b2-b)
1)) × 2 is output, and the subtractor 83g subtracts the output of the arithmetic unit 82h from the arithmetic unit 82g of the arithmetic circuit 62 of stage II to output (96 × b3−68 × (b1 + b2)) × 2, The adder 83h adds the output of the arithmetic unit 82g of the arithmetic circuit 62 of the stage II and the output of the arithmetic unit 82h (48
Outputs x (b1 + b2) + 68 × b3) × 2. In this case, each adder 83 is added to the input data of FIG.
a, 83d, 83e, 83h and subtractors 83b, 83
In c, 83f, and 83g, the respective calculation results are output at the timing shown in FIG.
【００８６】次いで、ステージIVの演算回路６４に進
む。この演算回路６４では、ステージIIIの演算回路６
３の加算器８３ａの出力が演算器８４ａに与えられ、同
様にして減算器８３ｂの出力が演算器８４ｂに、減算器
８３ｃの出力が演算器８４ｃに、加算器８３ｄの出力が
演算器８４ｄに、加算器８３ｅの出力が演算器８４ｅ
に、減算器８３ｆの出力が演算器８４ｆに、減算器８３
ｇの出力が演算器８４ｇに、加算器８３ｈの出力が演算
器８４ｈにそれぞれ与えられる。これにより、演算器８
４ａは、ステージIIIの演算回路６３の加算器８３ａの
出力（（ａ0＋ａ3）×１６＋（ａ1＋ａ2）×１６）×２
に対して×８×４６の演算を実行し、その演算結果を出
力データＦ0として出力する。また、演算器８４ｂは、
ステージIIIの演算回路６３の減算器８３ｂの出力
（（ａ0＋ａ3）×１６−（ａ1＋ａ2）×１６）×２に対
して×８×４６の演算を実行し、その演算結果を出力デ
ータＦ4として出力する。同様に、演算器８４ｃは、ス
テージIIIの演算回路６３の減算器８３ｃの出力（（ａ0
−ａ3）×４０−（ａ1−ａ2）×９６）×２に対して×
８×１０の演算を実行し、その演算結果を出力データＦ
6として出力する。また、演算器８４ｄは、ステージIII
の演算回路６３の加算器８３ｄの出力（（ａ0−ａ3）×
９６＋（ａ1−ａ2）×４０）×２に対して×８×１０の
演算を実行し、その演算結果を出力データＦ2として出
力する。Next, the operation circuit 64 of the stage IV is proceeded to. In this arithmetic circuit 64, the arithmetic circuit 6 of stage III
The output of the adder 83a of 3 is given to the calculator 84a, and similarly, the output of the subtractor 83b is given to the calculator 84b, the output of the subtractor 83c is given to the calculator 84c, and the output of the adder 83d is given to the calculator 84d. , The output of the adder 83e is the calculator 84e
The output of the subtractor 83f is supplied to the calculator 84f
The output of g is given to the calculator 84g, and the output of the adder 83h is given to the calculator 84h. As a result, the computing unit 8
4a is the output of the adder 83a of the arithmetic circuit 63 of stage III ((a0 + a3) × 16 + (a1 + a2) × 16) × 2
The calculation of × 8 × 46 is executed with respect to, and the calculation result is output as output data F0. Further, the computing unit 84b is
The operation of the output ((a0 + a3) * 16- (a1 + a2) * 16) * 2 of the subtractor 83b of the operation circuit 63 of the stage III is executed by * 8 * 46 and the operation result is output as the output data F4. . Similarly, the arithmetic unit 84c outputs the output of the subtractor 83c ((a0
-A3) x 40- (a1-a2) x 96) x 2 for x
8 × 10 calculation is executed, and the calculation result is output data F
Output as 6. The computing unit 84d is the stage III.
Output of the adder 83d of the arithmetic circuit 63 ((a0-a3) ×
96+ (a1−a2) × 40) × 2 is subjected to an operation of × 8 × 10 and the result of the operation is output as output data F2.
【００８７】また、ｏｄｄ側においては、演算器８４ｅ
のシフタ８２ｅ1には加算器８３ｅの出力（（４８×
（ｂ2−ｂ1）＋６８×ｂ0）×２）が入力され、このシ
フタ８４ｅ1の出力と加算器８３ｅの出力を加算器８４
ｅ2で加算し、また、後述するシフタ８４ｈ1の第１番目
のフリップフロップの出力から、この加算器８４ｅ2の
出力を減算器８４ｅ3で減算する。減算器８４ｅ3の出力
はシフタ８４ｅ4に与えられ、このシフタ８４ｅ4の出力
から減算器８４ｅ3の出力を減算器８４ｅ5により減算
し、その演算結果を出力データＦ7として出力する。ま
た、演算器８４ｆのシフタ８２ｆ1には減算器８３ｆの
出力（（９６×ｂ0−６８×（ｂ2−ｂ1））×２）が入
力され、このシフタ８４ｆ1の第１番目のフリップフロ
ップの出力と減算器８３ｆの出力を加算器８４ｆ2で加
算する。また、後述する加算器８４ｇ2の出力から、こ
のシフタ８４ｆ1の出力を、この減算器８４ｆ3で減算す
る。減算器８４ｆ3の出力はシフタ８４ｆ4に与えられ、
このシフタ８４ｆ4の出力から減算器８４ｆ3の出力を減
算器８４ｆ5により減算し、その演算結果を出力データ
Ｆ3として出力する。また、演算器８４ｇのシフタ８２
ｇ1には減算器８３ｇの出力（（９６×ｂ3−６８×（ｂ
1＋ｂ2））×２）が入力され、このシフタ８４ｇ1の第
１番目のフリップフロップの出力と減算器８３ｇの出力
を加算器８４ｇ2で加算する。また、加算器８４ｆ2の出
力と、このシフタ８４ｇ1の出力を、この加算器８４ｇ3
で加算する。加算器８４ｇ3の出力はシフタ８４ｇ4に与
えられ、このシフタ８４ｇ4の出力から加算器８４ｇ3の
出力を減算器８４ｇ5により減算し、その演算結果を出
力データＦ5として出力する。また、演算器８４ｈのシ
フタ８２ｈ1には加算器８３ｈの出力（（４８×（ｂ1＋
ｂ2）＋６８×ｂ3）×２）が入力され、このシフタ８４
ｈ1の出力と加算器８３ｈの出力を加算器８４ｈ2で加算
し、また、シフタ８４ｅ1の第１番目のフリップフロッ
プの出力と、この加算器８４ｈ2の出力を加算器８４ｈ3
で減算する。加算器８４ｈ3の出力はシフタ８４ｈ4に与
えられ、このシフタ８４ｈ4の出力から加算器８４ｈ3の
出力を減算器８４ｈ5により減算し、その演算結果を出
力データＦ1として出力する。この場合、上記ステージI
Vの演算回路６４の各演算器８４ａ〜８４ｈでは図５の
入力データに対してシリアル演算を実行し、同図IVに示
すタイミングで、その演算結果を出力データＦ0〜F7と
して発生するようになようになる。On the odd side, the arithmetic unit 84e
Output of the adder 83e ((48 ×
(B2-b1) + 68 * b0) * 2) is input, and the output of the shifter 84e1 and the output of the adder 83e are added to the adder 84.
The output of the adder 84e2 is subtracted by the subtractor 84e3 from the output of the first flip-flop of the shifter 84h1 described later. The output of the subtractor 84e3 is given to the shifter 84e4, the output of the subtractor 84e3 is subtracted from the output of the shifter 84e4 by the subtractor 84e5, and the operation result is output as output data F7. The output of the subtractor 83f ((96 * b0-68 * (b2-b1)) * 2) is input to the shifter 82f1 of the arithmetic unit 84f and subtracted from the output of the first flip-flop of the shifter 84f1. The output of the device 83f is added by the adder 84f2. The subtractor 84f3 subtracts the output of the shifter 84f1 from the output of the adder 84g2 described later. The output of the subtractor 84f3 is given to the shifter 84f4,
The output of the subtracter 84f3 is subtracted from the output of the shifter 84f4 by the subtractor 84f5, and the calculation result is output as output data F3. Also, the shifter 82 of the computing unit 84g
The output of the subtracter 83g ((96 × b3−68 × (b
1 + b2)) * 2) is input, and the output of the first flip-flop of the shifter 84g1 and the output of the subtractor 83g are added by the adder 84g2. Further, the output of the adder 84f2 and the output of the shifter 84g1 are compared with the adder 84g3.
Add with. The output of the adder 84g3 is given to the shifter 84g4, the output of the adder 84g3 is subtracted from the output of the shifter 84g4 by the subtractor 84g5, and the operation result is output as output data F5. Further, the output of the adder 83h ((48 × (b1 +
b2) + 68 × b3) × 2) is input, and this shifter 84
The output of h1 and the output of the adder 83h are added by the adder 84h2, and the output of the first flip-flop of the shifter 84e1 and the output of this adder 84h2 are added by the adder 84h3.
Subtract with. The output of the adder 84h3 is given to the shifter 84h4, the output of the adder 84h3 is subtracted from the output of the shifter 84h4 by the subtractor 84h5, and the operation result is output as output data F1. In this case, Stage I above
Each of the arithmetic units 84a to 84h of the V arithmetic circuit 64 executes the serial arithmetic operation on the input data of FIG. 5 and generates the arithmetic result as the output data F0 to F7 at the timing shown in FIG. Like
【００８８】以上の説明は、ＤＣＴ演算処理の場合であ
るが、データ変換演算装置５１による逆ＤＣＴ演算処理
の場合も上述した場合と同様である。The above description is for the case of the DCT calculation process, but the case of the inverse DCT calculation process by the data conversion calculation device 51 is similar to the above case.
【００８９】この場合は図５に示すように入力データＦ
0〜Ｆ7がステージIVの演算回路７４〜ステージIの演算
回路７１の順で与えられるようになる。In this case, as shown in FIG. 5, the input data F
0 to F7 are given in the order of the arithmetic circuit 74 of stage IV to the arithmetic circuit 71 of stage I.
【００９０】図５は、データ変換演算装置５０の入力か
ら出力までのタイミングチャートであり、ステージIの
演算回路６１〜ステージIVの演算回路６４の動作を総合
した場合のタイミングチャートを示している。本実施例
では、２のべきにとらわれずにＤＣＴの演算係数を整数
値に置き換え、そのゲイン変化分を量子化装置５１によ
って吸収するようにすることによって図３に示すように
回路規模を大幅に小さくすることができ、８bitのデー
タを入力した場合、１ライン当りの処理周期を２１クロ
ックに減少させることができる。FIG. 5 is a timing chart from the input to the output of the data conversion arithmetic unit 50, and shows a timing chart when the operations of the arithmetic circuit 61 of stage I to the arithmetic circuit 64 of stage IV are integrated. In this embodiment, the DCT operation coefficient is replaced by an integer value without being restricted by the power of 2, and the gain change amount is absorbed by the quantizer 51, thereby significantly increasing the circuit scale as shown in FIG. The processing cycle per line can be reduced to 21 clocks when 8-bit data is input.
【００９１】なお、上述の例は一次元の場合であり、画
素等の二次元の場合には、この処理を縦、横２度行うこ
とによって実現するようにする。Note that the above example is a one-dimensional case, and in the case of a two-dimensional case such as pixels, this processing is performed twice vertically and horizontally.
【００９２】以上説明したように、本実施例のデータ圧
縮伸張装置は、画像データをパラレルデータの形で蓄え
るデータ記憶装置１０と、データ記憶装置１０から読み
込んだパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換装置１１と、ＤＣＴ演算係数を簡単
な整数比に変えた形のシリアル回路により構成され、パ
ラレル−シリアル変換装置１１から出力されたデータに
対して一次元のＤＣＴ演算をシリアル演算の形で施すデ
ータ変換演算装置５０と、シリアルＤＣＴ演算されたシ
リアルデータをパラレルデータに変換してデータ記憶装
置１０に書き込むシリアル−パラレル変換装置１３と、
データ記憶装置１０に蓄えられたデータ変換演算後のデ
ータに対して、ＤＣＴ演算係数を整数比に変えることに
より生じたゲイン変化分を吸収させるように構成した量
子化テーブルの値で除算することによって量子化演算を
行なう量子化装置５１と、上記各部の動作をデータ圧縮
伸張装置の全体を制御する制御装置５２とを設け、２の
べきで表現できる部分はべきで表現してシリアル回路を
構成する一方で、べきで表現しようとすればビット数が
大きくなってしまう部分については敢えてべきにより表
現しようとしないで２のべきにとらわれずにＤＣＴ演算
式の係数を整数比に置き換え、そのゲイン変化分を量子
化部によって吸収するようにしているので、単にシリア
ル回路を実現していた場合に比べ、データ変換演算装置
５０の回路規模を大幅に小さくすることができるととも
に、シリアルの段数を減少させて処理速度を向上させる
ことがでる。すなわち、図１７に示す従来例では、フリ
ップフロップ（ＦＦ）が１２６個、１bit Add(Sub)unit
が ６２個必要となり未だ回路規模が大きかったが、本
実施例では、演算に必要な回路構成としてフリップフロ
ップ（ＦＦ）７０個、１Add unit ５２個で済むことに
なり回路規模を大幅に小さくすることができる。また、
シリアル回路を構成するフリップフロップ（ＦＦ）等の
段数が削減されるので、図５に示すように８bitのデー
タを入力した場合、１ライン当りの処理周期を従来例の
２７クロック（図２０）から２１クロックに減少させる
ことができる。 また、誤差を含んだ係数による演算は
量子化装置５１において一度行われるのみであり演算の
大部分が誤差を含まない整数の比によって行なうことが
でき、量子化の前までの演算におけるデータビット幅を
従来のものより大幅に小さくすることができ、小さなバ
ス幅で高い演算精度を得ることができる。また、データ
変換演算装置５０自体が、極めて小さなＦＦ等の組合せ
からなるシリアル回路によってＤＣＴ演算を行なうよう
にしているので、回路規模を大幅に小さくすることがで
き、かつ高速に処理を行なうことが可能になる。As described above, the data compressing / expanding apparatus of this embodiment includes the data storage device 10 for storing image data in the form of parallel data, and the parallel data storage device 10 for converting the parallel data read from the data storage device 10 into serial data. A serial conversion device 11 and a serial circuit in which the DCT operation coefficient is changed to a simple integer ratio, and a one-dimensional DCT operation is performed on the data output from the parallel-serial conversion device 11 in the form of serial operation. A data conversion operation device 50, a serial-parallel conversion device 13 for converting serial data subjected to serial DCT operation into parallel data and writing the parallel data in the data storage device 10,
By dividing the data after the data conversion calculation stored in the data storage device 10 by the value of the quantization table configured to absorb the gain change caused by changing the DCT calculation coefficient into an integer ratio. A quantizer 51 for performing a quantization operation and a controller 52 for controlling the operation of each of the above-mentioned parts of the entire data compression / expansion device are provided, and a part that can be expressed by a power of 2 is expressed by a power to form a serial circuit. On the other hand, for the part where the number of bits becomes large if it is expressed as a power, the coefficient of the DCT arithmetic expression is replaced by an integer ratio without being restricted by the power of 2 and the gain change Is absorbed by the quantizing unit, the circuit scale of the data conversion arithmetic unit 50 can be reduced as compared with the case where a serial circuit is simply realized. It is possible to reduce the width, it is out to improve the processing speed by reducing the number of stages of serial. That is, in the conventional example shown in FIG. 17, there are 126 flip-flops (FFs) and 1-bit Add (Sub) unit.
Although 62 circuits are required and the circuit scale is still large, in the present embodiment, 70 flip-flops (FF) and 1 Add unit 52 are required as the circuit configuration required for the calculation, and the circuit scale is significantly reduced. You can Also,
Since the number of stages such as flip-flops (FFs) forming the serial circuit is reduced, when 8-bit data is input as shown in FIG. 5, the processing cycle per line is 27 clocks (FIG. 20) of the conventional example. It can be reduced to 21 clocks. Further, the operation with the coefficient including the error is performed only once in the quantizer 51, and most of the operation can be performed by the ratio of integers not including the error, and the data bit width in the operation before the quantization is performed. Can be made significantly smaller than the conventional one, and high calculation accuracy can be obtained with a small bus width. Further, since the data conversion calculation device 50 itself performs the DCT calculation by the serial circuit composed of an extremely small combination of FF and the like, the circuit scale can be greatly reduced and the processing can be performed at high speed. It will be possible.
【００９３】このように高い演算精度を持ちかつ回路規
模の小さなデータ圧縮伸張装置が実現できることからＤ
ＣＴを用いた画像圧縮や音声圧縮を行うデータ圧縮伸張
装置に適用して好適である。Since it is possible to realize a data compression / expansion device having a high calculation accuracy and a small circuit scale as described above, D
It is suitable for application to a data compression / decompression device that performs image compression and audio compression using CT.
【００９４】なお、本実施例では係数を例えば所定の整
数の比とする例を示したが、これには限定されず、整数
の比で表されるものであればどのような整数比でもよく
整数値であってもことは言うまでもない。In this embodiment, the coefficient is set to, for example, a predetermined integer ratio, but the present invention is not limited to this, and any integer ratio may be used as long as it is represented by an integer ratio. It goes without saying that it may be an integer value.
【００９５】また、演算係数を２のべき（２のｎ乗）の
和（差）で表現して図３に示すようなシリアルの回路に
より演算を行っているが、シリアルデータ処理が行われ
るものであればどのようなユニットの組合せでもよいこ
とは勿論である。Further, the arithmetic coefficient is expressed by the sum (difference) of the power of 2 (n to the power of 2) and the arithmetic operation is performed by the serial circuit as shown in FIG. 3, but serial data processing is performed. As a matter of course, any combination of units may be used.
【００９６】また、上記画像圧縮装置等を構成する回路
や部材の数、種類などは前述した実施例に限られないこ
とは言うまでもなく、ソフトウェア（例えば、Ｃ言語）
により実現するようにしてもよい。Needless to say, the number and types of the circuits and members constituting the image compression device and the like are not limited to those in the above-described embodiment, but software (for example, C language) is used.
May be realized by.
【００９７】また、本実施例では、データ変換演算装置
にＤＣＴを適用しているが、これら符号化方式には限定
されず、符号化演算を行なうものであればどのような装
置にも適用できることは言うまでもない。例えば、ハー
ル（Harr）変換、傾斜変換（スラント変換）、対称性サ
イン変換などを用いたデータ圧縮伸張装置に適用するこ
とができる。Further, in the present embodiment, the DCT is applied to the data conversion arithmetic device, but the present invention is not limited to these encoding systems and can be applied to any device as long as it performs an encoding arithmetic operation. Needless to say. For example, it can be applied to a data compression / decompression device using Harr transform, slope transform (slant transform), symmetric sine transform, or the like.
【００９８】また、入力データに対してデータ変換を行
なうものであれば、データ変換の種類は何でもよく、Ｄ
ＣＴによる周波数成分の変換のほか、例えばＦＦＴ，Ｌ
ＯＴ（Lapped Orthogonal Transform：重合直交変換）
等の直交データ変換に適用可能である。また、データ変
換演算部の係数を量子化部で吸収させるようにしている
が、係数を調整できるものであればどのような量子化部
で調整してもよいことは勿論である。Any type of data conversion may be used as long as it can convert the input data.
In addition to conversion of frequency components by CT, for example, FFT, L
OT (Lapped Orthogonal Transform)
It is applicable to orthogonal data conversion such as. Further, although the coefficient of the data conversion calculation section is absorbed by the quantizing section, it is needless to say that any quantizing section may be used as long as the coefficient can be adjusted.
【００９９】[0099]
【発明の効果】請求項１、２、３、４、５、６、７、
８、９、１０及び１１記載の発明によれば、データ変換
演算手段の係数を整数の比に置き換えるとともに、該整
数の比に置き換えることにより生じたゲインの変化を、
前記量子化手段により調整するようにしているので、単
にシリアル回路を実現していた場合に比べ、回路規模を
大幅に小さくすることができるとともに、シリアルの段
数を減少させて処理速度を向上させることができる。The effects of the present invention are set forth in claims 1, 2, 3, 4, 5, 6, 7.
According to the inventions of 8, 9, 10 and 11, the coefficient of the data conversion calculation means is replaced with an integer ratio, and the change in the gain caused by the replacement with the integer ratio,
Since the adjustment is performed by the quantizing means, the circuit scale can be significantly reduced and the processing speed can be improved by reducing the number of serial stages as compared with the case where only a serial circuit is realized. You can
【図１】データ圧縮伸張装置のブロック構成図である。FIG. 1 is a block diagram of a data compression / decompression device.
【図２】データ圧縮伸張装置のデータ変換演算装置のブ
ロック構成図である。FIG. 2 is a block configuration diagram of a data conversion calculation device of the data compression / expansion device.
【図３】データ圧縮伸張装置のデータ圧縮時のデータ変
換演算装置の回路構成図である。FIG. 3 is a circuit configuration diagram of a data conversion arithmetic device at the time of data compression of the data compression / expansion device.
【図４】データ圧縮伸張装置のデータ伸張時のデータ変
換演算装置の回路構成図である。FIG. 4 is a circuit configuration diagram of a data conversion arithmetic device at the time of data expansion of the data compression / expansion device.
【図５】データ圧縮伸張装置のデータ変換演算装置の動
作を説明するためのタイミングチャートである。FIG. 5 is a timing chart for explaining the operation of the data conversion calculation device of the data compression / expansion device.
【図６】従来のデータ圧縮伸張装置のブロック構成図で
ある。FIG. 6 is a block diagram of a conventional data compression / decompression device.
【図７】従来のデータ圧縮伸張装置の画像データの処理
を説明するための図である。FIG. 7 is a diagram for explaining processing of image data of a conventional data compression / decompression device.
【図８】従来のデータ圧縮伸張装置の量子化テーブルの
例を示す図である。FIG. 8 is a diagram showing an example of a quantization table of a conventional data compression / decompression device.
【図９】従来のデータ圧縮伸張装置のデータ変換演算装
置におけるシリアル演算を説明するための図である。FIG. 9 is a diagram for explaining a serial operation in a data conversion operation device of a conventional data compression / expansion device.
【図１０】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。FIG. 10 is a diagram for explaining a serial operation in a data conversion operation device of a conventional data compression / expansion device.
【図１１】従来のデータ圧縮伸張装置のデータ変換演算
装置におけるシリアル演算を説明するための図である。FIG. 11 is a diagram for explaining a serial operation in a data conversion operation device of a conventional data compression / expansion device.
【図１２】従来のデータ圧縮伸張装置のデータ変換演算
装置のブロック構成図である。FIG. 12 is a block configuration diagram of a data conversion calculation device of a conventional data compression / expansion device.
【図１３】従来のデータ圧縮伸張装置のデータ変換演算
装置のIステージの回路構成図である。FIG. 13 is a circuit configuration diagram of an I stage of a data conversion arithmetic device of a conventional data compression / expansion device.
【図１４】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIステージの回路構成図である。FIG. 14 is a circuit configuration diagram of the II stage of the data conversion arithmetic device of the conventional data compression / expansion device.
【図１５】従来のデータ圧縮伸張装置のデータ変換演算
装置のIIIステージの回路構成図である。FIG. 15 is a circuit configuration diagram of a III stage of a data conversion arithmetic device of a conventional data compression / expansion device.
【図１６】従来のデータ圧縮伸張装置のデータ変換演算
装置のIVステージの回路構成図である。FIG. 16 is a circuit configuration diagram of an IV stage of a data conversion arithmetic device of a conventional data compression / expansion device.
【図１７】従来のデータ圧縮伸張装置のデータ変換演算
装置の回路構成図である。FIG. 17 is a circuit configuration diagram of a data conversion operation device of a conventional data compression / expansion device.
【図１８】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。FIG. 18 is a diagram illustrating a serial arithmetic element of a conventional data compression / expansion device.
【図１９】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。FIG. 19 is a diagram illustrating a serial arithmetic element of a conventional data compression / expansion device.
【図２０】従来のデータ圧縮伸張装置のシリアル演算素
子を説明する図である。FIG. 20 is a diagram illustrating a serial arithmetic element of a conventional data compression / expansion device.
【図２１】従来のデータ圧縮伸張装置のデータ変換演算
装置の動作を説明するためのタイミングチャートであ
る。FIG. 21 is a timing chart for explaining the operation of the data conversion operation device of the conventional data compression / expansion device.
１０ データ記憶装置 １１ パラレル−シリアル変換装装置 １３ シリアル−パラレル変換装置 ５１ 量子化装置 ５０ データ変換演算装置 ５２ 制御装置 ６１，７１ ステージIの演算回路 ６２，７２ ステージIIの演算回路 ６３，７３ ステージIIIの演算回路 ６４，７４ ステージIVの演算回路 ６５〜６９ スイッチ 10 Data Storage Device 11 Parallel-Serial Conversion Device 13 Serial-Parallel Conversion Device 51 Quantization Device 50 Data Conversion Operation Device 52 Control Device 61,71 Stage I Operation Circuit 62,72 Stage II Operation Circuit 63,73 Stage III Arithmetic circuit 64,74 Stage IV arithmetic circuit 65-69 switch
【数３】 [Equation 3]
【数４】 [Equation 4]
Claims (11)
と、 前記データ記憶手段から出力されたデータに対して所定
の係数に基づいてシリアル演算によりデータ変換演算を
実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換える
とともに、該整数の比に置き換えることにより生じたゲ
インの変化を、前記量子化手段により調整するようにし
たことを特徴とするデータ圧縮伸張装置。1. Data storage means for storing predetermined data; data conversion operation means for performing data conversion operation on data output from the data storage means by serial operation based on a predetermined coefficient; Data including a quantizing means for executing a quantizing operation on the data after the data conversion by the data converting and calculating means, and a control means for controlling the data storing means, the data converting and calculating means and the quantizing means A compression / expansion device, wherein the coefficient of the data conversion calculation means is replaced with an integer ratio, and a change in gain caused by the replacement with the integer ratio is adjusted by the quantization means. Data compression / expansion device.
と、 前記データ記憶手段のデータをパラレルデータからシリ
アルデータに変換するパラレル−シリアル変換手段と、 前記パラレル−シリアル変換手段から出力されたデータ
に対して所定の係数に基づいてシリアル演算によりデー
タ変換演算を実行するデータ変換演算手段と、 前記データ変換手段から出力されるシリアルデータをパ
ラレルデータに変換し、前記データ記憶手段に書き込む
シリアル−パラレル変換手段と、 前記データ変換演算手段によるデータ変換後のデータに
対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記パラレル−シリアル変換手
段、前記データ変換演算手段、前記シリアル−パラレル
変換手段及び前記量子化手段を制御をする制御手段とを
備えたデータ圧縮伸張装置であって、 前記データ変換演算手段の係数を整数の比に置き換える
とともに、該整数の比に置き換えることにより生じたゲ
インの変化を、前記量子化手段により調整するようにし
たことを特徴とするデータ圧縮伸張装置。2. Data storage means for storing predetermined data, parallel-serial conversion means for converting the data of the data storage means from parallel data to serial data, and data output from the parallel-serial conversion means. On the other hand, data conversion operation means for executing data conversion operation by serial operation based on a predetermined coefficient, and serial-parallel conversion for converting serial data output from the data conversion means into parallel data and writing the parallel data in the data storage means. Means, a quantization means for performing a quantization operation on the data after the data conversion by the data conversion operation means, the data storage means, the parallel-serial conversion means, the data conversion operation means, the serial-parallel A conversion means and a control means for controlling the quantization means; In the data compression / expansion device, the coefficient of the data conversion calculation means is replaced with an integer ratio, and a change in gain caused by the replacement with the integer ratio is adjusted by the quantization means. A data compression / expansion device.
と、 前記データ記憶手段から出力されたデータに対して所定
の係数に基づいてシリアル演算によりデータ変換演算を
実行するデータ変換演算手段と、 前記データ変換演算手段によるデータ変換後のデータに
対して量子化演算を実行する量子化手段と、 前記データ記憶手段、前記データ変換演算手段及び前記
量子化手段を制御をする制御手段とを備えたデータ圧縮
伸張装置であって、 前記データ変換演算手段のデータ変換演算式の係数の値
を２のべきで表現するとともに、該係数の値を２のべき
で表現するとき所定以上ビット数が大きくなる部分につ
いては該係数を整数の比に置き換え、該整数の比に置き
換えることにより生じたゲインの変化を、前記量子化手
段により調整するようにしたことを特徴とするデータ圧
縮伸張装置。3. Data storage means for storing predetermined data, data conversion operation means for executing data conversion operation on the data output from said data storage means by serial operation based on a predetermined coefficient, Data including a quantizing means for executing a quantizing operation on the data after the data conversion by the data converting and calculating means, and a control means for controlling the data storing means, the data converting and calculating means and the quantizing means A compression / expansion device, wherein the value of the coefficient of the data conversion arithmetic expression of the data conversion arithmetic means is represented by a power of 2, and when the value of the coefficient is represented by a power of 2, the number of bits becomes larger than a predetermined number. As for, the coefficient is replaced with an integer ratio, and a change in gain caused by replacing the coefficient with an integer ratio is adjusted by the quantizing means. Data compression and expansion device, characterized in that the.
してシリアル演算により直交変換を実行する直交変換手
段であることを特徴とする請求項１、請求項２又は請求
項３の何れかに記載のデータ圧縮伸張装置。4. The data conversion calculation means is an orthogonal conversion means for performing orthogonal conversion on data by serial operation, according to claim 1, claim 2 or claim 3. Data compression and decompression device.
してシリアル演算により離散コサイン変換（ＤＣＴ）を
実行する離散コサイン変換手段であることを特徴とする
請求項１、請求項２又は請求項３の何れかに記載のデー
タ圧縮伸張装置。5. The data transformation calculation means is a discrete cosine transformation means for performing a discrete cosine transformation (DCT) on the data by a serial computation, wherein the data transformation calculation means is a discrete cosine transformation means. The data compression / decompression device according to any one of 1.
データを所定のクロックに応答して順次移動させるシリ
アル演算器を含んで構成されることを特徴とする請求項
１、請求項２又は請求項３の何れかに記載のデータ圧縮
伸張装置。6. The data conversion calculation means is configured to include a serial calculation unit that sequentially moves input data in response to a predetermined clock. Item 4. The data compression / decompression device according to any one of Items 3.
演算式の係数の値を２のべきで表現したシリアル回路に
より構成し、該シリアル回路によるシリアル演算により
データ変換演算を実行するようにしたことを特徴とする
請求項１、請求項２又は請求項３の何れかに記載のデー
タ圧縮伸張装置。7. The data conversion calculation means comprises a serial circuit in which the coefficient values of the data conversion calculation expression are expressed as powers of 2, and the data conversion calculation is executed by serial calculation by the serial circuit. The data compression / decompression device according to any one of claims 1, 2 and 3.
演算式の係数の値を２のべきで表現するとともに、該係
数の値を２のべきで表現するとき所定以上ビット数が大
きくなる部分については該係数を整数の比に置き換えた
シリアル回路により構成し、該シリアル回路によるシリ
アル演算によりデータ変換演算を実行するようにしたこ
とを特徴とする請求項１、請求項２又は請求項３の何れ
かに記載のデータ圧縮伸張装置。8. The data conversion calculation means expresses a coefficient value of a data conversion calculation expression as a power of 2, and when a value of the coefficient is expressed as a power of 2, the number of bits becomes larger than a predetermined value. 4. A serial circuit in which the coefficient is replaced with an integer ratio, and a data conversion operation is executed by a serial operation by the serial circuit. A data compression / decompression device according to claim 1.
ータ変換演算式は、該データ変換演算式の係数を、前記
量子化手段の量子化演算に用いる量子化係数に含ませる
ように作成したことを特徴とする請求項１、請求項２又
は請求項３の何れかに記載のデータ圧縮伸張装置。9. The data conversion calculation formula used in the data conversion calculation means is created such that the coefficient of the data conversion calculation formula is included in the quantized coefficient used in the quantization calculation of the quantization means. The data compression / decompression device according to any one of claims 1, 2 and 3.
は、前記データ変換演算手段の係数を整数の比に変える
ことにより生じたゲイン変化分を吸収させるように構成
された量子化テーブルにより行なわれることを特徴とす
る請求項１、請求項２又は請求項３の何れかに記載のデ
ータ圧縮伸張装置。10. The adjustment of the gain by the quantizing means is performed by a quantizing table configured to absorb a gain change caused by changing the coefficient of the data conversion calculating means to an integer ratio. The data compression / decompression device according to any one of claims 1, 2 and 3.
の比への置き換えは、該係数を整数値に置き換えること
により行なうようにしたことを特徴とする請求項１、請
求項２、請求項３、請求項８又は請求項１０の何れかに
記載のデータ圧縮伸張装置。11. The method according to claim 1, wherein replacement of the coefficient of the data conversion calculation means by an integer ratio is performed by replacing the coefficient by an integer value. The data compression / decompression device according to claim 8 or 10.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4360889A JPH06204885A (en) | 1992-12-30 | 1992-12-30 | Data compression/expansion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4360889A JPH06204885A (en) | 1992-12-30 | 1992-12-30 | Data compression/expansion device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204885A true JPH06204885A (en) | 1994-07-22 |
Family
ID=18471343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4360889A Pending JPH06204885A (en) | 1992-12-30 | 1992-12-30 | Data compression/expansion device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204885A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0816951A2 (en) * | 1996-06-28 | 1998-01-07 | Sony Corporation | Image data converting method |
-
1992
- 1992-12-30 JP JP4360889A patent/JPH06204885A/en active Pending
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