JPH06204101A - 半導体ウエハ - Google Patents
半導体ウエハInfo
- Publication number
- JPH06204101A JPH06204101A JP34930092A JP34930092A JPH06204101A JP H06204101 A JPH06204101 A JP H06204101A JP 34930092 A JP34930092 A JP 34930092A JP 34930092 A JP34930092 A JP 34930092A JP H06204101 A JPH06204101 A JP H06204101A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- sub
- pattern
- semiconductor wafer
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 プローブテストを短時間に容易に行える半導
体ウエハを提供することを目的とする。 【構成】 各チップパターン１１〜１４を区画するスク
ライブライン１５の交差部には、幅が約５０μｍの線が
十字状に交差したインデックスマーク１６が形成されて
いる。このインデックスマーク１６はアルミニウムＡｌ
やポリシリコン等からなり、各チップパターン１１〜１
４の配線工程において、絶縁膜上に蒸着あるいは堆積さ
れた各材料が配線と同時にパターニングされて形成され
ている。
体ウエハを提供することを目的とする。 【構成】 各チップパターン１１〜１４を区画するスク
ライブライン１５の交差部には、幅が約５０μｍの線が
十字状に交差したインデックスマーク１６が形成されて
いる。このインデックスマーク１６はアルミニウムＡｌ
やポリシリコン等からなり、各チップパターン１１〜１
４の配線工程において、絶縁膜上に蒸着あるいは堆積さ
れた各材料が配線と同時にパターニングされて形成され
ている。
Description
【０００１】
【産業上の利用分野】本発明は、複数のサブチップパタ
ーンを備えたチップパターンがマトリクス状に形成され
た半導体ウエハに関するものである。
ーンを備えたチップパターンがマトリクス状に形成され
た半導体ウエハに関するものである。
【０００２】
【従来の技術】従来、この種のチップパターンとして、
例えば、図２（ａ）に示す構成のものがある。このチッ
プパターン１は、９個のサブチップパターンＳＵＢ１〜
ＳＵＢ９から構成されており、１つのレチクルによって
１度にパターニングされる。各サブチップパターンＳＵ
Ｂ１〜ＳＵＢ９はそれぞれ１単位の集積回路を構成して
おり、ほぼ同一幅のスクライブライン２を隔ててマトリ
クス状に配置されている。半導体ウエハには、このチッ
プパターン１が、ほぼ同一幅のスクライブラインを隔て
てさらにマトリクス状に配置されている。この半導体ウ
エハは各スクライブライン２に沿ってダイシングされ、
各サブチップパターンＳＵＢ１〜ＳＵＢ９はペレットに
分割される。
例えば、図２（ａ）に示す構成のものがある。このチッ
プパターン１は、９個のサブチップパターンＳＵＢ１〜
ＳＵＢ９から構成されており、１つのレチクルによって
１度にパターニングされる。各サブチップパターンＳＵ
Ｂ１〜ＳＵＢ９はそれぞれ１単位の集積回路を構成して
おり、ほぼ同一幅のスクライブライン２を隔ててマトリ
クス状に配置されている。半導体ウエハには、このチッ
プパターン１が、ほぼ同一幅のスクライブラインを隔て
てさらにマトリクス状に配置されている。この半導体ウ
エハは各スクライブライン２に沿ってダイシングされ、
各サブチップパターンＳＵＢ１〜ＳＵＢ９はペレットに
分割される。
【０００３】このような半導体ウエハについて、各サブ
チップがペレットに分割される前にプローブテストが行
われ、ウエハプロセスの良否が判定される。各サブチッ
プパターンＳＵＢ１〜ＳＵＢ９には、相互のサブチップ
を判別するためにサブチップ名が入れてある。例えば、
サブチップパターンＳＵＢ１には、図２（ｂ）に示すよ
うに、「ＳＵＢ１」というサブチップ名が右下の隅に入
れてある。このようなサブチップ名がプローブテスト時
に顕微鏡で観察されることにより、１つのチップパター
ン１の形成位置が見分けられる。例えば、各チップパタ
ーン１の隅に位置するサブチップパターンＳＵＢ９，Ｓ
ＵＢ３，ＳＵＢ１およびＳＵＢ７の形成位置を見分けれ
ば、各チップパターン１の区画が判別する。プローブテ
ストはこの１つのチップパターン１を単位にして行われ
る。
チップがペレットに分割される前にプローブテストが行
われ、ウエハプロセスの良否が判定される。各サブチッ
プパターンＳＵＢ１〜ＳＵＢ９には、相互のサブチップ
を判別するためにサブチップ名が入れてある。例えば、
サブチップパターンＳＵＢ１には、図２（ｂ）に示すよ
うに、「ＳＵＢ１」というサブチップ名が右下の隅に入
れてある。このようなサブチップ名がプローブテスト時
に顕微鏡で観察されることにより、１つのチップパター
ン１の形成位置が見分けられる。例えば、各チップパタ
ーン１の隅に位置するサブチップパターンＳＵＢ９，Ｓ
ＵＢ３，ＳＵＢ１およびＳＵＢ７の形成位置を見分けれ
ば、各チップパターン１の区画が判別する。プローブテ
ストはこの１つのチップパターン１を単位にして行われ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体ウエハにおいては、各サブチップ内のレイア
ウトの都合によって十分大きなサブチップ名を入れるこ
とが出来ない場合がある。従って、このような場合には
プローブテスト時にサブチップ名を判読することが困難
となり、プローブテストに時間がかかった。
来の半導体ウエハにおいては、各サブチップ内のレイア
ウトの都合によって十分大きなサブチップ名を入れるこ
とが出来ない場合がある。従って、このような場合には
プローブテスト時にサブチップ名を判読することが困難
となり、プローブテストに時間がかかった。
【０００５】一方、サブチップ名を見ずにチップパター
ンのレイアウトからサブチップの種類を判断することも
出来るが、そのような判断はチップパターンのレイアウ
トを良く理解した者にしか出来ない。従って、プローブ
テストを他人に任せる場合、作業指示がしづらかった。
ンのレイアウトからサブチップの種類を判断することも
出来るが、そのような判断はチップパターンのレイアウ
トを良く理解した者にしか出来ない。従って、プローブ
テストを他人に任せる場合、作業指示がしづらかった。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、ほぼ同一幅のスクラ
イブラインを隔ててマトリクス状に配置された複数のサ
ブチップパターンからなるチップパターンが形成され、
さらに、このチップパターンが上記スクライブラインと
ほぼ同一幅のスクライブラインを隔ててマトリクス状に
配置されて形成された半導体ウエハにおいて、各チップ
パターンを隔てるスクライブラインの交差部近傍にマー
クが形成されていることを特徴とするものである。
を解消するためになされたもので、ほぼ同一幅のスクラ
イブラインを隔ててマトリクス状に配置された複数のサ
ブチップパターンからなるチップパターンが形成され、
さらに、このチップパターンが上記スクライブラインと
ほぼ同一幅のスクライブラインを隔ててマトリクス状に
配置されて形成された半導体ウエハにおいて、各チップ
パターンを隔てるスクライブラインの交差部近傍にマー
クが形成されていることを特徴とするものである。
【０００７】
【作用】各サブチップ内のレイアウトパターンの如何に
かかわらず、各チップパターンを区画するスクライブラ
インには一定の大きさを持つ空白領域が形成され、この
領域に形成されるマークは一定の大きさに保たれる。従
って、マークは容易に視認される。また、このマークを
手掛かりにして各チップパターンの形成位置は容易に判
別される。
かかわらず、各チップパターンを区画するスクライブラ
インには一定の大きさを持つ空白領域が形成され、この
領域に形成されるマークは一定の大きさに保たれる。従
って、マークは容易に視認される。また、このマークを
手掛かりにして各チップパターンの形成位置は容易に判
別される。
【０００８】
【実施例】図１は、本発明の一実施例による半導体ウエ
ハの表面にマトリクス状に形成されたチップパターンの
一部を示している。
ハの表面にマトリクス状に形成されたチップパターンの
一部を示している。
【０００９】各チップパターン１１〜１４はそれぞれ９
個のサブチップパターンＳＵＢ１〜ＳＵＢ９から構成さ
れており、１つのサブチップパターンＳＵＢは５ｍｍ角
の枠内に形成されている。これら９個の各サブチップパ
ターンＳＵＢ１〜ＳＵＢ９は１つのレチクルによって一
度にパターニングされ、各チップパターン１１〜１４の
内部は同一のサブチップ構成になっている。
個のサブチップパターンＳＵＢ１〜ＳＵＢ９から構成さ
れており、１つのサブチップパターンＳＵＢは５ｍｍ角
の枠内に形成されている。これら９個の各サブチップパ
ターンＳＵＢ１〜ＳＵＢ９は１つのレチクルによって一
度にパターニングされ、各チップパターン１１〜１４の
内部は同一のサブチップ構成になっている。
【００１０】また、各チップパターン１１〜１４内にお
いて、各サブチップパターンＳＵＢ１〜ＳＵＢ９はスク
ライブライン１５を隔ててマトリクス状に配置されてお
り、さらに、これらサブチップが集合した各チップパタ
ーン１１〜１４もスクライブライン１５を隔ててマトリ
クス状に配置されている。スクライブライン１５は幅が
約１００μｍあり、各サブチップパターンＳＵＢ１〜Ｓ
ＵＢ９間並びに各チップパターン１１〜１４間は、この
約１００μｍの距離を隔ててほぼ一定間隔に保たれてい
る。
いて、各サブチップパターンＳＵＢ１〜ＳＵＢ９はスク
ライブライン１５を隔ててマトリクス状に配置されてお
り、さらに、これらサブチップが集合した各チップパタ
ーン１１〜１４もスクライブライン１５を隔ててマトリ
クス状に配置されている。スクライブライン１５は幅が
約１００μｍあり、各サブチップパターンＳＵＢ１〜Ｓ
ＵＢ９間並びに各チップパターン１１〜１４間は、この
約１００μｍの距離を隔ててほぼ一定間隔に保たれてい
る。
【００１１】また、各チップパターン１１〜１４を区画
するスクライブライン１５の交差部には、幅が約５０μ
ｍの線が十字状に交差したインデックスマーク１６が形
成されている。このインデックスマーク１６はアルミニ
ウムＡｌやポリシリコン等からなり、各チップパターン
１１〜１４の配線工程において、絶縁膜上に蒸着あるい
は堆積された各材料が配線と同時にパターニングされて
形成されている。
するスクライブライン１５の交差部には、幅が約５０μ
ｍの線が十字状に交差したインデックスマーク１６が形
成されている。このインデックスマーク１６はアルミニ
ウムＡｌやポリシリコン等からなり、各チップパターン
１１〜１４の配線工程において、絶縁膜上に蒸着あるい
は堆積された各材料が配線と同時にパターニングされて
形成されている。
【００１２】各サブチップパターンＳＵＢ１〜ＳＵＢ９
内のレイアウトパターンの如何にかかわらず、各チップ
パターン１１〜１４を区画するスクライブライン１５に
は１００μｍ幅の空白領域が形成されている。従って、
本実施例ではこのスクライブライン１５に形成されるイ
ンデックスマーク１６を、常に５０μｍ幅の線で描くこ
とが可能になる。このため、インデックスマーク１６は
視認しやすい一定の大きさに保たれ、プローブテスト時
には顕微鏡で容易に視認される。従って、従来のよう
に、サブチップ名を入れる領域を確保するため、サブチ
ップパターン内のレイアウトを変更する必要はなくな
る。インデックスマーク１６が見つかれば、このインデ
ックスマーク１６を手掛かりにして各チップパターン１
１〜１４の形成位置は容易に判別される。この結果、プ
ローブテスト時に、サブチップ名の判読に時間がかかる
といった従来のようなことはなくなり、プローブテスト
は短時間に容易に行えるようになる。また、チップパタ
ーンのレイアウトを熟知していない者にプローブテスト
を任す場合も、スクライブライン１５上に形成されたイ
ンデックスマーク１６を説明することにより、テスト作
業の指示が容易に行える。
内のレイアウトパターンの如何にかかわらず、各チップ
パターン１１〜１４を区画するスクライブライン１５に
は１００μｍ幅の空白領域が形成されている。従って、
本実施例ではこのスクライブライン１５に形成されるイ
ンデックスマーク１６を、常に５０μｍ幅の線で描くこ
とが可能になる。このため、インデックスマーク１６は
視認しやすい一定の大きさに保たれ、プローブテスト時
には顕微鏡で容易に視認される。従って、従来のよう
に、サブチップ名を入れる領域を確保するため、サブチ
ップパターン内のレイアウトを変更する必要はなくな
る。インデックスマーク１６が見つかれば、このインデ
ックスマーク１６を手掛かりにして各チップパターン１
１〜１４の形成位置は容易に判別される。この結果、プ
ローブテスト時に、サブチップ名の判読に時間がかかる
といった従来のようなことはなくなり、プローブテスト
は短時間に容易に行えるようになる。また、チップパタ
ーンのレイアウトを熟知していない者にプローブテスト
を任す場合も、スクライブライン１５上に形成されたイ
ンデックスマーク１６を説明することにより、テスト作
業の指示が容易に行える。
【００１３】なお、インデックスマーク１６の形成位置
は、スクライブライン１５上のデバイスＴＥＧ(Test El
ment Group) の邪魔にならなければ、各チップパターン
を区画するスクライブライン１５の交差部近傍であれば
どこでも良い。また、上記実施例ではインデックスマー
ク１６を絶縁膜上に形成した配線金属等で構成したが、
絶縁膜に穴を形成し、この穴をインデックスマークとし
ても良い。このようなマークであっても上記実施例と同
様な効果が奏される。
は、スクライブライン１５上のデバイスＴＥＧ(Test El
ment Group) の邪魔にならなければ、各チップパターン
を区画するスクライブライン１５の交差部近傍であれば
どこでも良い。また、上記実施例ではインデックスマー
ク１６を絶縁膜上に形成した配線金属等で構成したが、
絶縁膜に穴を形成し、この穴をインデックスマークとし
ても良い。このようなマークであっても上記実施例と同
様な効果が奏される。
【００１４】
【発明の効果】以上説明したように本発明によれば、各
サブチップ内のレイアウトパターンの如何にかかわら
ず、各チップパターンを区画するスクライブラインには
一定の大きさを持つ空白領域が形成され、この領域に形
成されるマークは一定の大きさに保たれる。従って、マ
ークは容易に視認される。また、このマークを手掛かり
にして各チップパターンの形成位置は容易に判別され
る。
サブチップ内のレイアウトパターンの如何にかかわら
ず、各チップパターンを区画するスクライブラインには
一定の大きさを持つ空白領域が形成され、この領域に形
成されるマークは一定の大きさに保たれる。従って、マ
ークは容易に視認される。また、このマークを手掛かり
にして各チップパターンの形成位置は容易に判別され
る。
【００１５】このため、本発明によれば、プローブテス
トは短時間に容易に行えるようになる。
トは短時間に容易に行えるようになる。
【図１】本発明の一実施例による半導体ウエハに形成さ
れたチップパターンの一部を示す平面図である。
れたチップパターンの一部を示す平面図である。
【図２】従来の半導体ウエハに形成されたチップパター
ンの一部を示す平面図である。
ンの一部を示す平面図である。
１１〜１４…チップパターン、１５…スクライブライ
ン、１６…インデックスマーク、ＳＵＢ１〜ＳＵＢ９…
サブチップパターン。
ン、１６…インデックスマーク、ＳＵＢ１〜ＳＵＢ９…
サブチップパターン。
Claims (2)
- 【請求項１】 ほぼ同一幅のスクライブラインを隔てて
マトリクス状に配置された複数のサブチップパターンか
らなるチップパターンが形成され、さらに、このチップ
パターンが前記スクライブラインとほぼ同一幅のスクラ
イブラインを隔ててマトリクス状に配置されて形成され
た半導体ウエハにおいて、 前記各チップパターンを隔てるスクライブラインの交差
部近傍にマークが形成されていることを特徴とする半導
体ウエハ。 - 【請求項２】 前記マークは、チップパターンの配線工
程でパターニングされた配線金属により形成されている
ことを特徴とする請求項１記載の半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34930092A JPH06204101A (ja) | 1992-12-28 | 1992-12-28 | 半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34930092A JPH06204101A (ja) | 1992-12-28 | 1992-12-28 | 半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204101A true JPH06204101A (ja) | 1994-07-22 |
Family
ID=18402839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34930092A Pending JPH06204101A (ja) | 1992-12-28 | 1992-12-28 | 半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204101A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684333A (en) * | 1993-08-26 | 1997-11-04 | Oki Electric Industry Co., Ltd. | Wafer structure in a semiconductor device manufacturing process |
| US5872386A (en) * | 1995-07-17 | 1999-02-16 | Sii R&D Center Inc. | Wafer layout of semiconductor device |
| KR100266013B1 (ko) * | 1997-10-10 | 2000-09-15 | 김영환 | 반도체웨이퍼 |
| US6570263B1 (en) * | 2002-06-06 | 2003-05-27 | Vate Technology Co., Ltd. | Structure of plated wire of fiducial marks for die-dicing package |
| WO2017149662A1 (ja) * | 2016-03-01 | 2017-09-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-12-28 JP JP34930092A patent/JPH06204101A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684333A (en) * | 1993-08-26 | 1997-11-04 | Oki Electric Industry Co., Ltd. | Wafer structure in a semiconductor device manufacturing process |
| US5872386A (en) * | 1995-07-17 | 1999-02-16 | Sii R&D Center Inc. | Wafer layout of semiconductor device |
| KR100266013B1 (ko) * | 1997-10-10 | 2000-09-15 | 김영환 | 반도체웨이퍼 |
| US6570263B1 (en) * | 2002-06-06 | 2003-05-27 | Vate Technology Co., Ltd. | Structure of plated wire of fiducial marks for die-dicing package |
| WO2017149662A1 (ja) * | 2016-03-01 | 2017-09-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPWO2017149662A1 (ja) * | 2016-03-01 | 2018-09-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| CN108701624A (zh) * | 2016-03-01 | 2018-10-23 | 三菱电机株式会社 | 半导体装置的制造方法 |
| US10553500B2 (en) | 2016-03-01 | 2020-02-04 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor apparatus |
| US11037840B2 (en) | 2016-03-01 | 2021-06-15 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor apparatus including measuring a film thickness of an SOG film |
| CN108701624B (zh) * | 2016-03-01 | 2023-03-21 | 三菱电机株式会社 | 半导体装置的制造方法以及半导体装置 |
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