JPH06197009A - Counter with output latch function - Google Patents

Abstract

PURPOSE:To obtain a secured and warranted counted value regardless of timing by inputting a counter clock via a delay circuit to the counter with output latch function and allowing the latch to hold the counted value of the counter in the timing of a leading or trailing of the clock before delay. CONSTITUTION:The counter 100 with output latch function is provided with a delay circuit receiving a counter clock and delaying it by a prescribed time such as 6nsec and with a latch control circuit 15 for receiving the clock before delay and the latch signal received so far and outputting them to a latch 13. Thus, when an external counter clock C-CLK-0 is inputted to the circuit 14 asynchronous with a system clock S-CLK, the clock C-CLK-1 delayed by a prescribed time from the circuit 14 is inputted to a counter 12, which updates the count in each trailing timing. Thus, the circuit 15 outputs a prescribed latch signal LATCH 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、入力されたカウンタク
ロックのパルス数を計数し、外部から入力される所定の
制御信号に応じてその時点の計数値をラッチして出力す
るとともにカウンタクロックの計数はその後も引き続き
行なうタイプの出力ラッチ機能付カウンタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention counts the number of pulses of an input counter clock, latches and outputs the count value at that time according to a predetermined control signal input from the outside, and outputs the counter clock. Counting relates to a counter with an output latch function of the type that continues counting thereafter.

【０００２】[0002]

【従来の技術】図４は、従来の出力ラッチ機能付カウン
タの一例を示した概略構成図である。この出力ラッチ機
能付カウンタ１０は、例えばコンピュータのＣＰＵ（中
央処理装置）の周辺部品として使用されるものであっ
て、この出力ラッチ機能付カウンタやＣＰＵ等に使用さ
れるシステムクロックに同期した動作を行なうものであ
る。2. Description of the Related Art FIG. 4 is a schematic diagram showing an example of a conventional counter with an output latch function. The output latch function counter 10 is used, for example, as a peripheral component of a CPU (central processing unit) of a computer, and operates in synchronization with a system clock used for the output latch function counter, the CPU, or the like. It is something to do.

【０００３】先ず初期値レジスタ１１にＣＰＵ（図示せ
ず）から初期値が書き込まれ、この初期値がカウンタ１
２にロードされる。その後システムクロックとは非同期
のカウンタクロックがカウンタ１２に入力され、この例
ではそのカウンタクロックの各立ち下がりのタイミング
でカウンタ１２の計数値が更新される。またこの出力ラ
ッチ機能付カウンタ１０には、カウンタ１２の計数値を
保持するラッチ１３が備えられており、このラッチ１３
には、システムクロックに同期した所定のラッチ信号の
立ち下がりの時点のカウンタ１２の計数値が保持され
る。このラッチ１３に保持された計数値はＣＰＵにより
読み取られる。ラッチ１３に計数値が保持されている間
においても、カウンタ１２はカウンタクロックの計数を
続けている。First, an initial value is written in the initial value register 11 from a CPU (not shown), and the initial value is stored in the counter 1.
Loaded to 2. After that, a counter clock asynchronous with the system clock is input to the counter 12, and in this example, the count value of the counter 12 is updated at each falling timing of the counter clock. Further, the counter 10 with the output latch function is provided with a latch 13 that holds the count value of the counter 12.
Holds the count value of the counter 12 at the time of falling of a predetermined latch signal synchronized with the system clock. The count value held in the latch 13 is read by the CPU. Even while the count value is held in the latch 13, the counter 12 continues counting the counter clock.

【０００４】カウンタを複数備え、各カウンタにそれぞ
れ独立に各カウンタクロックを入力した場合において、
これらのカウンタにもしラッチ機能がない場合、複数の
カウンタの各計数値をＣＰＵで読み取る場合、各カウン
タを順番にアクセスしてその各計数値を順番に読み取る
ことになり、複数のカウンタの、所定の同時刻における
計数値を知ることはできない。これに対し上記の出力ラ
ッチ機能付カウンタ１０は、ラッチ機能が付加されてい
るため、これら複数のラッチ機能付カウンタに同一のラ
ッチ信号を入力して所定の同時刻における計数値を一旦
ラッチさせ、その後このラッチされた計数値を順次読み
取ることにより、同時刻における計数値を知ることがで
きることとなる。また上記のような出力ラッチ機能付カ
ウンタ１つだけの計数値を知ればよい場合であっても、
例えば上記出力ラッチ機能付カウンタが１６ビットのカ
ウンタシステムであり、一方これに接続されるＣＰＵが
８ビット仕様のものである場合、計数値の上位バイト、
下位バイトを順次読み取る必要があり、したがってこの
場合もラッチ機能を用いることによって始めて正しい計
数値の読取りが保証される。When a plurality of counters are provided and each counter clock is independently input to each counter,
If these counters also do not have a latch function, and the CPU reads the count values of the counters, the counters are accessed in sequence and the count values are read in order. It is not possible to know the count value at the same time. On the other hand, since the output latch function counter 10 has a latch function, the same latch signal is input to the plurality of latch function counters to temporarily latch the count value at a predetermined same time. Then, by sequentially reading the latched count values, the count value at the same time can be known. Further, even in the case where it is necessary to know the count value of only one counter with the output latch function as described above,
For example, when the counter with the output latch function is a 16-bit counter system and the CPU connected thereto has an 8-bit specification, the upper byte of the count value,
The lower bytes have to be read sequentially, so that again only by using the latch function can the correct reading of the count value be guaranteed.

【０００５】[0005]

【発明が解決しようとする課題】上記の出力ラッチ機能
付カウンタのように、内部的な動作、ＣＰＵとの信号の
授受等はシステムクロックに同期して行なわれ、一方、
内部のカウンタで計数されるカウンタクロックはシステ
ムクロックとは非同期である場合、カウンタクロックパ
ルスが入力されカウンタ内部の計数値が変更されている
途中の瞬間にラッチが発生する恐れがある。その場合、
そのラッチされた計数値は正しい計数値である保証はな
く、全くでたらめな値がラッチされてしまう可能性もあ
るという問題がある。As in the counter with the output latch function, the internal operation and the exchange of signals with the CPU are performed in synchronization with the system clock.
When the counter clock counted by the internal counter is asynchronous with the system clock, latch may occur at the moment when the counter clock pulse is input and the count value inside the counter is changed. In that case,
There is no guarantee that the latched count value is a correct count value, and there is a possibility that a completely random value may be latched.

【０００６】本発明は、この問題を解決し、システムク
ロックとは非同期のカウンタクロックを入力して計数す
る出力ラッチ機能付カウンタにおいて、カウンタクロッ
クに対しシステムクロックがどのようなタイミングで発
生しても常に正しい計数値がラッチされる機能を備える
ことを目的とする。The present invention solves this problem, and in a counter with an output latch function for inputting and counting a counter clock that is asynchronous with the system clock, no matter what timing the system clock occurs with respect to the counter clock. The purpose is to have the function of always latching the correct count value.

【０００７】[0007]

【課題を解決するための手段】上記目的を達成する本発
明の出力ラッチ機能付カウンタは、システムクロックと
は非同期のカウンタクロックを入力して該カウンタクロ
ックのパルス数を計数するカウンタと、外部から入力さ
れる所定の制御信号を受けて前記カウンタの計数値を保
持するラッチとを備えた出力ラッチ機能付カウンタにお
いて、カウンタの前段側に配置され、カウンタクロック
を所定時間遅延させてカウンタに入力する遅延回路と、
システムクロックに同期するとともに上記制御信号に応
答した所定のタイミング以降の最初の、遅延回路に入力
される前のカウンタクロックのカウンタの計数値更新の
タイミングで、カウンタの計数値をラッチに保持させる
ラッチ制御回路とを備えたことを特徴とする。A counter with an output latch function of the present invention which achieves the above-mentioned object is a counter for inputting a counter clock asynchronous with a system clock and counting the number of pulses of the counter clock. In a counter with an output latch function, which includes a latch that receives a predetermined control signal that is input and that holds the count value of the counter, the counter is arranged on the preceding stage side of the counter and delays the counter clock for a predetermined time to input the counter clock A delay circuit,
Latch that holds the count value of the counter in the latch at the timing of updating the count value of the counter of the counter clock before being input to the delay circuit after the predetermined timing in synchronization with the system clock and in response to the control signal. And a control circuit.

【０００８】ここで、上記制御信号は、例えばこの出力
ラッチ機能付カウンタをＣＰＵの周辺部品として構成し
た場合における、ＣＰＵからの所定のコマンド等も含む
概念である。また上記「カウンタクロックのカウンタの
計数値更新のタイミング」とは、このカウンタがカウン
タクロックの各立ち上がりを捉えて計数するものであれ
ばその各立ち上がりのタイミングをいい、このカウンタ
がカウンタクロックの各立ち下がりを捉えて計数するも
のであればその各立ち下がりのタイミングをいう。Here, the control signal is a concept including a predetermined command from the CPU when the counter with output latch function is configured as a peripheral component of the CPU, for example. Further, the "timing of updating the count value of the counter of the counter clock" means the timing of each rising edge of the counter clock if the counter captures and counts each rising edge of the counter clock. If it counts falling and counts, it means the timing of each falling.

【０００９】[0009]

【作用】本発明の出力ラッチ機能付カウンタは、カウン
タには遅延回路を経由したカウンタクロックを入力し、
ラッチには、カウンタがカウンタクロックの立ち上がり
で計数値を更新するものであるか立ち下がりで計数値を
更新するものであるかに応じた、遅延前のカウンタクロ
ックの立ち上がり又は立ち下がりのタイミングでカウン
タの計数値を保持させるものであるため、カウンタクロ
ックのタイミングの如何に拘らず常に確定した保証され
た計数値がラッチされる。In the counter with output latch function of the present invention, the counter clock is input to the counter via the delay circuit,
The latch has a counter at the rising or falling timing of the counter clock before the delay depending on whether the counter updates the counting value at the rising edge of the counter clock or the falling edge. Since the count value is held, the guaranteed count value which is always fixed is latched regardless of the timing of the counter clock.

【００１０】[0010]

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の出力ラッチ機能付カウンタの一実施例の
概略構成図である。図４に示す従来例の各要素と対応す
る要素には図４に付した番号と同一の番号を付し、相違
点についてのみ説明する。EXAMPLES Examples of the present invention will be described below. FIG. 1 is a schematic configuration diagram of an embodiment of a counter with an output latch function of the present invention. The elements corresponding to the elements of the conventional example shown in FIG. 4 are given the same numbers as the numbers given in FIG. 4, and only the differences will be described.

【００１１】図１に示す出力ラッチ機能付カウンタ１０
０には、カウンタクロックを入力してそのカウンタクロ
ックを例えば６ｎｓｅｃ等所定の時間だけ遅延させる遅
延回路１４と、遅延前のカウンタクロックと従来例（図
４）にいうラッチ信号を入力して、カウンタ１２の計数
値を保存させるための本実施例にいうラッチ信号をラッ
チ１３に向けて出力するラッチ制御回路１５が備えられ
ている。これら遅延回路１４、ラッチ制御回路１５につ
いては後述する。A counter 10 with an output latch function shown in FIG.
To 0, the counter circuit is inputted, the delay circuit 14 for delaying the counter clock by a predetermined time such as 6 nsec, the counter clock before the delay and the latch signal as in the conventional example (FIG. 4) are inputted. A latch control circuit 15 for outputting the latch signal according to the present embodiment for storing the count value of 12 to the latch 13 is provided. The delay circuit 14 and the latch control circuit 15 will be described later.

【００１２】図２は、出力ラッチ機能付カウンタの一実
施例の動作を表わすタイミングチャートである。システ
ムクロックＳ＿ＣＬＫに同期した所定の書込み区間ＷＲ
に、ＣＰＵからこの出力ラッチ機能付カウンタにカウン
タの計数値のラッチを指示するコマンドが発せられ、そ
の後のアイドル区間ｉｄｌｅを挟んだ所定の読取り区間
ＲＤでそのラッチされた計数値をＣＰＵが読み取るもの
とする。FIG. 2 is a timing chart showing the operation of an embodiment of the counter with the output latch function. Predetermined write section WR synchronized with system clock S_CLK
The CPU issues a command to the output latch function counter to latch the count value of the counter, and then the CPU reads the latched count value in a predetermined read section RD sandwiching the idle section idle. And

【００１３】このときこの出力ラッチ機能付カウンタ内
部では、所定の書込み区間ＷＲから遅れて、ＣＰＵから
のラッチ指示のコマンドを認識した旨を表わすコマンド
ラッチ信号Ｃ＿ＬＣＨ信号が内部的に出力され、そのコ
マンドラッチ信号Ｃ＿ＬＣＨの後端の、システムクロッ
クＳ＿ＣＬＫの立ち上がりの時点で、カウンタの計数値
のラッチを指示するラッチ信号ＬＡＴＣＨ＿０が立ち下
がる。このラッチ信号ＬＡＴＣＨ＿０は、従来例（図４
参照）にいうラッチ信号であって、本実施例ではこのラ
ッチ信号ＬＡＴＣＨ＿０はカウンタの計数値をラッチす
るためには直接は使用されない。また、所定の読取り区
間ＲＤから遅れて、ラッチされた計数値の読取りが終了
したことの認識信号Ｒ＿ＡＫＮが内部的に出力され、そ
の認識信号Ｒ＿ＡＫＮの後端の、システムクロックＳ＿
ＣＬＫの立ち上がりの時点でラッチ信号ＬＡＴＣＨ＿０
が立ち上がり、計数値のラッチが解除される。At this time, inside the counter with the output latch function, a command latch signal C_LCH signal indicating that the command of the latch instruction from the CPU has been recognized is internally output after a delay from the predetermined write section WR, and the command is output. At the trailing end of the latch signal C_LCH, when the system clock S_CLK rises, the latch signal LATCH_0 instructing to latch the count value of the counter falls. This latch signal LATCH_0 is a conventional example (see FIG. 4).
In the present embodiment, the latch signal LATCH_0 is not used directly to latch the count value of the counter. Further, after a lapse of a predetermined reading section RD, a recognition signal R_AKN indicating that the reading of the latched count value is completed is internally output, and the system clock S_ at the rear end of the recognition signal R_AKN is output.
Latch signal LATCH_0 at the rising edge of CLK
Rises and the count value is unlatched.

【００１４】一方、外部からカウンタクロックＣ＿ＣＬ
Ｋ＿０がシステムクロックＳ＿ＣＬＫとは非同期に遅延
回路１４に入力され、遅延回路１４からは所定の遅延時
間Ｄだけ遅延されたカウンタクロックＣ＿ＣＬＫ＿１が
出力される。この遅延されたカウンタクロックＣ＿ＣＬ
Ｋ＿１がカウンタ１２に入力されそのカウンタクロック
Ｃ＿ＣＬＫ＿１の各立ち下がりのタイミングで計数値Ｃ
ＯＵＮＴが更新される。また、従来のラッチ信号ＬＡＴ
ＣＨ＿０と遅延前のカウンタクロックＣ＿ＣＬＫ＿０が
ラッチ制御回路１５に入力され、ラッチ制御回路１５か
らは所定のラッチ信号ＬＡＴＣＨ−１が出力される。On the other hand, the counter clock C_CL is externally supplied.
K_0 is input to the delay circuit 14 asynchronously with the system clock S_CLK, and the delay circuit 14 outputs the counter clock C_CLK_1 delayed by a predetermined delay time D. This delayed counter clock C_CL
K_1 is input to the counter 12, and the count value C is obtained at each falling timing of the counter clock C_CLK_1.
OUNT is updated. In addition, the conventional latch signal LAT
CH_0 and the counter clock C_CLK_0 before delay are input to the latch control circuit 15, and the latch control circuit 15 outputs a predetermined latch signal LATCH-1.

【００１５】図３は、遅延回路１４およびラッチ制御回
路１５を表わした回路図である。遅延前のカウンタクロ
ックＣ＿ＣＬＫ＿０およびラッチ信号ＬＡＴＣＨ＿０は
ラッチ制御回路１５を構成するフリップフロップ１５１
の、それぞれクロック入力端子，データ入力端子に入力
される。またラッチ信号ＬＡＴＣＨ＿０とフリップフロ
ップ１５１の出力信号はオアゲート１５２に入力され
る。したがってオアゲート１５２の出力信号ＬＡＴＣＨ
＿１は、ラッチ信号ＬＡＴＣＨ＿０がＬレベルにあり、
かつ遅延前のクロック信号Ｃ＿ＣＬＫ＿０の立ち下がり
の時点で立ち下がる信号となる。このオアゲート１５２
の出力信号ＬＡＴＣＨ＿１（ラッチ制御回路１５の出力
信号）をラッチ１３に入力することにより、ラッチ１３
に保存された計数値Ｌ＿ＯＵＴは、カウンタ１２の、そ
の時点の、確実に保証された計数値ＣＯＵＮＴを表わす
ものとなる。FIG. 3 is a circuit diagram showing the delay circuit 14 and the latch control circuit 15. The counter clock C_CLK_0 before the delay and the latch signal LATCH_0 are flip-flops 151 that constitute the latch control circuit 15.
Are input to the clock input terminal and the data input terminal, respectively. The latch signal LATCH_0 and the output signal of the flip-flop 151 are input to the OR gate 152. Therefore, the output signal LATCH of the OR gate 152
_1, the latch signal LATCH_0 is at the L level,
Further, it becomes a signal that falls at the time of the fall of the clock signal C_CLK_0 before delay. This OR gate 152
By inputting the output signal LATCH_1 (output signal of the latch control circuit 15) of the
The count value L_OUT stored in the counter represents the count value COUNT of the counter 12 that is guaranteed at that time.

【００１６】[0016]

【発明の効果】以上説明したように、本発明の出力ラッ
チ機能付カウンタは、カウンタには遅延回路を経由した
カウンタクロックを入力し、ラッチには、カウンタがカ
ウンタクロックの立ち上がりで計数値を更新するもので
あるか立ち下がりで計数値を更新するものであるかに応
じた、遅延前のカウンタクロックの立ち上がり又は立ち
下がりのタイミングでカウンタの計数値を保持させるも
のであるため、カウンタクロックがシステムクロックに
対しどのようなタイミングで発生しても常に正しい計数
値がラッチされる。As described above, in the counter with the output latch function of the present invention, the counter clock is input to the counter via the delay circuit, and the counter updates the count value at the rising edge of the counter clock in the latch. The counter clock holds the count value of the counter at the rising or falling timing of the counter clock before the delay depending on whether the counter clock is updated or the count value is updated at the falling edge. The correct count value is always latched regardless of the timing with respect to the clock.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の出力ラッチ機能付カウンタの一実施例
の概略構成図である。FIG. 1 is a schematic configuration diagram of an embodiment of a counter with an output latch function of the present invention.

【図２】出力ラッチ機能付カウンタの一実施例の動作を
表わすタイミングチャートである。FIG. 2 is a timing chart showing the operation of an embodiment of the counter with an output latch function.

【図３】遅延回路およびラッチ制御回路を表わした回路
図である。FIG. 3 is a circuit diagram showing a delay circuit and a latch control circuit.

【図４】従来の出力ラッチ機能付カウンタの一例を示し
た概略構成図である。FIG. 4 is a schematic configuration diagram showing an example of a conventional counter with an output latch function.

【符号の説明】[Explanation of symbols]

１２ カウンタ １３ ラッチ １４ 遅延回路 １５ ラッチ制御回路 １５１ フリップフロップ １５２ オアゲート 12 counter 13 latch 14 delay circuit 15 latch control circuit 151 flip-flop 152 or gate

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 システムクロックとは非同期のカウンタ
クロックを入力して該カウンタクロックのパルス数を計
数するカウンタと、外部から入力される所定の制御信号
を受けて前記カウンタの計数値を保持するラッチとを備
えた出力ラッチ機能付カウンタにおいて、 前記カウンタの前段側に配置され、前記カウンタクロッ
クを所定時間遅延させて前記カウンタに入力する遅延回
路と、 システムクロックに同期するとともに前記制御信号に応
答した所定のタイミング以降の最初の、前記遅延回路に
入力される前の前記カウンタクロックの前記カウンタの
計数値更新のタイミングで、前記カウンタの計数値を前
記ラッチに保持させるラッチ制御回路とを備えたことを
特徴とする出力ラッチ機能付カウンタ。1. A counter for inputting a counter clock asynchronous with a system clock to count the number of pulses of the counter clock, and a latch for holding a count value of the counter by receiving a predetermined control signal input from the outside. In a counter with an output latch function comprising: a delay circuit arranged in front of the counter for delaying the counter clock by a predetermined time and inputting the counter clock to the counter; and a delay circuit synchronized with the system clock and responding to the control signal. A latch control circuit for holding the count value of the counter in the latch at the timing of updating the count value of the counter of the counter clock before being input to the delay circuit after a predetermined timing. A counter with an output latch function.