JPH01232420A - Stack device for data - Google Patents
Stack device for dataInfo
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Abstract
Description
【発明の詳細な説明】
〔概要〕
データのスタック装置に係り、特にFIFO方式(Fi
rst In First 0ut)を採用するデータ
のスタック装置に関し、
最初に入力したデータがすぐに出力でき、がっ、回路構
成を簡単にすることができるようにすることを目的とし
、
データのスタック装置を複数ビットからなるデータを保
持する保持状態とデータを通過させる通過状態とを選択
できるラッチ装置を複数段に設け複数のデータをスタッ
クするスタック部と、データが最終段のラッチ装置がら
前段に向け順次保持されるようにデータをラッチするラ
ッチ装置より前段のラッチ装置を通過状態とするスタッ
ク制御部とから構成する。[Detailed Description of the Invention] [Summary] It relates to a data stacking device, in particular a FIFO method (FIFO method).
Regarding the data stacking device that adopts rst In First 0ut), the purpose of the data stacking device is to be able to output the first input data immediately and to simplify the circuit configuration. Latch devices that can select between a holding state that holds data consisting of multiple bits and a passing state that allows data to pass are installed in multiple stages.There is a stack section that stacks multiple pieces of data, and the data is sequentially transferred from the last stage latch device to the previous stage. and a stack control unit that puts a latch device at a stage preceding a latch device that latches data so that it is held in a passing state.
本発明は、データのスタック装置に係り、特にFIFO
方式(First In First 0ut)を採用
するデータのスタック装置に関する。The present invention relates to a data stacking device, and particularly to a FIFO stacking device.
The present invention relates to a data stacking device that adopts a first-in-first-out method.
−aに上述のようなデータのスタック装置は、第6図に
示すようにキャッシュメモリの書き替え時等に用いられ
るものであって、入力したデータをスタックして、デー
タを入力した順に出力するものである。同図において、
1はアドレスをスタックするスタック装置、2はマイク
ロプロセッサ、3はTAG部4と5−RAM5とからな
るキャッシュメモリ、6はDMA制御部、7はメモリ、
8はDV/RV部である。-a The data stacking device described above is used when rewriting the cache memory, etc., as shown in Figure 6, and it stacks input data and outputs the data in the order in which it was input. It is something. In the same figure,
1 is a stack device for stacking addresses; 2 is a microprocessor; 3 is a cache memory consisting of a TAG unit 4 and 5-RAM 5; 6 is a DMA control unit; 7 is a memory;
8 is a DV/RV section.
このような、データのスタック装置は、従来、第7図に
示すように、必要なデータのビット数に合わせた数のフ
リップフロップ(FF1t〜FF□8)で−段のフリッ
プフロップ列を構成し、このソリツブフロップ列をスタ
ックに必要なn段を設けるようにしたものである。As shown in FIG. 7, such a data stacking device has conventionally constructed a -stage flip-flop array with a number of flip-flops (FF1t to FF□8) that corresponds to the number of required data bits. , this solve flop array is provided with n stages necessary for a stack.
この例においてはスタックすべきデータは8ビツトとし
て、これを上述のようにn段にわたってスタックするよ
うにしている。そして入力されるクロック信号によって
入力されたデータは一段ずつシフトされていき第n段ま
でシフトされたデータは、データスタック装置から出力
されるものとしている。In this example, the data to be stacked is 8 bits, and is stacked over n stages as described above. The input data is shifted one stage at a time according to the input clock signal, and the data shifted to the nth stage is output from the data stack device.
〔発明が解決しようとする課題〕
ところで上述のようなデータのスタック装置にあっては
、スタック装置に入力されたデータは次々とシフトされ
、第n段目を経てからスタック装置から出力される。即
ち入力されてからn+1クロック周期後でなければ出力
されないという問題がある。[Problems to be Solved by the Invention] In the data stacking device as described above, the data input to the stacking device is shifted one after another, and is output from the stacking device after passing through the n-th stage. That is, there is a problem in that the signal is not output until n+1 clock cycles after input.
また、上述した従来のデータのスタック装置においては
データのビット幅が増えたりスタックの段数を増加させ
ると、必要なフリップフロップの数が膨大なものとなる
という問題がある。Further, in the conventional data stacking device described above, there is a problem in that when the data bit width increases or the number of stack stages increases, the number of required flip-flops becomes enormous.
そこで、本発明は、最初に入力したデータがすぐに出力
でき、かつ、回路構成を簡単にすることができるデータ
のスタック装置を提供することを目的とする。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a data stacking device that can immediately output data that is first input and that can simplify the circuit configuration.
本発明にあって、上記の課題を解決するための手段は、
第1図に示すように、データのスタック装置を複数ビッ
トからなるデータを保持する保持状態とデータを通過さ
せる通過状態とを選択できるラッチ装置11−1〜11
−nを複数段に設け複数のデータをスタックするスタッ
ク部10と、データが最終段のラッチ装置11−□から
前段に向け順次保持されるようにデータをラッチするラ
ッチ装置より前段のラッチ装置を通過状態とするスタッ
ク制御12部とから構成したことである。In the present invention, means for solving the above problems are as follows:
As shown in FIG. 1, latch devices 11-1 to 11 can select a data stacking device between a holding state in which data consisting of a plurality of bits is held and a passing state in which data is passed.
-n in multiple stages and stacks a plurality of data, and a latch device in the previous stage from the latch device that latches data so that the data is sequentially held from the final stage latch device 11-□ to the previous stage. It is composed of a stack control unit 12 which sets the passage state.
(作用)
本発明によれば、スタック部は複数段に設けたラッチ装
置によって構成されるから、装置の構成を単純にするこ
とができるほか、第2図に示すように、スタック制御部
はデータが最終段のラッチ装置から前段に向け順次保持
されるようにデータをラッチするラッチ装置より前段の
ラッチ装置を通過状態とするから、入力されたデータ迅
速に出力されることとなる。例えばデータが4つ入力す
る場合についてみれば、最初のデータ、データN001
は通過状態となっているラッチ装置11−nからラッチ
装置11−2までを通過してラッチ11−1に保持され
る(1)。その後入力したデータNo、2はラッチ装置
11−2に保持され、同様にデータNo、3はラッチ装
置11−3に保持される(2)。(Function) According to the present invention, since the stack section is constituted by latch devices provided in multiple stages, the structure of the device can be simplified, and as shown in FIG. Since the latch devices at the previous stage are put into a passing state from the latch device that latches the data so that the data is held sequentially from the last stage latch device to the previous stage, the input data is quickly output. For example, if we input four data, the first data is data N001.
passes from the latch device 11-n which is in the passing state to the latch device 11-2, and is held by the latch 11-1 (1). Thereafter, input data No. 2 is held in the latch device 11-2, and similarly, data No. 3 is held in the latch device 11-3 (2).
そしてラッチ装置11−1がデータN001を出力する
と、ラッチ装置11−2からデータNo、2がラッチ装
置11−1に保持され、同様にラッチ装置11−2がデ
ータNo、2を出力すると、ラッチ装置11−3からデ
ータNo、3がラッチ装置11−2に保持され(3)以
下同様の処理が続いていく(4)。Then, when the latch device 11-1 outputs data N001, data No. 2 from the latch device 11-2 is held in the latch device 11-1, and similarly, when the latch device 11-2 outputs data No. 2, the latch device 11-2 holds data No. 2 from the latch device 11-2. Data No. 3 from the device 11-3 is held in the latch device 11-2 (3), and the same processing continues (4).
(実施例)
以下本発明に係るデータのスタック装置の実施例を図面
に基づいて説明する。(Embodiment) Hereinafter, an embodiment of a data stacking device according to the present invention will be described based on the drawings.
第3図乃至第5図は本発明に係るデータのスタック装置
の実施例を示すものである。本実施例において、入力さ
れるデータは8ビツトでDO〜D7で構成されている。3 to 5 show an embodiment of a data stacking device according to the present invention. In this embodiment, the input data consists of 8 bits DO to D7.
そしてこのデータを保持するスタック部は4段のラッチ
装置(ラッチ装置A乃至ラッチ装置D)21,22,2
3.24としている。The stack section that holds this data has four stages of latch devices (latch devices A to latch devices D) 21, 22, 2.
It is set at 3.24.
そしてこれらのラッチ装置は入力要求信号(IN−RE
Q)及び出力完了信号(OUT−END)によって作動
して上記の4台のスタック装置の作動を制御する4種の
クロック信号(クロックA乃至クロックD)を発生する
スタック制御部29により制御される。これらのクロッ
ク信号は夫々のオアゲート25,26,27゜28でシ
ステムクロック(SCLK)との論理和を取って入力さ
れる。These latching devices then receive an input request signal (IN-RE
Q) and output completion signal (OUT-END) to generate four types of clock signals (clock A to clock D) that control the operation of the four stack devices described above. . These clock signals are logically summed with the system clock (SCLK) by respective OR gates 25, 26, 27.degree. 28 and inputted.
本実施例において、スタック制御部29は第4図に示す
ような構造を有している。同図において、31,32,
33.34はクロックA乃至クロックDを発生するJK
フリップフロップ、35.36.37は上段のJKフリ
ップフロップ31.32.33のQ端子の出力と自段の
JKフリップフロップ32,33.34のQ端子の出力
の論理積を自段のJKフリップフロップ32゜33.3
4のに端子に入力するアンドゲート、38は入力要求信
号(IN−REQ)及び第1段のJKフリップフロップ
31のQ端子の出力の論理和を第1段のJKフリップフ
ロップ31のJ端子に出力するオアゲート、39,40
.41は入力要求信号と上段のJKフリップフロップ3
1゜32.33のQ端子の出力の論理積を発生するアン
ドゲート、42.43は上記のアンドゲート39.40
の出力と次段のJKフリップフロップ33.34のQ端
子の出力の論理和を自段のJKフリップフロップ32.
33のJ端子に出力するオアゲートである。そして各J
Kフリップフロップ31,3233.34にはシステム
クロック信号を入力するようにしている。In this embodiment, the stack control section 29 has a structure as shown in FIG. In the same figure, 31, 32,
33.34 is JK that generates clock A to clock D
Flip-flops 35, 36, and 37 are used to logically AND the outputs of the Q terminals of the JK flip-flops 31, 32, and 33 in the upper stage and the Q terminals of the JK flip-flops 32, 33, and 34 in their own stage. 32°33.3
4, an AND gate 38 inputs the input request signal (IN-REQ) and the output of the Q terminal of the JK flip-flop 31 in the first stage to the J terminal of the JK flip-flop 31 in the first stage. OR gate to output, 39, 40
.. 41 is the input request signal and the upper stage JK flip-flop 3
1° 32.33 is an AND gate that generates the AND of the Q terminal output, 42.43 is the above AND gate 39.40
and the output of the Q terminal of the JK flip-flop 33, 34 in the next stage are logically summed.
This is an OR gate that outputs to the J terminal of 33. and each J
A system clock signal is input to the K flip-flops 31, 3233, and 34.
次に本実施例に係るデータのスタック装置の実施例の作
動について説明する。第5図は本発明に係るデータのス
タック装置の実施例の作動を示すタイムチャートである
。この例において、スタック装置に対して、4バイトの
データの書き込ミ妻求があり、その間に2バイトのデー
タを出力した場合を示している。Next, the operation of the data stacking device according to the present embodiment will be explained. FIG. 5 is a time chart showing the operation of the embodiment of the data stacking device according to the present invention. In this example, there is a request to write 4 bytes of data to the stack device, and 2 bytes of data are output during that time.
先ず第一番目の入力要求信号があり(■)、ラッチ装置
Aに対してクロックAが立ち上がる(■)。このとき、
他のラッチ装置にはクロック信号は立ち上がっておらず
、ラッチ装置B、ラッチ装置C及びラッチ装置りは通過
状態となっており、第1のデータはこれらのラッチ装置
を通過してラッチ装置Aに保持される。そしてこの状態
で第2の入力要求信号があると(■)、今度はラッチ装
置Bに対してクロックBが立ち上がる(■)。これによ
り同様に第2のデータはラッチ装置C及び装置りを通過
してラッチ装置Bに保持される。同様に第3の書き込み
要求があるときには(■)、クロックCが立ち上がり(
0)第3のデータはラッチ装置Cに保持される。First, there is a first input request signal (■), and clock A rises for latch device A (■). At this time,
The clock signal does not rise to the other latch devices, and the latch device B, latch device C, and latch device A are in a passing state, and the first data passes through these latch devices and is sent to latch device A. Retained. When the second input request signal is received in this state (■), the clock B for the latch device B rises (■). As a result, the second data passes through the latch device C and the device 1 and is held in the latch device B. Similarly, when there is a third write request (■), clock C rises (
0) The third data is held in latch device C.
そして第1のデータの出力が完了すると、スタック制御
部に読みこみ完了信号(OUT−END)が入力して(
@)、クロックAがリセットされる。これによりラッチ
装置Aは通過状態となり、このとき、第2のデータが保
持されており、クロックBは立ち上がった状態であるた
めクロックAが立ち上り(■)JKフリップフロップは
再びセットされ、ラッチ装置Aは第2のデータを保持す
る。そして、クロックBがリセットされ、ラッチ装置B
は通過状態になるが、ラッチ装置Cには第3のデータが
保持されており、クロックCが立ち上がった状態である
ので、クロックBが再び立ち上り(■)、第3のデータ
が保持される。このときラッチ装置Cは再び通過状態と
なり、その後、第2のデータがラッチ回路Aから出力さ
れると、出力完了信号がスタック制御部に入力され(@
)、同様にクロックAがリセットされ、第3のデータが
ラッチ装置Bよりシフトされて、ラッチ装置Aに保持さ
れて、第3のデータの出力動作にはいる。この間に再び
入力要求信号が入力される(■)とその時点ではラッチ
装置Aのみが保持状態となっているため、第4のデータ
はラッチ装置Bに保持される。以下同様にデータは保持
されたり出力されたりして、データのスタック装置は作
動する。When the output of the first data is completed, a read completion signal (OUT-END) is input to the stack control unit (
@), clock A is reset. As a result, the latch device A enters the passing state, and at this time, the second data is held and the clock B is in the rising state, so the clock A rises (■), and the JK flip-flop is set again, and the latch device A holds the second data. Then, clock B is reset and latch device B
is in a passing state, but since the third data is held in the latch device C and the clock C is in a rising state, the clock B rises again (■) and the third data is held. At this time, the latch device C enters the pass state again, and after that, when the second data is output from the latch circuit A, an output completion signal is input to the stack control section (@
), the clock A is similarly reset, the third data is shifted from the latch device B and held in the latch device A, and the third data output operation begins. During this time, when the input request signal is input again (■), the fourth data is held in the latch device B because only the latch device A is in the holding state at that time. Thereafter, data is held or output in the same manner, and the data stacking device operates.
従って、本実施例によれば、最初に入力されたデータは
最初のタイミングで最終段のラッチ装置Aに保持される
から、このデータを迅速に出力することかできる他、デ
ータのビット幅を増加しても、またデータ保持の段数を
増加したとしても使用するフリップフロップの個数はそ
れほど増加せずその構成を複雑にすることはない。Therefore, according to this embodiment, since the first input data is held in the final stage latch device A at the first timing, this data can be output quickly and the bit width of the data can be increased. Even if the number of data holding stages is increased, the number of flip-flops used will not increase significantly and the configuration will not become complicated.
以上説明したように、本発明によればデータのスタック
装置を複数ビットからなるデータを保持する保持状態と
データを通過させる通過状態とを選択できるラッチ装置
を複数段に設け複数のデータをスタックするスタック部
と、データが最終段のラッチ装置から前段に向け順次保
持されるようにデータをラッチするラッチ装置より前段
のラッチ装置を通過状態とするスタック制御部とから構
成するようにしたから、最初に入力されたデータは最初
のタイミングで最終段のラッチ装置に保持されるから最
初に入力したデータがすぐに出力でき、かつ、データの
ビット幅を増加しても、またデータ保持の段数を増加し
たとしても使用するフリップフロップの個数はそれほど
増加することばないから回路構成を簡単にすることがで
きるという効果を奏する。As explained above, according to the present invention, a data stacking device is provided with latch devices in multiple stages capable of selecting a holding state in which data consisting of a plurality of bits is held and a passing state in which data is passed, and a plurality of data is stacked. Since it is composed of a stack unit and a stack control unit that puts the latch device in the previous stage to the passing state from the latch device that latches data so that the data is held sequentially from the last stage latch device to the previous stage, the first Since the input data is held in the final stage latch device at the first timing, the first input data can be output immediately, and even if the data bit width is increased, the number of data retention stages can also be increased. Even if this is done, the number of flip-flops used does not increase much, so the effect is that the circuit configuration can be simplified.
第1図は本発明の原理図、第2図は本発明の作動の状態
を示す図、第3図は本発明に係るデータのスタック装置
の実施例を示す図、第4図は第3図に示したデータのス
タック装置のスタック制御部の構成を示す図、第5図は
第3図に示したデータのスタック装置の作動を示す図、
第6図はスタック装置を用いるシステムを示す図、第7
図は従来のデータのスタック装置を示す図である。
10・・・ラッチ部
11−8〜11−n・・・ラッチ装置
12・・・スタック制御部FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing the operating state of the present invention, FIG. 3 is a diagram showing an embodiment of the data stacking device according to the present invention, and FIG. 5 is a diagram showing the configuration of the stack control unit of the data stacking device shown in FIG. 3; FIG. 5 is a diagram showing the operation of the data stacking device shown in FIG. 3;
Fig. 6 is a diagram showing a system using a stack device, Fig. 7
The figure shows a conventional data stacking device. 10... Latch unit 11-8 to 11-n... Latch device 12... Stack control unit
Claims (1)
を通過させる通過状態とを選択できるラッチ装置(11
_−_1〜11_−_n)を複数段に設け複数のデータ
をスタックするスタック部(10)と、 データが最終段のラッチ装置(11_−_1)から前段
に向け順次保持されるようにデータをラッチするラッチ
装置より前段のラッチ装置を通過状態とするスタック制
御部(12)とから成ることを特徴とするデータのスタ
ック装置[Claims] A latch device (11
_-_1 to 11_-_n) are provided in multiple stages to stack a plurality of data. A data stacking device characterized by comprising a stacking control unit (12) that sets a latch device at a stage preceding a latch device to be latched to a passing state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63058160A JP2561308B2 (en) | 1988-03-14 | 1988-03-14 | Data stacking device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63058160A JP2561308B2 (en) | 1988-03-14 | 1988-03-14 | Data stacking device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01232420A true JPH01232420A (en) | 1989-09-18 |
JP2561308B2 JP2561308B2 (en) | 1996-12-04 |
Family
ID=13076239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63058160A Expired - Lifetime JP2561308B2 (en) | 1988-03-14 | 1988-03-14 | Data stacking device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2561308B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0391188A (en) * | 1989-09-04 | 1991-04-16 | Matsushita Electric Ind Co Ltd | Fifo memory |
JPH04315893A (en) * | 1991-04-15 | 1992-11-06 | Nec Corp | Memory circuit |
-
1988
- 1988-03-14 JP JP63058160A patent/JP2561308B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0391188A (en) * | 1989-09-04 | 1991-04-16 | Matsushita Electric Ind Co Ltd | Fifo memory |
JPH04315893A (en) * | 1991-04-15 | 1992-11-06 | Nec Corp | Memory circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2561308B2 (en) | 1996-12-04 |
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