JP3097404B2 - Status reading circuit by microcomputer - Google Patents
Status reading circuit by microcomputerInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、マイコンによる状態読
出回路に係り、特に伝送路等のエラー数をシステムクロ
ックでカウントするカウンタのカウント値を、システム
クロックと非同期なマイクロコンピュータにて読出す場
合のマイコンによる状態読出回路及び、非同期転送モー
ドにて、アラーム情報等を固定長のパケットのセルにて
転送し、受信側にてはセルの到着時にフリップフロップ
（以下ＦＦと称す）をセットし、定期的に読出している
マイクロコンピュータ（以下マイコンと称す）が読み取
ると該ＦＦをリセットすることになっている等の、マイ
コンとは非同期である情報セットパルスによりセットさ
れるＦＦの出力を、該マイコンよりの読出し信号にて読
出し、読出した後は該ＦＦをクリアする場合等の、マイ
コンによる状態読出回路の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a state reading circuit using a microcomputer, and particularly to a case where a count value of a counter for counting the number of errors in a transmission line or the like by a system clock is read by a microcomputer asynchronous with the system clock. In a state readout circuit by the microcomputer and the asynchronous transfer mode, alarm information and the like are transferred in fixed-length packet cells, and a flip-flop (hereinafter referred to as FF) is set on the receiving side when the cells arrive. The output of the FF, which is set by an information set pulse that is asynchronous with the microcomputer, such as resetting the FF when read by a microcomputer (hereinafter referred to as a microcomputer) that is periodically reading, is output to the microcomputer. The status is read by the microcomputer when reading with the read signal from the It relates to an improvement of the circuit.
【０００２】[0002]
【従来の技術】図５は従来例のカウンタ値を読出す場合
の状態読出回路のブロック図及びタイムチャート、図６
は従来例の情報セットパルスが非同期にセットされマイ
コンリードによりリセットされる場合の状態読出回路の
ブロック図及びタイムチャートである。2. Description of the Related Art FIG. 5 is a block diagram and a time chart of a conventional state reading circuit for reading a counter value, and FIG.
FIG. 2 is a block diagram and a time chart of a state reading circuit in a case where an information set pulse of a conventional example is set asynchronously and reset by a microcomputer read.
【０００３】図５では、エラーパルスを図５（Ａ）に示
すシステムクロックにてカウントするカウンタ１の出力
を、システムクロックと非同期なマイコン（図示してい
ない）にて読出す為に、マイコンより読出用のプログラ
ムを取り出すアドレスを出力すると共に該アドレスをデ
コーダ２０にも入力して図５（Ｂ）に示す如きＨレベル
の信号を出力させセレクタ４に入力させ、又マイコンよ
りの図５（Ｃ）に示す如くＬレベルにしたチップセレク
ト信号、図５（Ｄ）に示す如くＬレベルにしたリードイ
ネーブル信号をオア回路２１に入力し出力をゲート５に
入力させる。In FIG. 5, an output of a counter 1 for counting an error pulse by a system clock shown in FIG. 5A is read by a microcomputer (not shown) asynchronous with the system clock. An address for taking out the program for reading is output, and the address is also input to the decoder 20 to output an H-level signal as shown in FIG. 5B and input to the selector 4. 5), an L-level chip select signal as shown in FIG. 5D, and an L-level read enable signal as shown in FIG.
【０００４】するとセレクタ４では、デコーダ２０より
Ｈレベルが入力している間はＦＦ１の出力を選択して出
力し、ゲート５はオア回路２１の出力がＬレベルの間ゲ
ートを開き、図５（Ｅ）に示す如きカウンタ１の出力を
読出しデータとしてマイコンのデータバスに送る。Then, the selector 4 selects and outputs the output of the FF 1 while the H level is being input from the decoder 20, and the gate 5 opens the gate while the output of the OR circuit 21 is at the L level. The output of the counter 1 as shown in E) is sent to the data bus of the microcomputer as read data.
【０００５】図６では、図６（Ｆ）に示す如き、マイコ
ンと非同期な情報到着を知らせる情報セットパルスがＦ
Ｆ１０のセット端子に入力すると、ＦＦ１０の出力は、
図６（Ｇ）に示す如くＨレベルになる。In FIG. 6, as shown in FIG. 6F, an information set pulse for notifying the arrival of information asynchronous with the microcomputer is F.
When input to the set terminal of F10, the output of FF10 is
It becomes H level as shown in FIG.
【０００６】マイコン（図示していない）がＦＦ１０の
出力を読出す時は、読出用のプログラムを取り出すアド
レス及び図６（Ｂ）に示す如くＬレベルにしたチップセ
レクト信号、図６（Ｃ）に示す如くＬレベルにしたリー
ドイネーブル信号を出力し、リードイネーブル信号がＬ
レベルの間に図６（Ｄ）に示す如くＦＦ１０の出力を確
定して読出信号としてマイコンのデータバスに出力させ
る。When a microcomputer (not shown) reads the output of the FF 10, an address from which a program for reading is taken out, a chip select signal at L level as shown in FIG. As shown in the figure, the read enable signal is output at L level,
As shown in FIG. 6D, the output of the FF 10 is determined during the level and output to the data bus of the microcomputer as a read signal.
【０００７】この時、読出用のプログラムを取り出すア
ドレスはデコーダ１７にも入力して出力よりＨレベルを
出力させナンド回路１８に入力させ、又チップセレクト
信号及びリードイネーブル信号はノア回路１６にも入力
し出力をナンド回路１８に入力させ、ナンド回路１８の
出力を遅延回路１９にてＦＦ１０の出力がマイコンのデ
ータバスへ安定して出力されるよう僅か遅延させ図６
（Ｅ）に示す如きクリアパルスを作り、ＦＦ１０のクロ
ック端子に入力し、立ち上がりで図６（Ｇ）に示す如く
ＦＦ１０をクリアする。At this time, the address from which the program for reading is taken out is also inputted to the decoder 17 and the H level is outputted from the output to be inputted to the NAND circuit 18. The chip select signal and the read enable signal are also inputted to the NOR circuit 16. The output of the NAND circuit 18 is input to the NAND circuit 18. The output of the NAND circuit 18 is slightly delayed by the delay circuit 19 so that the output of the FF 10 is stably output to the data bus of the microcomputer.
A clear pulse as shown in (E) is generated, input to the clock terminal of the FF 10, and the FF 10 is cleared at the rising edge as shown in FIG.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、図５の
場合は、図５（Ｅ）に示す、カウンタ１の出力データを
確定中に、図５（Ｆ）に示す如くエラーパルスが入力す
ると、図５（Ｇ）に示す如く、データ確定中にデータの
変化点が出来、データが不確定となるので、２度読み，
３度読みをし多数決をとつてデータを確定せねばならな
い問題点がある。However, in the case of FIG. 5, if an error pulse is input as shown in FIG. 5F while the output data of the counter 1 is determined as shown in FIG. As shown in FIG. 5 (G), a data change point is generated during data determination and the data becomes indeterminate.
There is a problem that the data must be determined by reading three times and taking a majority decision.
【０００９】図６の場合は、図６（Ｄ）に示す、出力デ
ータを確定中に、図６（Ｈ）に示す如く情報セットパル
スがＦＦ１０に入力すると、ＦＦ１０の出力は図６
（Ｉ）に示す如くなり、図６（Ｊ）に示す如く、データ
確定中にデータの変化点が出来、データが不確定となり
且つ図６（Ｉ）に示す如くデータがこの時点でクリアさ
れ次の読出しでは読出しが出来ず、正確なデータが読出
せない問題点がある。In the case of FIG. 6, when the information set pulse is input to the FF 10 as shown in FIG. 6H while the output data is determined as shown in FIG. 6D, the output of the FF 10 becomes
As shown in FIG. 6 (I), as shown in FIG. 6 (J), a change point of data is made during data determination, the data becomes indeterminate, and as shown in FIG. In this case, there is a problem that reading cannot be performed and accurate data cannot be read.
【００１０】本発明は、エラーパルスをシステムクロッ
クでカウントするカウンタのカウント値を、該システム
クロックと非同期なマイコンにて読出す場合、１度読み
で確定データが得られるマイコンによる状態読出回路
と、マイコンとは非同期である情報セットパルスにより
ＨレベルにセットされるＦＦの出力を、該マイコンより
の読出し信号にて読出し、読出した後に該ＦＦをクリア
する場合、正確なデータが読出せるマイコンによる状態
読出回路の提供を目的としている。According to the present invention, when a count value of a counter that counts an error pulse with a system clock is read by a microcomputer that is asynchronous with the system clock, a status read circuit by the microcomputer that can obtain final data by reading once is provided; When the output of the FF that is set to the H level by the information set pulse that is asynchronous with the microcomputer is read by the read signal from the microcomputer and the FF is cleared after reading, the state of the microcomputer that allows accurate data to be read The purpose is to provide a readout circuit.
【００１１】[0011]
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。エラーパルスをシステムクロックでカウ
ントするカウンタ１のカウント値を、該システムクロッ
クと非同期なマイコンにて読出す場合は、図１（Ａ）に
示す如く、カウンタ１の出力を保持して出力する、該シ
ステムクロックで動作するＦＦ２と、読出要求信号を書
込み信号にてラッチし、該システムクロックに同期して
該ラッチした信号を該ＦＦ２のイネーブル端子に出力す
るラッチ部３と、 該フリップフロップの出力を読出し用
データとして出力するゲート５を設け、 該マイコンにて
読出す前に該マイコンより、読出要求信号と、該読出要
求信号を該ラッチ部３に書込む書込み信号を同時に出力
し、次にＦＦ２の出力を読出す読出し信号を該ゲート５
に出力する構成とする。FIG. 1 is a block diagram showing the principle of the present invention. When the count value of the counter 1 that counts the error pulse with the system clock is read by a microcomputer asynchronous with the system clock, the output of the counter 1 is held and output as shown in FIG. An FF2 operating on a system clock and a read request signal latched by a write signal, and the latched signal is output to an enable terminal of the FF2 in synchronization with the system clock .
Latch unit 3 for reading the output of the flip-flop
A gate 5 for outputting data is provided, and a read request signal and a write signal for writing the read request signal to the latch unit 3 are simultaneously output from the microcomputer before reading by the microcomputer. Is applied to the gate 5
And configured to output to.
【００１２】マイコンとは非同期である情報セットパル
スによりＨレベルにセットされるＦＦ１０の出力を、該
マイコンよりの読出し信号にて読出し、読出した後に該
ＦＦ１０をクリアする場合は、図１（Ｂ）に示す如く、
該ＦＦ１０の出力を入力とし、該マイコンよりの読出し
信号により入力した信号を保持して出力するＦＦ１１
と、ＦＦ１１の出力がＨレベルに保持されていればＦＦ
１０をリセットするリセット手段１２を設け、 ＦＦ１０
の出力を、該マイコンよりの読出し信号により、ＦＦ１
１から読み出し、ＦＦ１１の出力がＨであれば、その出
力によりＦＦ１０をクリアする構成とする。When the output of the FF 10 which is set to the H level by an information set pulse which is asynchronous with the microcomputer is read by a read signal from the microcomputer and the FF 10 is cleared after the read, the output of FIG. As shown in B),
It receives the output of the FF10, hold and output signal inputted by the read signal from the microcomputer FF11
And if the output of FF11 is held at H level,
A reset means 12 for resetting the FF 10;
Of the FF1 by the read signal from the microcomputer.
1 and if the output of FF11 is H,
The FF 10 is cleared by force .
【００１３】[0013]
【作用】図１（Ａ）の場合は、カウンタ１の出力を読出
す前に出力される読出要求信号を、同時に出力される書
込み信号にてラッチ部３にラッチし、ラッチ部３ではラ
ッチした信号をシステムクロックで動作するＦＦ２のイ
ネーブル端子に入力し、ＦＦ２ではイネーブル端子にイ
ネーブル信号が入力している間に、ＦＦ２にてカウンタ
１の出力を保持してゲート５に出力し、次にくる読出し
信号にてゲート５を開いてＦＦ２の出力を読出すように
するので、エラーパルスが何時カウンタ１に入力しても
カウント値は、読出す前に出力される読出要求信号入力
時にＦＦ２に取り込まれ、それから、次にくる読出し信
号にて読出されるので、１度読みで確定データが得られ
る。In the case of FIG. 1A, a read request signal output before reading the output of the counter 1 is latched in the latch unit 3 by a simultaneously output write signal, and the latch unit 3 latches the read request signal. The signal is input to the enable terminal of the FF2 operating with the system clock, and while the enable signal is input to the enable terminal of the FF2, the output of the counter 1 is held by the FF2 and output to the gate 5 and then comes. Since the output of the FF2 is read by opening the gate 5 by the read signal, the count value is taken into the FF2 at the time of inputting the read request signal which is output before reading, even if the error pulse is input to the counter 1. Then, the data is read by the next read signal, so that once-determined data is obtained.
【００１４】図１（Ｂ）の場合は、情報セットパルス入
力によりＦＦ１０がセットされ出力がＨレベルになる。
このＨレベルの信号はマイコンよりの読出し信号により
ＦＦ１１に取り込まれマイコンのデータバスに出力する
とともに、このＨレベルの信号はリセット手段１２にも
入力し、リセット手段１２の出力でＦＦ１０をクリアす
る。In the case of FIG. 1B, the FF 10 is set by the input of the information set pulse, and the output becomes H level .
This H level signal is taken into the FF 11 by a read signal from the microcomputer and output to the data bus of the microcomputer.
At the same time, the H-level signal is also input to the reset means 12, and the output of the reset means 12 clears the FF 10.
【００１５】しかし読出し信号がきた時、ＦＦ１０がセ
ットされていず出力がＬレベルの時は、ＦＦ１１の出力
はＬレベルで、且つリセット手段１２はＦＦ１０をクリ
アしないので、データ出力中に情報セットパルスがＦＦ
１０に入力しても、この時はＦＦ１１の出力はＬレベル
の儘で、ＦＦ１０はクリアされないので、次の読出しの
時に読み出すことになり、正確なデータが読み出され
る。However, when the read signal is received, when the FF 10 is not set and the output is at the L level, the output of the FF 11 is at the L level and the reset means 12 does not clear the FF 10, so that the information set pulse is output during data output. Is FF
Even if it is input to 10, the output of the FF 11 remains at the L level at this time and the FF 10 is not cleared, so that it is read at the next reading, and accurate data is read.
【００１６】[0016]
【実施例】図２は本発明の実施例のカウンタ値を読出す
場合の状態読出回路のブロック図、図３は図２の各部の
タイムチャート、図４は本発明の実施例の情報セットパ
ルスが非同期にセットされマイコンリードによりリセッ
トされる場合の状態読出回路のブロック図及びタイムチ
ャートである。FIG. 2 is a block diagram of a state reading circuit for reading a counter value according to an embodiment of the present invention. FIG. 3 is a time chart of each part in FIG. 2, and FIG. 4 is an information set pulse of the embodiment of the present invention. FIG. 2 is a block diagram and a time chart of a state readout circuit in a case where is set asynchronously and reset by a microcomputer read.
【００１７】図２では、マイコンが読出す前に出力され
る、ソフトウエアによる読出要求信号をＦＦ３ー１に入
力し、読出要求信号と同時にマイコン（図示されていな
い）より出力される読出要求信号を書き込むプログラム
を読み出すアドレスをデコーダ７にも入力し、図３
（Ｂ）に示す如く信号３０をＨレベルにしナンド回路９
に入力し、又図３（Ｃ）に示す如くＬレベルにしたチッ
プセレクト信号，図３（Ｄ）に示す如くＬレベルとした
ライトイネーブル信号も出力し、ナンド回路９に入力さ
せる。In FIG. 2, a read request signal by software, which is output before the microcomputer reads, is input to the FF3-1, and a read request signal output from a microcomputer (not shown) simultaneously with the read request signal. The address from which the program for writing the data is read is also input to the decoder 7, and FIG.
The signal 30 is set to the H level as shown in FIG.
, And also outputs an L level chip select signal as shown in FIG. 3C and an L level write enable signal as shown in FIG.
【００１８】すると、ナンド回路９の出力は図３（Ｆ）
に示す如き信号を出力し、ＦＦ３ー１のクロック端子に
入力し、ＦＦ３ー１の出力は図３（Ｇ）に示す如くな
り、ＦＦ３ー２に出力する。Then, the output of the NAND circuit 9 is shown in FIG.
Is output to the clock terminal of the FF3-1, and the output of the FF3-1 becomes as shown in FIG. 3 (G) and is output to the FF3-2.
【００１９】ＦＦ３ー２では、図３（Ａ）に示すシステ
ムクロックに同期して取込み、出力は図３（Ｈ）に示す
如くなり、ＦＦ３ー３に出力する。ＦＦ３ー３では、シ
ステムクロックに同期して取込み出力は図３（Ｉ）に示
す如くなり遅延回路３ー４に入力する。The FF 3-2 fetches the data in synchronization with the system clock shown in FIG. 3A, and outputs as shown in FIG. In the FF 3-3, the fetched output is input to the delay circuit 3-4 as shown in FIG. 3 (I) in synchronization with the system clock.
【００２０】遅延回路３ー４ではＦＦ３ー２の出力をＦ
Ｆ３ー３に取り込む際のホールド分及びカウンタ１の出
力からＦＦ２に取り込む際のホールド分が確保出来るよ
うに遅延させ、ＦＦ２のイネーブル端子に入力しイネー
ブルにすると共にＦＦ３ー１，３ー２のリセット端子に
入力し、ＦＦ３ー１，３ー２をリセットする。In the delay circuit 3-4, the output of the FF 3-2 is
It is delayed so that a hold amount when taking in the F3-3 and a hold amount when taking in the FF2 from the output of the counter 1 are input to the enable terminal of the FF2 to be enabled, and the FFs 3-1 and 3-2 are reset. Input to the terminal to reset the FFs 3-1 and 3-2.
【００２１】カウンタ１は、エラーパルスが入力する
と、システムクロックにてカウントしカウント値を出力
するが、ＦＦ２ではイネーブルになっている時の、シス
テムクロックで取込み、図３（Ｊ）に示す如く取り込ん
だデータを出力する。When an error pulse is input, the counter 1 counts at the system clock and outputs a count value. At the FF 2, the counter 1 takes in the system clock when it is enabled, and takes in as shown in FIG. Output data.
【００２２】するとマイコンは、ＦＦ２より読出すプロ
グラムを取り出すアドレスをデコーダ７にも入力し、図
３（Ｂ）に示す如く信号３１をＨレベルにし、セレクタ
４に入力し、ＦＦ２の出力を選択して出力させ、又上記
アドレスと同時に出力される図３（Ｃ）に示す如くＬレ
ベルとしたチップセレクト信号，図３（Ｋ）に示す如く
Ｌレベルとしたリードイネーブル信号も、オア回路８に
入力し、オア回路８の出力がＬレベルの間ゲート５を開
き、図３（Ｌ）に示す如くデータを出力させる。Then, the microcomputer also inputs the address for extracting the program to be read from the FF 2 to the decoder 7, sets the signal 31 to the H level as shown in FIG. 3B, inputs the signal 31 to the selector 4, and selects the output of the FF 2. The chip select signal, which is output at the same time as the above address and is at the L level as shown in FIG. 3C, and the read enable signal which is at the L level as shown in FIG. Then, while the output of the OR circuit 8 is at the L level, the gate 5 is opened to output data as shown in FIG.
【００２３】即ち、エラーパルスが何時カウンタ１に入
力してもカウント値は、読出す前に出力される読出要求
信号入力時にＦＦ２に取り込まれ、それから、次にくる
読出し信号にて読出されるので、１度読みで確定データ
が得られる。That is, no matter when the error pulse is input to the counter 1, the count value is taken into the FF 2 when the read request signal output before reading is input, and is read by the next read signal. First, read-out data is obtained.
【００２４】図４の場合は、マイコンよりＦＦ１０の出
力を読出すプログラムを取り出すアドレスをデコーダ１
４にも入力すると、図４（Ａ）に示す如く、出力ａをＨ
レベルとし又同時にマイコンより出力される図４（Ｂ）
に示す如くＬレベルとしたチップセレクト信号，図４
（Ｃ）に示す如くＬレベルとしたリードイネーブル信号
もノア回路１３に入力し出力をアンド回路１５に入力す
る。In the case of FIG. 4, an address for extracting a program for reading the output of the FF 10 from the microcomputer is assigned to the decoder 1.
4 as well, as shown in FIG.
Fig. 4 (B) output from the microcomputer at the same time as the level
4 shows a chip select signal at L level as shown in FIG.
As shown in (C), the read enable signal at L level is also input to the NOR circuit 13 and the output is input to the AND circuit 15.
【００２５】するとアンド回路１５の出力は図４（Ｄ）
に示す如きパルスとなり、ＦＦ１１のクロック端子及び
遅延回路１２ー２に入力し、遅延回路１２ー２では、デ
ータ確定期間が安定に出力出来るよう僅か遅延させナン
ド回路１２ー１に入力させる。Then, the output of the AND circuit 15 is shown in FIG.
Are input to the clock terminal of the FF 11 and the delay circuit 12-2. The delay circuit 12-2 delays the data to a stable value so that the data determination period can be output stably, and inputs the data to the NAND circuit 12-1.
【００２６】一方、マイコンとは非同期な図４（Ｅ）に
示す如き情報セットパルスがＦＦ１０のセット端子に入
力すると、ＦＦ１０の出力は図４（Ｆ）に示す如くＨレ
ベルとなり、ＦＦ１１に送出される。On the other hand, when an information set pulse as shown in FIG. 4E, which is asynchronous with the microcomputer, is input to the set terminal of the FF 10, the output of the FF 10 becomes H level as shown in FIG. You.
【００２７】ＦＦ１１では、アンド回路１５の出力の立
ち上がりで入力のＨレベルを読出し出力よりは図４
（Ｇ）に示す如きＨレベルを出力しナンド回路１２ー１
に入力する。In the FF 11, the input H level is read at the rising edge of the output of the AND circuit 15, and
The NAND circuit 12-1 outputs an H level as shown in FIG.
To enter.
【００２８】するとナンド回路１２ー１の出力は図４
（Ｈ）に示す如きパルスを出力し、立ち上がりでＦＦ１
０をリセットする。従ってＦＦ１１の出力よりは図４
（Ｉ）に示す確定したデータを出力する。The output of the NAND circuit 12-1 is shown in FIG.
A pulse as shown in (H) is output, and FF1 is output at the rising edge.
Reset 0. Therefore, the output of FIG.
The determined data shown in (I) is output.
【００２９】図４（Ｄ）に示すアンド回路１５の出力の
立ち上がり時点で、ＦＦ１０の出力がＬレベルで、ＦＦ
１１の出力がＬレベルであれば、ＦＦ１１の出力はＬレ
ベルの儘で、ＦＦ１０をリセットしないので、データ出
力中に、情報セットパルスがＦＦ１０に入力しても、こ
の時はＦＦ１１の出力はＬレベルの儘で、ＦＦ１０はク
リアされないので、次の読出しの時に読み出すことにな
り、正確なデータが読み出される。At the time when the output of the AND circuit 15 rises as shown in FIG.
If the output of the FF11 is at the L level, the output of the FF11 remains at the L level and the FF10 is not reset. Therefore, even if an information set pulse is input to the FF10 during data output, the output of the FF11 is at the L level. Since the level remains unchanged, the FF 10 is not cleared, so that it will be read at the next read, and accurate data will be read.
【００３０】[0030]
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、エラーパルスをシステムクロックでカウントするカ
ウンタのカウント値を、該システムクロックと非同期な
マイコンにて読出す場合、１度読みで確定データが得ら
れるマイコンによる状態読出回路及び、マイコンとは非
同期である情報セットパルスによりＨレベルにセットさ
れるＦＦの出力を、該マイコンよりの読出し信号にて読
出し、読出した後に該ＦＦをクリアする場合、正確なデ
ータが読出せるマイコンによる状態読出回路が得られる
効果がある。As described above in detail, according to the present invention, when a count value of a counter that counts an error pulse with a system clock is read by a microcomputer that is asynchronous with the system clock, the determined data is read once. When the output of the FF which is set to the H level by the information set pulse which is asynchronous with the microcomputer is read by the read signal from the microcomputer, and the FF is cleared after reading, Thus, there is an effect that a state reading circuit by a microcomputer which can read accurate data can be obtained.
【図１】は本発明の原理ブロック図、FIG. 1 is a block diagram showing the principle of the present invention;
【図２】は本発明の実施例のカウンタ値を読出す場合の
状態読出回路のブロック図、FIG. 2 is a block diagram of a state reading circuit for reading a counter value according to the embodiment of the present invention;
【図３】は図２の各部のタイムチャート、3 is a time chart of each part in FIG. 2,
【図４】は本発明の実施例の情報セットパルスが非同期
にセットされマイコンリードによりリセットされる場合
の状態読出回路のブロック図及びタイムチャート、FIG. 4 is a block diagram and a time chart of a state reading circuit when an information set pulse according to an embodiment of the present invention is asynchronously set and reset by a microcomputer read;
【図５】は従来例のカウンタ値を読出す場合の状態読出
回路のブロック図及びタイムチャート、FIG. 5 is a block diagram and a time chart of a state reading circuit when reading a counter value according to a conventional example;
【図６】は従来例の情報セットパルスが非同期にセット
されマイコンリードによりリセットされる場合の状態読
出回路のブロック図及びタイムチャートである。FIG. 6 is a block diagram and a time chart of a conventional state reading circuit when an information set pulse is set asynchronously and reset by a microcomputer read.
１はカウンタ、 ２，３ー１，３ー２，３ー３，１０，１１はフリップフ
ロップ、 ３はラッチ部、 ３ー４，１２ー２，１９は遅延回路、 ４はセレクタ、 ５はゲート、 ６，１３，１６はノア回路、 ７，１４，１７，２０はデコーダ、 ８，２１はオア回路、 ９，１２ー１，１８はナンド回路、 １２はリセット手段、 １５はアンド回路を示す。1 is a counter, 2,3-1,3-2,3-3,10,11 are flip-flops, 3 is a latch section, 3-4,12-2,19 are delay circuits, 4 is a selector, 5 is a gate Reference numerals 6, 13, 16 and 15 denote NOR circuits, 7, 14, 17 and 20 denote decoders, 8, 21 denote OR circuits, 9, 12-1 and 18 denote NAND circuits, 12 denotes reset means, and 15 denotes an AND circuit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/00 H01L 1/00 G06F 1/24 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G06F 11/00 H01L 1/00 G06F 1/24
Claims (2)
ントするカウンタのカウント値を、該システムクロック
と非同期なマイクロコンピュータにて読出す状態読出回
路において、 該カウンタの出力を保持して出力する、該システムクロ
ックで動作するフリップフロップと、 読出要求信号を書込み信号にてラッチし、該システムク
ロックに同期して該ラッチした信号を該フリップフロッ
プのイネーブル端子に出力するラッチ部と、 該フリップフロップの出力を読出し用データとして出力
するゲートを設け、 該 マイクロコンピュータにて読出す前に該マイクロコン
ピュータより、読出要求信号と、該読出要求信号を該ラ
ッチ部に書込む書込み信号を同時に出力し、次に該フリ
ップフロップの出力を読出す読出し信号を該ゲートに出
力するようにしたことを特徴とするマイコンによる状態
読出回路。1. A state reading circuit for reading a count value of a counter that counts an error pulse by a system clock by a microcomputer asynchronous with the system clock.
In road, it holds and outputs the output of the counter, and a flip-flop that operates in the system clock, latches the read request signal at the write signal, the latch signal the flip-flop in synchronization with the system clock And an output terminal of the flip-flop as an output terminal.
A read request signal and a write signal for writing the read request signal into the latch unit are simultaneously output from the microcomputer before reading by the microcomputer , and then the output of the flip-flop is output. A state read circuit by a microcomputer, wherein a read signal to be read is output to the gate.
情報セットパルスによりＨレベルにセットされる第１の
フリップフロップの出力を、該マイクロコンピュータよ
りの読出し信号にて読出し、読出した後に該第１のフリ
ップフロップをクリアする状態読出回路において、 該第１のフリップフロップの出力を入力とし、該マイク
ロコンピュータよりの読出し信号により入力した信号を
保持して出力する第２のフリップフロップと、 該第２のフリップフロップの出力がＨレベルに保持され
ていれば該第１のフリップフロップをリセットするリセ
ット手段を設け、 該第１のフリップフロップの出力を、該マイクロコンピ
ュータよりの読出し信号により、該第２のフリップフロ
ップから読み出すとともに、該第２のフリップフロップ
の出力により第１のフリップフロップをクリアするよう
にした ことを特徴とするマイコンによる状態読出回路。2. An output of a first flip-flop, which is set to an H level by an information set pulse that is asynchronous with the microcomputer, is read by a read signal from the microcomputer, and after reading, the first flip-flop is read. A state readout circuit for clearing a flip-flop, receiving an output of the first flip-flop as an input, and outputting a signal input by a readout signal from the microcomputer.
A second flip-flop for holding and outputting, only setting the reset means output of the second flip-flop to reset the flip-flop of the first if it is held at H level, the first flip-flop Output of the microcomputer
In response to a read signal from the
From the second flip-flop.
Clears the first flip-flop by the output of
State readout circuit by the microcomputer, characterized in that the.
Priority Applications (1)
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|---|---|---|---|
| JP05199832A JP3097404B2 (en) | 1993-08-12 | 1993-08-12 | Status reading circuit by microcomputer |
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|---|---|
| JPH0756756A JPH0756756A (en) | 1995-03-03 |
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Family Applications (1)
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|---|---|---|---|---|
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1993
- 1993-08-12 JP JP05199832A patent/JP3097404B2/en not_active Expired - Fee Related
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