JPH06187298A - データ転送処理方法及びデータ転送処理装置 - Google Patents

データ転送処理方法及びデータ転送処理装置

Info

Publication number
JPH06187298A
JPH06187298A JP4338505A JP33850592A JPH06187298A JP H06187298 A JPH06187298 A JP H06187298A JP 4338505 A JP4338505 A JP 4338505A JP 33850592 A JP33850592 A JP 33850592A JP H06187298 A JPH06187298 A JP H06187298A
Authority
JP
Japan
Prior art keywords
address
data
space
processing
transfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4338505A
Other languages
English (en)
Other versions
JP2974526B2 (ja
Inventor
Masayuki Ikeda
正幸 池田
Shigeru Nagasawa
茂 長沢
Haruhiko Ueno
治彦 上埜
Naoki Shinjo
直樹 新庄
Teruo Uchiumi
照雄 内海
Kazue Kobayakawa
和重 小早川
Naoki Sueyasu
直樹 末安
Kenichi Ishizaka
賢一 石坂
Masami Dewa
正実 出羽
Moriyuki Takamura
守幸 高村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4338505A priority Critical patent/JP2974526B2/ja
Priority to EP93306726A priority patent/EP0602772B1/en
Priority to DE69332058T priority patent/DE69332058T2/de
Publication of JPH06187298A publication Critical patent/JPH06187298A/ja
Priority to US08/795,689 priority patent/US5896501A/en
Application granted granted Critical
Publication of JP2974526B2 publication Critical patent/JP2974526B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1072—Decentralised address translation, e.g. in distributed shared memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0692—Multiconfiguration, e.g. local and global addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【目的】データ転送の時間を短縮して並列処理の高速化
を図る。 【構成】共通アドレス変換手段４ｂと固有アドスレス変
換手段４ａとは仮想アドレスから実アドレスに変換し、
固有アドスレス変換手段４ａの仮想アドレスと共通アド
レス変換手段４ｂの仮想アドレスとが同一の実アドレス
に対応付けられ、転送制御手段６はいずれのアドレス変
換手段による実アドレスに基づき記憶手段にデータの読
出又は書込を行い他の処理手段間でデータの転送を行
う。演算手段８は転送されたデータが自己の共通アドレ
ス変換手段４ｂに対応した共通空間に存在する場合に自
己の固有アドレス変換手段４ａの実アドレスに基づき自
己の記憶手段７内のデータを読み出して演算を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プロセッサ間で通信を
行うことにより並列に処理を実行するマルチプロセッサ
システムにおけるデータ転送処理方法及びデータ転送処
理装置に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの高速化や
大容量化が要求されるに伴って、複数のプロセッサに処
理を分散して並列に処理させる並列処理技術が必要とな
ってきた。
【０００３】そこで、複数のプロセッサが処理を並列的
に行なうマルチプロセッサシステムが提供されている。
このマルチプロセッサシステムは、各プロセッサが通信
手段を介して互いに通信を行うことにより各プロセッサ
が並列に動作し、プロセッサ全体であるまとまった処理
を実行する。
【０００４】一般に、プロセッサが演算を行う場合に
は、演算に必要なデータを有するプロセッサが演算すべ
きプロセッサにデータを転送する。次に、演算に必要な
データが入力された時点でプロセッサは演算を実行す
る。そして、プロセッサはその演算結果を保持し、ある
いはプロセッサ内の主記憶装置の記憶領域に格納する。
各々のプロセッサは、このような一連の手順に従って１
つのまとまった並列処理単位を実行し、さらに、同期を
とって処理を繰り返し進めていく。
【０００５】ここで、プロセッサが演算を行う前に、演
算すべきプロセッサｉとその演算に必要なデータを有す
るプロセッサｊとの間でデータの転送が行われる。この
場合、プロセッサｉがプロセッサｊに転送要求を発行
し、プロセッサｊからプロセッサｉに読み出しデータを
送出する。また、プロセッサｊからプロセッサｉ上の記
憶領域に対して書き込み指示を行う場合がある。また、
同一のプロセッサ内でも主記憶装置の実アドレスが異な
るため、データの転送が必要となる場合がある。
【０００６】
【発明が解決しようとする課題】このため、従来のマル
チプロセッサシステムでは、データ転送のためにかなり
の時間を要し、並列処理の高速化を図ることができなか
った。そこで、上述したデータ転送の時間を短縮する方
法及び装置が望まれていた。
【０００７】本発明は、このような点に鑑みてなされた
もので、その目的とするところは、データ転送の時間を
短縮して並列処理の高速化を図ることできるデータ転送
処理方法及びデータ転送処理装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するために下記の構成とした。図１は本
発明の原理図である。図２は本発明の原理フローであ
る。
【０００９】本発明に係るデータ転送処理方法を実現す
るためのデータ転送処理装置は、複数の処理手段１、通
信手段２を有する。複数の処理手段１はデータを記憶す
る記憶手段７を有するとともに処理を実行する。通信手
段２は複数の処理手段１の間で相互にデータ及び情報を
転送する。前記各々の処理手段１は、処理を並列に実行
し、次のように構成される。
【００１０】共通アドレス変換手段４ｂは、全ての処理
手段１が共通に用いる共通空間に対応すると共に仮想ア
ドレスから実アドレスに変換する。固有アドスレス変換
手段４ａは、各々の処理手段１が固有に用いる固有空間
に対応し仮想アドレスを実アドレスに変換すると共に仮
想アドレスとこの仮想アドレスに対応する固有アドスレ
ス変換手段４ａの仮想アドレスとが同一の実アドレスに
対応付けられている。
【００１１】転送制御手段６は、固有アドレス変換手段
４ａ又は共通アドレス変換手段４ｂにより変換された実
アドレスに基づき記憶手段に対してデータの読み出し又
は書き込みを行うことにより他の処理手段との間でデー
タの転送を行う。
【００１２】演算手段８は、転送制御手段６により転送
されたデータが自己の共通アドレス変換手段４ｂに対応
した共通空間に存在する場合に自己の固有アドレス変換
手段４ａの実アドレスに基づき自己の記憶手段７内のデ
ータを読み出して演算を行う。
【００１３】また、データ転送処理方法は、複数の処理
手段の間で相互にデータ及び情報を転送することにより
各々の処理手段が処理を並列に実行する。アドレス変換
ステップ１０１は、全ての処理手段が共通に用いる共通
空間に対応する共通アドレス変換と各々の処理手段が固
有に用いる固有空間に対応する固有アドスレス変換とに
より仮想アドレスから実アドレスに変換するとともに共
通アドレス変換の仮想アドレスと固有アドレス変換の仮
想アドレスとが同一の実アドレスに対応付けられる。
【００１４】転送制御ステップ１０２は、固有アドレス
変換又は共通アドレス変換により変換された実アドレス
に基づき記憶手段に対してデータの読み出し又は書き込
みを行うことにより他の処理手段との間でデータの転送
を行う。
【００１５】演算ステップ１０３は、転送されたデータ
が自己の共通アドレス変換に対応した共通空間に存在す
る場合に自己の固有アドレス変換の実アドレスに基づき
自己の記憶手段内のデータを読み出して演算を行う。
【００１６】ここで、前記共通アドレス変換手段４ｂの
仮想アドレスとこの仮想アドレスに対応する固有アドス
レス変換手段４ａの仮想アドレスとを同一の実アドレス
に対応付けるアドレス制御手段７３を設けるようにす
る。
【００１７】また、前記転送制御手段６は、演算に必要
なデータが他の処理手段１に存在する場合には、他の処
理手段からの演算に必要なデータを共通空間に取り込
み、さらに共通空間から固有空間に転送するようにす
る。
【００１８】自己の処理手段内の記憶手段と他の処理手
段内の記憶手段とをアクセスするための属性を示すアク
セス情報をデータに関連付けて記憶すると共に前記共通
空間と固有空間とを識別する空間識別情報を記憶する情
報記憶手段３と、前記情報記憶手段３に記憶された空間
識別情報に基づき固有アドレス変換手段４ａと共通アド
レス変換手段４ｂのいずれかを選択する選択手段５とを
設けるようにする。
【００１９】さらに、前記アクセス情報は、受信すべき
処理手段の指定，データの読み出し又は書き込みの転送
モード，ボディデータ長，送信アドレス，受信アドレス
の情報を含む。
【００２０】
【作用】本発明によれば、全ての処理手段が共通に用い
る共通空間に対応する共通アドレス変換と各々の処理手
段が固有に用いる固有空間に対応する固有アドスレス変
換とにより仮想アドレスから実アドレスに変換し、共通
アドレス変換の仮想アドレスと固有アドスレス変換の仮
想アドレスとが同一の実アドレスに対応付けられる。
【００２１】そして、固有アドレス変換又は共通アドレ
ス変換により変換された実アドレスに基づき記憶手段に
対してデータの読み出し又は書き込みを行うことにより
他の処理手段との間でデータの転送を行う。
【００２２】転送されたデータが自己の共通アドレス変
換に対応した共通空間に存在する場合に、共通アドレス
変換の仮想アドレスと固有アドスレス変換の仮想アドレ
スとが同一の実アドレスに対応付けられているので、共
通空間から固有空間にデータを転送しなくとも、自己の
固有アドレス変換の実アドレスに基づき自己の記憶手段
内のデータを読み出して演算を行うことができる。
【００２３】従って、演算を行う際に共通空間から固有
空間へのデータ転送の時間を短縮でき、並列処理の高速
化を図ることができる。
【００２４】
【実施例】以下、本発明の具体的な実施例を説明する。
図３は本発明にかかるデータ転送処理方法を実現するた
めの装置の一実施例を示すマルチプロセッサシステムの
構成ブロック図である。図４はプロセッサの構成ブロッ
ク図である。 ＜実施例の構成＞マルチプロセッサシステムには、処理
を実行する複数のプロセッサ１−０〜１−（ｎ−１）が
設けられている。また、マルチプロセッサシステムに
は、この複数のプロセッサ１−０〜１−（ｎ−１）を相
互に接続するとともに相互のプロセッサ１にデータを送
受信するネットワーク２が設けられている。
【００２５】各々のプロセッサ１−０〜１−（ｎ−１）
は、図４に示すように、主記憶装置７、命令処理部８、
転送処理部１０を有している。主記憶装置７は、複数の
命令からなるユーザプログラム７２とデータとを記憶し
ている。また、データを送信すべきプロセッサに設けら
れた主記憶装置とデータを受信すべきプロセッサに設け
られた主記憶装置７とをアクセスするためのアクセス属
性を示すアクセス情報を含むヘッダを格納した転送キュ
ー３が主記憶装置７に設けられている。ＯＳ部７３は、
主記憶装置７内に設けられ、ユーザプログラム７２の命
令を実行する前に、後述するアドレス変換テーブル４の
各々のエントリに例えば３２ビットのアドレス変換情報
を格納する。
【００２６】図５は前記転送キューの構成を示す図であ
る。転送キュー３は、図５に示すように１パケット分の
前記ヘッダを格納している。１パケット分のヘッダは、
次のような情報を含む。受信プロセッサ指定の情報は、
データを受信すべきプロセッサの番号を示す。転送モー
ドの情報は、データの読み出し（Ｒ）又は書き込み
（Ｗ）のいずれかを示す。ボディデータ長は、前記ヘッ
ダで指定されるボディデータが何バイトかを示す。送信
アドレスは、送信側の主記憶装置７に記憶された送信す
べきデータのアドレスを示し、受信アドレスは受信側の
主記憶装置７に記憶すべきデータのアドレスを示す。
【００２７】送信空間識別番号（以下、送信空間ＩＤ）
は、後に詳しく説明するようにグローバル送信空間とロ
ーカル送信空間とを識別するための識別情報である。受
信空間識別番号（以下、受信空間ＩＤ）は、グローバル
受信空間とローカル受信空間とを識別するための識別情
報である。なお、パケットとは、前記ヘッダとこのヘッ
ダで指定されるボディデータとからなるものである。
【００２８】次に、命令処理部８は、主記憶装置７に接
続され、主記憶装置７のプログラムから命令を取り出し
てその命令を実行する。転送処理部１０は、主記憶装置
７、命令処理部８に接続され、主記憶装置７とネッワー
ク２との間で前記パケットの転送処理を行う。
【００２９】図６は転送処理部１０の構成ブロック図で
ある。転送処理部１０は、ネットワーク転送制御部１
１、主記憶アクセス制御部６、アドレス変換部１３、転
送キューベースアドレス部１４、転送キュー読出ポイン
タ部１５、転送キュー書込ポインタ部１６、データバッ
ファ１７を有している。
【００３０】転送キューベースアドレス部１４は、主記
憶装置７上の転送キュー３の先頭アドレスを表示するレ
ジスタである。転送キュー書込ポインタ部１６は、命令
処理部８が転送キュー３のどの位置までアクセス情報
（転送要求）をエンキューしたかを表示するレジスタで
ある。転送キュー読出ポインタ部１５は、ネットワーク
転送制御部１１が転送キュー３のどの位置までデータの
転送処理を終了したかを表示するレジスタである。
【００３１】命令処理部８は、これらの転送キューベー
スアドレス部１４，転送キュー読出ポインタ部１５，転
送キュー書込ポインタ部１６の夫々の値の更新又は参照
を行う。
【００３２】ネットワーク転送制御部１１は、命令処理
部８からの指令によって起動し、転送キュー読出ポイン
タ部１５の読出ポインタ値と転送キュー書込ポインタ部
１６の書込ポインタ値とに基づきデータ転送処理を開始
する。また、ネットワーク転送制御部１１は、転送すべ
きパケットのヘッダとボディデータとを読み出すために
主記憶アクセス制御部６に主記憶アクセス要求を発行
し、主記憶装置７から読み出されたパケットをデータバ
ッファ１７を介してネットワーク２に送出させる。
【００３３】主記憶アクセス制御部６は、ネットワーク
転送制御部１１からの主記憶アクセス要求によって主記
憶装置７に対してアクセスを行い、主記憶装置７とデー
タバッファ１７との間のパケットの転送を制御する。
【００３４】データバッファ１７は、主記憶装置７とネ
ットワーク２との間でデータの転送を行う場合に一時的
にデータを記憶すると共に、ネットワーク転送制御部１
１と主記憶アクセス制御部６とが必要とする主記憶内装
置７上のデータの読み出し又は書き込みを行う場合に一
時的にデータを記憶する。 ＜アドレス変換部の構成＞アドレス変換部１３は、ヘッ
ダ内で指定された主記憶装置７のアクセスのための空間
ＩＤの値に基づきアドレス変換を行い、主記憶装置７に
対するアクセスアドレスを発行する。アドレス変換部１
３は、仮想アドレス（論理アドレス）を実アドレス（物
理アドレス）に変換するものである。図７はアドレス変
換部１３の構成ブロック図である。アドレス変換部１３
は、アドレス変換テーブル４、選択回路２３、選択回路
２４を有している。各々のプロセッサは、転送処理部１
０がプロセッサ間でデータ転送を行うときに用いる仮想
空間としてグローバル空間とローカル空間とを割り付け
ている。このために、アドレス変換テーブル４は、ロー
カルアドレス変換テーブル４ａ、グローバルアドレス変
換テーブル４ｂを有している。ローカルアドレス変換テ
ーブル４ａは、送信空間ＩＤが”０”に対応しており、
各々のプロセッサの固有の空間であるローカル空間をア
クセスするために仮想アドレスから実アドレスに変換す
るテーブルである。グローバルアドレス変換テーブル４
ｂは、送信空間ＩＤが”１”に対応しており、プロセッ
サ間の共用空間として用いられるグローバル空間をアク
セスするために仮想アドレスから実アドレスに変換する
テーブルである。
【００３５】また、各々のプロセッサは、命令処理部８
が演算処理，制御処理を行うときに用いる仮想空間とし
てローカル空間を割り付けている。マルチプロセッサシ
ステムは、前記グローバル空間を用いてプロセッサ間で
データの転送を行いながら並列にプログラムを実行す
る。そして、自己のプロセッサ内でデータの演算を行う
場合には、自己のグローバル空間から自己のローカル空
間にデータ転送を行う必要がある。このグローバル空間
からローカル空間へのデータ転送のためにオーバヘッド
が増加し、並列処理の高速化が図れない。
【００３６】そこで、本実施例では、命令処理部８のた
めのローカル空間と転送処理部１０のローカル空間とを
同一にする。また、ローカルアドレス変換テーブル４ａ
とグローバルアドレス変換テーブル４ｂとは、ローカル
空間に対する実アドレスとグローバル空間に対する実ア
ドレスとが同一の実アドレスに割り当てるように作成さ
れている。この同一の実アドレスへの割り当ては、前記
ＯＳ部７３によって行われる。
【００３７】前記ローカルアドレス変換テーブル４ａと
グローバルアドレス変換テーブル４ｂは、仮想アドレス
のビット数に対応した複数のエントリを有している。図
８にアドレス変換テーブル４の変換過程を示す。図８に
示す例では、例えば仮想アドレスが３２ビットのうち、
変換テーブル検索にビット０４から０８の５ビットの情
報を用いる。変換テーブル４ａ，４ｂは前記５ビット情
報に対応して００から３１までの３２エントリを有す
る。アドレス変換テーブル４は、主記憶アクセス制御部
６から送られてくる仮想アドレスの値に応じて、ローカ
ルアドレス変換テーブル４ａのエントリとグローバルア
ドレス変換テーブル４ｂのエントリとを選択する。
【００３８】また、各々の変換テーブル４ａ，４ｂの各
々のエントリには、図９に示すように４ビットにセクシ
ョンアドレスＳ、無効ビットＩ，アクセス保護ビット
Ｐ，実アドレスの９ビットの情報が格納されている。実
アドレスは仮想アドレスをアドレス変換した後のアドレ
スの上位９ビットを表している。
【００３９】次に、図９において、セクションアドレス
の４ビットは主記憶アクセス制御部６から入力されてく
る仮想アドレスの上位４ビットと比較するために用い
る。このとき、仮想アドレスがセクションアドレスに一
致する場合には主記憶装置７に対するアクセスが行わ
れ、仮想アドレスがセクションアドレスに一致しない場
合に例外を検出する。
【００４０】無効ビットＩにデータの書き込み及び読み
出しが無効であることを示す無効ビット”１”がセット
された場合には、エントリに対応する記憶領域にアクセ
スすると例外を検出し、無効ビット”０”がセットされ
た場合には、データの書き込み及び読み出しを行う。
【００４１】アクセス保護ビットＰにビット”０”をセ
ットした場合、エントリに対応する領域に読み出しアク
セスを行うとデータの読み出しを行い、ビット”１”を
セットした場合、書き込みアクセスを行うと例外を検出
する。
【００４２】アドレス変換テーブル４は、変換テーブル
４ａ，４ｂのエントリの内、仮想アドレスに対応するエ
ントリの３２ビットの情報に例外が検出されない場合に
は、そのエントリの実アドレス，ＳＡ，Ｐ，Ｉの情報を
選択回路５に出力する。
【００４３】選択回路５は、前記転送キュー３内のヘッ
ダで指定された空間ＩＤを主記憶アクセス制御部６を通
して入力し、この空間ＩＤに応じてローカルアドレス変
換テーブル４ａとグローバルアドレス変換テーブル４ｂ
とのいずれか一方の変換テーブルを選択する。
【００４４】選択回路２４は、アドレス変換制御信号を
入力し、このアドレス変換制御信号に応じて選択回路５
からの変換アドレスと主記憶アクセス制御部６からの仮
想アドレスとのいずれか一方を選択する。この選択回路
２４で選択された選択アドレスは、主記憶装置７をアク
セスする際の実アドレスとして用いられる。
【００４５】図１０はアドレス変換部１３の処理フロー
である。図１１は書き込みアクセスの動作を示す構成図
である。図１２は読み出しアクセスの動作を示す構成図
である。図１１に示すように例えばプロセッサ１ー０か
らプロセッサ１ー３に対してデータの書き込みアクセス
を行う場合には、次のように処理が行われる。命令処理
部８ー０が転送処理部１０ー０に主記憶装置７ー０のデ
ータの転送処理を指示すると、転送処理部１０ー０は、
主記憶装置７ー０から最初にヘッダを読み出し、次にボ
ディデータを読み出してパケットでネットワーク２に転
送する。次に、転送処理部１０ー３がパケットを主記憶
装置７ー３に書き込む。
【００４６】次に、図１２に示すように例えばプロセッ
サ１ー０からプロセッサ１ー３に対してデータの読み出
し応答アクセスを行う場合には、次のように処理が行わ
れる。命令処理部８ー０が転送処理部１０ー０に主記憶
装置７ー３のデータの転送処理を指示すると、転送処理
部１０ー０は、どのデータを読み出すべきかを示す読み
出しリクエストとして少量のヘッダとボディデータを転
送処理部１０ー３に送る。
【００４７】次に、転送処理部１０ー３は、リクエスト
のヘッダにより主記憶装置７ー３からヘッダ及びボディ
データからなるパケットを読み出することにより読み出
し応答する。次に、転送処理部１０ー０がパケットを主
記憶装置７ー０に書き込む。 ＜実施例の動作＞図１３は実施例のパケット送信の処理
フローである。次に、図面を参照して実施例の動作を説
明する。ＯＳ部７３は、ユーザプログラム７２の命令を
実行する前にアドレス変換テーブル４の各々のエントリ
にアドレス変換情報を格納する（ステップ２０１）。
【００４８】ユーザプログラム７２の命令を実行する命
令処理部８は、データ転送要求のためのアクセス情報と
して、受信プロセッサ指定，ボディデータ長，送信アド
レス，受信アドレス，送信空間種別，受信空間種別その
他の情報を、図５に示すように主記憶装置７内の転送キ
ュー３にパケットのヘッダ形式で書き込む（ステップ２
０２）。ここで、主記憶装置７内の転送キュー３の位置
は、次式で表される。
【００４９】位置＝転送キューベースアドレス＋転送キ
ュー書込ポインタ×ヘッダ長次に、ユーザプログラム７
２の命令を実行する命令処理部８は、転送キュー書込ポ
インタ部１６の書込ポインタ値をインクリメントする
（ステップ２０３）。
【００５０】以下、ユーザプログラム７２の命令を実行
する命令処理部８は、転送キュー３への転送要求のアク
セス情報の書き込みと転送キュー書込ポインタ部１６の
書込ポインタ値のインクリメントとを繰り返し行い、転
送キュー３への書込処理（エンキュー処理）を終了した
か否かを判定する（ステップ２０４）。
【００５１】ネットワーク転送制御部１１は、命令処理
部８からの指示によって起動し、転送要求のエンキュー
処理の終了を待つ。次に、ネットワーク転送制御部１１
は、命令処理部８がエンキュー処理を終了した場合に転
送キュー読出ポインタの値が転送キュー書込ポインタの
値に一致するか否かを判定する（ステップ２０５）。
【００５２】ここで、転送キュー読出ポインタの値が転
送キュー書込ポインタの値に一致しない場合に、ネット
ワーク転送制御部１１は、未処理の転送要求があるとし
て転送処理を開始し、転送パケットのヘッダの読み出し
のために主記憶アクセス制御部６に主記憶アクセス要求
を発行する。
【００５３】すると、主記憶アクセス制御部６は、転送
キューベースアドレスと転送キュー読み出しポインタと
に基づき最も古い未処理の転送要求のパケットヘッダに
対する主記憶装置７上のアドレスを計算し、アドレス変
換部１３を介して主記憶装置７の転送キュー３に対し読
み出しアクセスを発行する。
【００５４】パケットヘッダが主記憶装置７の転送キュ
ー３から読み出されると、主記憶装置アクセス制御部１
２はパケットヘッダをデータバッファ１７に格納すると
ともに、ネットワーク転送制御部１１にパケットヘッダ
の読み出し終了を通知する（ステップ２０６）。
【００５５】次に、主記憶アクセス制御部６はデータバ
ッファ１７に記憶されたヘッダから転送モード，送信空
間ＩＤ，受信空間ＩＤを読み出す。ネットワーク転送制
御部１１に設けられたＬＬ許可制御部３０は、転送モー
ド，送信空間ＩＤ，受信空間ＩＤとＬＬ許可フラグとを
参照し、テーブル３１〜３３に従ってデータ転送を許可
すべきかの処理を行う。（ステップ２０７）。
【００５６】さらに、ネットワーク転送制御部１１は、
送信アドレス，受信アドレス等の転送のためのアクセス
情報を取り出してパケットのボディデータのアドレスを
計算し、アドレス変換部１３を通して主記憶装置７に対
して読み出しアクセスを発行する。
【００５７】このとき、アドレス変換部１３は、図１０
に示すような処理を行う。主記憶アクセス制御部６から
仮想アドレスを入力する（ステップ４０１）。次に、仮
想アドレスに基づきローカルアドレス変換テーブル４ａ
のエントリとグローバルアドレス変換テーブル４ｂのエ
ントリとを検索する（ステップ４０２）。
【００５８】次に、選択回路２４は、仮想アドレスから
実アドレスに変換すべき否かを示すアドレス変換制御信
号を入力し、このアドレス変換制御信号に応じて選択回
路５からの変換アドレスと主記憶アクセス制御部６から
の仮想アドレスとのいずれか一方を選択する（ステップ
４０３）。この選択されたアドレスが主記憶装置７をア
クセスする際の実アドレスとなる。
【００５９】さらに、選択されたアドレスが仮想アドレ
スか否かを判定する（ステップ４０４）。ここで、選択
されたアドレスが仮想アドレスでない場合には、処理を
終了する。
【００６０】一方、選択されたアドレスが仮想アドレス
である場合には、アドレス変換テーブル４は、変換テー
ブル４ａ，４ｂのうち、そのエントリに対応する実アド
レス，Ｐ，Ｉ，ＳＡを選択回路５に出力する（ステップ
４０５）。
【００６１】次に、選択回路５は、主記憶アクセス制御
部６からの空間ＩＤに応じてローカルアドレス変換テー
ブル４ａとグローバルアドレス変換テーブル４ｂとのい
ずれか一方の変換テーブルを選択する（ステップ４０
６）。
【００６２】さらに、例えば仮想アドレスの上位４ビッ
トとセクションアドレスの４ビットとが一致するか否か
を判定する（ステップ４０７）。ここで、仮想アドレス
がセクションアドレスに一致しない場合には主記憶装置
７のアクセス例外を検出する（ステップ４０８）。
【００６３】次に、仮想アドレスとセクションアドレス
とが一致する場合には、次に無効ビットが”１”か否か
を判定する（ステップ４０９）。ここで、無効ビット
が”１”である場合にはデータの書き込み及び読み出し
の例外を検出する（ステップ４０８）。
【００６４】次に、無効ビットが”０”である場合に
は、アクセス保護ビットＰがビット”１”か否かを判定
する（ステップ４１０）。ここで、アクセス保護ビット
が”１”である場合には、書き込みアクセスを行うと例
外を検出することになる（ステップ４０８）。
【００６５】次に、アクセス保護ビットが”０”である
場合には、エントリに対応する領域に読み出しアクセス
を行うとデータの読み出しを行い、処理を終了する。こ
こで、空間ＩＤによりグローバル空間アドレステーブル
４ｂが選択されたとする。この場合には、クローバル空
間は、プロセッサ間で共通であるので、グローバルアド
レス変換テーブル４ｂのアドレス変換情報を書き換える
場合には、全てのプロセッサ間で同期をとる。
【００６６】一方、空間ＩＤによりローカル空間アドレ
ステーブル４ａが選択されたとする。この場合には、ロ
ーカル空間は、各々のプロセッサの固有の空間であるの
で、ローカルアドレス変換テーブル４ａのアドレス変換
情報を書き換える場合には、他のプロセッサとは独立に
書き換えられる。ローカルアドレス変換テーブル４ａの
書換えのみであれば、プロセッサ間の同期が不要とな
る。従って、より少ないオーバヘッドで変換テーブルの
書換えが行える。なお、ローカルアドレス変換テーブル
４ａの書換えの頻度は、グローバルアドレス変換テーブ
ル４ｂの書換え頻度よりも高い。
【００６７】このようにローカルアドレス変換テーブル
４ａ又はグローバルアドレス変換テーブル４ｂが選択さ
れる。そして、選択された変換テーブルにより仮想アド
レスから実アドレスに変換されて、主記憶装置７からパ
ケットのボディデータが順次読み出されてくる。する
と、主記憶アクセス制御部６はこのボディデータを順次
データバッファ１７に格納させるとともに、ネットワー
ク転送制御部１１にボディデータの読み出し量を順次通
知する（ステップ２０９）。
【００６８】ネットワーク転送制御部１１は、主記憶ア
クセス制御部６からパケットのヘッダの読み出し終了を
通知されると、データバッファ１７から転送要求のアク
セス情報を取り出して所要の検査と変更を加え、そのア
クセス情報をデータバッファ１７に書き戻す。
【００６９】次に、ネットワーク転送制御部１１は、デ
ータバッファ１７からネットワーク２にパケットヘッダ
を送出する（ステップ２１０）。さらに、ネットワーク
転送制御部１１は主記憶アクセス制御部６からパケット
のボディデータの読み出し量を順次通知されると、デー
タバッファ１７に格納された分のパケットボディを順次
ネットワーク２に送出する（ステップ２１１）。
【００７０】このようにして、転送処理部１０からネッ
トワーク２へのパケットの送出が終了すると、ネットワ
ーク転送制御部１１は、転送キュー読出ポインタをイン
クリメントし（ステップ２１２）、ステップ２０５の処
理に戻る。そして、ネットワーク転送制御部１１は、転
送キュー読出ポインタの値と転送キュー書込ポインタと
の値を比較し、読み出しポインタが書き込みポインタに
一致しない場合、すなわち、未処理の転送要求が残って
いる場合には次の転送処理を行う（ステップ２０６〜２
１２）。そして、転送キュー読出ポインタと転送キュー
書込ポインタの値が等しくなるまでデータ転送処理を繰
り返し行い、両方の値が等しくなった場合にはデータ転
送処理を終了する（ステップ２１３）。
【００７１】以上の処理は、図１１に示す書き込みアク
セス時の動作のうち、送信プロセッサから受信プロセッ
サへのパケットの送信処理である。 ＜受信プロセッサのパケットの書き込み処理＞次に、図
１１に示す書き込みアクセス時の動作のうち、受信プロ
セッサのパケットの主記憶装置への書き込み処理を説明
する。図１４は受信プロセッサの書き込み処理を示す図
である。
【００７２】まず、ネットワーク２は、送信プロセッサ
からのパケットを転送するとともに、ヘッダ内の受信プ
ロセッサ指定の情報に基づき受信すべきプロセッサとパ
ケットを送信したプロセッサとを接続する。
【００７３】すると、受信プロセッサ内の転送処理部１
０は、ネットワーク２からのパケットを受信する（ステ
ップ５０１）。転送処理部１０では、データバッファ１
７がパケットを一旦格納する（ステップ５０２）。そし
て、主記憶アクセス制御部６は、データバッファ１７か
らヘッダを読み出し（ステップ５０３）、このヘッダ内
の受信アドレスによりアドレス変換部１３を介して主記
憶装置７をアクセスする（ステップ５０４）。
【００７４】アドレス変換部１３では、ローカルアドレ
ス変換テーブル４ａとグローバルアドレス変換テーブル
４ｂとが仮想アドレスから実アドレスに変換する（ステ
ップ５０５）。このとき、選択回路５は、ヘッダ内の受
信空間ＩＤに応じてローカルアドレス変換テーブル４ａ
とグローバルアドレス変換テーブル４ｂとのいずれかを
選択する（ステップ５０６）。
【００７５】一般には、プロセッサ間の転送処理では、
グローバル空間とグローバル空間とが用いられるので、
グローバルアドレス変換テーブル４ｂが選択される。そ
して、このグローバルアドレス変換テーブル４ｂにより
仮想アドレスから実アドレスへのアドレス変換が行われ
て、主記憶装置７の実アドレスが示す記憶領域にデータ
バッファ１７内のボティデータが書き込まれる（ステッ
プ５０７）。 ＜同一プロセッサ内のグローバル空間からローカル空間
へのデータ転送及びプログラムの演算処理＞次に、受信
プロセッサが送信プロセッサから受信したボディデータ
を用いてプログラムの演算を行う場合について説明す
る。ここでは、例えば受信プロセッサ１−２がパケット
を受信し、例えばフォートランによって記述されたプロ
グラムを実行する場合について説明する。図１５は逐次
処理用に記述されたフォートランプログラムの一部分を
示す図である。図１５では、１台のプロセッサがフォー
トランプログラムの配列Ａ，Ｂの演算を行う。
【００７６】このフォートランプログラムをマルチプロ
セッサシステムで実行するために、配列Ａ，Ｂ以外に作
業用の配列Ｃを定義する。配列Ｂを各々のプロセッサに
設けられるグローバル空間に割り付け、配列Ａ，Ｃを各
々のプロセッサに設けられるローカル空間に割り付け
る。また、ＤＯ文のＩの値に応じて処理単位も各々のプ
ロセッサに割り付ける。
【００７７】図１６は１０台のプロセッサに対する配列
の割り付けを示す図である。例えば、プロセッサ１−２
（図１６ではＰＥ２とする。）のグローバル空間に、配
列Ｂの部分集合である要素１０１〜２００からなる部分
配列Ｂ（１０１：２００）を割り付ける。プロセッサ１
−２のローカル空間に、部分配列Ａ（１０１：２０
０），部分配列Ｃ（１００，２０１）を割り付ける。プ
ロセッサ１−２内の命令処理部８は、Ｉが１０１から２
００までの配列に対する演算を行う。
【００７８】ここで、配列Ｂの分割グローバル空間に対
応するアドレス変換テーブルは、各々のプロセッサに設
けられたグローバルアドレス変換テーブル４ｂである。
配列Ｃの分割ローカル空間に対応するアドレス変換テー
ブルは、各々のプロセッサに設けられたローカルアドレ
ス変換テーブル４ａである。配列Ａの分割ローカル空間
は、命令処理部８が演算処理を行うための仮想空間であ
る。 ＜同一プロセッサ内の空間間の転送処理例＞図１７はプ
ロセッサが処理すべきプログラムを示す図である。図１
７に示すようなプログラムを実行するとき、実施例のア
ドレス変換を用いない場合には、次のように処理を行
う。
【００７９】まず、演算を行うに先立ってグローバル空
間Ｂからローカル空間Ｃにデータを転送する。この場合
に、Ｂ（１００）についてはプロセッサ１−１のグロー
バル空間Ｂから読み出してローカル空間Ｃに転送する。
Ｂ（１０１：２００）については実アドレスが異なるた
め、自己のプロセッサ１−２のグローバル空間からロー
カル空間Ｃに順次転送する。そして、Ｂ（２０１）はプ
ロセッサ１−３のグローバル空間から読み出してローカ
ル空間Ｃに転送する。このようにＩが１００から２０１
までの転送処理を完了した後にＤＯ文１０の演算を行
う。
【００８０】しかし、図１７に示す例では、グローバル
空間からローカル空間へのデータ転送にかなりの時間を
要している。そこで、実施例におけるローカルアドレス
変換テーブル４ａとグローバルアドレス変換テーブル４
ｂを用いてグローバル空間からローカル空間へのデータ
転送時間を短縮している。図１８はプロセッサにおける
配列Ｂ，Ｃの実主記憶装置へのマッピングを示す図であ
る。図１９は前記処理すべきプログラムを簡略化したプ
ログラムを示す図、図２０は転送処理例の処理フローで
ある。
【００８１】前記ローカルアドレス変換テーブル４ａと
グローバルアドレス変換テーブル４ｂと実アドレスとの
関係を図１８に基いて説明する。例えばプロセッサ１−
２のローカル空間には、配列Ｃ（１００）からＣ（２０
１）までが割り付けられている。また、プロセッサ１−
２のグローバル空間には、配列Ｂ（１００）からＣ（２
０１）までが割り付けられている。さらに、ローカル空
間の配列要素とグローバル空間の配列要素とが実メモリ
空間（実アドレスに対応）の同一のアドレスに対応付け
されている。例えば配列要素Ｃ（２００）と配列要素Ｂ
（２００）とは共に６５０番地に対応付けされている。
なお、各々の配列要素はアドレス変換テーブルの３２エ
ントリに対応している。
【００８２】次に、転送処理及び演算処理を説明する。
まず、転送処理部１０は、主記憶装置に対してグローバ
ル空間からローカル空間へのデータの転送処理を開始す
る（ステップ６０１）。
【００８３】そうすると、転送処理部１０内のグローバ
ルアドレス変換テーブル４ｂとローカルアドレス変換テ
ーブル４ａとによりアドレス変換が行われれる（ステッ
プ６０２）。
【００８４】次に、Ｂ（１００）についてはプロセッサ
１−１のグローバル空間Ｂから読み出してローカル空間
Ｃに転送する（ステップ６０３）。Ｂ（１０１：２０
０）についてはグローバルアドレス変換テーブル４ｂと
ローカルアドレス変換テーブル４ａとが同一の実アドレ
スに対応付けられている。すなわち、自己のプロセッサ
１−２のグローバル空間からローカル空間Ｃに転送する
必要がない。
【００８５】そして、Ｂ（２０１）についてはプロセッ
サ１−３のグローバル空間から読み出してローカル空間
Ｃに転送する（ステップ６０４）。このようにしてＩが
１００から２０１までの転送処理を完了する（ステップ
６０５）。そして、この後にＤＯ文１０の演算を行う
（ステップ６０６）。このとき、配列Ｃが転送処理部１
０におけるローカル空間であるので、命令処理部８の仮
想空間と同一である。従って、ローカル空間は命令処理
部８の演算に用いられる。
【００８６】本実施例では、全てのＩが１０１から２０
０について、前記簡略化された処理を実行するので、図
１７に示すようなプログラムが図１９に示すようなプロ
グラムに簡略化される。
【００８７】このようにして、Ｃ（１０１：２００），
Ｂ（１０１：２００）の転送処理を削除することがで
き、並列処理の高速化を図ることができる。なお、実施
例では、図１１に示す書き込みアクセスの動作におい
て、受信プロセッサが受信したデータを用いて行う演算
処理を説明した。このほか、例えば図１２に示す読み出
し応答アクセスの動作において、読み出しリクエストを
発行したプロセッサが他のプロセッサから受信したデー
タを用いて演算処理を行ってもよい。
【００８８】このように複数のプロセッサの相互間でデ
ータ通信を行うデータ転送処理装置において、グローバ
ル空間とローカル空間とを対応付けることにより、複雑
なアルゴリズムと余分なアクセス情報を必要とすること
なく処理手段間のデータ転送のオーバヘッドを削減で
き、並列処理の高速化を図ることができる。
【００８９】
【発明の効果】本発明によれば、グローバル空間とロー
カル空間とを対応付けることにより、複雑なアルゴリズ
ムと余分なアクセス情報を必要とすることなく処理手段
間のデータ転送のオーバヘッドを削減でき、並列処理の
高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の原理フローである。
【図３】マルチプロセッサシステムの構成ブロック図で
ある。
【図４】プロセッサの構成ブロック図である。
【図５】転送キューの構成を示す図である。
【図６】転送処理部の構成ブロック図である。
【図７】アドレス変換部の構成ブロック図である。
【図８】アドレス変換テーブルの変換過程を示す図であ
る。
【図９】アドレス変換テーブルの内容を示す図である。
【図１０】アドレス変換部の処理フローである。
【図１１】書き込みアクセスの動作を示す構成図であ
る。
【図１２】読み出し応答アクセスの動作を示す構成図で
ある。
【図１３】実施例のパケット送信の処理フローである。
【図１４】受信プロセッサの処理を示す図である。
【図１５】逐次処理用に記述されたフォートランプログ
ラムの一部分を示す図である。
【図１６】１０台のプロセッサに対する配列の割り付け
を示す図である。
【図１７】プロセッサが処理すべきプログラムを示す図
である。
【図１８】プロセッサにおける配列Ｂ，Ｃの実主記憶装
置へのマッピングを示す図である。
【図１９】前記処理すべきプログラムを簡略化したプロ
グラムを示す図である。
【図２０】同一プロセッサ内の転送処理例の処理フロー
である。
【符号の説明】
１・・プロセッサ ２・・ネットワーク ３・・転送キュー ４・・アドレス変換テーブル ４ａ・・ローカルアドレス変換テーブル ４ｂ・・グローバルアドレス変換テーブル ５，２４・・選択回路 ６・・主記憶アクセス制御部 ７・・主記憶装置 ８・・命令処理部 １０・・転送処理部 １１・・ネットワーク転送制御部 １３・・アドレス変換部 １４・・転送キューベースポインタ部 １５・・転送キュー読出ポインタ部 １６・・転送キュー書込ポインタ部 １７・・データバッファ ７２・・ユーザプログラム ７３・・ＯＳ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新庄 直樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 内海 照雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小早川 和重 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 末安 直樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 石坂 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 出羽 正実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高村 守幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の処理手段の間で相互にデータ及び
    情報を転送することにより各々の処理手段が処理を並列
    に実行するデータ転送処理方法において、 全ての処理手段が共通に用いる共通空間に対応する共通
    アドレス変換と各々の処理手段が固有に用いる固有空間
    に対応する固有アドスレス変換とにより仮想アドレスか
    ら実アドレスに変換するとともに共通アドレス変換の仮
    想アドレスと固有アドレス変換の仮想アドレスとが同一
    の実アドレスに対応付けられたアドレス変換ステップ
    （１０１）と、 固有アドレス変換又は共通アドレス変換により変換され
    た実アドレスに基づき記憶手段に対してデータの読み出
    し又は書き込みを行うことにより他の処理手段との間で
    データの転送を行う転送制御ステップ（１０２）と、 転送されたデータが自己の共通アドレス変換に対応した
    共通空間に存在する場合に自己の固有アドレス変換の実
    アドレスに基づき自己の記憶手段内のデータを読み出し
    て演算を行う演算ステップ（１０３）とを含むことをデ
    ータ転送処理方法。
  2. 【請求項２】 請求項１において、前記共通アドレス変
    換の仮想アドレスとこの仮想アドレスに対応する固有ア
    ドレス変換の仮想アドレスとを同一の実アドレスに対応
    付けるアドレス制御ステップを含むことを特徴とするデ
    ータ転送処理方法。
  3. 【請求項３】 請求項１において、前記転送制御ステッ
    プ（１０２）は、演算に必要なデータが他の処理手段に
    存在する場合には、他の処理手段からの演算に必要なデ
    ータを共通空間に取り込み、さらに共通空間から固有空
    間に転送することを特徴とするデータ転送処理方法。
  4. 【請求項４】 請求項１において、自己の処理手段内の
    記憶手段と他の処理手段内の記憶手段とをアクセスする
    ための属性を示すアクセス情報をデータに関連付けて記
    憶すると共に前記共通空間と固有空間とを識別する空間
    識別情報を記憶する情報記憶ステップと、前記記憶され
    た空間識別情報に基づき固有アドレス変換と共通アドレ
    ス変換のいずれかを選択する選択ステップとを含むこと
    を特徴とするデータ転送処理方法。
  5. 【請求項５】 請求項４において、前記アクセス情報
    は、受信すべき処理手段の指定，データの読み出し又は
    書き込みの転送モード，ボディデータ長，送信アドレ
    ス，受信アドレスの情報を含むことを特徴とするデータ
    転送処理方法。
  6. 【請求項６】 データを記憶する記憶手段（７）を有す
    るとともに処理を実行する複数の処理手段（１）と、複
    数の処理手段（１）の間で相互にデータ及び情報を転送
    する通信手段（２）とを備え、各々の処理手段（１）が
    処理を並列に実行するデータ転送処理装置において、 前記各々の処理手段（１）は、全ての処理手段（１）が
    共通に用いる共通空間に対応すると共に仮想アドレスか
    ら実アドレスに変換する共通アドレス変換手段（４ｂ）
    と、 各々の処理手段（１）が固有に用いる固有空間に対応し
    仮想アドレスを実アドレスに変換すると共に仮想アドレ
    スとこの仮想アドレスに対応する固有アドスレス変換手
    段（４ａ）の仮想アドレスとが同一の実アドレスに対応
    付けられた固有アドレス変換手段（４ａ）と、 固有アドレス変換手段（４ａ）又は共通アドレス変換手
    段（４ｂ）により変換された実アドレスに基づき記憶手
    段に対してデータの読み出し又は書き込みを行うことに
    より他の処理手段との間でデータの転送を行う転送制御
    手段（６）と、 転送制御手段（６）により転送されたデータが自己の共
    通アドレス変換手段（４ｂ）に対応した共通空間に存在
    する場合に自己の固有アドレス変換手段（４ａ）の実ア
    ドレスに基づき自己の記憶手段（７）内のデータを読み
    出して演算を行う演算手段（８）とを有することをデー
    タ転送処理装置。
  7. 【請求項７】 請求項６において、前記共通アドレス変
    換手段（４ｂ）の仮想アドレスとこの仮想アドレスに対
    応する固有アドスレス変換手段（４ａ）の仮想アドレス
    とを同一の実アドレスに対応付けるアドレス制御手段
    （７３）を設けたことを特徴とするデータ転送処理装
    置。
  8. 【請求項８】 請求項６において、前記転送制御手段
    （６）は、演算に必要なデータが他の処理手段（１）に
    存在する場合には、他の処理手段からの演算に必要なデ
    ータを共通空間に取り込み、さらに共通空間から固有空
    間に転送することを特徴とするデータ転送処理装置。
  9. 【請求項９】 請求項６において、自己の処理手段内の
    記憶手段と他の処理手段内の記憶手段とをアクセスする
    ための属性を示すアクセス情報をデータに関連付けて記
    憶すると共に前記共通空間と固有空間とを識別する空間
    識別情報を記憶する情報記憶手段（３）と、前記情報記
    憶手段（３）に記憶された空間識別情報に基づき固有ア
    ドレス変換手段（４ａ）と共通アドレス変換手段（４
    ｂ）のいずれかを選択する選択手段（５）とを設けたこ
    とを特徴とするデータ転送処理装置。
  10. 【請求項１０】 請求項９において、前記アクセス情報
    は、受信すべき処理手段の指定，データの読み出し又は
    書き込みの転送モード，ボディデータ長，送信アドレ
    ス，受信アドレスの情報を含むことを特徴とするデータ
    転送処理装置。
JP4338505A 1992-12-18 1992-12-18 データ転送処理方法及びデータ転送処理装置 Expired - Fee Related JP2974526B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4338505A JP2974526B2 (ja) 1992-12-18 1992-12-18 データ転送処理方法及びデータ転送処理装置
EP93306726A EP0602772B1 (en) 1992-12-18 1993-08-24 Multiprocessor system
DE69332058T DE69332058T2 (de) 1992-12-18 1993-08-24 Mehrprozessorsystem
US08/795,689 US5896501A (en) 1992-12-18 1997-02-04 Multiprocessor system and parallel processing method for processing data transferred between processors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4338505A JP2974526B2 (ja) 1992-12-18 1992-12-18 データ転送処理方法及びデータ転送処理装置

Publications (2)

Publication Number Publication Date
JPH06187298A true JPH06187298A (ja) 1994-07-08
JP2974526B2 JP2974526B2 (ja) 1999-11-10

Family

ID=18318792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4338505A Expired - Fee Related JP2974526B2 (ja) 1992-12-18 1992-12-18 データ転送処理方法及びデータ転送処理装置

Country Status (4)

Country Link
US (1) US5896501A (ja)
EP (1) EP0602772B1 (ja)
JP (1) JP2974526B2 (ja)
DE (1) DE69332058T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08297646A (ja) * 1995-04-26 1996-11-12 Kofu Nippon Denki Kk 並列計算機

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5862357A (en) * 1996-07-02 1999-01-19 Sun Microsystems, Inc. Hierarchical SMP computer system
JP3119214B2 (ja) * 1997-09-30 2000-12-18 ソニー株式会社 記憶装置、データ処理システム並びにデータの書き込み及び読み出し方法
FR2771526B1 (fr) * 1997-11-27 2004-07-23 Bull Sa Architecture pour la gestion de donnees vitales dans une machine multi-modulaire et procede pour la mise en oeuvre d'une telle architecture
SE515461C2 (sv) * 1998-10-05 2001-08-06 Ericsson Telefon Ab L M Metod och arrangemang för minneshantering
US6434618B1 (en) * 1998-11-12 2002-08-13 Lucent Technologies Inc. Programmable network element for packet-switched computer network
US6574721B1 (en) * 1999-08-31 2003-06-03 International Business Machines Corporation Apparatus and method for providing simultaneous local and global addressing using software to distinguish between local and global addresses
JP4688316B2 (ja) * 2001-02-28 2011-05-25 独立行政法人産業技術総合研究所 シミュレーション装置とシミュレーション方法、及び映像生成装置と映像生成方法
GB2419006B (en) * 2002-04-22 2006-06-07 Micron Technology Inc Providing a register file memory with local addressing in a SIMD parallel processor
US7304999B2 (en) * 2002-08-24 2007-12-04 Cisco Technology Inc. Methods and apparatus for processing packets including distributing packets across multiple packet processing engines and gathering the processed packets from the processing engines
US7404015B2 (en) * 2002-08-24 2008-07-22 Cisco Technology, Inc. Methods and apparatus for processing packets including accessing one or more resources shared among processing engines
JP3904498B2 (ja) * 2002-09-17 2007-04-11 沖電気工業株式会社 プロセッサ間通信システム
DE602004030548D1 (de) * 2003-04-04 2011-01-27 Oracle America Inc Mehrknoten system, bei dem die globale adresse, die durch ein verarbeitungsuntersystem erzeugt wird, globale-zu-lokale übersetzungsinformationen miteinschliesst
US7765381B2 (en) * 2003-04-04 2010-07-27 Oracle America, Inc. Multi-node system in which home memory subsystem stores global to local address translation information for replicating nodes
US7363462B2 (en) * 2003-04-04 2008-04-22 Sun Microsystems, Inc. Performing virtual to global address translation in processing subsystem
JP2005332145A (ja) * 2004-05-19 2005-12-02 Nec Electronics Corp データ転送制御回路及びデータ転送方法
US7711909B1 (en) * 2004-12-09 2010-05-04 Oracle America, Inc. Read sharing using global conflict indication and semi-transparent reading in a transactional memory space
US7490215B2 (en) * 2004-12-22 2009-02-10 Intel Corporation Media memory system and method for providing concurrent memory access to a plurality of processors through separate translation table information
US8667249B2 (en) 2004-12-22 2014-03-04 Intel Corporation Systems and methods exchanging data between processors through concurrent shared memory
US7551617B2 (en) 2005-02-08 2009-06-23 Cisco Technology, Inc. Multi-threaded packet processing architecture with global packet memory, packet recirculation, and coprocessor
US7561589B2 (en) * 2005-02-23 2009-07-14 Cisco Technology, Inc Virtual address storage which may be of particular use in generating fragmented packets
US7606250B2 (en) 2005-04-05 2009-10-20 Cisco Technology, Inc. Assigning resources to items such as processing contexts for processing packets
US7739426B1 (en) 2005-10-31 2010-06-15 Cisco Technology, Inc. Descriptor transfer logic
WO2009140631A2 (en) * 2008-05-15 2009-11-19 Smooth-Stone, Inc. Distributed computing system with universal address system and method
JP6344675B2 (ja) * 2014-08-12 2018-06-20 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． ファイル管理方法、分散記憶システムおよび管理ノード
GB2565146A (en) * 2017-08-04 2019-02-06 Kaleao Ltd Memory control for electronic data processing system

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4149242A (en) * 1977-05-06 1979-04-10 Bell Telephone Laboratories, Incorporated Data interface apparatus for multiple sequential processors
US4388685A (en) * 1978-08-04 1983-06-14 Digital Equipment Corporation Central processor with apparatus for extended virtual addressing
US4455602A (en) * 1981-05-22 1984-06-19 Data General Corporation Digital data processing system having an I/O means using unique address providing and access priority control techniques
US4455647A (en) * 1982-06-14 1984-06-19 Siemens Corporation Apparatus for establishing multi-address connections
US4485438A (en) * 1982-06-28 1984-11-27 Myrmo Erik R High transfer rate between multi-processor units
US4731734A (en) * 1983-10-17 1988-03-15 Data General Corporation Digital computer system incorporating object-based addressing and access control and tables defining derivation of addresses of data from operands in instructions
US4881164A (en) * 1983-12-30 1989-11-14 International Business Machines Corporation Multi-microprocessor for controlling shared memory
US4777589A (en) * 1985-06-28 1988-10-11 Hewlett-Packard Company Direct input/output in a virtual memory system
US4742447A (en) * 1986-01-16 1988-05-03 International Business Machines Corporation Method to control I/O accesses in a multi-tasking virtual memory virtual machine type data processing system
JPS62206658A (ja) * 1986-03-07 1987-09-11 Hitachi Ltd 記憶管理装置
US4843542A (en) * 1986-11-12 1989-06-27 Xerox Corporation Virtual memory cache for use in multi-processing systems
JPH02118839A (ja) * 1988-10-28 1990-05-07 Nec Corp タスク間のメッセージ通信方式
US5036459A (en) * 1989-03-09 1991-07-30 U.S. Philips Corporation Multi-processor computer system with distributed memory and an interprocessor communication mechanism, and method for operating such mechanism
IT1228728B (it) * 1989-03-15 1991-07-03 Bull Hn Information Syst Sistema multiprocessore con replicazione di dati globali e due livelli di unita' di traduzione indirizzi.
JP2833062B2 (ja) * 1989-10-30 1998-12-09 株式会社日立製作所 キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置
IT1239122B (it) * 1989-12-04 1993-09-28 Bull Hn Information Syst Sistema multiprocessore a risorse distribuite con replicazione dinamica di dati globali
US5123094A (en) * 1990-01-26 1992-06-16 Apple Computer, Inc. Interprocessor communications includes second CPU designating memory locations assigned to first CPU and writing their addresses into registers
JP2570466B2 (ja) * 1990-05-18 1997-01-08 日本電気株式会社 情報処理装置
JPH0512126A (ja) * 1991-07-05 1993-01-22 Hitachi Ltd 仮想計算機のアドレス変換装置及びアドレス変換方法
US5430850A (en) * 1991-07-22 1995-07-04 Massachusetts Institute Of Technology Data processing system with synchronization coprocessor for multiple threads
JPH0619785A (ja) * 1992-03-27 1994-01-28 Matsushita Electric Ind Co Ltd 分散共有仮想メモリーとその構成方法
JP2625385B2 (ja) * 1994-06-30 1997-07-02 日本電気株式会社 マルチプロセッサシステム
US5606666A (en) * 1994-07-19 1997-02-25 International Business Machines Corporation Method and apparatus for distributing control messages between interconnected processing elements by mapping control messages of a shared memory addressable by the receiving processing element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08297646A (ja) * 1995-04-26 1996-11-12 Kofu Nippon Denki Kk 並列計算機

Also Published As

Publication number Publication date
DE69332058T2 (de) 2002-10-17
DE69332058D1 (de) 2002-08-01
JP2974526B2 (ja) 1999-11-10
US5896501A (en) 1999-04-20
EP0602772B1 (en) 2002-06-26
EP0602772A1 (en) 1994-06-22

Similar Documents

Publication Publication Date Title
JP2974526B2 (ja) データ転送処理方法及びデータ転送処理装置
JP2977688B2 (ja) マルチプロセッシング装置、方法、及びこれらに使用するプロセッサ
US6611883B1 (en) Method and apparatus for implementing PCI DMA speculative prefetching in a message passing queue oriented bus system
US6622193B1 (en) Method and apparatus for synchronizing interrupts in a message passing queue oriented bus system
US5574944A (en) System for accessing distributed memory by breaking each accepted access request into series of instructions by using sets of parameters defined as logical channel context
US6704831B1 (en) Method and apparatus for converting address information between PCI bus protocol and a message-passing queue-oriented bus protocol
US7577816B2 (en) Remote translation mechanism for a multinode system
JP2625385B2 (ja) マルチプロセッサシステム
JPH06187297A (ja) データ転送処理方法及びデータ転送処理装置
CA2111600C (en) Parallel processing system
JP2001142842A (ja) Ｄｍａハンドシェークプロトコル
JP2774862B2 (ja) Ｄｍａ制御装置および情報処理装置
JPH0587854B2 (ja)
US6961837B2 (en) Method and apparatus for address translation pre-fetch
JPH0744489A (ja) データ転送方法
JPH03252848A (ja) スプリットバスにおける可変バス幅指定方式及び可変バス幅情報受信方式
JP2001022640A (ja) メモリ管理方法
JPH06301600A (ja) 記憶装置
JPH1166022A (ja) クラスタシステム
JPS61246850A (ja) バツフア記憶制御方式
JPH02101552A (ja) アドレス変換バッファ処理方式
JPH09146872A (ja) データ入出力処理装置
JPS6115241A (ja) 電子計算機システム
JPH04358242A (ja) アドレス変換装置およびアドレス変換方法
JPH0830567A (ja) 並列計算機のプロセッサ間相互アクセス方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990817

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees