JPS62206658A - 記憶管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、データ処理技術さらには階層型記憶装置を
有するシステムにおける記憶管理方式に適用して特に有
効な技術に関し、例えば２以上のマイクロプロセッサを
有するマルチプロセッサシステムにおけるメモリ管理ユ
ニットに利用して有効な技術に関する。

［従来の技術］ データ処理システムでは、２個以上のマイクロプロセッ
サを用いるマルチプロセッサシステムと呼ばれるシステ
ムを構成することがある。このようなマルチプロセッサ
システムでは、マイクロプロセッサ間で通信が必要とな
る。しかしながら、従来のマイクロプロセッサは通信手
段を持ってぃない。そこで、第９図に示すように、各マ
イクロプロセッサｌａ、ｌｂ・・・・に共通に接続され
た共有メモリ２を仲介として、マイクロプロセッサ間の
通信を行なうパラレル通信方式が考えられている。

また、マルチプロセッサシステムでは、各マイクロプロ
セッサの制御下に、それぞれ密結合されたメモリ３ａ、
３ｂ、・・・・が設けられる。

本発明者らは、上記マルチプロセッサシステムにおいて
、各メモリ２，３ａ、３ｂ・・・・のような高速アクセ
ス可能な主メモリと大容量２次記憶装置とからなる仮想
記憶方式を採用した階層記憶構成とするとともに、この
階層型記憶装置を管理するため、第９図に破線で示すよ
うに、メモリ管理ユニットＭＭＵＩ、ＭＭＵ２．・・・
・を設けたマルチプロセッサシステムについて検討した
。

［発明が解決しようとする問題点］ 上記マルチプロセッサシステムにおいては、マイクロプ
ロセッサ１ａまたは１ｂが、共有メモリ２を参照した際
にかかる主メモリ内に所望のデータがない場合、２次記
憶装置との間で例えばページ単位での置き換えが行なわ
れる。これとともに、変換テーブルや管理情報の書き換
えが行なわれる。

このような共有メモリ２の制御情報は、各ＭＭＵ１およ
びＭＭＵ２にそれぞれ保持されることになるので、メモ
リ制御情報に変更があった場合は、メモリ管理ユニット
ＭＭＵＩ、ＭＭＵ２間で知らせ合わないと、各マイクロ
プロセッサが共有メモリ２を参照する場合に、正しいデ
ータが得られなくなるおそれが生ずる。

しかるに、従来提案されているメモリ管理ユニットは通
信手段を有していないので、メモリ制御情報の変更はオ
ペレーティング・システムによってマイクロプロセッサ
間で共有メモリ２を介して行ない、その後メモリ管理ユ
ニットＭＭＵＩ、ＭＭＵ２に知らせてやるという方式を
とらなくてはならない。

しかし、そのような方式では、マイクロプロセッサ間の
通信のオーバヘッドが大きくなるとともに、各メモリ管
理ユニット内に正しいメモリ制御情報が入るまでに時間
がかかり、その間に誤ったデータの読み出しが行なわれ
て、システムが誤動作するおそれがある。

この発明の目的は、仮想記憶方式を採用した階層型記憶
装置を有するマルチプロセッサシステムにおいて、メモ
リ管理情報に変更があってもオペレーティング・システ
ムに負担をかけることなく正しいメモリ管理を行なえる
ようにすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、仮想記憶方式を採用した階層型記憶装置を有
するマルチプロセッサシステムにおいて、各マイクロプ
ロセッサごとに設けられるメモリ管理装置に、相互間の
通信を可能にするシリアル通信手段を設け、共通のメモ
リ管理情報の変更を直接メモリ管理装置間で知らせ合う
ようにするというものである。

［作用］ 上記手段によれば、マイクロプロセッサがオペレーティ
ング・システムによってメモリ管理情報の変更を知らせ
てやる必要がないという作用により、オーバヘッドが減
少し、メモリ管理情報に変更があってもオペレーティン
グ・システムに負担をかけることなく、正しいメモリ管
理を行なえるようにするという上記目的を達成すること
ができる。

［実施例］ 第１図には、仮想記憶管理を行なう本発明の一実施例の
メモリ管理ユニットのブロック図が示されている。

特に制限されないが、図中鎖線Ａで囲まれた各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。

この実施例のメモリ管理ユニットＭＭＵは、全体の制御
を司るＭＭＵ制御ブロック１１と、仮想記憶管理に使用
されるアドレス変換用のテーブルや各種管理情報が保持
されるアドレス変換バッファ１２．ＡＬＵ　（演算論理
ユニット）や各種レジスタ１．シフタ等からなる演算ブ
ロック１３、アドレス信号、データ信号など入出力信号
のインタフェースを行なう入出力制御ブロック１４およ
び他のメモリ管理ユニットとの間でシリアル通信を行な
うための通信制御ブロック１５などにより構成されてい
る。仮想記憶管理に必要なアドレス変換テーブルの全体
は、外部の主メモリ内に格納されており、その一部がバ
ッファ１２内に保持される。

上記ＭＭＵ制御ブロック１１は、特に制限されないが、
ＰＬＡ（プログラマブル・ロジック・アレイ）もしくは
マイクロプログラムＲＯＭにより構成され、入出力制御
ブロック１４を介してマイクロプロセッサより供給され
る論理アドレスを用いてアドレス変換テーブルを検索し
て実メモリの物理アドレスを得たり、不要になったペー
ジデータを主メモリから吐き出す際に、修正ビットを調
べて書換え指定のあった記憶ページについては、２次記
憶装置内の対応する記憶ページへ書き換えるなどの制御
を行なう。

ＭＭＵ制御ブロック１１は、通信制御ブロック１５を介
して他のメモリ管理ユニットから送信されて来たコマン
ドを解読することによって、自己のアドレス変換バッフ
ァ１２内のページ情報や管理情報を書き換えたり、ある
いはアドレス変換バッファ１２内の共有メモリに関する
情報を変更した場合に、通信制御ブロック１５に対して
変更した情報の送信を指令する制御を行なうようになっ
ている。

つまり、この実施例では、通信制御ブロック１５は通信
プロトコルのみ制御し、実際のコマンド、データの解読
、実行はＭＭＵ制御ブロック１１によって行なわれるよ
うになっている。

そこで、通信制御ブロック１５が受信したコマンドをＭ
ＭＵ制御ブロック１１に渡したり、送信データ及び受信
データを通信制御ブロック１５と演算ブロック１４との
間で受渡しするため、ブロック間インタフェース用のコ
マンドレジスタ１６とデータレジスタ１７がメモリ管理
ユニット内に設けられている。

第２図に、上記のようなメモリ管理ユニット間の通信を
行なうのに適した通信データのフォーマットの一例が示
されている。

すなわち、この実施例の通信データは、識別子ＩＤとコ
マンド部ＣＭＤ及びデータ部ＤＴとにより構成されてい
る。識別子ＩＤは、通信を受けるべきメモリ管理ユニッ
トＭＭＵを指定する部分で、例えばその最上位ビットに
よりすべてのメモリ管理ユニットを対象とするグローバ
ル通信が、個々のメモリ管理ユニットに対するローカル
通信かを指定する。

また、識別子ＩＤの残りの複数ビットは、例えば通信を
受けるべきメモリ管理ユニットを指定するコード化され
たビットとされる。それ故に、識別子ＩＤの残りのビッ
ト部分を参照することによって、いずれのメモリ管理ユ
ニットに対する通信かを決定できるようになっている。

つまり、各メモリ管理ユニットにはそれぞれ特有の認識
コードが与えられており、識別子ＩＤ内のコードが自分
に与えられた認識コードと一致するか否か判定すること
によって、自己宛の通信であるか否か識別するようにな
っている。これによって、複数個のマイクロプロセッサ
とそれに接続されたメモリ管理ユニットとからなるマル
チプロセッサシステムにおいて、特定のメモリ管理ユニ
ットに対する通信はもちろん全てのメモリ管理ユニット
に対する通信も可能となる。

通信データのうち、識別子ＩＤに続くコマンド部ＣＭＤ
には、処理内容を示すコマンドコードが入る。ここに入
るコマンド（命令）の種類は、メモリ管理情報を他のメ
モリ管理ユニットに知らせるという通信の目的から、次
のようなものを含む。

先ず第１は、修正ビットやアクセスビット等メモリペー
ジの履歴を示すため各ページごとに設けられているフラ
グを変更する命令である。修正ビットはマイクロプロセ
ッサが対応するページ内のデータの書込み（修正）を行
なったか否か覚えておくのに使用される。また、アクセ
スビットは、対応するページに対する読出し、があった
か否か覚えておくために使用されるもので、このアクセ
スビットによって例えばＬ　ＲＵ　（Ｌｅａｓｔ　Ｒｅ
ｃｅｎｔｌｙＵｓｅｄ）と呼ばれるページ書換えアルゴ
リズムを実行する際に利用することができる。

通信データのコマンド部ＣＭＤに入る命令の他の例とし
ては、プロテクション情報の変更命令や共有ページに関
する主メモリと２次記憶装置間の転送命令などがある。

プロテクション情報は、各ページに対してマイクロプロ
セッサが書込みや読み出し、プログラムの実行を行なえ
るか否か示す。例えば、書き込みに対して禁止するよう
にプロテクション情報を持っていると、オペレーティン
グ・システム用プログラムのような重要なデータの入っ
ていページの書換えを禁止することができる。主メモリ
と２次記憶装置間の転送命令は、共有ページについてペ
ージの書換えがあった場合に利用される。

上記のような各種命令を用意しておくことによって、共
有メモリに関し複数のメモリ管理ユニット内にある共通
のメモリ管理情報の相互の一致を保つことができる。

一方、通信データ部ＤＴにはニアドレス変換テーブル上
で変更のあったページ番号等、コマンドに対応した処理
の対象の指定とそれがどのように変化したのかを示すデ
ータが入るようにされる。

第３図に上記構成のメモリ管理ユニットを用いたマルチ
プロセッサシステムの一構成例が示されている。

このシステムは、３個のマイクロプロセッサ１ａ、ｌｂ
、ｌｃと、各々のマイクロプロセッサに密結合されたメ
モリ管理ユニット４ａ、４ｂ、４Ｃと、メモリ２，３ａ
、３ｂとによって構成されている。メモリ３ａは、例え
ばメモリ管理ユニット４ａの管理下におかれたマイクロ
プロセッサ１ａによってのみアクセス可能なローカルメ
モリとされる。メモリ３ｂはメモリ管理ユニット４ｂと
４０の管理下におかれ、マイクロプロセッサ１ｂと１ａ
によってアクセス可能なローカルメモリとされ、マイク
ロプロセッサ１ｂと１０はマスク・スレーブ関係にある
コンピュータシスタムを構成している。

これに対し、メモリ２はすべてのメモリ管理ユニット４
ａ、４ｂ、４ｃの管理下におかれた共有メモリとされ、
いずれのマイクロプロセッサからもアクセス可能なよう
にされている。

上記メモリ管理ユニット４ａ〜４ｃとメモリ２゜３ａ、
３ｂ間を結合するデータ／アドレス・バス５ａ、５ｂ、
５ｃは、バス・スイッチ６ａ、６ｂ。

６ｃを介してシステム・バス７に結合可能にされている
。これによってシステム・バス７に接続されたハードデ
ィスク装置やフロッピディスク装置のような２次記憶装
置８とメモリ２，３ａ、３ｂとの間でページの書換えが
可能にされる。なお、９は各メモリ管理ユニット４ａ、
４ｂ及び４０間のシリアル通信を行なう通信線である。

上記マルチプロセッサシステムにおいては、例えばメモ
リ管理ユニット４ａ内のローカルメモリ３ａに関するメ
モリ管理情報に変更があった場合は、その変更を他のメ
モリ管理ユニット４ｂや４Ｃに知らせる必要はない。こ
れに対して、メモリ管理ユニット４ａないし４ｃの少な
くとも１つにおいて、共用メモリ２に関するメモリ管理
情報に変更があった場合、他の全てのメモリ管理ユニッ
トにその変更を知らせないと、共用メモリ２に関する管
理情報の内容が相互に食い違うこととなる結果としてシ
ステムが誤動作するおそれが生ずる。

また、メモリ管理ユニット４ｂ及び４ｃの少なくとも１
つにおいてローカルメモリ３ｂに関する管理情報に変更
があったときはメモリ管理ユニット４ｂ、４ａ間で（４
ａは不要）変更を知らせ合う必要がある。上記のような
通信の受け手の異なるシリシアル通信が、第１図のメモ
リ管理ユニットによって可能となる。

次に、メモリ管理ユニット内の通信制御ブロックの具体
的な構成例について説明する。

この実施例のメモリ管理ユニットのためのシリアル通信
方式として１例えば［株］日立製作所製ＨＤ６３０３の
ようなシングルチップマイコン等において採用されてい
るシリアル・コミュニケージョン・インタフェース方式
、もしくはローカル・ネットワークで採用されているＣ
８ＭＡ／ＣＤ（Ｃａｒｒｉｅｒ　５ｅｎｓｅ　Ｍｕｌｔ
ｉｐｌｅ　Ａｃｃｅｓｓ／Ｃｏ１１ｉｓｉｏｎＤ　ｅｔ
ｅｃｔｉｏｎ）方式が利用されている。

第４図には、シリアル・コミュニケーション・インタフ
ェース方式を採用した場合の通信制御ブロックの構成例
と、各通信制御ブロック間のシステム構成が示されてい
る。

各メモリ管理ユニットにおける通信制御ブロック１５ａ
ないしＬ５ｃは、互いに同じ構成にされ、１５ａにおい
て詳細に示されているように、実質的にシリアル信号出
力端子を意味する送信ポート２１、実質的にシリアル信
号受信端子を意味する受信ポート２２、送信ポート２１
に結合されたシフトレジスタから成るような並直列変換
回路２３、受信ポート２２に結合されたシフトレジスタ
から成るような直並列変換回路２４．識別子ＩＤがセッ
トされるレジスタ２６、・レジスタ２６から供給される
識別子と直並列変換回路２４を介して供給される受信デ
ータにおける認識コードとの一致、不一致を判定する識
別回路２７、送信データや受信データを一時的に保持す
るバッファ２５．２８とから構成される。

識別子レジスタ２６は、プログラマブルとされ、特に制
限されないが、ＣＰＵからの制御によってシステムでの
固定の値がそれに書き込まれる。

この実施例において、特に制限されないが、受信バッフ
ァ２８は、第１図のＭＭＵ制御ブロック１１によって他
のデータ処理が行なわれている期間において複数の通信
データが送信された場合でも、無視される通信データが
生じないようにするために、複数の通信データを保持可
能なようにその容量が大きくされる。なお、送信バッフ
ァ２５は、大きい容量は必ずしも必要とされない。

また、この実施例では各通信制御ブロック１５に対し、
システムクロック５ＣＬＫが共通に供給され、シリアル
通信がシステムクロック５ＣＬＫに同期して行なわれる
ようにされている。ただし、通信はクロック同期式に限
定されるものではない。

メモリ管理情報の変更に伴い、通信すべきデータの発生
があった場合、その通信データは、第１図のデータレジ
スタ１７を介して第４図の送信バッファ回路２５に供給
される。並直列変更回路２３は、送信バッファ回路２５
から並列データ信号を受け、それを直列データ信号に変
更する。並直列変更回路２３から出力される直列データ
信号は、送信ポート２１を介して他のメモリ管理ユニッ
トに供給される。

通信データは、前述のように、識別子ＩＤを含む。識別
子ＩＤは、前述のように、グローバル通信かローカル通
信かを示す最上位ビットと、残りの識別コードビットと
からなる０通信データの発信元から発生される識別子コ
ードは、ローカル通信の場合、前述のように通信を受け
るべきメモリ管理ユニットに与えられている識別コード
と一致される。グローバル通信の場合、発信元から発生
される識別コードは１通信データそれ自体の参照によっ
て通信の終了を検出できるように考慮されたコードとさ
れる。その場合の識別コードは、特に制限されないが、
発信元のメモリ管理ユニットそれ自体に与えられている
識別コードと同じにされる。

直並列変換回路２４は、受信ポート２２を介して通信デ
ータとしてのシリアル信号を受け、それをパラレル信号
に変換する。

識別回路２７は、直並列変換回路２４から供給される受
信データのうちの識別子ＩＤデータと、識別子レジスタ
２６に予めセットされている識別データとの参照に基づ
いて、次のような制御動作を行なう。

先ず、受信した通信データの識別子ＩＤのうちの最上位
ビットがグローバル通信レベルを示し、またかかる受信
データにおける認識コードが識別子レジスタ２６の認識
コードと一致しているなら、言い替えると１発信元から
発信された通信データが発信元に供給されたなら、識別
回路２７は更にの通信を終了させる。このときは、直並
列変換回路２４にセットされた通信データは、受信バッ
ファ２８、送信バッファ２５へは与えられない。

受信した通信データのうちの識別子ｒＤにおける最上位
ビットがグローバル通信レベルを示し。

かつ認識コードが識別子レジスタ２６の認識コードと一
致していない場合、識別回路２８は、直並列変換回路２
４に与えられた通信データを受信バッファ２８に取り込
ませると共に、その通信データを送信バッファ２５、並
直列変換回路２３を介して送信ポート２１に供給させる
。これによって、受信した通信データが再びシリアルデ
ータとして送信ポートから出力される。

受信した通信データのうちの識別子ＩＤの最上位ビット
がローカル通信レベルを示し、かつ認識コードが識別子
レジスタ２６の認識コードと一致している場合、認識回
路２７は、直並列変換回路２４にセットされた受信の通
信データを受信バッファ２８に取り込ませる。この場合
、識別回路２７は、受信の通信データの送信バッファ２
５への転送を実行させない。

受信した通信データのうちの識別子ＩＤの最上ビットが
ローカル通信レベルを示し、がっ認識コードが識別子レ
ジスタ２６の認識コードと一致していない場合、識別回
路２７は、受信した通信データを送信バッファ２５及び
並直列変換回路２３を介して送信ポート２１へ出力させ
る。この場合、識別回路２７は、直並列変換回路２４に
セットされた通信データの受信バッファ２８への転送を
実行させない。

このように、上記各通信制御ブロック１５は、受信した
通信データの識別子ＩＤがローカル通信を示し認識コー
ドが自分に与えられた認識コードと一致しなかった場合
には、通信データをメモリ管理ユニット内部に取り込ま
せず、そのまま送信ポート２１より出力させる。これに
対し、識別子ＩＤ内のコードが自分の認識コードと一致
すると、識別子ＩＤに続くコマンド部ＣＭＤとデータ部
ＤＴの内容をバッファ２８内に取り込ませて保持させる
。通信制御ブロック１５は受信優先にされ、常に受信可
能な状態にされるが、ＭＭＵ制御ブロック１１は常に受
信可能とはならないので、上記のごとく一旦バッファ２
６に受信データを保持し、ＭＭＵ制御ブロック１１に対
しては受信したことだけを知らせるようになっている。

これによって、ＭＭＵ制御ブロック１１は実行中の処理
が終才した時点で、バッファ２８内に取り込まれている
最先のコマンドから先に受け取ってそれを解読し、対応
する処理を実行することができる。このとき、処理に必
要な情報はバッファ２８からデータレジスタ１７を介し
て演算ブロック１４に渡される。

受信した通信データが他のすべてのメモリ管理ユニット
に対するグローバル通信であることが判定された場合に
は、各メモリ管理ユニット内の通信制御ブロック１５は
受信したデータをバッファ２８内に取り込ませ保持させ
ると共に、同じ内容を次段のメモリ管理ユニットへ送信
させる。ただし、通信が一巡して自分が送信した内容と
同じデータを受信したときは、バッファ内のデータをク
リアして、次段のメモリ管理ユニットへは通信しないよ
うにされている。

なお、複数のメモリ管理ユニットが第４図のように通信
線９によって循環状に結合される場合、グローバル通信
の際に通信データの識別子ＩＤに与えられる認識コード
は、前述のように発信元の認識コードと一致されるので
なく、発信元のメモリ管理ユニットの直前に位置するメ
モリ管理ユニットに与えられている認識コードと一致さ
れても良い。グローバル通信の際の認識コードがこのよ
うに変更される場合は、通信データが、循環状に結合さ
れた複数のメモリ管理ユニットの全てに伝送された段階
で通信動作を終了させることができる。すなわち、発信
元のメモリ管理ユニットによる通信データの受信なしに
、通信動作を終了させることができる。これに応じてデ
ータ通信におけるオーバヘッドを小さくできる。しがし
ながら、通信データにおける認識コードをこのように変
更する場合は、次の点に注意する必要がある。すなわち
、それぞれのメモリ管理ユニットによる認識コードの設
定の際、循環状に結合される複数のメモリ管理ユニット
の結合位置までも管理する必要が生ずる。これに応じて
各メモリ管理ユニットの動作が複雑になるとともに、シ
ステムの構築もしくは変更が比較的難しくなってくる。

前述のようにグローバル通信の際に通信されるべき認識
コードをいわば自己指定コードとする場合は、複数のメ
モリ管理ユニットがどのような順序を持って結合されて
いるかにかかわらずに、データ通信を終了させることが
でき、その結果として、各メモリ管理ユニットの動作を
比較的単純にできるとともに、システム形成も容易にな
る。

第５図及び第６図には、通信方式としてＣ８ＭＡ／ＣＤ
方式を採用した場合の通信制御ブロックの要部の構成と
、タイムチャートが示されている。

この方式においては、共通の通信線９に接続されたすべ
てのメモリ管理ユニットに対して同時に通信が行なわれ
る。各通信制御ブロック１５は通信線９上にキャリアと
呼ばれる信号のパターンがあるか否か常に見張っている
。キャリアがあるときはいずれかのメモリ管理ユニット
が通信を行なっているということであり、スタート信号
パターンを見つけ、それに続く通信データを受信ポート
２２を介して内部のバッファ（図示省略）に取り込む。

通信データのフォーマットは、シリアル・コミュニケー
ション・インタフェース方式と同様な構成、すなわち第
２図に示す構成にされる。各通信ブロックは、通信デー
タの識別子ＩＤの参照により自分が受信すべき内容か否
かを判定する。

第５図の通信制御ブロックにおいて、図示しない受信側
の直並列変換回路、識別回路、受信バッファ、送信バッ
ファ、送信側の並直列変換回路、識別子レジスタ等は、
実質的に第４図のそれと同じにされる。この場合、第４
図におけるような識別回路から送信バッファへの信号伝
送経路は、シリアル通信でないので、必要とされない。

また、識別回路による制御動作は、第４図のそれと若干
具なるようにされる。

すなわち、図示しない識別回路は、送信された通信デー
タにおける最上位ビットのようなビットがグローバル通
信レベルを示しているなら、認識コードにかかわらずに
、送信された通信データを受信バッファに転送させる。

送信された通信データがローカル通信を意味し。

また認識コードが自己の識別子レジスタに与えられてい
る認識コードと一致しているなら、識別回路は、送信さ
れた通信データを受信バッファに転送させる。

送信された通信データがローカル通信を意味し、また認
識コードが自己に与えられた認識コードと一致していな
いなら、識別回路は、その通信データを無視する。すな
わち、送信された通信データの受信バッファへの転送は
行なわれない。

送信は通信線９上にキャリアがない場合にのみ可能であ
る。そこで、通信制御ブロック１５は通信線９上にキャ
リアがなくなった後、一定時間ｔＷ工を経過してから送
信ポート２１より送信を開始する。この場合、複数のメ
モリ管理ユニットが同時に送信を開始すると１通信が衝
突するおそれがある。そのため、各メモリ管理ユニット
内の通信制御ブロック１５は乱数を発生し、この乱数に
よって決定した時間ｔｗ工後に通信を開始することで衝
突を回避するようになっている。ただし、これだけでは
確実に通信の衝突を回避することができない。そこで、
各通信制御ブロック１５内に衝突監視回路２７が設けら
れている。

衝突監視回路２７は、送信したデータと実際に通信線上
にあるデータを比較し、これらのデータが異なる場合（
ジャム送信と呼ぶ）、衝突が起こったと判断し一旦送信
を中止し、同じく乱数によって決められる時間ｔｗ、後
にキャリアがないことを条件として、再度通信を行なう
。

次に、上記のようなシリアル通信を可能にする通信制御
ブロック１５及びメモリ管理ユニット全体の制御を司る
ＭＭＵ制御ブロック１１内での具体的な制御手順の一例
を、送信処理と受信処理とに分けて第７図及び第８図を
用いて説明する。

第７図には送信を行なう場合の手順が示されている。

同図において点線より左側が通信制御ブロック１５にお
ける手順を、また点線より右側がＭＭＵ制御ブロック１
１における手順を示す。

ＭＭＵ制御ブロック１１において送信条件が発生すると
、ルーチンＲ１で送信中フラグがｉｔ　１　ｎになって
いるか否か調べる。送信中フラグは、演算ブロック１４
内のコントロールレジスタのビットに割り付けられてお
り、このフラグが“１”になっているときは、既に他の
データの送信中であることを示す。

ＭＭＵ制御ブロック１１は送信中フラグが“１″になっ
ているときは、適当な時間待ち（ルーチンＲ８）の後に
、再びルーチンＲ１の送信中フラグの状態の判定を行な
う。

送信中フラグが“１”でなくなると、ルーチンＲ２へ進
んで、通信制御ブロック１５から１”レベルのビジィ信
号Ｂｕｓｙが入って来ているか調べる。通信制御ブロッ
ク１５は自分宛の通信データを受け取ったときはＭＭＵ
制御ブロック１１に対し　Ｒｌ　ｌｊレベルのビジィ信
号Ｂｕｓｙを送って転送要求を行なう。ビジィ信号Ｂｕ
ｓｙが１”のときは次の受信処理へ移行するため適当な
時間待ち（ルーチンＲ９）を行なってビジィ信号Ｂｕｓ
ｙがなくなるのを待つ。ビジィ信号Ｂｕｓｙがなくなる
と、ルーチンＲ３へ進んで送信フラグをＩＩ　１　＋１
にセットしてから１通信制御ブロック１５に対し供給さ
れるデータ送信信号をオンさせる（ルーチンＲ４）。そ
れから送信データをデータレジスタ１７に順次大れた後
（ルーチンＲ５）、データ送信信号をオフしくルーチン
Ｒ６）、Ｌ。

かる後、送信フラグを“０′″にリセットして送信処理
が終了する。

一方、通信制御ブロック１５では、ＭＭＵ制御ブロック
１１からデータ送信信号が送られて来ると（ルーチンＲ
４）、割込みが発生して、先ずデータレジスタ１７に入
れられた内容をすべてバッファ２５に取り込む（ルーチ
ンＲ１１）、それから、データ送信信号がオフされた（
ルーチンＲｅ）のを受けて、通信方式（プロトコル）に
従って送信ポート２１より通信線９上へデータを出力す
る。

以上の手順によって送信が終了する（ルーチンＲ１２）
。

第８図には、受信を行なう場合の手順の一例が示されて
いる。

第７図と同様に、点線より左側が通信制御ブロック１５
における手順を、また点線より右側がＭＭＵ制御ブロッ
ク１１における手順を示す。

通信制御プロ゛ツク１５は、受信条件が発生したことつ
まり通信線上に通信データがのっていることを検知する
と５通信力式（プロトコル）に従って通信データを受信
しくルーチンＲ２１）、先頭の識別子ＩＤが自分の認識
コードと一致するか判定する（ルーチンＲ２２）、ここ
で、識別子ＩＤと認識コードが一致しない場合には、ル
ーチンＲ２８の処理を行なう、ルーチンＲ２Ｂの処理は
、通信制御ブロック１５の方式によって異なる。

通信制御ブロック１５の構成がシリアル・コミュニケー
ション・インタフェース方式の場合には、ルーチンＲ２
８では受信したデータをそのまま他のメモリ管理ユニッ
トに対し転送するような送信を実行する。これに対し１
通信制御ブロック１５の構成が、Ｃ８ＭＡ／ＣＤ方式の
場合には、ルーチンＲ２８では受信データを無視する。

識別子ＩＤと認識コードが一致した場合には、ルーチン
Ｒ２３へ進み受信したコマンドＣＭＤとデータＤＴをバ
ッファ２６に格納する。それから、ＭＭＵ制御ブロック
１１に対しビジィ信号Ｂｕｓｙ“１″を送って、バッフ
ァの内容を読み込むよう要求する（ルーチンＲ２４）。

ＭＭＵ制御ブロック１１はこのビジィ信号Ｂｕｓｙを受
けると、内部優先度との関係で受信データの取込みが禁
止された状態（マスク状態）にあるか否か判定する（ル
ーチンＲ３１）、ここでマスクがかかっていると判定さ
れると、他の処理（ルーチンＲ３８）を実行してから再
びルーチンＲ３１の判定を行なう。受信データの取込み
にマスクがかかっているか否かは、例えば前述した送信
フラグが“１″になっているか否か等によって決定する
ことができる。

ルーチンＲ３１でマスクがかかっていないと判定される
と１通信制御ブロック１５からのビジィ信号Ｂｕｓｙ”
１”を受けて、ＭＭＵ制御ブロック１１内でリード要求
信号ｒｅａｄをオンさせて、通信制御ブロック１５に供
給する（ルーチンＲ３２）、これを受けて通信制御ブロ
ックは、既にバソファ２６内に取り込んで保持している
受信データのうち、コマンド部ＣＭＤをコマンドレジス
タ１６へ入れ（ルーチンＲ２５）、次にデータ部ＤＴを
データレジスタ１７に入れる（ルーチンＲ２６）、そし
て、ビジィ信号Ｂｕｓｙを１１０７＋に立ち下げて、次
の通信データの受信待ち状態となる（ルーチンＲ２７）
。

一方、ＭＭＵ制御ブロック１１は、通信制御ブロック１
５によってコマンドレジスタ１６へコマンドが格納され
ると、これを読み込んで解読する（ルーチンＲ３３）と
共に、データレジスタ１７へ格納されたデータを読み取
る。つまり、データレジスタ１７の内容を演算ブロック
１４へ移す（ルーチンＲ３４）、ｔ、かして、データレ
ジスタ１７は、１バイトもしくは２バイト程度の大きさ
にされるため、バッファ２６からデータレジスタ１７へ
の転送とデータレジスタの読み取りを必要な回数だけ繰
り返すことによって、すべての受信データを演算ブロッ
ク１４へ入れる。

しかる後、通信制御ブロック１５から供給されるビジィ
信号Ｂｕｓｙが１１０　ＩＩにされたのを受けて、リー
ド要求信号ｒｅａｄをオフさせる（ルーチンＲ３５）。

それから、ルーチンＲ３３で読み込んだコマンドに対応
した処理を実行（ルーチンＲ３６）Ｌ、た後、他の処理
（ＭＭＵ本来の処理）の実行へ移行する（ルーチンＲ３
７）。

上記のように、この実施例のメモリ管理ユニットでは、
通信制御ブロック１５とＭＭＵ制御ブロック１１とが互
いに独立して動作する（疎結合状態）ようにされている
、これによって、受信ポート２１は常に受信可能な状態
にされるとともに、通信制御ブロック１５内にバッファ
２６が設けられているためＭＭＵ制御ブロック１１がテ
ーブル検索などの処理を行なっているときに通信データ
が送られて来ても、これを通信制御ブロック１５が取り
込んで保持することができる。しかも、通信制御ブロッ
ク１５及びＭＭＵ制御ブロック１１内の制御は、それぞ
れ送信よりも受信を優先するような方式が採用されてい
る。そのため、各メモリ管理ユニット内のメモリ管理情
報の一致を図ることができる。

なお、通信制御ブロック１５の通信方式は、第４図また
は第５図に示すような実施例に限定されるものでなく、
送信よりも受信を優先するような方式ならば任意のシリ
アル通信方式を利用することができる。

以上説明したように上記実施例においては、メモリ管理
装置に、相互間の通信を可能にするシリアル通信手段を
設け、メモリ管理情報の変更を直接メモリ管理装置間で
知らせ合うようにしたので。

マイクロプロセッサがオペレーティング・システムによ
ってメモリ管理情報の変更を知らせてやる必要がないと
いう作用により、マイクロプロセッサ間の通信のオーバ
ヘッドが減少するという効果がある。

また、メモリ管理ユニット間の通信を受信優先のシリア
ル通信方式としたので、ＬＳＩのピン数を増加すること
なく常にメモリ管理ユニット相互間の共通のメモリ管理
情報の一致を図ることが可能となり、これによって誤っ
たデータの読み出しが防止される。

さらに、上記実施例のメモリ管理ユニットを利用したマ
ルチプロセッサシステムでは、マイクロプロセッサは各
メモリ管理ユニット内の管理情報が一致していれば共通
のメモリ（グローバルメモリ）をローカルメモリと同等
に使用できるため、システム上でのメモリの使用効率が
向上される。

しかも、メモリ管理ユニットが通信手段を有しているた
め、メモリ管理ユニットの管理下に置かれる記憶装置の
構成の仕方に自由度が高くなり、ユーザの望みどおりの
システムを容易に構成することができるという利点があ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
一本の通信線によりメモリ管理ユニット間の通信を行な
えるようにしたものを示したが、それに限定されず、上
記通信線以外にいずれのメモリ管理ユニットが送信権を
持つか示すためのラインを設けるようにすることも可能
である。また、上記実施例では通信制御ブロックがメモ
リ管理ユニットと同一のチップ上に形成されているが、
これをメモリ管理ユニットの外付は回路として構成した
り、マイクロプロセッサに内蔵されたメモリ管理ユニッ
トに組み込んでしまうことも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である仮想記憶方式のメモ
リ管理を行なうメモリ管理ユニットに適用したものにつ
いて説明したが、この発明はそれに限定されず、キャッ
シュコントローラその低階層型記憶装置の管理装置一般
、さらにはコプロセッサなどマイクロプロセッサと共同
しかつ独立に動作可能であって内部に多くの情報を持つ
ような制御用ＬＳＩに通信手段を持たせたい場合に利用
することができる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

仮想記憶方式を採用した階層型記憶装置を有するマルチ
プロセッサシステムにおいて、メモリ管理情報に変更が
あってもオペレーティング・システムに負担をかけるこ
となく正しいメモリ管理を行なうようになるという効果
がある。

【図面の簡単な説明】

第１図は本発明を仮想記憶方式のメモリシステムを管理
するメモリ管理ユニットに適用した場合の一実施例を示
すブロック図、 第２１！ｌは本発明に係るメモリ管理ユニット間の通信
に使用される通信データのフォーマットの一例を示す説
明図、 第３図は１本発明に係るメモリ管理ユニットを使用した
マルチプロセッサシステムの一例を示すシステム構成図
、 第４図はシリアル・コミュニケーション・インタフェー
ス方式を採用したメモリ管理ユニット内の通信制御ブロ
ックの要部の構成例と各通信制御ブロック間の接続関係
を示す構成図、 第５図はＣ３ＭＡ／ＣＤ方式を採用した通信制御ブロッ
クの要部の構成例を示すブロック図。 第６図はＣ８ＭＡ／ＣＤ方式における通信に関するタイ
ムチャート、 第７図は通信制御ブロック及びＭＭＵ制御ブロック内で
の送信の際の制御手順の一例を示すフローチャート。 第８図は同じく通信制御ブロック及びＭＭＵ制御ブロッ
ク内での受信の際の制御手順の一例を示すフローチャー
ト。 第９図は従来のマルチプロセッサシステムの一例を示す
システム構成図である。 ｌａ、ｌｂ、ｌｃ・・・・マイクロプロセッサ、２゜３
ａ、３ｂ−メモリ、４ａ、４ｂ、４ｃ・・・・メモリ管
理ユニット、５ａ、５ｂ、５ｃ・・・・メモリバス、６
ａ、６ｂ、６ｃ・・・・バス・スイッチ、７・・・・シ
ステム・バス、８・・・・２次記憶装置、９・・・・通
信線、１１・・・・ＭＭＵ制御ブロック、１２・・・・
アドレス変換バッファ（記憶部）。 １４・・・・演算ブロック、１５・・・・通信制御ブロ
ック、１６・・・・コマンドレジスタ、１７・・・・デ
ータレジスタ、２１・・・・送信ポート、２２・・・・
受信ポート、２５．２６・・・・バッファ。 第　　３　　図 第　　４　　図 第　　５　　図　　　　　　　　　　第　　６　　図第
　　７　　図 ■３８刹勿〒フ゛ロツ７　　　　□　　ＭＡｆｌＪ停止
１イ缶ρフパびツク第　　９　　図

Claims (1)

1. 【特許請求の範囲】 １、記憶管理情報を保持可能な記憶部を有し、階層的に
   構成された外部記憶装置を中央処理装置に代わって制御
   する記憶管理装置であって、相互に通信を行なうための
   通信手段を備えてなることを特徴とする記憶管理装置。 ２、上記通信手段は、シリアルデータの送信及び受信が
   可能にされたシリアル通信手段であることを特徴とする
   特許請求の範囲第１項記載の記憶管理装置。 ３、上記通信手段により送受信される通信データは、通
   信の受け手を指定するための識別子と、処理の内容を示
   すコマンド部と、コマンドの実行に必要な情報の入った
   データ部とにより構成されてなることを特徴とする特許
   請求の範囲第２項記載の記憶管理装置。 ４、上記記憶部には、中央処理装置から供給される論理
   アドレスを、外部記憶装置の物理アドレスに変換するた
   めの変換情報が保持され、仮想記憶管理が可能にされて
   なることを特徴とする特許請求の範囲第１項、第２項も
   しくは第３項記載の記憶管理装置。