JPH061813B2

JPH061813B2 - 半導体集積回路の製造方法

Info

Publication number: JPH061813B2
Application number: JP62335099A
Authority: JP
Inventors: 信之関川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1994-01-05
Anticipated expiration: 2009-01-05
Also published as: JPH01175252A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明はＮＰＮトランジスタのｈ_FE制御を容易ならしめ
た、イオン注入法による抵抗素子とＭＩＳ型の容量素子
とを組み込んだ半導体集積回路の製造方法に関する。

(ロ)従来の技術バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース・エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。

一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ⁺拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。

上記オプション工程を利用して形成した従来の半導体集
積回路の一例を第４図に示す。同図において、(1)はＰ
型基板、(2)はＮ型エピタキシャル層、(3)はＮ⁺型埋込
層、(4)はＰ⁺型分離領域、(5)はアイランド、(6)はＮＰ
ＮトランジスタのＰ型ベース領域、(7)はＮ⁺型エミッタ
領域、(8)はＮ⁺型コレクタコンタクト領域、(9)は抵抗
素子のＰ型の抵抗領域、(10)は抵抗領域(9)のコンタク
ト領域、(11)はエミッタ拡散によるＭＩＳ型容量のＮ⁺
型下部電極領域、(12)は誘電体薄膜としてのシリコン窒
化膜(Si₃N₄)、(13)は酸化膜、(14)は上部電極、(15)は
電極である。尚、窒化膜を利用したＭＩＳ型容量は例え
ば特開昭６０−２４４０５６号公報に記載され、イオン
注入を利用した抵抗素子は例えば特公昭５７−２１８２
号公報に記載されている。

そして、ＭＩＳ型容量はエミッタ拡散による下部電極領
域(11)を使用している為、誘電体薄膜(12)の形成工程は
エミッタ領域(7)を形成するＮ型不純物のデポジット工
程の後に行わなければならない。また、イオン注入によ
る抵抗領域(9)も上記公報に記載されている如くエミッ
タ拡散の後に行っていた。

(ハ)発明が解決しようとする問題点しかしながら、従来の半導体集積回路のエミッタ拡散以
後に何らかの工程を行う為、ＮＰＮトランジスタのｈ_FE
コントロールの為の最終的な熱処理を前記何らかの工程
の後に配置しなければならない。すると、前記何らかの
工程で使用する熱処理やエミッタ領域(7)形成用のリン
(P)のデポジット直後に行う熱処理がエミッタ領域(7)形
成用のリン(P)を一旦拡散させてしまう為、ＮＰＮトラ
ンジスタのｈ_FE（電流増幅率）のばらつきが大きく、そ
のコントロールが難しい欠点があった。前記何らかの工
程で使用する熱処理としては、シリコン窒化膜(Si₃N₄)
を堆積させる時のＣＶＤによる８００℃前後の熱処理等
がある。

また、ＭＩＳ型容量とイオン注入による抵抗素子を組み
込む為のオプション工程を追加したか否かで前記エミッ
タ領域(7)のドライブイン条件を変える必要がある為、
機種別の工程管理を必要としその共通化ができない欠点
があった。

(ニ)問題点を解決するための手段本発明は斯上した欠点に鑑みてなされ、分離領域形成で
利用した厚い酸化膜(27)を除去して薄い酸化膜(29)を付
け直す工程と、この酸化膜(29)を貫通させてＰ型不純物
をイオン注入することにより抵抗領域(31)とＮＰＮトラ
ンジスタのベース領域(32)を形成する工程と、エミッタ
拡散に先立って形成した下部電極領域(28)の表面にＭＩ
Ｓ型容量の誘電体薄膜(36)を形成する工程と、オプショ
ンデバイスを組み込む為の熱処理を終了した後ＮＰＮト
ランジスタのエミッタ領域(38)を拡散形成することを特
徴とする。

(ホ)作用本発明によれば、エミッタ拡散に先立ってオプションデ
バイスを組み込む為の熱処理を終了しておくので、エミ
ッタ領域(38)のデポジットからドライブインまでの間の
余分な熱処理を一切排除することができる。

(ヘ)実施例以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板(2
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープすることによってＮ⁺型埋込層(22)を
形成し、埋込層(22)を囲む基板(21)表面にはボロン(B)
をドープして上下分離の下側拡散層(23)を形成する。然
る後、周知の気相成長法によって基板(21)全面に厚さ５
〜１０μｍのＮ型エピタキシャル層(24)を積層する。

次に第１図Ｂに示す如く、エピタキシャル層(24)表面か
らボロン(B)を選択的に拡散し、エピタキシャル層(24)
を接合分離することによって複数個のアイランド(25)を
形成する。(26)は上下分離の上側拡散層、(27)は酸化膜
である。

と同時に、前記上側拡散層(26)の拡散工程を利用してＭ
ＩＳ型容量の下部電極となる下部電極領域(28)を形成す
る。本実施例によれば、工程を共通にできるので工程を
簡略化できる。むろん、Ｐ⁺型の拡散領域を単独又はツ
ェナーダイオードのアノード形成用工程等を利用して形
成しても良く、後のベース拡散工程の前でも後でも良
い。また、下部電極領域(28)の拡散深さは全く問わず、
不純物濃度はＭＩＳ型容量のヒステリシスの関係から高
不純物濃度、例えば１０¹⁸atoms・cm^-2以上であることが
望ましい。尚、本工程は選択拡散のマスクとして使用す
る為と酸化性雰囲気での熱処理である為、エピタキシャ
ル層(24)表面には膜厚５０００〜８０００Åの厚い酸化
膜(27)が形成される。

次に第１図Ｃに示す如く、前記厚い酸化膜(27)を１０％
ＨＦ溶液等によって完全に除去し、エピタキシャル層(2
4)表面を露出する。その後再度熱酸化を行い、エピタキ
シャル層(24)表面に膜厚が数百〜１０００Å程度の新た
な薄い酸化膜(29)を形成する。エピタキシャル層(24)表
面にはボロン(B)のデポジット時に形成された段差が残
っているので、薄い酸化膜(29)表面にも前記段差が表れ
る。その為、以後のマスク合せを行うことができる。

次に第１図Ｄに示す如く、エピタキシャル層(24)表面の
酸化膜(29)上にポジ又はネガ型のフォトレジストをスピ
ンオン塗布・露光し、現像することによって所望形状の
１回目レジストパターン(30)を形成する。その後１回目
レジストパターン(30)をマスクとしてボロン(B)を選択
的に酸化膜(29)を貫通させてイオン注入し、２つのアイ
ランド(25)の表面に同一の不純物濃度を有する抵抗領域
(31)とＮＰＮトランジスタのベース領域(32)を夫々形成
する。１回目のイオン注入は比抵抗を高くする側、即ち
抵抗領域(31)の不純物濃度に合せてボロン(B)のドーズ
量と加速電圧を設定する。１回目でイオン注入した不純
物の熱処理（ドライブイン）はこの段階ではしない。

次に第１図Ｅに示す如く、１回目のレジストパターン(3
0)を除去又は残した状態でその表面にネガ型のフォトレ
ジスト膜をスピンオン塗布し、２回目のレジストパター
ン(33)を形成する。２回目レジストパターン(33)は１回
目のレジストパターン(30)より遮へい部分を小さく形成
する。その為、２回目のレジストパターン(33)の開孔部
分には前の工程でイオン注入した領域の酸化膜(29)と１
回目のレジストパターン(30)のエッジ部分が露出するこ
とになる。２回目のレジストパターン(33)の一部分(34)
は抵抗領域(31)の両端を除く酸化膜(27)表面を直接覆
い、抵抗領域(31)のコンタクト部分だけを露出する。

そして、エピタキシャル層(24)表面から前回の工程で形
成した１回目レジストパターン(30)を再びマスクとして
２回目のボロン(B)のイオン注入を酸化膜(29)を貫通さ
せて行う。ＮＰＮトランジスタのベース領域(32)にはボ
ロン(B)が重ねてイオン注入されるので、この段階で比
抵抗を低くする側即ちベース領域(32)の不純物濃度を決
めるように２回目イオン注入のドーズ量が設定される。
また、ベース領域(32)の不純物濃度は後で形成する電極
とのオーミックコンタクトが行えるような不純物濃度と
し、それ由抵抗領域(31)の両端にも２回目のイオン注入
をすることによってベース領域(32)と同一不純物濃度を
有する電極配設用のコンタクト領域(35)を形成する。コ
ンタクト領域(35)の間の抵抗領域(31)は２回目レジスト
パターン(33)の一部分(34)で覆われているので２回目の
ボロン(B)がイオン注入されない。その為、２回目レジ
ストパターン(33)の一部分(34)で覆われた部分の不純物
濃度は１回目のイオン注入により設定された不純物濃度
がそのまま残り、この領域がインプラ抵抗の抵抗値を実
質的に決定する領域となる。また、不純物濃度が低いの
で前したコンタクト領域(35)が必要となる。

尚、２回目のイオン注入の段階で１回目レジストパター
ン(30)の有無は問わないが、残しておいた場合にはエッ
チング工程が１回省ける利点と酸化膜(29)の膜厚を薄く
できる利点を有する。また、抵抗領域(31)とベース領域
(30)の形成は夫々単独のレジストパターンを使用して行
ってもかまわない。さらに、ベース拡散と同時に下部電
極領域(28)表面にもボロン(B)を拡散すれば、下部電極
領域(28)の表面濃度を向上できる。

次に第１図Ｆに示す如く、１回目と２回目レジストパタ
ーン(30)(33)を除去し、エピタキシャル層(24)表面の酸
化膜(29)を選択的にエッチング除去して下部電極領域(2
8)表面の一部を露出させ、エピタキシャル層(24)全面に
常圧ＣＶＤ法等の技術を用いて膜厚数百〜千数百Åのシ
リコン窒化膜(Si₃N₄)を堆積させる。シリコン窒化膜は
シリコン酸化膜よりも高い誘電率を示すので、大容量を
形成することが可能である。そして、前記シリコン窒化
膜表面に周知のレジストパターンを形成し、ドライエッ
チ等の技術を利用して前記露出した下部電極領域(28)の
表面を覆う誘電体薄膜(36)を形成する。

次に第１図Ｇに示す如く、誘電体薄膜(36)を覆う様に全
面に常圧ＣＶＤ法による膜厚２０００〜６０００Åの厚
い酸化膜(37)を形成し、非酸化性雰囲気内で１０００℃
程度の熱処理を行う。本工程でＣＶＤによる酸化膜(37)
のベーキングを処すと共に、ＮＰＮトランジスタのベー
ス領域(32)のドライブインをも行う。抵抗領域(31)は、
濃度差があるのでベース領域(32)よりは浅くなる。むろ
ん、ベース領域(32)のドライブインは第１図Ｅの段階で
行ってもかまわないが、ベース領域(32)がプロセスの間
中薄い酸化膜(29)で覆われているので、この様に窒化膜
(Si₃N₄)形成後にベーキングと同時に行うことが可能と
なる。本工程は非酸化性の処理である点と、前記ＣＶＤ
による酸化膜(37)形成時にエピタキシャル層(24)表面が
薄い酸化膜(29)で覆われているので、ベース領域(32)と
抵抗領域(31)表面の不純物のデプリートが殆ど無い。そ
の為、ベース領域(32)の不純物濃度と深さを高精度に制
御性良く形成できると共に、イオン注入法を利用した抵
抗素子の高い精度を損うことが無い。また、非酸化性雰
囲気での熱処理が可能なので、エピタキシャル層(24)表
面に結晶欠陥を発生させない。

尚、本工程の厚い酸化膜(37)は、次の工程で窒化膜とＰ
ＳＧ膜が反応してグラス化し、エッチング時に誘電体薄
膜(36)の膜厚が目減りすることを防ぐものである。

次に第１図Ｈに示す如く、ＮＰＮトランジスタのベース
領域(31)表面とアイランド(25)表面の酸化膜(37)を開孔
し、この酸化膜(37)をマスクとしてリン(P)をデポジッ
トし、リングラス(PSG)膜を除去する。その後全面にノ
ンドープ又はリンドープの酸化膜を堆積し、基板(21)全
体に熱処理を加えることによってリン(P)をドライブイ
ンし、ＮＰＮトランジスタのエミッタ領域(38)とコレク
タコンタクト領域(39)を所望深さに形成する。本工程の
ドライブインによってＮＰＮトランジスタのｈ_FE（電流
増幅率）をコントロールする。

次に第１図Ｉに示す如く、酸化膜(37)上にネガ又はポジ
型のフォトレジストによるレジストパターンを形成し、
ウェット又はドライエッチングによって誘電体薄膜(36)
上の酸化膜(37)を除去し、さらに酸化膜(37)の所望の部
分に電気的接続の為のコンタクトホールを開孔する。そ
して、基板(21)全面に周知の蒸着又はスパッタ技術によ
りアルミニウム層を形成し、このアルミニウム層を再度
パターニングすることによって所望形状の電極(40)と誘
電体薄膜(36)上の上部電極(41)を形成する。

斯上した本願の製造方法によれば、上下分離の上側拡散
層(26)形成工程を利用してＭＩＳ型容量の下部電極領域
(28)を形成するので、誘電体薄膜(36)の形成をエミッタ
拡散に先立って行うことができる。また、イオン注入に
よる抵抗領域(31)の形成もエミッタ拡散に先立って行う
ことができる。その為、エミッタ領域(38)形成用のリン
(P)のデポジットからリン(P)のドライブインの間にオプ
ションデバイスを組み込む為の熱処理を配置する必要が
無く、デポジットによってリン(P)が初期拡散された状
態から即ＮＰＮトランジスタのｈ_FEコントロールの為の
熱処理へと移行できるので、ＮＰＮトランジスタのｈ_FE
のばらつきを大幅に抑制することができる。また、オプ
ションデバイスを組み込む組み込まないにかかわらずエ
ミッタ領域(38)の熱処理条件を一本化できるので、機種
別の工程管理が極めて容易になる。

そして本発明によれば、分離領域形成時に生成される厚
い酸化膜(27)を除去して改めて薄い酸化膜(29)を付け直
すので、この薄い酸化膜(29)を貫通させてイオン注入を
行うことができる。その為、厚い酸化膜(27)を高精度に
エッチング開孔する為のＲＩＥ装置等の高価な機器を使
用せずに済み、さらにエピタキシャル層(24)表面の結晶
欠陥を防止できる。

また、ベース領域(32)表面を薄い酸化膜(29)が覆うの
で、ベース領域(32)のドライブインを後まわしにするこ
とも可能であり、そうすることによってＣＶＤ酸化膜(3
7)のベーキングと共通にすることができる。さらにＣＶ
Ｄ酸化膜(37)によるベース領域(32)の表面濃度の低下が
殆ど無いので、ベース領域(32)の不純物濃度を２００〜
４００Ω／□と比較的低く設定することによりｈ_FEのば
らつきを一層抑えることができる。

そして更に、下部電極領域(28)の形成に単独工程を用い
ずに済むことが可能であり、ベース領域(32)と抵抗領域
(31)形成にエッチング工程が不要であり、薄い酸化膜(2
9)を利用することで工程の共通化が図れるので、工程を
簡略化できる。

ところで、本願のＭＩＳ型容量の下部電極領域(28)は様
々な実施態様をとる。第２図は本願の第２の実施例を示
し、上下分離では無く通常分離方式のＩＣに適用した例
を示す。同図から明らかな如く、分離領域(42)の形成と
同時にＭＩＳ型容量の下部電極領域(28)を形成し、下部
電極領域(28)の底面を全て埋込層(22)に衝突させること
によってＭＩＳ型容量の下部電極を基板(21)の接地電位
から分離した構造を有する。さらに第３図は本願の第３
の実施例を示し、ＮＰＮトランジスタのＶ_CE(sat)低減
を目的としたＮ⁺型のコレクタ低抵抗領域(41)を具備す
るＩＣに適用した例を示す。同図から明らかな如く、コ
レクタ低抵抗領域(43)の形成と同時にＭＩＳ型容量の下
部電極領域(28)を形成し、その後第１図Ｃの工程へ移行
すれば良い。

(ト)発明の効果以上説明した如く、本発明によればＭＩＳ型容量とイオ
ン注入による抵抗素子を組み込んだことによるＮＰＮト
ランジスタのｈ_FEコントロールの難しさを解消できる半
導体集積回路の製造方法を提供できる利点を有する。ま
た、エミッタ領域(38)の熱処理条件を一本化できるの
で、機種別の工程管理を簡略化でき、さらには異る機種
のウェハーを同時に熱処理するといった多機種少量生産
が可能になる利点をも有する。

そして本願の実施例によれば、ＭＩＳ型容量の下部電極
領域(28)形成に単独工程を要とせず、ベース領域(32)と
抵抗領域(31)のエッチング工程の精度を劣化させること
無くエッチングを省略でき、薄い酸化膜(29)を利用する
ことで熱処理を共通にできるので、工程を簡素化できる
利点をも有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｉは本発明を説明する為の断面図、
第２図及び第３図は夫々本発明の第２及び第３の実施例
を説明する為の断面図、第４図は従来例を説明する為の
断面図である。 (21)はＰ型基板、 (28)はＭＩＳ型容量の下部電極領
域、 (29)は薄い酸化膜、 (31)は抵抗領域、 (32)は
ＮＰＮトランジスタのベース領域、 (36)はＭＩＳ型容
量の誘電体薄膜、 (38)はＮＰＮトランジスタのエミッ
タ領域である。

Claims

【特許請求の範囲】

【請求項１】一導電型半導体基板の所望の領域に逆導電
型の埋込層を形成する工程、前記基板の上に逆導電型のエピタキシャル層を形成する
工程、前記エピタキシャル層を分離する分離領域の形成と同時
か、または縦型バイポーラトランジスタのコレクタ低抵
抗領域の形成と同時に、ＭＩＳ型容量の下部電極領域を
形成する工程、前記エピタキシャル層表面に形成された厚い酸化膜を除
去して前記エピタキシャル層表面に新たな比較的薄い酸
化膜を形成する工程、前記薄い酸化膜の上に、トランジスタのベース領域を形
成する為の、および抵抗部分と前記抵抗部分両端のコン
タクト部分とを有する抵抗素子を形成する為の選択マス
クを形成する工程と、前記薄い酸化膜の上から一導電型の不純物のイオン注入
を２回行う工程であって、前記２回のイオン注入のうち
一方は前記抵抗部分の比抵抗を決定するドーズ量を、他
方は前記一方のドーズ量と加算されて前記トランジスタ
のベース領域の比抵抗を決定するようなドーズ量を有
し、前記トランジスタのベース領域の全面と前記抵抗素
子のコンタクト部には前記一方と他方のイオン注入の両
方を施し、前記抵抗部分には選択マスクを利用して前記
一方のイオン注入のみを施す工程と、前記下部電極領域の表面にその一部を露出する開口部を
形成し、この開口部を被うようにＣＶＤ法によるシリコ
ン窒化膜からなる前記ＭＩＳ型容量の誘電体薄膜を形成
する工程、前記ベース領域の表面に逆導電型の不純物を選択拡散し
て前記バイポーラトランジスタのエミッタ領域を形成す
る工程、全面に電極材料を被覆し、これをパターニングすること
により前記誘電体薄膜の上を被覆する上部電極と各拡散
領域にコンタクトする電極とを形成する工程とを具備す
ることを特徴とする半導体集積回路の製造方法。