JPH06181294A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06181294A JPH06181294A JP4334546A JP33454692A JPH06181294A JP H06181294 A JPH06181294 A JP H06181294A JP 4334546 A JP4334546 A JP 4334546A JP 33454692 A JP33454692 A JP 33454692A JP H06181294 A JPH06181294 A JP H06181294A
- Authority
- JP
- Japan
- Prior art keywords
- film
- refractive index
- nitride film
- high resistance
- plasma nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法を提供する。
【構成】 高抵抗負荷型ＳＲＡＭに用いられるデバイス
のAl配線６を保護するパッシベーション膜７として、下
層側に屈折率が1.95〜2.05とされるプラズマ窒化膜８を
成膜し、上層側に屈折率が1.85〜1.95とされるプラズマ
窒化膜９を成膜して２層構造に形成することによって、
スタンバイ電流変動およびパッドエッチ時のサイドエッ
チを抑制したデバイスの製造を可能とする。
のAl配線６を保護するパッシベーション膜７として、下
層側に屈折率が1.95〜2.05とされるプラズマ窒化膜８を
成膜し、上層側に屈折率が1.85〜1.95とされるプラズマ
窒化膜９を成膜して２層構造に形成することによって、
スタンバイ電流変動およびパッドエッチ時のサイドエッ
チを抑制したデバイスの製造を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】従来、Al配線上のパッシベーション膜の
形成における低温化はＣＶＤ技術における当初からの課
題であるが、プラズマＣＶＤ法による Si3N4膜などのプ
ラズマ窒化膜の形成はそれに対応したものとなってお
り、ＰＳＧ膜に比して硬く損傷を受けにくいなどの利点
もあることから、配線保護のパッシベーションとして主
流になりつつある。このプラズマＣＶＤ法をパッシベー
ションへ応用する場合は、チップの実装技術の一環とし
てプラスチックパッケージと併用することを目指した一
層の低温化が要求されるようになってきており、そのた
めに紫外線励起による方法などが提案されている。
形成における低温化はＣＶＤ技術における当初からの課
題であるが、プラズマＣＶＤ法による Si3N4膜などのプ
ラズマ窒化膜の形成はそれに対応したものとなってお
り、ＰＳＧ膜に比して硬く損傷を受けにくいなどの利点
もあることから、配線保護のパッシベーションとして主
流になりつつある。このプラズマＣＶＤ法をパッシベー
ションへ応用する場合は、チップの実装技術の一環とし
てプラスチックパッケージと併用することを目指した一
層の低温化が要求されるようになってきており、そのた
めに紫外線励起による方法などが提案されている。
【０００３】ところで、高抵抗負荷型のＳＲＡＭに用い
られるデバイスの場合は、図２に示すように、基板１上
にゲート電極２と第１の層間絶縁膜３と抵抗素子として
の高抵抗ポリシリコン４と第２の層間絶縁膜５とAl配線
６から構成されたデバイスの上に、プラズマＣＶＤ法に
より10000 Å程度のプラズマ窒化膜をパッシベーション
膜７として堆積するのが一般的である。
られるデバイスの場合は、図２に示すように、基板１上
にゲート電極２と第１の層間絶縁膜３と抵抗素子として
の高抵抗ポリシリコン４と第２の層間絶縁膜５とAl配線
６から構成されたデバイスの上に、プラズマＣＶＤ法に
より10000 Å程度のプラズマ窒化膜をパッシベーション
膜７として堆積するのが一般的である。
【０００４】このプラズマ窒化膜７の成膜条件について
例示すると、周波数；13.56 MHz ,出力；420 Ｗ，電極
間隔；1.0 cm，堆積温度；360 ℃，堆積圧力；5.5 Tor
r、またガス系としてはSiH4；133 sccm，N2；1500sccm,
NH3 ；47sccm, 時間；100 sec であり、プラズマ窒化
膜７の膜質としては、屈折率（ＲＩ）；2.0 , 引張応
力；3.0 ×109dynes/cm2以下, エッチレートは１：10の
緩衝フッ酸液使用の場合で80Å/minである。
例示すると、周波数；13.56 MHz ,出力；420 Ｗ，電極
間隔；1.0 cm，堆積温度；360 ℃，堆積圧力；5.5 Tor
r、またガス系としてはSiH4；133 sccm，N2；1500sccm,
NH3 ；47sccm, 時間；100 sec であり、プラズマ窒化
膜７の膜質としては、屈折率（ＲＩ）；2.0 , 引張応
力；3.0 ×109dynes/cm2以下, エッチレートは１：10の
緩衝フッ酸液使用の場合で80Å/minである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のポリシリコンメモリセルに用いられるプラズマ
窒化膜７の成膜時に、第１層間絶縁膜３および第２層間
絶縁膜５にプラズマによってチャージされるという問題
がある。このチャージが原因で高抵抗ポリシリコン４を
流れる電流は増加し、消費電流がアップすることにな
る。
た従来のポリシリコンメモリセルに用いられるプラズマ
窒化膜７の成膜時に、第１層間絶縁膜３および第２層間
絶縁膜５にプラズマによってチャージされるという問題
がある。このチャージが原因で高抵抗ポリシリコン４を
流れる電流は増加し、消費電流がアップすることにな
る。
【０００６】そのようなチャージを除去するためにプラ
ズマ窒化膜７を堆積した後に紫外線照射によって中和す
る手段が講じられるのであるが、このプラズマ窒化膜７
は上記したように屈折率が2.0 と大きいことから紫外線
の透過性が十分でなく、したがってチャージアップを十
分除去することができず、スタンバイ電流（Ｉdds ）が
高くなるという欠点がある。
ズマ窒化膜７を堆積した後に紫外線照射によって中和す
る手段が講じられるのであるが、このプラズマ窒化膜７
は上記したように屈折率が2.0 と大きいことから紫外線
の透過性が十分でなく、したがってチャージアップを十
分除去することができず、スタンバイ電流（Ｉdds ）が
高くなるという欠点がある。
【０００７】一方、紫外線の透過性が十分ある屈折率が
1.9 のプラズマ窒化膜を用いることも考えられるが、膜
質が緻密でなくポーラス化しているため、耐湿性が悪い
とともに、パッド部のエッチ時に図３に示すようにAl配
線６の両側にＡ部のようなサイドエッチ現象が生じると
いう問題がある。本発明は、上記のような従来技術の有
する課題を解決した半導体装置の製造方法を提供するこ
とを目的とする。
1.9 のプラズマ窒化膜を用いることも考えられるが、膜
質が緻密でなくポーラス化しているため、耐湿性が悪い
とともに、パッド部のエッチ時に図３に示すようにAl配
線６の両側にＡ部のようなサイドエッチ現象が生じると
いう問題がある。本発明は、上記のような従来技術の有
する課題を解決した半導体装置の製造方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明は、高抵抗負荷型
ＳＲＡＭに用いられるデバイスのAl配線を保護するパッ
シベーション膜を、屈折率が1.95〜2.05とされる下層
と、屈折率が1.85〜1.95とされる上層の２層からなるプ
ラズマ窒化膜で形成することを特徴とする半導体装置の
製造方法である。なお、上記下層のプラズマ窒化膜の膜
厚を2000〜3000Åとするのが好ましい。
ＳＲＡＭに用いられるデバイスのAl配線を保護するパッ
シベーション膜を、屈折率が1.95〜2.05とされる下層
と、屈折率が1.85〜1.95とされる上層の２層からなるプ
ラズマ窒化膜で形成することを特徴とする半導体装置の
製造方法である。なお、上記下層のプラズマ窒化膜の膜
厚を2000〜3000Åとするのが好ましい。
【０００９】
【作 用】本発明によれば、図１に示すように、パッシ
ベーション膜７を、膜厚ａとされる屈折率2.0 のプラズ
マ窒化膜８を下層とし、膜厚ｂなる屈折率1.9 のプラズ
マ窒化膜９を上層として構成することにより、紫外線の
透過性を高めることができるとともに、サイドエッチの
生じないパッドエッチを行うことができる。
ベーション膜７を、膜厚ａとされる屈折率2.0 のプラズ
マ窒化膜８を下層とし、膜厚ｂなる屈折率1.9 のプラズ
マ窒化膜９を上層として構成することにより、紫外線の
透過性を高めることができるとともに、サイドエッチの
生じないパッドエッチを行うことができる。
【００１０】なお、プラズマ窒化膜の屈折率はSiH4ガス
とNH3 ガスの流量比（SiH4/NH3）を加減することにより
容易に変更することができ、下層の屈折率2.0 のプラズ
マ窒化膜８の屈折率は2.0 に対して±0.05程度の許容幅
をもたせてもよく、上層の屈折率1.9 のプラズマ窒化膜
９も同様に±0.05程度の許容幅をもたせてもよい。ま
た、屈折率2.0 のプラズマ窒化膜８の厚さａの下限はパ
ッドエッチ時のサイドエッチを考慮してその値を2000〜
3000Åとするのが望ましく、その上限は紫外線の透過性
を考慮して決めるとよい。一方、屈折率1.9 のプラズマ
窒化膜９の厚さｂは薄いのが好ましいのであるが、その
上限は反り性を考慮したものとし、またその下限は耐湿
性を配慮して決めてやればよい。
とNH3 ガスの流量比（SiH4/NH3）を加減することにより
容易に変更することができ、下層の屈折率2.0 のプラズ
マ窒化膜８の屈折率は2.0 に対して±0.05程度の許容幅
をもたせてもよく、上層の屈折率1.9 のプラズマ窒化膜
９も同様に±0.05程度の許容幅をもたせてもよい。ま
た、屈折率2.0 のプラズマ窒化膜８の厚さａの下限はパ
ッドエッチ時のサイドエッチを考慮してその値を2000〜
3000Åとするのが望ましく、その上限は紫外線の透過性
を考慮して決めるとよい。一方、屈折率1.9 のプラズマ
窒化膜９の厚さｂは薄いのが好ましいのであるが、その
上限は反り性を考慮したものとし、またその下限は耐湿
性を配慮して決めてやればよい。
【００１１】
【実施例】表１に示す条件で、屈折率2.0 のプラズマ窒
化膜８を2000Å堆積した後に屈折率1.9 のプラズマ窒化
膜９を8000Å堆積して、本発明法のパッシベーション膜
７を形成した。
化膜８を2000Å堆積した後に屈折率1.9 のプラズマ窒化
膜９を8000Å堆積して、本発明法のパッシベーション膜
７を形成した。
【００１２】
【表１】
【００１３】この本発明法を適用したデバイスのスタン
バイ電流を、イニシャル時と120 ℃×196 ｈのバーンイ
ンテスト後でそれぞれ測定した結果を表２に示した。な
お、比較のために同一条件で実施した従来法による結果
をも併せて示した。
バイ電流を、イニシャル時と120 ℃×196 ｈのバーンイ
ンテスト後でそれぞれ測定した結果を表２に示した。な
お、比較のために同一条件で実施した従来法による結果
をも併せて示した。
【００１４】
【表２】
【００１５】この表２から明らかなように、本発明法に
おけるスタンバイ電流は、イニシャル時もバーンインテ
スト後もほとんど差がないことがわかる。
おけるスタンバイ電流は、イニシャル時もバーンインテ
スト後もほとんど差がないことがわかる。
【００１６】
【発明の効果】以上説明したように、本発明の製造方法
によれば、以下のような効果を奏するものである。 スタンバイ電流変動を抑制するための紫外線照射の
透過性を高めることができ、これによって層間絶縁膜中
のチャージアップを除去することができるから、デバイ
スのより安定した高抵抗値を保持することが可能である
こと。 パッド部のエッチ時に生じるサイドエッチを抑制す
ることができるから、製品の信頼性を高めることが可能
であること。
によれば、以下のような効果を奏するものである。 スタンバイ電流変動を抑制するための紫外線照射の
透過性を高めることができ、これによって層間絶縁膜中
のチャージアップを除去することができるから、デバイ
スのより安定した高抵抗値を保持することが可能である
こと。 パッド部のエッチ時に生じるサイドエッチを抑制す
ることができるから、製品の信頼性を高めることが可能
であること。
【図面の簡単な説明】
【図１】本発明の実施例を示す断面図である。
【図２】従来の高抵抗負荷型のＳＲＡＭに用いられるデ
バイスを示す断面図である。
バイスを示す断面図である。
【図３】従来例のパッドエッチの状態を示す断面図であ
る。
る。
１ 基板 ２ ゲート電極 ３ 第１の層間絶縁膜 ４ 高抵抗ポリシリコン ５ 第２の層間絶縁膜 ６ Al配線 ７ パッシベーション膜 ８ 屈折率2.0 のプラズマ窒化膜（下層） ９ 屈折率1.9 のプラズマ窒化膜（上層）
Claims (2)
- 【請求項１】 高抵抗負荷型ＳＲＡＭに用いられるデ
バイスのAl配線を保護するパッシベーション膜を、屈折
率が1.95〜2.05とされる下層と、屈折率が1.85〜1.95と
される上層の２層からなるプラズマ窒化膜で形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 上記下層のプラズマ窒化膜の膜厚は20
00〜3000Åであることを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334546A JPH06181294A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334546A JPH06181294A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181294A true JPH06181294A (ja) | 1994-06-28 |
Family
ID=18278628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334546A Pending JPH06181294A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181294A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015156512A (ja) * | 2011-05-02 | 2015-08-27 | 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． | 応力耐性が改善された裏面照射型イメージセンサ |
-
1992
- 1992-12-15 JP JP4334546A patent/JPH06181294A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015156512A (ja) * | 2011-05-02 | 2015-08-27 | 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． | 応力耐性が改善された裏面照射型イメージセンサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6218735B1 (en) | Process to improve adhesion of cap layers in intergrated circuits | |
| JPH06181294A (ja) | 半導体装置の製造方法 | |
| JPH03179778A (ja) | 薄膜半導体形成用絶縁基板 | |
| JP2836474B2 (ja) | 磁気抵抗素子とその製造方法 | |
| US5788767A (en) | Method for forming single sin layer as passivation film | |
| JPH0555199A (ja) | 半導体装置 | |
| JP2001176875A (ja) | 半導体装置 | |
| JPS61296726A (ja) | 半導体装置の製造方法 | |
| JP2606315B2 (ja) | 半導体装置の製造方法 | |
| JPH03268430A (ja) | 半導体装置の保護膜構造 | |
| JPH01304735A (ja) | 半導体装置の保護膜形成方法 | |
| JPH05234991A (ja) | 半導体装置 | |
| JPH0428231A (ja) | 半導体装置の製造方法 | |
| JPH05129281A (ja) | 半導体装置の製造方法 | |
| JPS5928358A (ja) | 半導体装置の製造方法 | |
| JPH05304218A (ja) | 半導体装置の製造方法 | |
| KR100434021B1 (ko) | 반도체 소자의 패시베이션 형성방법 | |
| JPH03159124A (ja) | 半導体装置の製造方法 | |
| JPH05275424A (ja) | 半導体装置の製造方法 | |
| JPH04158520A (ja) | 半導体装置の製造方法 | |
| US20010009812A1 (en) | Process to improve adhesion of cap layers in integrated circuits | |
| JPH0547754A (ja) | パツシベ−シヨン膜の形成方法 | |
| JPH07130847A (ja) | 半導体装置およびその製造方法 | |
| JPH07273102A (ja) | 半導体装置とその製造方法 | |
| JPH08236534A (ja) | 半導体素子のパッシベーション膜の形成方法 |