JPH06180684A - 高速データアクセスオペレーション実行システム - Google Patents
高速データアクセスオペレーション実行システムInfo
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- JPH06180684A JPH06180684A JP4070133A JP7013392A JPH06180684A JP H06180684 A JPH06180684 A JP H06180684A JP 4070133 A JP4070133 A JP 4070133A JP 7013392 A JP7013392 A JP 7013392A JP H06180684 A JPH06180684 A JP H06180684A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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Abstract
(57)【要約】 （修正有）
【目的】ニューラル・ネットワーク計算等に適した、格
納データへの高速シーケンスアクセスができるシステム
および方法を与える。 【構成】ＤＳＰの第二Ｉ／Ｏポート２１はバス１５を介
してＶＲＡＭの並列アクセスポート２３およびシリアル
アクセスポート２５に結合される。ＤＳＰは、第一Ｉ／
Ｏポート１９を経由して印加されるデータに応答してそ
の印加されたデータをＶＲＡＭに転送し格納する。この
格納されたデータは次いでシリアルアクセスポート２５
を介してシリアルシーケンスとして（ＤＳＰにより）ア
クセスされる。このようなアクセスを与えるべく、シフ
トレジスタにデータを並列に転送するステップと、同期
（クロックで刻時）されたシリアルシーケンスとしてそ
のシフトレジスタから出力するステップとを含む。
納データへの高速シーケンスアクセスができるシステム
および方法を与える。 【構成】ＤＳＰの第二Ｉ／Ｏポート２１はバス１５を介
してＶＲＡＭの並列アクセスポート２３およびシリアル
アクセスポート２５に結合される。ＤＳＰは、第一Ｉ／
Ｏポート１９を経由して印加されるデータに応答してそ
の印加されたデータをＶＲＡＭに転送し格納する。この
格納されたデータは次いでシリアルアクセスポート２５
を介してシリアルシーケンスとして（ＤＳＰにより）ア
クセスされる。このようなアクセスを与えるべく、シフ
トレジスタにデータを並列に転送するステップと、同期
（クロックで刻時）されたシリアルシーケンスとしてそ
のシフトレジスタから出力するステップとを含む。
Description
【０００１】
【産業上の利用分野】本発明は一般的にコンピューター
メモリアクセスシステム、特に高速シーケンスデータア
クセスを与えるシステムに関し、ニューラル・ネットワ
ーク計算等に必要な乗算／累積演算のようなシーケンス
計算に有用なものである。
メモリアクセスシステム、特に高速シーケンスデータア
クセスを与えるシステムに関し、ニューラル・ネットワ
ーク計算等に必要な乗算／累積演算のようなシーケンス
計算に有用なものである。
【０００２】
【従来の技術】ニューラル・ネットワーク計算において
は非常に多数の乗算／累積演算（multiply/accumulate
operations）が行われる。代表的な例ではこれらの計算
を行うのにＤＳＰ（デジタル信号プロセッサ）が使用さ
れる。なぜならばＤＳＰは単一のメモリアクセスサイク
ル（一般的に７５-１２５ナノ秒）内に多重かつ蓄積型
の演算を完了することができるからである。しかしなが
ら、廉価で高性能のニューラル・ネットワーク演算を与
えるにはＤＳＰにシーケンスアクセス可能な非常に大き
な静的重み表（table of static weights。これらの重
みはデータ値である）が利用できなければならない。も
しもシーケンス的にアクセスできるこの表から得られる
データが当該アクセスサイクル時間内（すなわち７５-
１２５ナノ秒以内）に得られないと、ＤＳＰはそのデー
タを待つことを余儀なくされる。その場合、ＤＳＰの最
大可能速度は利用できないことになる。
は非常に多数の乗算／累積演算（multiply/accumulate
operations）が行われる。代表的な例ではこれらの計算
を行うのにＤＳＰ（デジタル信号プロセッサ）が使用さ
れる。なぜならばＤＳＰは単一のメモリアクセスサイク
ル（一般的に７５-１２５ナノ秒）内に多重かつ蓄積型
の演算を完了することができるからである。しかしなが
ら、廉価で高性能のニューラル・ネットワーク演算を与
えるにはＤＳＰにシーケンスアクセス可能な非常に大き
な静的重み表（table of static weights。これらの重
みはデータ値である）が利用できなければならない。も
しもシーケンス的にアクセスできるこの表から得られる
データが当該アクセスサイクル時間内（すなわち７５-
１２５ナノ秒以内）に得られないと、ＤＳＰはそのデー
タを待つことを余儀なくされる。その場合、ＤＳＰの最
大可能速度は利用できないことになる。
【０００３】ＳＲＡＭ（高速静的ランダムアクセスメモ
リ）は十分高速に（すなわち７５-１２５ナノ秒以内
に）ＤＳＰにデータを与えることができる。しかしなが
ら、ＳＲＡＭは高価につき、また高い電力を消費すると
いう欠点を伴う。
リ）は十分高速に（すなわち７５-１２５ナノ秒以内
に）ＤＳＰにデータを与えることができる。しかしなが
ら、ＳＲＡＭは高価につき、また高い電力を消費すると
いう欠点を伴う。
【０００４】
【発明が解決しようとする課題】それゆえ、需要が高
く、有用であるのは、ニューラル・ネットワーク等の分
野において必要とされるような高速メモリアクセスと高
速乗算／累積演算の双方を与えることのできる一層廉価
なシステムである。
く、有用であるのは、ニューラル・ネットワーク等の分
野において必要とされるような高速メモリアクセスと高
速乗算／累積演算の双方を与えることのできる一層廉価
なシステムである。
【０００５】
【課題を解決するための手段】上記課題解決の手段とし
てここに開示するのは、ニューラル・ネットワーク重み
データのような格納データに対して高速のシーケンスア
クセスを与えるＤＳＰに使用するシリアルポート付きＶ
ＲＡＭ（ビデオダイナミックＲＡＭ）である。
てここに開示するのは、ニューラル・ネットワーク重み
データのような格納データに対して高速のシーケンスア
クセスを与えるＤＳＰに使用するシリアルポート付きＶ
ＲＡＭ（ビデオダイナミックＲＡＭ）である。
【０００６】本発明の第一の局面では、データ格納用メ
モリ、プロセッサ、およびデータバスを含むデータアク
セスシステムが与えられる。
モリ、プロセッサ、およびデータバスを含むデータアク
セスシステムが与えられる。
【０００７】このメモリは並列アクセスポートおよびシ
リアルアクセスポートを有し、プロセッサは第一入力-
出力ポートおよび第二入力-出力ポートを有する。前記
データバスはプロセッサの第二入力-出力ポートを該メ
モリの並列およびシリアルアクセスポートに結合する。
このプロセッサは、印加されたデータを転送するための
該第一入力-出力ポートを介してデータに応答し、ま
た、該第二入力-出力ポート、該データバス、および並
列アクセスポートを介してデータ格納用メモリへ印加さ
れるデータに応答する。該第一入力-出力ポートは。次
いで該格納されたデータはシリアルアクセスポート経由
でシリアルシーケンスデータとしてプロセッサがアクセ
スする。
リアルアクセスポートを有し、プロセッサは第一入力-
出力ポートおよび第二入力-出力ポートを有する。前記
データバスはプロセッサの第二入力-出力ポートを該メ
モリの並列およびシリアルアクセスポートに結合する。
このプロセッサは、印加されたデータを転送するための
該第一入力-出力ポートを介してデータに応答し、ま
た、該第二入力-出力ポート、該データバス、および並
列アクセスポートを介してデータ格納用メモリへ印加さ
れるデータに応答する。該第一入力-出力ポートは。次
いで該格納されたデータはシリアルアクセスポート経由
でシリアルシーケンスデータとしてプロセッサがアクセ
スする。
【０００８】本発明の第二の局面では、シフトレジスタ
装置を使用してメモリに格納されたデータにシーケンス
的アクセスを行う方法が与えられる。この方法は、アク
セスに必要な一群のデータのアドレスを特定するステッ
プと、該データ群を該シフトレジ装置に並列に転送する
ステップと、該シフトレジスタ装置のシフト数に対応す
る計数値を特定するステップと、該計数値に従って該デ
ータ群をシリアルシーケンスとして出力するステップと
を含む。
装置を使用してメモリに格納されたデータにシーケンス
的アクセスを行う方法が与えられる。この方法は、アク
セスに必要な一群のデータのアドレスを特定するステッ
プと、該データ群を該シフトレジ装置に並列に転送する
ステップと、該シフトレジスタ装置のシフト数に対応す
る計数値を特定するステップと、該計数値に従って該デ
ータ群をシリアルシーケンスとして出力するステップと
を含む。
【０００９】
【実施例】図１を参照すると、本発明の実施例であるシ
ステム１１が示されている。本システムはプロセッサ１
３、データ／アドレス／制御バス１５、およびメモリ１
７を含む。
ステム１１が示されている。本システムはプロセッサ１
３、データ／アドレス／制御バス１５、およびメモリ１
７を含む。
【００１０】プロセッサ１３は、ホストコンピューター
（図示してなし）等の外部源からデータ（入力変数又は
重み値等）を受信し、また情報を該ホストコンピュータ
ーに出力するための入力／出力ポート１９を有する。ま
たプロセッサ１３はメモリ１７にアクセス（読み取りお
よび書き込み）を行うための第二入力／出力ポート２１
を有する。このメモリは、プロセッサ１３との間でデー
タを転送／受信するための並列ポート２３を有する。こ
の並列ポート２３を介してメモリ内に格納されているデ
ータにアクセスするため、各格納されたデータ値（エレ
メント）のアドレスが供給される。また該メモリ１７は
プロセッサ１３によってランダムにアクセスされる。こ
のメモリ１７はまたプロセッサ１３との間でデータを転
送／受信するためのシリアルポート２５を有する。この
メモリに格納されるデータは一般的にマトリックス形式
に配置される。マトリックスのロケーションは当該ロケ
ーションの個々の行アドレスおよび列アドレスを特定す
ることによりアクセスできる。
（図示してなし）等の外部源からデータ（入力変数又は
重み値等）を受信し、また情報を該ホストコンピュータ
ーに出力するための入力／出力ポート１９を有する。ま
たプロセッサ１３はメモリ１７にアクセス（読み取りお
よび書き込み）を行うための第二入力／出力ポート２１
を有する。このメモリは、プロセッサ１３との間でデー
タを転送／受信するための並列ポート２３を有する。こ
の並列ポート２３を介してメモリ内に格納されているデ
ータにアクセスするため、各格納されたデータ値（エレ
メント）のアドレスが供給される。また該メモリ１７は
プロセッサ１３によってランダムにアクセスされる。こ
のメモリ１７はまたプロセッサ１３との間でデータを転
送／受信するためのシリアルポート２５を有する。この
メモリに格納されるデータは一般的にマトリックス形式
に配置される。マトリックスのロケーションは当該ロケ
ーションの個々の行アドレスおよび列アドレスを特定す
ることによりアクセスできる。
【００１１】図２に示すように、メモリ１７は内部的シ
フトレジスタ４１付きＶＲＡＭメモリチップ３７とＶＲ
ＡＭタイミング制御器３９とを含む。
フトレジスタ４１付きＶＲＡＭメモリチップ３７とＶＲ
ＡＭタイミング制御器３９とを含む。
【００１２】データはシリアルポート２５を介してシフ
トレジスタとの間で転送／受信される。この内部シフト
レジスタ（図４に詳細を示す）はＶＲＡＭメモリマトリ
ックスの任意行の値で初期化（initialization）（すな
わち負荷（load）することができ、またその値をＶＲＡ
Ｍメモリマトリックスの任意行に転送（負荷解除）する
ことができる。シリアルポート２５の利点はＶＲＡＭ内
に格納されているデータへの高速シーケンスアクセスを
提供できることである。高速シーケンスアクセスは個々
のデータアドレスを特定することなしに行うことができ
る。
トレジスタとの間で転送／受信される。この内部シフト
レジスタ（図４に詳細を示す）はＶＲＡＭメモリマトリ
ックスの任意行の値で初期化（initialization）（すな
わち負荷（load）することができ、またその値をＶＲＡ
Ｍメモリマトリックスの任意行に転送（負荷解除）する
ことができる。シリアルポート２５の利点はＶＲＡＭ内
に格納されているデータへの高速シーケンスアクセスを
提供できることである。高速シーケンスアクセスは個々
のデータアドレスを特定することなしに行うことができ
る。
【００１３】図２に示すようにプロセッサ１３は専用の
マイクロプロセッサ３３（例えばアナログデバイスコー
ポレーション社から発売されているモデルＡＤＳＰ-２
１０１プロセッサ）、および通常の並列アクセスに加え
てメモリ１７への高速シリアルアクセスを与えることの
できるメモリアクセス制御器３５を含む。上記のよう
に、メモリ１７はＶＲＡＭチップ３７およびＶＲＡＭタ
イミング制御器３９を含む。ＶＲＡＭメモリチップ３７
はテキサスインスツルメントコーポレーション社から発
売されているモデルＴＩ４４ｃ２５１ＶＲＡＭ又はマイ
クロンテクノロジー社から発売されているモデルＭＴ４
２Ｃ４０６４ＶＲＡＭでよく、制御器３９は例えばシグ
ネチックスコーポレーション社から発売されているモデ
ル７４Ｆ１７６４でよい。
マイクロプロセッサ３３（例えばアナログデバイスコー
ポレーション社から発売されているモデルＡＤＳＰ-２
１０１プロセッサ）、および通常の並列アクセスに加え
てメモリ１７への高速シリアルアクセスを与えることの
できるメモリアクセス制御器３５を含む。上記のよう
に、メモリ１７はＶＲＡＭチップ３７およびＶＲＡＭタ
イミング制御器３９を含む。ＶＲＡＭメモリチップ３７
はテキサスインスツルメントコーポレーション社から発
売されているモデルＴＩ４４ｃ２５１ＶＲＡＭ又はマイ
クロンテクノロジー社から発売されているモデルＭＴ４
２Ｃ４０６４ＶＲＡＭでよく、制御器３９は例えばシグ
ネチックスコーポレーション社から発売されているモデ
ル７４Ｆ１７６４でよい。
【００１４】図２および図３に示すように、メモリアク
セス制御器３５は、ＶＲＡＭ３７に格納されている個別
のデータ値（例えばデータ値アレー内のデータ値の行ア
ドレスおよび列アドレス）を特定するための行アドレス
レジスタ４３および列アドレスレジスタ４５を含む。ま
たメモリアクセス制御器３５はアクセスカウンタ４７お
よび転送カウンタ４９を含む。アクセスカウンタ４７お
よび転送カウンタ４９は、シリアルポート２５経由でプ
ロセッサ１３がアクセスしたＶＲＡＭロケーションの現
在アドレスを示すのに使用される。このアドレスカウン
タは当該アドレスの最下位ビット（例えば９ビット）を
収容し、転送カウンタ４９は当該アドレスの最上位ビッ
ト（例えば先頭の９ビット）を収容する。メモリアクセ
ス制御器３５はさらにアドレス-復号兼制御回路５１を
含む。この回路５１はマイクロプロセッサのメモリ空間
内のアドレスを、制御器のいろいろのレジスタに転写す
るものである。例えば制御回路５１のアドレス-復号論
理回路はマイクロプロセッサ３３のアドレス空間を制御
回路５１の以下のレジスタおよび機能に転写する。 アドレス レジスタ／機能 ｘｘ０ 行アドレスレジスタ（書き込み専用） ｘｘ１ 列アドレスレジスタ（書き込み専用） ｘｘ２ ＶＲＡＭへの通常アクセス（読み取り／書き込み） ｘｘ３ アクセスカウンタ（書き込み専用） ｘｘ４ 転送カウンタ（書き込み専用） ｘｘ５ ＭＩＳＣモード制御レジスタ（書き込み専用） ｘｘ６ ＳＡＭアクセス（シリアルクロックを主張する） （読み取り／書き込み） ｘｘ７ 強制ＳＡＭ転送要求（書き込み専用）
セス制御器３５は、ＶＲＡＭ３７に格納されている個別
のデータ値（例えばデータ値アレー内のデータ値の行ア
ドレスおよび列アドレス）を特定するための行アドレス
レジスタ４３および列アドレスレジスタ４５を含む。ま
たメモリアクセス制御器３５はアクセスカウンタ４７お
よび転送カウンタ４９を含む。アクセスカウンタ４７お
よび転送カウンタ４９は、シリアルポート２５経由でプ
ロセッサ１３がアクセスしたＶＲＡＭロケーションの現
在アドレスを示すのに使用される。このアドレスカウン
タは当該アドレスの最下位ビット（例えば９ビット）を
収容し、転送カウンタ４９は当該アドレスの最上位ビッ
ト（例えば先頭の９ビット）を収容する。メモリアクセ
ス制御器３５はさらにアドレス-復号兼制御回路５１を
含む。この回路５１はマイクロプロセッサのメモリ空間
内のアドレスを、制御器のいろいろのレジスタに転写す
るものである。例えば制御回路５１のアドレス-復号論
理回路はマイクロプロセッサ３３のアドレス空間を制御
回路５１の以下のレジスタおよび機能に転写する。 アドレス レジスタ／機能 ｘｘ０ 行アドレスレジスタ（書き込み専用） ｘｘ１ 列アドレスレジスタ（書き込み専用） ｘｘ２ ＶＲＡＭへの通常アクセス（読み取り／書き込み） ｘｘ３ アクセスカウンタ（書き込み専用） ｘｘ４ 転送カウンタ（書き込み専用） ｘｘ５ ＭＩＳＣモード制御レジスタ（書き込み専用） ｘｘ６ ＳＡＭアクセス（シリアルクロックを主張する） （読み取り／書き込み） ｘｘ７ 強制ＳＡＭ転送要求（書き込み専用）
【００１５】通常アクセスモード 一般的に言って、マイクロプロセッサ３３のメモリ空間
はメモリ１７内で利用できるメモリ空間よりも小さく、
データはメモリ３７内に格納される。マイクロプロセッ
サ３３がメモリ１７内で利用できる全アドレス空間にア
クセスできるようにするためには、マイクロプロセッサ
は最初に行アドレスレジスタ４３に、アドレスｘｘ０へ
の書き込みによりメモリ１７のロケーションの行アドレ
スを負荷し、次いでアドレスｘｘ１への書き込みにより
当該ロケーションの列アドレスを４５に負荷する。マイ
クロプロセッサは次にアドレスｘｘ２にアクセスする。
これによってメモリアクセス制御器３５が出力-イネー
ブル（ＯＥ）信号４４、４６（図３）をそれぞれ行およ
び列アドレスレジスタ、行アドレスレジスタ４３、４５
に印加し、それら行列アドレスをＶＲＡＭタイミング制
御器３９に送り、適当なＲＱ（要求）信号５２を主張す
る。ＶＲＡＭタイミング制御器３９は次いでＲＡＳ／Ｃ
ＡＳ信号１８、２０（図２）を主張すると共に、予定の
ＶＲＡＭ-アクセス時刻にＶＲＡＭ３７に至るアドレス
バス２８上に適当なアドレス値を供給することにより、
メモリアクセスを完了する。このようにしてマイクロプ
ロセッサ３３はＶＲＡＭ３７内の選択されたロケーショ
ン（アドレス）からデータを読み取り、又はそれへデー
タを書き込む。データは任意の順序でよい。
はメモリ１７内で利用できるメモリ空間よりも小さく、
データはメモリ３７内に格納される。マイクロプロセッ
サ３３がメモリ１７内で利用できる全アドレス空間にア
クセスできるようにするためには、マイクロプロセッサ
は最初に行アドレスレジスタ４３に、アドレスｘｘ０へ
の書き込みによりメモリ１７のロケーションの行アドレ
スを負荷し、次いでアドレスｘｘ１への書き込みにより
当該ロケーションの列アドレスを４５に負荷する。マイ
クロプロセッサは次にアドレスｘｘ２にアクセスする。
これによってメモリアクセス制御器３５が出力-イネー
ブル（ＯＥ）信号４４、４６（図３）をそれぞれ行およ
び列アドレスレジスタ、行アドレスレジスタ４３、４５
に印加し、それら行列アドレスをＶＲＡＭタイミング制
御器３９に送り、適当なＲＱ（要求）信号５２を主張す
る。ＶＲＡＭタイミング制御器３９は次いでＲＡＳ／Ｃ
ＡＳ信号１８、２０（図２）を主張すると共に、予定の
ＶＲＡＭ-アクセス時刻にＶＲＡＭ３７に至るアドレス
バス２８上に適当なアドレス値を供給することにより、
メモリアクセスを完了する。このようにしてマイクロプ
ロセッサ３３はＶＲＡＭ３７内の選択されたロケーショ
ン（アドレス）からデータを読み取り、又はそれへデー
タを書き込む。データは任意の順序でよい。
【００１６】高速シーケンスアクセスモード プロセッサ１３がＶＲＡＭ３７にデータを負荷する（す
なわち後のシーケンスアクセスに適したシーケンスにデ
ータを並べる）と、本システムに特徴的な高速シーケン
スアクセスが以下のように開始される。最初に、要求さ
れた最初のデータワード（すなわちアクセスされるべき
最初のデータワード）の行アドレスが転送カウンタ４９
（図３）に負荷され、次にその最初のデータワードの列
アドレスがアクセスカウンタ４７に負荷される。次いで
（シリアルデータ転送のため）ＲＱ（要求）信号５２が
シリアル読み取りモードに設定され、アドレスｘｘ７を
アクセスすることにより転送サイクルが開始される。こ
のアクセスオペレーションの結果、メモリアクセス制御
器３５がアクセスカウンタ４７および転送カウンタ４９
にそれぞれ出力-イネーブル（ＯＥ）信号４８、５０を
印加する。これによって、アクセスカウンタ４７、４９
内の行／列アドレスを制御器３９へ送信すること、およ
びシリアル要求信号（ＲＱ）５６を制御器３９へ印加す
ることが可能となる。シリアル要求信号（ＲＱ）５６に
応答して、このＶＲＡＭタイミング制御器は、アドレス
バス２７上に行／列アドレスを供給しつつ、ＲＡＳ／Ｃ
ＡＳ信号１８、２０および転送信号５８（図４）をＶＲ
ＡＭに印加することにより転送サイクルを完了する。転
送サイクルのこの完了動作の結果、当該行アドレスを有
するメモリロケーション内のデータ値のＳＡＭ又はシフ
トレジスタ４１への転送が起きる。アクセスカウンタ４
７内の関連列アドレスは、ＳＡＭ内のいずれのデータ値
が最初にシフト（出力）されるべきかを示す。
なわち後のシーケンスアクセスに適したシーケンスにデ
ータを並べる）と、本システムに特徴的な高速シーケン
スアクセスが以下のように開始される。最初に、要求さ
れた最初のデータワード（すなわちアクセスされるべき
最初のデータワード）の行アドレスが転送カウンタ４９
（図３）に負荷され、次にその最初のデータワードの列
アドレスがアクセスカウンタ４７に負荷される。次いで
（シリアルデータ転送のため）ＲＱ（要求）信号５２が
シリアル読み取りモードに設定され、アドレスｘｘ７を
アクセスすることにより転送サイクルが開始される。こ
のアクセスオペレーションの結果、メモリアクセス制御
器３５がアクセスカウンタ４７および転送カウンタ４９
にそれぞれ出力-イネーブル（ＯＥ）信号４８、５０を
印加する。これによって、アクセスカウンタ４７、４９
内の行／列アドレスを制御器３９へ送信すること、およ
びシリアル要求信号（ＲＱ）５６を制御器３９へ印加す
ることが可能となる。シリアル要求信号（ＲＱ）５６に
応答して、このＶＲＡＭタイミング制御器は、アドレス
バス２７上に行／列アドレスを供給しつつ、ＲＡＳ／Ｃ
ＡＳ信号１８、２０および転送信号５８（図４）をＶＲ
ＡＭに印加することにより転送サイクルを完了する。転
送サイクルのこの完了動作の結果、当該行アドレスを有
するメモリロケーション内のデータ値のＳＡＭ又はシフ
トレジスタ４１への転送が起きる。アクセスカウンタ４
７内の関連列アドレスは、ＳＡＭ内のいずれのデータ値
が最初にシフト（出力）されるべきかを示す。
【００１７】プロセッサは次いで、ＳＡＭアクセスアド
レス（ｘｘ６）をアクセスすることにより、データリス
トをシーケンス的にアクセスする。プロセッサがＳＡＭ
アクセスアドレスを主張する（特定する）度に以下の事
象が起きる。最初にシリアルクロック信号３０（図２お
よび図３）が主張される（３７に印加される）。その結
果、次のデータワードがＳＡＭ４１からクロック出力さ
れ、シリアルポート２５（図１）を経てプロセッサへ送
信される。次にアクセスカウンタ４７が減数され、アク
セスカウンタ値（すなわちアクセスカウンタの内容）が
ゼロに等しくなると、転送カウンタ４９が減数される。
この後、メモリアクセス制御器３５（図２）によって転
送サイクルが開始される（強制される）。次に転送カウ
ンタ４９から行アドレスが取り出され、アクセスカウン
タ４７（これの内容はこのとき０となっていよう）から
ＳＡＭの開始アドレスが取り出される。このようにして
プロセッサは中間的アドレスを何ら供給することなくＶ
ＲＡＭ内のデータにシーケンス的アクセスを行なう。プ
ロセッサは開始アドレスの供給を要求されるだけであ
る。
レス（ｘｘ６）をアクセスすることにより、データリス
トをシーケンス的にアクセスする。プロセッサがＳＡＭ
アクセスアドレスを主張する（特定する）度に以下の事
象が起きる。最初にシリアルクロック信号３０（図２お
よび図３）が主張される（３７に印加される）。その結
果、次のデータワードがＳＡＭ４１からクロック出力さ
れ、シリアルポート２５（図１）を経てプロセッサへ送
信される。次にアクセスカウンタ４７が減数され、アク
セスカウンタ値（すなわちアクセスカウンタの内容）が
ゼロに等しくなると、転送カウンタ４９が減数される。
この後、メモリアクセス制御器３５（図２）によって転
送サイクルが開始される（強制される）。次に転送カウ
ンタ４９から行アドレスが取り出され、アクセスカウン
タ４７（これの内容はこのとき０となっていよう）から
ＳＡＭの開始アドレスが取り出される。このようにして
プロセッサは中間的アドレスを何ら供給することなくＶ
ＲＡＭ内のデータにシーケンス的アクセスを行なう。プ
ロセッサは開始アドレスの供給を要求されるだけであ
る。
【００１８】分離したＳＡＭ（各々のＳＡＭはＶＲＡＭ
マトリックスの行幅の半分を有する）を備えたＶＲＡＭ
を使用することによって、ＳＡＭの半分がデータの転送
に関与し、他の半分はデータのシフトに関与することが
できるようになっている。この型のＶＲＡＭアーキテク
チャーは、プロセッサがＶＲＡＭの転送サイクルに関与
することなくプロセッサがＶＲＡＭのデータにシーケン
ス的にアクセスすることを可能にする。この転送サイク
ルはプロセッサにとって「透明」である。
マトリックスの行幅の半分を有する）を備えたＶＲＡＭ
を使用することによって、ＳＡＭの半分がデータの転送
に関与し、他の半分はデータのシフトに関与することが
できるようになっている。この型のＶＲＡＭアーキテク
チャーは、プロセッサがＶＲＡＭの転送サイクルに関与
することなくプロセッサがＶＲＡＭのデータにシーケン
ス的にアクセスすることを可能にする。この転送サイク
ルはプロセッサにとって「透明」である。
【００１９】クロック信号、アドレスアクセス、および
シリアルデータ出力の間のタイミング関係は図５に示す
通りである。
シリアルデータ出力の間のタイミング関係は図５に示す
通りである。
【００２０】前述したように、高速シーケンスデータア
クセスオペレーションを行うことができるという本シス
テムの性能は、計算-集中的シーケンスオペレーション
（compute-intensive sequential operation）（例え
ば、ニューラル・ネットワーク計算に普遍的である高速
乗算／累積オペレーション）の実行にとって重要であ
る。ニューラル・ネットワーク構造の例は図６に示して
ある。関連するニューラル・ネット計算は、ニューラル
ネットの一層について下記方程式（１）で与えられる。
クセスオペレーションを行うことができるという本シス
テムの性能は、計算-集中的シーケンスオペレーション
（compute-intensive sequential operation）（例え
ば、ニューラル・ネットワーク計算に普遍的である高速
乗算／累積オペレーション）の実行にとって重要であ
る。ニューラル・ネットワーク構造の例は図６に示して
ある。関連するニューラル・ネット計算は、ニューラル
ネットの一層について下記方程式（１）で与えられる。
【００２１】ニューラル・ネット計算を行う場合の準備
として、システム１１がホストコンピューター（図示し
てなし）から重みデータ（Ｗｉｊ）を受信し、その後の
シーケンス的アクセスに適した予定シーケンス（その一
例を下記の表Ｉに示す）に従って重みデータを並列ポー
ト２３経由でメモリに負荷することにより、メモリ１７
内に重みデータ表を構築する。この表は重み値のアレー
（例えば各ロケーションが４ビット重み値を有するメモ
リロケーション／アドレスからなる５１２×５１２マト
リックス。）で表すことができる。 表 Ｉ （Ｗｉ,ｊ） （第一層） W1,1 W1,2 W1,3 W1,4 W1,5 W1,6 W1,7 W1,8 W1,9 W1,10 W2,1 W2,2 ・ ・ ・ ・ ・ ・ ・ ・ W2,10 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ W5,1 W5,2 ・ ・ ・ ・ ・ ・ ・ ・ W5,10 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - （第二層） W1,1 W1,2 W1,3 W1,4 W1,5 W2,1 ・ ・ ・ W2,5 W3,1 ・ ・ ・ W3,5 （第三層） W1,1 W1,2 W1,3 W2,1 W2,2 W2,3 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
として、システム１１がホストコンピューター（図示し
てなし）から重みデータ（Ｗｉｊ）を受信し、その後の
シーケンス的アクセスに適した予定シーケンス（その一
例を下記の表Ｉに示す）に従って重みデータを並列ポー
ト２３経由でメモリに負荷することにより、メモリ１７
内に重みデータ表を構築する。この表は重み値のアレー
（例えば各ロケーションが４ビット重み値を有するメモ
リロケーション／アドレスからなる５１２×５１２マト
リックス。）で表すことができる。 表 Ｉ （Ｗｉ,ｊ） （第一層） W1,1 W1,2 W1,3 W1,4 W1,5 W1,6 W1,7 W1,8 W1,9 W1,10 W2,1 W2,2 ・ ・ ・ ・ ・ ・ ・ ・ W2,10 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ W5,1 W5,2 ・ ・ ・ ・ ・ ・ ・ ・ W5,10 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - （第二層） W1,1 W1,2 W1,3 W1,4 W1,5 W2,1 ・ ・ ・ W2,5 W3,1 ・ ・ ・ W3,5 （第三層） W1,1 W1,2 W1,3 W2,1 W2,2 W2,3 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
【００２２】上記の表はｎ×ｍ計算を行なうためシーケ
ンス状に配置された三層リスト（データリスト）を表
す。ここにｎは入力数でｍは出力数を表す。一層の出力
は次の層の入力となる。例えば第一層にはｎ＝１０入力
（列）およびｍ＝５出力（行）がある。第二層にはｎ＝
５入力とｍ＝３出力があり、第三層にはｎ＝３入力とｍ
＝２出力がある。
ンス状に配置された三層リスト（データリスト）を表
す。ここにｎは入力数でｍは出力数を表す。一層の出力
は次の層の入力となる。例えば第一層にはｎ＝１０入力
（列）およびｍ＝５出力（行）がある。第二層にはｎ＝
５入力とｍ＝３出力があり、第三層にはｎ＝３入力とｍ
＝２出力がある。
【００２３】並列ポート２３経由でＶＲＡＭ３７に負荷
する代わりの方法として、シリアルポート２５およびＳ
ＡＭ４１を経由して負荷を行うことができる。
する代わりの方法として、シリアルポート２５およびＳ
ＡＭ４１を経由して負荷を行うことができる。
【００２４】重み値（Ｗｉｊ）がメモリ１７に格納され
た後、ホストコンピューターから送られた入力値（Ｘ
ｉ）がプロセッサ１３内に局所的に格納される。（典型
的な場合、入力値の量（ｎ）は約１００である。）ＤＳ
Ｐは次いで各出力（Ｙｊ）について下記方程式（１）に
示す多重-蓄積型オペレーションを行う。
た後、ホストコンピューターから送られた入力値（Ｘ
ｉ）がプロセッサ１３内に局所的に格納される。（典型
的な場合、入力値の量（ｎ）は約１００である。）ＤＳ
Ｐは次いで各出力（Ｙｊ）について下記方程式（１）に
示す多重-蓄積型オペレーションを行う。
【００２５】
【式１】
【００２６】出力値Ｙｊはこれが予め定義した値域内に
確実に入る、すなわち予め定義したしきい値に確実に合
致するように調節することができる。そのように調節さ
れたときはこの調節済みの値（Ｙ'）は次のようにＹｊ
の関数として表すことが出きる。ただしｎは入力（Ｘ）
の数である。
確実に入る、すなわち予め定義したしきい値に確実に合
致するように調節することができる。そのように調節さ
れたときはこの調節済みの値（Ｙ'）は次のようにＹｊ
の関数として表すことが出きる。ただしｎは入力（Ｘ）
の数である。
【００２７】
【式２】
【００２８】ｍが出力（Ｙ）の数を表すときは層当たり
の出力の全数（Ｚ）は次の式で表される。
の出力の全数（Ｚ）は次の式で表される。
【００２９】
【式３】
【００３０】例えばｎ＝１００でｍ＝３０であるときは
ＤＳＰ１３はニューラル・ネットの各層について３００
０ＭＡＣ（多重／蓄積）オペレーションを行う。
ＤＳＰ１３はニューラル・ネットの各層について３００
０ＭＡＣ（多重／蓄積）オペレーションを行う。
【００３１】Ｚ個の出力を有する各層がｋ個あるとき
は、全出力数（ＯT）は次の式で表される。
は、全出力数（ＯT）は次の式で表される。
【００３２】
【式４】
【００３３】また、多重／蓄積オペレーションの全数
（Ｏｐ）は次の式で表される。ただしＺｉはニューラル
・ネットへの入力（Ｘ）の初期数である。
（Ｏｐ）は次の式で表される。ただしＺｉはニューラル
・ネットへの入力（Ｘ）の初期数である。
【００３４】
【式５】
【００３５】このようなコンピューター-集中多重-蓄積
オペレーションを許容するために、本システムのコンフ
ィギュレーション（アーキテクチャー）は、プロセッサ
１３が（メモリ１７のシリアルアクセスポート経由で）
最大毎秒４０×１０６ワード（メモリロケーション）ま
でのメモリ内の重み値にアクセスできるようにしてい
る。これは通常の（並列）ＤＲＡＭアクセス速度である
毎秒約５×１０６ワード（メモリロケーション）よりも
著しく高速である。
オペレーションを許容するために、本システムのコンフ
ィギュレーション（アーキテクチャー）は、プロセッサ
１３が（メモリ１７のシリアルアクセスポート経由で）
最大毎秒４０×１０６ワード（メモリロケーション）ま
でのメモリ内の重み値にアクセスできるようにしてい
る。これは通常の（並列）ＤＲＡＭアクセス速度である
毎秒約５×１０６ワード（メモリロケーション）よりも
著しく高速である。
【００３６】
【効果】上述したように、本システムのＤＳＰにはデー
タがシリアルポート２５を介してシフトレジスタに又は
シフトレジスタから転送される。そしてプロセッサは開
始アドレスの供給を要求されるだけで、シリアルポート
２５がＶＲＡＭ内に格納されているデータへの高速シー
ケンスアクセスを提供できるので、個々のデータアドレ
スを特定することなしに高速シーケンスアクセスを行う
ことができる。
タがシリアルポート２５を介してシフトレジスタに又は
シフトレジスタから転送される。そしてプロセッサは開
始アドレスの供給を要求されるだけで、シリアルポート
２５がＶＲＡＭ内に格納されているデータへの高速シー
ケンスアクセスを提供できるので、個々のデータアドレ
スを特定することなしに高速シーケンスアクセスを行う
ことができる。
【００３７】それぞれＶＲＡＭマトリックスの行幅の半
分を有する分離したＳＡＭを備えたＶＲＡＭを使用する
ことによりＳＡＭの半分がデータの転送に関与し、他の
半分はデータのシフトに関与することができるようにな
っているので、プロセッサがＶＲＡＭの転送サイクルに
関与することなくプロセッサがＶＲＡＭのデータにシー
ケンス的アクセスを行うことが可能であり、このため本
システムはニューラル・ネットワーク計算に重要である
高速メモリアクセスおよび高速乗算／累積演算の双方を
与えることができ、しかも従来技術よりも廉価に実現で
きる。
分を有する分離したＳＡＭを備えたＶＲＡＭを使用する
ことによりＳＡＭの半分がデータの転送に関与し、他の
半分はデータのシフトに関与することができるようにな
っているので、プロセッサがＶＲＡＭの転送サイクルに
関与することなくプロセッサがＶＲＡＭのデータにシー
ケンス的アクセスを行うことが可能であり、このため本
システムはニューラル・ネットワーク計算に重要である
高速メモリアクセスおよび高速乗算／累積演算の双方を
与えることができ、しかも従来技術よりも廉価に実現で
きる。
【図１】ＤＳＰ（デジタル信号プロセッサ）、データ／
アドレス／制御バス、およびＶＲＡＭ（ビデオＤＲＡ
Ｍ）を含む本発明のシステムのブロック線図である。
アドレス／制御バス、およびＶＲＡＭ（ビデオＤＲＡ
Ｍ）を含む本発明のシステムのブロック線図である。
【図２】図１に示すシステムの詳細なブロック線図で、
メモリアクセス制御器を含むことを示す図である。
メモリアクセス制御器を含むことを示す図である。
【図３】図２に示すメモリアクセス制御器のブロック線
図である。
図である。
【図４】図１のシステムに採用されるＶＲＡＭのブロッ
ク線図である。
ク線図である。
【図５】クロック信号、データ、図１に示すシステムの
ＤＳＰとＶＲＡＭとの間で転送されるメモリアドレス値
の間のタイミング関係を示す波形図である。
ＤＳＰとＶＲＡＭとの間で転送されるメモリアドレス値
の間のタイミング関係を示す波形図である。
【図６】ニューラルネットワークのグラフィック表示
で、入力値（Ｘｉ）、重み値（Ｗｉｊ）、および出力値
（Ｙｊ）を示す。
で、入力値（Ｘｉ）、重み値（Ｗｉｊ）、および出力値
（Ｙｊ）を示す。
１１ 本発明のシステム １３ プロセッサ １５ データ／アドレス／制御バス １７ メモリ １９ 第一入力-出力ポート ２１ 第二入力-出力ポート ２３ 並列ポート ２５ シリアルポート
Claims (2)
- 【請求項１】並列アクセスポートとシリアルポートとを
有するデータ格納用メモリ装置と、 第一入力-出力ポートと第二入力-出力ポートとを有する
処理装置と、 該処理装置の該第二入力-出力ポートを該メモリ装置の
該並列およびシリアルアクセスポートに結合するための
データバスとを含み、 該処理装置が該第一入力-出力ポート、該データバス、
および該並列アクセスポートを介して印加されるデータ
に応答して該データ他を該第二入力-出力ポート、該デ
ータバス、および該並列アクセスポートを介して該メモ
リ装置に転送して格納させると共に該シリアルアクセス
ポートを介して該格納されたデータにシリアルシーケン
スとしてアクセスするようにされていることを特徴とす
るデータアクセスシステム。 - 【請求項２】シフトレジスタ装置を使用してメモリに格
納されたデータにシーケンス的アクセスを行う方法であ
って、 一群のデータにアクセスするため該データ群のアドレス
を特定するステップと、 該シフトレジ装置へ該データ群を並列に転送するステッ
プと、 該シフトレジスタ装置のシフト数の計数値を特定するス
テップと、 該データ群を該計数値に従ってシリアルシーケンスとし
て出力するステップとを含むデータアクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US659861 | 1991-02-22 | ||
| US07/659,861 US5579484A (en) | 1991-02-22 | 1991-02-22 | System for performing fast data accessing in multiply/accumulate operations while using a VRAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06180684A true JPH06180684A (ja) | 1994-06-28 |
| JP3628339B2 JP3628339B2 (ja) | 2005-03-09 |
Family
ID=24647131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07013392A Expired - Fee Related JP3628339B2 (ja) | 1991-02-22 | 1992-02-21 | データアクセスシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5579484A (ja) |
| EP (1) | EP0500383B1 (ja) |
| JP (1) | JP3628339B2 (ja) |
| CA (1) | CA2055315C (ja) |
| DE (1) | DE69229073T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138204A (en) * | 1997-12-17 | 2000-10-24 | Motorola, Inc. | Multi bus access memory |
| US6728910B1 (en) * | 2000-09-20 | 2004-04-27 | Lsi Logic Corporation | Memory testing for built-in self-repair system |
| US7171508B2 (en) * | 2004-08-23 | 2007-01-30 | Micron Technology, Inc. | Dual port memory with asymmetric inputs and outputs, device, system and method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511965A (en) * | 1983-03-21 | 1985-04-16 | Zenith Electronics Corporation | Video ram accessing system |
| US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| JPS62184559A (ja) * | 1986-02-06 | 1987-08-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理システム |
| US5148524A (en) * | 1988-11-29 | 1992-09-15 | Solbourne Computer, Inc. | Dynamic video RAM incorporating on chip vector/image mode line modification |
| US5197140A (en) * | 1989-11-17 | 1993-03-23 | Texas Instruments Incorporated | Sliced addressing multi-processor and method of operation |
-
1991
- 1991-02-22 US US07/659,861 patent/US5579484A/en not_active Expired - Lifetime
- 1991-11-12 CA CA002055315A patent/CA2055315C/en not_active Expired - Lifetime
-
1992
- 1992-02-21 DE DE69229073T patent/DE69229073T2/de not_active Expired - Lifetime
- 1992-02-21 JP JP07013392A patent/JP3628339B2/ja not_active Expired - Fee Related
- 1992-02-21 EP EP92301441A patent/EP0500383B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69229073T2 (de) | 1999-11-18 |
| EP0500383A2 (en) | 1992-08-26 |
| CA2055315C (en) | 1999-03-16 |
| CA2055315A1 (en) | 1992-08-23 |
| EP0500383B1 (en) | 1999-05-06 |
| US5579484A (en) | 1996-11-26 |
| EP0500383A3 (en) | 1994-10-19 |
| JP3628339B2 (ja) | 2005-03-09 |
| DE69229073D1 (de) | 1999-06-10 |
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