JPH06180669A - キャッシュシステム - Google Patents
キャッシュシステムInfo
- Publication number
- JPH06180669A JPH06180669A JP4332657A JP33265792A JPH06180669A JP H06180669 A JPH06180669 A JP H06180669A JP 4332657 A JP4332657 A JP 4332657A JP 33265792 A JP33265792 A JP 33265792A JP H06180669 A JPH06180669 A JP H06180669A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- data
- memory
- main memory
- host processor
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【構成】 キャッシュミスヒットのとき、主メモリ上で
は不連続であるが表示画面上の画像においてはそのキャ
ッシュミスヒットとなったデータの周辺に位置するデー
タをキャッシュメモリに記憶させる。 【効果】 グラフィック処理やイメージ処理を行うとき
のキャッシュヒット率を向上させることが可能になり、
従って、コンピュータシステムのグラフィック処理やイ
メージ処理の処理速度を向上させることができる。
は不連続であるが表示画面上の画像においてはそのキャ
ッシュミスヒットとなったデータの周辺に位置するデー
タをキャッシュメモリに記憶させる。 【効果】 グラフィック処理やイメージ処理を行うとき
のキャッシュヒット率を向上させることが可能になり、
従って、コンピュータシステムのグラフィック処理やイ
メージ処理の処理速度を向上させることができる。
Description
【0001】
【産業上の利用分野】本発明は、コンピュータシステム
に使用するキャッシュシステムに関し、特に、グラフィ
ック処理やイメージ処理を行うコンピュータシステムに
使用するキャッシュシステムに関する。
に使用するキャッシュシステムに関し、特に、グラフィ
ック処理やイメージ処理を行うコンピュータシステムに
使用するキャッシュシステムに関する。
【0002】
【従来の技術】図3は従来のキャッシュシステムの一例
を示すブロック図である。
を示すブロック図である。
【0003】コンピュータシステムに使用する従来のキ
ャッシュシステムは、図3に示すように、主メモリ16
の内容の一部を記憶するキャッシュメモリ12と、キャ
ッシュメモリ12に関するデータの流れを制御するキャ
ッシュコントローラ15とを備えており、ホストプロセ
ッサ11が主メモリ16に対してデータの読出し要求を
出したとき、そのデータがキャッシュメモリ12内に存
在するとき(これをキャッシュヒットと称する)は、キ
ャッシュコントローラ15は、そのデータをキャッシュ
メモリ12からホストプロセッサ11に対して高速に転
送する。
ャッシュシステムは、図3に示すように、主メモリ16
の内容の一部を記憶するキャッシュメモリ12と、キャ
ッシュメモリ12に関するデータの流れを制御するキャ
ッシュコントローラ15とを備えており、ホストプロセ
ッサ11が主メモリ16に対してデータの読出し要求を
出したとき、そのデータがキャッシュメモリ12内に存
在するとき(これをキャッシュヒットと称する)は、キ
ャッシュコントローラ15は、そのデータをキャッシュ
メモリ12からホストプロセッサ11に対して高速に転
送する。
【0004】ホストプロセッサ11から読出し要求を出
したデータがキャッシュメモリ12内に存在しないとき
(これをキャッシュミスヒットと称する)は、キャッシ
ュコントローラ15は、そのデータを主メモリ16から
ホストプロセッサ11に対して転送する。これと同時
に、キャッシュコントローラ15は、キャッシュヒット
の確率を高くするため、要求されたデータを含む連続す
る数バイトのデータをキャッシュメモリ12に転送す
る。
したデータがキャッシュメモリ12内に存在しないとき
(これをキャッシュミスヒットと称する)は、キャッシ
ュコントローラ15は、そのデータを主メモリ16から
ホストプロセッサ11に対して転送する。これと同時
に、キャッシュコントローラ15は、キャッシュヒット
の確率を高くするため、要求されたデータを含む連続す
る数バイトのデータをキャッシュメモリ12に転送す
る。
【0005】例えば、ホストプロセッサ11が主メモリ
16に対してデータ502の読出し要求を出してそれが
キャッシュミスヒットのときは、キャッシュコントロー
ラ15は、データ502を主メモリ16からホストプロ
セッサ11に対して転送すると同時に、データ502を
含むデータ501からデータ516までの16バイトの
データをキャッシュメモリ12に転送する。
16に対してデータ502の読出し要求を出してそれが
キャッシュミスヒットのときは、キャッシュコントロー
ラ15は、データ502を主メモリ16からホストプロ
セッサ11に対して転送すると同時に、データ502を
含むデータ501からデータ516までの16バイトの
データをキャッシュメモリ12に転送する。
【0006】
【発明が解決しようとする課題】上述したように、従来
のキャッシュシステムにおいては、キャッシュミスヒッ
トのとき、キャッシュヒットの確率を高くするため、ミ
スヒットとなったデータを含む連続する数バイトのデー
タをキャッシュメモリに転送しているが、グラフィック
処理やイメージ処理を行うコンピュータシステムにおい
ては、表示画面上における周辺のデータ、すなわち、主
メモリ内において不連続な位置にあるデータが重要であ
るため、キャッシュミスヒットが多くなって処理速度が
遅くなるという問題点を有している。
のキャッシュシステムにおいては、キャッシュミスヒッ
トのとき、キャッシュヒットの確率を高くするため、ミ
スヒットとなったデータを含む連続する数バイトのデー
タをキャッシュメモリに転送しているが、グラフィック
処理やイメージ処理を行うコンピュータシステムにおい
ては、表示画面上における周辺のデータ、すなわち、主
メモリ内において不連続な位置にあるデータが重要であ
るため、キャッシュミスヒットが多くなって処理速度が
遅くなるという問題点を有している。
【0007】
【課題を解決するための手段】本発明のキャッシュシス
テムは、主メモリの内容の一部を記憶するキャッシュメ
モリと、前記キャッシュメモリに関するデータの流れを
制御するグラフィックスキャッシュコントローラとを備
え、ホストプロセッサから読出し要求があったデータが
前記キャッシュメモリ内に存在しないとき、前記グラフ
ィックスキャッシュコントローラによって前記データを
前記主メモリから前記キャッシュメモリに転送すると同
時に、前記データおよび前記主メモリ内に不連続に位置
しているが表示画面上において前記データの周辺の位置
に相当するデータを前記キャッシュメモリに転送するこ
とを含むものである。
テムは、主メモリの内容の一部を記憶するキャッシュメ
モリと、前記キャッシュメモリに関するデータの流れを
制御するグラフィックスキャッシュコントローラとを備
え、ホストプロセッサから読出し要求があったデータが
前記キャッシュメモリ内に存在しないとき、前記グラフ
ィックスキャッシュコントローラによって前記データを
前記主メモリから前記キャッシュメモリに転送すると同
時に、前記データおよび前記主メモリ内に不連続に位置
しているが表示画面上において前記データの周辺の位置
に相当するデータを前記キャッシュメモリに転送するこ
とを含むものである。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0009】図1は本発明の一実施例を示すブロック
図、図2は、図1の実施例の主メモリに記憶したグラフ
ィックデータを表示画面上に表示したときの表示画像を
示す正面図である。
図、図2は、図1の実施例の主メモリに記憶したグラフ
ィックデータを表示画面上に表示したときの表示画像を
示す正面図である。
【0010】図1において、キャッシュメモリ2は、主
メモリ6の内容の一部を記憶し、ホストプロセッサ1か
ら主メモリ6に対してデータの読出し要求があったと
き、そのデータがキャッシュメモリ2内に存在すると
き、そのデータをホストプロセッサ1に対して高速に転
送する高速メモリである。キャッシュメモリ2に関する
データの流れは、グラフィックスキャッシュコントロー
ラ3によって制御する。
メモリ6の内容の一部を記憶し、ホストプロセッサ1か
ら主メモリ6に対してデータの読出し要求があったと
き、そのデータがキャッシュメモリ2内に存在すると
き、そのデータをホストプロセッサ1に対して高速に転
送する高速メモリである。キャッシュメモリ2に関する
データの流れは、グラフィックスキャッシュコントロー
ラ3によって制御する。
【0011】主メモリ6は、グラフィックデータとし
て、データ101〜103・201〜203・301〜
303を記憶している。これらのグラフィックデータ
は、図2に示すように、画像表示画面10上に表示した
とき、斜線を表わすデータである。
て、データ101〜103・201〜203・301〜
303を記憶している。これらのグラフィックデータ
は、図2に示すように、画像表示画面10上に表示した
とき、斜線を表わすデータである。
【0012】上述のように構成したキャッシュシステム
は、次のように動作する。
は、次のように動作する。
【0013】すなわち、ホストプロセッサ1から主メモ
リ6に対してデータ202の読出し要求を行ったとき、
それがキャッシュヒットになった場合は、データ202
をキャッシュメモリ2からホストプロセッサ1に対して
高速に転送するが、キャッシュミスヒットになった場合
は、データ202を主メモリ6からホストプロセッサ1
に対して転送すると共に、画像表示画面10上において
データ202の周辺のデータとなる9個のデータ101
〜103・201〜203・301〜303を主メモリ
6からキャッシュメモリ2に転送する。
リ6に対してデータ202の読出し要求を行ったとき、
それがキャッシュヒットになった場合は、データ202
をキャッシュメモリ2からホストプロセッサ1に対して
高速に転送するが、キャッシュミスヒットになった場合
は、データ202を主メモリ6からホストプロセッサ1
に対して転送すると共に、画像表示画面10上において
データ202の周辺のデータとなる9個のデータ101
〜103・201〜203・301〜303を主メモリ
6からキャッシュメモリ2に転送する。
【0014】この後ホストプロセッサ1は、内部で演算
処理を行い、その結果をキャッシュメモリ2および主メ
モリ6に書込む。次にホストプロセッサ1は、データ1
02の読出し要求を行うが、このときデータ102はキ
ャッシュメモリ2に存在しているためにキャッシュヒッ
トとなり、データ102は、キャッシュメモリ2からホ
ストプロセッサ1に対して高速に転送される。ホストプ
ロセッサ1は、データ102に関して演算処理を行い、
その結果をキャッシュメモリ2および主メモリ6に書込
む。このような処理を繰返えすことによって斜線の描画
処理を行う。
処理を行い、その結果をキャッシュメモリ2および主メ
モリ6に書込む。次にホストプロセッサ1は、データ1
02の読出し要求を行うが、このときデータ102はキ
ャッシュメモリ2に存在しているためにキャッシュヒッ
トとなり、データ102は、キャッシュメモリ2からホ
ストプロセッサ1に対して高速に転送される。ホストプ
ロセッサ1は、データ102に関して演算処理を行い、
その結果をキャッシュメモリ2および主メモリ6に書込
む。このような処理を繰返えすことによって斜線の描画
処理を行う。
【0015】
【発明の効果】以上説明したように、本発明のキャッシ
ュシステムは、キャッシュミスヒットのとき、主メモリ
上では不連続であるが表示画面上の画像においてはその
キャッシュミスヒットとなったデータの周辺に位置する
データをキャッシュメモリに記憶させることにより、グ
ラフィック処理やイメージ処理を行うときのキャッシュ
ヒット率を向上させることが可能になるという効果があ
り、従って、コンピュータシステムのグラフィック処理
やイメージ処理の処理速度を向上させることができると
いう効果がある。
ュシステムは、キャッシュミスヒットのとき、主メモリ
上では不連続であるが表示画面上の画像においてはその
キャッシュミスヒットとなったデータの周辺に位置する
データをキャッシュメモリに記憶させることにより、グ
ラフィック処理やイメージ処理を行うときのキャッシュ
ヒット率を向上させることが可能になるという効果があ
り、従って、コンピュータシステムのグラフィック処理
やイメージ処理の処理速度を向上させることができると
いう効果がある。
【図1】本発明の一実施例を示すブロック図である。
【図2】図1の実施例の主メモリに記憶したグラフィッ
クデータを表示画面上に表示したときの表示画像を示す
正面図である。
クデータを表示画面上に表示したときの表示画像を示す
正面図である。
【図3】従来のキャッシュシステムの一例を示すブロッ
ク図である。
ク図である。
1・11 ホストプロセッサ 2・12 キャッシュメモリ 3 グラフィックスキャッシュコントローラ 6・16 主メモリ 10 画像表示画面 15 キャッシュコントローラ 101〜103・201〜203・301〜303・5
01〜516 データ
01〜516 データ
Claims (1)
- 【請求項1】 主メモリの内容の一部を記憶するキャッ
シュメモリと、前記キャッシュメモリに関するデータの
流れを制御するグラフィックスキャッシュコントローラ
とを備え、ホストプロセッサから読出し要求があったデ
ータが前記キャッシュメモリ内に存在しないとき、前記
グラフィックスキャッシュコントローラによって前記デ
ータを前記主メモリから前記キャッシュメモリに転送す
ると同時に、前記データおよび前記主メモリ内に不連続
に位置しているが表示画面上において前記データの周辺
の位置に相当するデータを前記キャッシュメモリに転送
することを含むことを特徴とするキャッシュシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4332657A JPH06180669A (ja) | 1992-12-14 | 1992-12-14 | キャッシュシステム |
US08/763,868 US6098151A (en) | 1992-12-14 | 1996-12-11 | Cache memory control system that caches requested data and adjacently displayed data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4332657A JPH06180669A (ja) | 1992-12-14 | 1992-12-14 | キャッシュシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06180669A true JPH06180669A (ja) | 1994-06-28 |
Family
ID=18257419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4332657A Pending JPH06180669A (ja) | 1992-12-14 | 1992-12-14 | キャッシュシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US6098151A (ja) |
JP (1) | JPH06180669A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4813629A (en) * | 1987-03-06 | 1989-03-21 | Daiwa Seiko, Inc. | Fishing reel having a waterproof drag mechanism |
US4852826A (en) * | 1986-12-28 | 1989-08-01 | Shimano Industrial Company Limited | Fishing reel having improved cover and seal structure drag mechanism |
JP2008061151A (ja) * | 2006-09-04 | 2008-03-13 | Fujitsu Ltd | 動画像処理装置及びプリフェッチ制御方法 |
US7447266B2 (en) | 2004-07-27 | 2008-11-04 | Fujitsu Limited | Decoding device and decoding program for video image data |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050055528A1 (en) * | 2002-12-12 | 2005-03-10 | International Business Machines Corporation | Data processing system having a physically addressed cache of disk memory |
US20040117587A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corp. | Hardware managed virtual-to-physical address translation mechanism |
US20040117583A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Apparatus for influencing process scheduling in a data processing system capable of utilizing a virtual memory processing scheme |
US20040117589A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corp. | Interrupt mechanism for a data processing system having hardware managed paging of disk data |
US7017024B2 (en) * | 2002-12-12 | 2006-03-21 | International Business Machines Corporation | Data processing system having no system memory |
US20040117588A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Access request for a data processing system having no system memory |
US20130339620A1 (en) * | 2012-06-15 | 2013-12-19 | Futurewei Technololgies, Inc. | Providing Cache Replacement Notice Using a Cache Miss Request |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4445191A (en) * | 1979-08-13 | 1984-04-24 | Burroughs Corporation | Data word handling enhancement in a page oriented named-data hierarchical memory system |
US4731739A (en) * | 1983-08-29 | 1988-03-15 | Amdahl Corporation | Eviction control apparatus |
US4943908A (en) * | 1987-12-02 | 1990-07-24 | International Business Machines Corporation | Multiple branch analyzer for prefetching cache lines |
US5317716A (en) * | 1988-08-16 | 1994-05-31 | International Business Machines Corporation | Multiple caches using state information indicating if cache line was previously modified and type of access rights granted to assign access rights to cache line |
US5163142A (en) * | 1988-10-28 | 1992-11-10 | Hewlett-Packard Company | Efficient cache write technique through deferred tag modification |
US5130922A (en) * | 1989-05-17 | 1992-07-14 | International Business Machines Corporation | Multiprocessor cache memory system using temporary access states and method for operating such a memory |
US5233702A (en) * | 1989-08-07 | 1993-08-03 | International Business Machines Corporation | Cache miss facility with stored sequences for data fetching |
US5150472A (en) * | 1989-10-20 | 1992-09-22 | International Business Machines Corp. | Cache management method and apparatus for shared, sequentially-accessed, data |
US5394537A (en) * | 1989-12-13 | 1995-02-28 | Texas Instruments Incorporated | Adaptive page placement memory management system |
US5784711A (en) * | 1990-05-18 | 1998-07-21 | Philips Electronics North America Corporation | Data cache prefetching under control of instruction cache |
EP0496439B1 (en) * | 1991-01-15 | 1998-01-21 | Koninklijke Philips Electronics N.V. | Computer system with multi-buffer data cache and method therefor |
US5293609A (en) * | 1991-04-19 | 1994-03-08 | International Business Machines Corporation | Hit-density-based replacement for data cache with prefetching |
US5237694A (en) * | 1991-05-30 | 1993-08-17 | Advanced Micro Devices, Inc. | Processing system and method including lock buffer for controlling exclusive critical problem accesses by each processor |
JP2771374B2 (ja) * | 1991-12-27 | 1998-07-02 | 茨城日本電気株式会社 | プロセッサのページ越処理方式 |
-
1992
- 1992-12-14 JP JP4332657A patent/JPH06180669A/ja active Pending
-
1996
- 1996-12-11 US US08/763,868 patent/US6098151A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US4852826A (en) * | 1986-12-28 | 1989-08-01 | Shimano Industrial Company Limited | Fishing reel having improved cover and seal structure drag mechanism |
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JP2008061151A (ja) * | 2006-09-04 | 2008-03-13 | Fujitsu Ltd | 動画像処理装置及びプリフェッチ制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US6098151A (en) | 2000-08-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |