JPH0618012B2 - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH0618012B2 JPH0618012B2 JP58010315A JP1031583A JPH0618012B2 JP H0618012 B2 JPH0618012 B2 JP H0618012B2 JP 58010315 A JP58010315 A JP 58010315A JP 1031583 A JP1031583 A JP 1031583A JP H0618012 B2 JPH0618012 B2 JP H0618012B2
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Description
【発明の詳細な説明】 本発明は、基準電圧源を用いた定電圧回路に関する。
まず従来の定電圧回路から説明する。
従来の定電圧回路の例として、第１図や第２図の回路が
ある。第１図は定電圧回路として最も基本的な回路例で
ある。第１図において、１はオペアンプ、２はツエナー
ダイオード、３は抵抗であり、ツエナーダイオード２と
抵抗３を直列に接続した回路により基準電圧源４を構成
し、ツエナー電圧Ｖｚを取り出し、オペアンプ１の非反
転入力端子に基準電圧として用いることにより、端子５
に取り出される定電圧回路電圧Ｖregを Ｖreg＝Ｖｚ ………（２０１） と制御する回路方式である。
ある。第１図は定電圧回路として最も基本的な回路例で
ある。第１図において、１はオペアンプ、２はツエナー
ダイオード、３は抵抗であり、ツエナーダイオード２と
抵抗３を直列に接続した回路により基準電圧源４を構成
し、ツエナー電圧Ｖｚを取り出し、オペアンプ１の非反
転入力端子に基準電圧として用いることにより、端子５
に取り出される定電圧回路電圧Ｖregを Ｖreg＝Ｖｚ ………（２０１） と制御する回路方式である。
第２図は、ＭＯＳ集積回路に基準電圧回路として基準電
圧源を設け、定電圧回路を構成した例である。第２図に
おいて、６はオペアンプ、７，８，１１はＰチヤネルＭ
ＯＳＦＥＴ、９はＮチヤネルＭＯＳＦＥＴ、１２は負荷
である。ＭＯＳＦＥＴ７，８，９をそれぞれ直列に接続
し、ＭＯＳＦＥＴ７と８の接続点をＭＯＳＦＥＴ７のゲ
ートに接続し、ＭＯＳＦＥＴ８と９の接続点をＭＯＳＦ
ＥＴ８と９のゲートに接続することによつて、基準電圧
回路１０を構成している。ここで、ＰチヤネルＭＯＳＦ
ＥＴ７，８、ＮチヤネルＭＯＳＦＥＴ９のβをそれぞれ
βｐ０，βｐ１，βＮ１とし、またスレツシュホールド
電圧ヲそれぞれＶＴＰ，ＶＴＰ，ＶＴＮとする。またＭ
ＯＳＦＥＴ７と８の接続点の電位をＶ０，ＭＯＳＦＥＴ
８と９の接続点の電位をＶ１とし、また−ＶＳＳを０電
位の基準にとり、＋ＶＤＤと−ＶＳＳの電位差をＶＤＤ
とすると、ＭＯＳＦＥＴ７，８，９に流れる電流は等し
いから の関係式が成りたち、解くと 但し、 が得られる。
圧源を設け、定電圧回路を構成した例である。第２図に
おいて、６はオペアンプ、７，８，１１はＰチヤネルＭ
ＯＳＦＥＴ、９はＮチヤネルＭＯＳＦＥＴ、１２は負荷
である。ＭＯＳＦＥＴ７，８，９をそれぞれ直列に接続
し、ＭＯＳＦＥＴ７と８の接続点をＭＯＳＦＥＴ７のゲ
ートに接続し、ＭＯＳＦＥＴ８と９の接続点をＭＯＳＦ
ＥＴ８と９のゲートに接続することによつて、基準電圧
回路１０を構成している。ここで、ＰチヤネルＭＯＳＦ
ＥＴ７，８、ＮチヤネルＭＯＳＦＥＴ９のβをそれぞれ
βｐ０，βｐ１，βＮ１とし、またスレツシュホールド
電圧ヲそれぞれＶＴＰ，ＶＴＰ，ＶＴＮとする。またＭ
ＯＳＦＥＴ７と８の接続点の電位をＶ０，ＭＯＳＦＥＴ
８と９の接続点の電位をＶ１とし、また−ＶＳＳを０電
位の基準にとり、＋ＶＤＤと−ＶＳＳの電位差をＶＤＤ
とすると、ＭＯＳＦＥＴ７，８，９に流れる電流は等し
いから の関係式が成りたち、解くと 但し、 が得られる。
βｐ０＜＜βｐ１ βｐ０＜＜βＮ１ と設計すれば、（２０３）式は Ｖ０≒ＶＴＰ＋ＶＴＮ ………（２０４） となる。（２０４）式を見ると、Ｖ０には電源電圧Ｖ
ＤＤの項がないので、基準電圧として使えることがわか
る。
ＤＤの項がないので、基準電圧として使えることがわか
る。
以上によつて構成した基準電圧回路１０の出力Ｖ０をオ
ペアンプ６の反転入力端子に入力し、また定電圧回路の
出力電圧をオペアンプ６の非反転入力端子に入力し、前
記基準電圧回路１０の基準電圧と比較してＰチヤネルＭ
ＯＳＦＥＴ１１のゲート電位を制御し、等価抵抗を調整
することによつて定電圧回路出力端子１３の電位Ｖ
ｒｅｇを Ｖｒｅｇ≒ＶＴＰ＋ＶＴＮ ………（２０５） に制御している。
ペアンプ６の反転入力端子に入力し、また定電圧回路の
出力電圧をオペアンプ６の非反転入力端子に入力し、前
記基準電圧回路１０の基準電圧と比較してＰチヤネルＭ
ＯＳＦＥＴ１１のゲート電位を制御し、等価抵抗を調整
することによつて定電圧回路出力端子１３の電位Ｖ
ｒｅｇを Ｖｒｅｇ≒ＶＴＰ＋ＶＴＮ ………（２０５） に制御している。
以上、第１図，第２図の従来の定電圧回路例の動作を簡
単に説明したが、その得失を述べる前に負荷側の一例と
して、第３図の回路を説明する。
単に説明したが、その得失を述べる前に負荷側の一例と
して、第３図の回路を説明する。
第３図の回路は、発振回路の一部を構成するＣＭＯＳイ
ンバータによる増幅回路である。第３図において、１４
はＰチヤネルＭＯＳＦＥＴ、１５はＮチヤネルＭＯＳＦ
ＥＴ、１６は増幅回路の負荷としてのコンデンサ、１７
は直流バイアス調整用の帰還抵抗である。ＰチヤネルＭ
ＯＳＦＥＴ１４とＮチヤネルＭＯＳＦＥＴ１５のゲート
は共通に接続され、またドレインも共通に接続されてい
る。ＭＯＳＦＥＴ１４と１５のβをそれぞれβＰＣ，β
ＮＣとし、またスレツシュホールド電圧を、それぞれＶ
ＴＰ，ＶＴＮとする。電源電圧をＶＤＤとし、コンデン
サ１６の静電容量をＣとし、入力信号を角周波数ωの正
弦波とすると、入力端子１８から入つた信号が出力端子
１９に出力される信号の振幅比で定義されるゲインＧ
は、入力振幅が小さいときは近似的に と表わされる。また第３図の回路が消費する電流Ｉｃは に比例する、もしくは強い相関がある。第３図の増幅回
路に要求される主な条件として、高いゲインＧが得られ
ることと、消費電流Ｉｃが少ないことがあげられる。し
かしながら、（２０６）式と（２０７）式を見ればわか
るように、ゲインが増加すれば消費電流も増加し、消費
電流を減少させればゲインも低下してしまうという、相
反した要求であることががわかる。したがつて、必要最
小限のゲインを確保して、それに対応する消費電流しか
流さないという方法が考えられるが、その為に（２０
６）式及び（２０７）式の中におけるＶＤＤの値を（Ｖ
ＴＰ＋ＶＴＮ）の値に応じて制御する、つまりほぼ（Ｖ
ＴＰ＋ＶＴＮ）の値を出力する定電圧回路で動作させた
方が、第３図のより回路の負荷の場合には望ましいので
ある。
ンバータによる増幅回路である。第３図において、１４
はＰチヤネルＭＯＳＦＥＴ、１５はＮチヤネルＭＯＳＦ
ＥＴ、１６は増幅回路の負荷としてのコンデンサ、１７
は直流バイアス調整用の帰還抵抗である。ＰチヤネルＭ
ＯＳＦＥＴ１４とＮチヤネルＭＯＳＦＥＴ１５のゲート
は共通に接続され、またドレインも共通に接続されてい
る。ＭＯＳＦＥＴ１４と１５のβをそれぞれβＰＣ，β
ＮＣとし、またスレツシュホールド電圧を、それぞれＶ
ＴＰ，ＶＴＮとする。電源電圧をＶＤＤとし、コンデン
サ１６の静電容量をＣとし、入力信号を角周波数ωの正
弦波とすると、入力端子１８から入つた信号が出力端子
１９に出力される信号の振幅比で定義されるゲインＧ
は、入力振幅が小さいときは近似的に と表わされる。また第３図の回路が消費する電流Ｉｃは に比例する、もしくは強い相関がある。第３図の増幅回
路に要求される主な条件として、高いゲインＧが得られ
ることと、消費電流Ｉｃが少ないことがあげられる。し
かしながら、（２０６）式と（２０７）式を見ればわか
るように、ゲインが増加すれば消費電流も増加し、消費
電流を減少させればゲインも低下してしまうという、相
反した要求であることががわかる。したがつて、必要最
小限のゲインを確保して、それに対応する消費電流しか
流さないという方法が考えられるが、その為に（２０
６）式及び（２０７）式の中におけるＶＤＤの値を（Ｖ
ＴＰ＋ＶＴＮ）の値に応じて制御する、つまりほぼ（Ｖ
ＴＰ＋ＶＴＮ）の値を出力する定電圧回路で動作させた
方が、第３図のより回路の負荷の場合には望ましいので
ある。
さて、第１図の定電圧回路はなるべく一定電圧に保つと
いう思想のもとの回路で、その条件を要求する負荷には
望ましい回路であり、また一般に広く用いられている。
ただし前述したように、第３図に示したような回路の負
荷にとつては、スレッシュホールド電圧の和（ＶＴＰ＋
ＶＴＮ）が製造上の要因によってバラツキが生じた場合
には、それに応じて定電圧回路の出力電圧も変化した方
が好ましいので、第２図に示すような定電圧回路の方が
望ましいことがわかる。したがつて負荷に無関係に、い
つも一定電圧に保つことが必ずしも良いとか云えないこ
とがわかつた。また定電圧回路の出力電圧の温度特性に
ついて考えてみる。
いう思想のもとの回路で、その条件を要求する負荷には
望ましい回路であり、また一般に広く用いられている。
ただし前述したように、第３図に示したような回路の負
荷にとつては、スレッシュホールド電圧の和（ＶＴＰ＋
ＶＴＮ）が製造上の要因によってバラツキが生じた場合
には、それに応じて定電圧回路の出力電圧も変化した方
が好ましいので、第２図に示すような定電圧回路の方が
望ましいことがわかる。したがつて負荷に無関係に、い
つも一定電圧に保つことが必ずしも良いとか云えないこ
とがわかつた。また定電圧回路の出力電圧の温度特性に
ついて考えてみる。
第１図の回路において、ツエナーダイオード２のツエナ
ー電圧は、ある程度の温度特性を持つが、それを打ち消
す温度特性を持つ抵抗素子を抵抗３に用いれば、定電圧
回路の温度特性を殆ど消すことも出来る。しかし第３図
の増幅回路のゲインは（２０６）式で表わされるので、
ゲインと密接な関係にある発振回路としての発振停止電
圧ＶOSCはβやスレッシュホールド電圧が温度特性を持
つので、やはり温度特性を持つ。
ー電圧は、ある程度の温度特性を持つが、それを打ち消
す温度特性を持つ抵抗素子を抵抗３に用いれば、定電圧
回路の温度特性を殆ど消すことも出来る。しかし第３図
の増幅回路のゲインは（２０６）式で表わされるので、
ゲインと密接な関係にある発振回路としての発振停止電
圧ＶOSCはβやスレッシュホールド電圧が温度特性を持
つので、やはり温度特性を持つ。
第４図において、２０は発振停止電圧の温度特性の例を
示すものであり、２１は第１図の定電圧回路の出力電圧
の温度特性の例を示すものである。ＭＯＳＦＥＴのβは
温度上昇に対し低下し、スレッシュホールド電圧も低下
するが、スレッシュホールド電圧の温度特性の方が（２
０６）式においては影響力が大きいので、発振停止電圧
は温度上昇とともに低下する。逆に低温時に発振停止電
圧は高くなる。一方、定電圧回路の出力電圧は殆ど温度
特性を持たないとすると、第４図の特性に示すように２
０と２１はある温度で逆転する。この場合には、低温時
において発振が停止してしまうことを意味する。つまり
定電圧回路の出力電圧が温度特性を持たないことが、必
ずしも良いことばかりではないことがわかる。
示すものであり、２１は第１図の定電圧回路の出力電圧
の温度特性の例を示すものである。ＭＯＳＦＥＴのβは
温度上昇に対し低下し、スレッシュホールド電圧も低下
するが、スレッシュホールド電圧の温度特性の方が（２
０６）式においては影響力が大きいので、発振停止電圧
は温度上昇とともに低下する。逆に低温時に発振停止電
圧は高くなる。一方、定電圧回路の出力電圧は殆ど温度
特性を持たないとすると、第４図の特性に示すように２
０と２１はある温度で逆転する。この場合には、低温時
において発振が停止してしまうことを意味する。つまり
定電圧回路の出力電圧が温度特性を持たないことが、必
ずしも良いことばかりではないことがわかる。
第５図において、第２図に示す定電圧回路の出力電圧の
温度特性を示す。第２図の定電圧回路の出力電圧は（２
０５）式で表わされるように、ほぼスレッシュホールド
電圧の和となつているので、やはりスレッシュホールド
電圧の和の関係する発振停止電圧の温度特性２０と比較
的近い温度特性を持つが、発振停止電圧に関係するβの
温度特性に無関係な分だけ、第２図の定電圧回路の出力
電圧の温度特性２２は、発振停止電圧の温度特性２０と
異なつている。したがつて第５図の場合には、高温で発
振が停止してしまうことを意味している。第２図の定電
圧回路は、第３図の回路の負荷としての要求に比較的あ
わせて設計した回路であるが、温度特性の微妙な特性ま
で合わせることは、なかなか難しいことを示唆してい
る。
温度特性を示す。第２図の定電圧回路の出力電圧は（２
０５）式で表わされるように、ほぼスレッシュホールド
電圧の和となつているので、やはりスレッシュホールド
電圧の和の関係する発振停止電圧の温度特性２０と比較
的近い温度特性を持つが、発振停止電圧に関係するβの
温度特性に無関係な分だけ、第２図の定電圧回路の出力
電圧の温度特性２２は、発振停止電圧の温度特性２０と
異なつている。したがつて第５図の場合には、高温で発
振が停止してしまうことを意味している。第２図の定電
圧回路は、第３図の回路の負荷としての要求に比較的あ
わせて設計した回路であるが、温度特性の微妙な特性ま
で合わせることは、なかなか難しいことを示唆してい
る。
以上、従来の定電圧回路は、定電圧に保つという思想の
もとに構成された回路が主であるが、負荷側の特性が製
造上のバラツキを生じたり、温度特性を持つ場合には定
電圧を保ち続けることは、却つて悪い結果を招く。また
温度特性が結果的に入つているが、設計思想が不充分な
為、負荷側にとつて望ましい特性には必ずしもなつてい
ない回路が多かつた。また、従来の定電圧回路は、基準
電圧源の温度補償をするという補助的な素子や回路は用
いられていたが、原則的に１個の基準電圧源のみによつ
て構成されていたので、回路としての設計の自由度は制
限され、必ずしも満足な特性の回路が得られるとは限ら
なかつた。
もとに構成された回路が主であるが、負荷側の特性が製
造上のバラツキを生じたり、温度特性を持つ場合には定
電圧を保ち続けることは、却つて悪い結果を招く。また
温度特性が結果的に入つているが、設計思想が不充分な
為、負荷側にとつて望ましい特性には必ずしもなつてい
ない回路が多かつた。また、従来の定電圧回路は、基準
電圧源の温度補償をするという補助的な素子や回路は用
いられていたが、原則的に１個の基準電圧源のみによつ
て構成されていたので、回路としての設計の自由度は制
限され、必ずしも満足な特性の回路が得られるとは限ら
なかつた。
本発明は、従来の「定電圧回路は定電圧に保つ」という
思想から脱却し、負荷側にとつて最も望ましい特性を、
定電圧回路に積極的に与える回路、及び回路の設計方式
を提供するものである。
思想から脱却し、負荷側にとつて最も望ましい特性を、
定電圧回路に積極的に与える回路、及び回路の設計方式
を提供するものである。
本発明の本質は、異なる特性を持つた複数個の基準電圧
源の各特性を合成することにより、任意の特性を持つた
定電圧回路を得ることにある。
源の各特性を合成することにより、任意の特性を持つた
定電圧回路を得ることにある。
以下、本発明を実施例に基づき詳しく説明する。なお、
以下の説明において、前述した「負荷側にとつて最も望
ましい特性」の「特性」とは、何でも良い訳であるが、
わかり易さのため温度特性を例にあげて説明する。また
回路動作が本質的に同じであれば、どの様な回路でも良
いが、以下の説明ではＭＯＳ集積回路の例で説明する。
以下の説明において、前述した「負荷側にとつて最も望
ましい特性」の「特性」とは、何でも良い訳であるが、
わかり易さのため温度特性を例にあげて説明する。また
回路動作が本質的に同じであれば、どの様な回路でも良
いが、以下の説明ではＭＯＳ集積回路の例で説明する。
第６図は、本発明を説明するための定電圧回路の第１の
実施例である。
実施例である。
第６図において、破線１０で示す中の回路は、第２図に
おいて説明したＰチヤネルＭＯＳＦＥＴ７，８とＮチヤ
ネルＭＯＳＦＥＴ９によつてスレツシュホールド電圧の
和の電圧を出力する基準電圧回路１０と同じ回路であ
る。したがつて第６図における第１の基準電圧回路１０
は、基準電圧として（２０４）式に示す電圧がＭＯＳＦ
ＥＴ８と７の接続点より得られる。破線２７で示す中の
回路は、第２の基準電圧回路である。第２の基準電圧回
路２７において、２３，２４はＰチヤネルＭＯＳＦＥＴ
であり、２５，２６はＮチヤネルＭＯＳＦＥＴである。
ＰチヤネルＭＯＳＦＥＴ２３及び２４のソースは＋Ｖ
ＤＤに接続され、ＮチヤネルＭＯＳＦＥＴ２５及び２６
のソースは−ＶＳＳに接続されている。ＰチヤネルＭＯ
ＳＦＥＴ２３のドレインとＮチヤネルＭＯＳＦＥＴ２５
のドレインは接続されている。ＰチヤネルＭＯＳＦＥＴ
２４のドレインとＮチヤネルＭＯＳＦＥＴ２６のドレイ
ンは接続されている。ＰチヤネルＭＯＳＦＥＴ２３のゲ
ートはＰチヤネルＭＯＳＦＥＴ２３のドレインに接続さ
れている。ＰチヤネルＭＯＳＦＥＴ２４のゲートは−Ｖ
ＳＳに接続されている。ＮチヤネルＭＯＳＦＥＴ２５と
２６のゲートは、共にＮチヤネルＭＯＳＦＥＴ２６のド
レインに接続されている。ここで、ＰチヤネルＭＯＳＦ
ＥＴ２３と２４のβをβｐ２とし、スレツシユホールド
電圧をそれぞれＶＴＰＬ，ＶＴＰＨとする。Ｎチヤネル
ＭＯＳＦＥＴ２５と２６のβを共にβＮ２としし、スレ
ツシユホールド電圧を共にＶＴＮとする。また、−Ｖ
ＳＳを０電位にとり、＋ＶＤＤと−ＶＳＳの電位差をＶ
ＤＤとし、ＭＯＳＦＥＴ２３と２５の接続点の電位をＶ
２とし、ＭＯＳＦＥＴ２４と２６の接続点の電位をＶ３
とする。このとき、ＭＯＳＦＥＴ２３，２４，２５，２
６がすべての飽和領域で動作したとすると、ＭＯＳＦＥ
Ｔ２３と２５に流れる電流は等しいから の関係式が得られる。またＭＯＳＦＥＴ２４と２６に流
れる電流は等しいから の関係式が得られる。（２０８），（２０９）式を解く
ことにより Ｖ２＝ＶＴＰＨ−ＶＴＰＬ ………（２１０） となる。したがつて第２の基準電圧回路２７は、ＭＯＳ
ＦＥＴ２３と２５の接続点より（２１０）式で表わされ
る基準電圧が取り出される。２８，２９は非常にゲイン
の高いオペアンプである。３０，３１はＰチヤネルＭＯ
ＳＦＥＴであり、それぞれ抵抗値制御回路の役目をして
いる。３２は負荷である。ＰチヤネルＭＯＳＦＥＴ３０
と３１は、並列に接続された回路となつて負荷３２と直
列に接続され、電源間に接続されている。ＰチヤネルＭ
ＯＳＦＥＴ３０と３１の並列回路と負荷３２の接続点が
定電圧回路の出力端子３３となつている。オペアンプ２
８の反転入力端子には、第１の基準電圧回路１０の出力
が接続され、オペアンプ２９の反転入力端子には、第２
の基準電圧回路２７の出力が接続されている。オペアン
プ２８と２９の非反転入力端子には、共に定電圧回路の
出力端子３３が入力している。オペアンプ２８の出力
は、ＰチヤネルＭＯＳＦＥＴ３０のゲートに接続され、
オペアンプ２９の出力は、ＰチヤネルＭＯＳＦＥＴ３１
のゲートに接続されている。
おいて説明したＰチヤネルＭＯＳＦＥＴ７，８とＮチヤ
ネルＭＯＳＦＥＴ９によつてスレツシュホールド電圧の
和の電圧を出力する基準電圧回路１０と同じ回路であ
る。したがつて第６図における第１の基準電圧回路１０
は、基準電圧として（２０４）式に示す電圧がＭＯＳＦ
ＥＴ８と７の接続点より得られる。破線２７で示す中の
回路は、第２の基準電圧回路である。第２の基準電圧回
路２７において、２３，２４はＰチヤネルＭＯＳＦＥＴ
であり、２５，２６はＮチヤネルＭＯＳＦＥＴである。
ＰチヤネルＭＯＳＦＥＴ２３及び２４のソースは＋Ｖ
ＤＤに接続され、ＮチヤネルＭＯＳＦＥＴ２５及び２６
のソースは−ＶＳＳに接続されている。ＰチヤネルＭＯ
ＳＦＥＴ２３のドレインとＮチヤネルＭＯＳＦＥＴ２５
のドレインは接続されている。ＰチヤネルＭＯＳＦＥＴ
２４のドレインとＮチヤネルＭＯＳＦＥＴ２６のドレイ
ンは接続されている。ＰチヤネルＭＯＳＦＥＴ２３のゲ
ートはＰチヤネルＭＯＳＦＥＴ２３のドレインに接続さ
れている。ＰチヤネルＭＯＳＦＥＴ２４のゲートは−Ｖ
ＳＳに接続されている。ＮチヤネルＭＯＳＦＥＴ２５と
２６のゲートは、共にＮチヤネルＭＯＳＦＥＴ２６のド
レインに接続されている。ここで、ＰチヤネルＭＯＳＦ
ＥＴ２３と２４のβをβｐ２とし、スレツシユホールド
電圧をそれぞれＶＴＰＬ，ＶＴＰＨとする。Ｎチヤネル
ＭＯＳＦＥＴ２５と２６のβを共にβＮ２としし、スレ
ツシユホールド電圧を共にＶＴＮとする。また、−Ｖ
ＳＳを０電位にとり、＋ＶＤＤと−ＶＳＳの電位差をＶ
ＤＤとし、ＭＯＳＦＥＴ２３と２５の接続点の電位をＶ
２とし、ＭＯＳＦＥＴ２４と２６の接続点の電位をＶ３
とする。このとき、ＭＯＳＦＥＴ２３，２４，２５，２
６がすべての飽和領域で動作したとすると、ＭＯＳＦＥ
Ｔ２３と２５に流れる電流は等しいから の関係式が得られる。またＭＯＳＦＥＴ２４と２６に流
れる電流は等しいから の関係式が得られる。（２０８），（２０９）式を解く
ことにより Ｖ２＝ＶＴＰＨ−ＶＴＰＬ ………（２１０） となる。したがつて第２の基準電圧回路２７は、ＭＯＳ
ＦＥＴ２３と２５の接続点より（２１０）式で表わされ
る基準電圧が取り出される。２８，２９は非常にゲイン
の高いオペアンプである。３０，３１はＰチヤネルＭＯ
ＳＦＥＴであり、それぞれ抵抗値制御回路の役目をして
いる。３２は負荷である。ＰチヤネルＭＯＳＦＥＴ３０
と３１は、並列に接続された回路となつて負荷３２と直
列に接続され、電源間に接続されている。ＰチヤネルＭ
ＯＳＦＥＴ３０と３１の並列回路と負荷３２の接続点が
定電圧回路の出力端子３３となつている。オペアンプ２
８の反転入力端子には、第１の基準電圧回路１０の出力
が接続され、オペアンプ２９の反転入力端子には、第２
の基準電圧回路２７の出力が接続されている。オペアン
プ２８と２９の非反転入力端子には、共に定電圧回路の
出力端子３３が入力している。オペアンプ２８の出力
は、ＰチヤネルＭＯＳＦＥＴ３０のゲートに接続され、
オペアンプ２９の出力は、ＰチヤネルＭＯＳＦＥＴ３１
のゲートに接続されている。
さて、以上の回路構成において、第１の基準電圧回路１
０とオペアンプ２８とゲート電位によつて等価抵抗が制
限されるＰチヤネルＭＯＳＦＥＴ３０からなる回路系列
は、原則的に定電圧回路の出力端子３３の電位を（２０
４）式で表わされるスレツシユホールド電圧の和の電圧
を保つように作用し、また第２の基準電圧回路２７とオ
ペアンプ２９とＰチヤネルＭＯＳＦＥＴ３１からなる回
路系列は、原則的に定電圧回路の出力端子３３の電位を
（２１０）式で表わされるスレツシユホールド電圧の差
の電圧に保つように作用する。ところでスレツシユホー
ルド電圧は負の温度特性を持つ、つまり温度の上昇にと
もないスレツシユホールド電圧は低下する。したがつて
（２０４）式で表わされるようなスレツシユホールド電
圧の和の電圧を出力する第１の基準電圧回路１０の出力
Ｖ０は、第７図における特性線２３で示すような特性と
なる。また（２１０）式で表わされるようなスレツシユ
ホールド電圧の差の電圧を出力する第２の基準電圧回路
２７の出力Ｖ２は、温度特性が打ち消されて第７図にお
ける特性線３４で示すような特性となる。
０とオペアンプ２８とゲート電位によつて等価抵抗が制
限されるＰチヤネルＭＯＳＦＥＴ３０からなる回路系列
は、原則的に定電圧回路の出力端子３３の電位を（２０
４）式で表わされるスレツシユホールド電圧の和の電圧
を保つように作用し、また第２の基準電圧回路２７とオ
ペアンプ２９とＰチヤネルＭＯＳＦＥＴ３１からなる回
路系列は、原則的に定電圧回路の出力端子３３の電位を
（２１０）式で表わされるスレツシユホールド電圧の差
の電圧に保つように作用する。ところでスレツシユホー
ルド電圧は負の温度特性を持つ、つまり温度の上昇にと
もないスレツシユホールド電圧は低下する。したがつて
（２０４）式で表わされるようなスレツシユホールド電
圧の和の電圧を出力する第１の基準電圧回路１０の出力
Ｖ０は、第７図における特性線２３で示すような特性と
なる。また（２１０）式で表わされるようなスレツシユ
ホールド電圧の差の電圧を出力する第２の基準電圧回路
２７の出力Ｖ２は、温度特性が打ち消されて第７図にお
ける特性線３４で示すような特性となる。
第７図において、特性線２３と特性線３４はある温度で
交差し、低温においてはＶ０＞Ｖ２，高温においてはＶ
２＞Ｖ０となる。さて第６図の回路の動作を考える。ま
ずＶ０＞Ｖ２を満たす低温領域において、定電圧回路出
力端子３３の電位Ｖｒｅｇとの間に (i) Ｖｒｅｇ＜Ｖ２＜Ｖ０ の関係にあるときは、オペアンプ２８と２９は共に反転
入力端子の電位が非反転入力端子の電位より高く、かつ
オペアンプ２８と２９のゲインは非常に高いので、オペ
アンプ２８，２９の出力は共にほぼ−ＶＳＳ（０電位）
に近くなり、ＰチヤネルＭＯＳＦＥＴ３０，３１の等価
抵抗は共に小さくなつて、定電圧回路出力端子３３の電
位は高くなるように修正される。
交差し、低温においてはＶ０＞Ｖ２，高温においてはＶ
２＞Ｖ０となる。さて第６図の回路の動作を考える。ま
ずＶ０＞Ｖ２を満たす低温領域において、定電圧回路出
力端子３３の電位Ｖｒｅｇとの間に (i) Ｖｒｅｇ＜Ｖ２＜Ｖ０ の関係にあるときは、オペアンプ２８と２９は共に反転
入力端子の電位が非反転入力端子の電位より高く、かつ
オペアンプ２８と２９のゲインは非常に高いので、オペ
アンプ２８，２９の出力は共にほぼ−ＶＳＳ（０電位）
に近くなり、ＰチヤネルＭＯＳＦＥＴ３０，３１の等価
抵抗は共に小さくなつて、定電圧回路出力端子３３の電
位は高くなるように修正される。
(ii) Ｖｒｅｇ＝Ｖ２＜Ｖ０ の関係にあるときは、ＰチヤネルＭＯＳＦＥＴ３１の等
価抵抗は、Ｖｒｅｇ＝Ｖ２を保つように変らないが、オ
ペアンプ２８の反転入力端子の電Ｖ０は非反転入力端子
の電位Ｖｒｅｇより高いので、オペアンプ２８の出力は
ほぼ−ＶＳＳに近くなり、ＰチヤネルＭＯＳＦＥＴ３０
の等価抵抗は小さくなり、定電圧回路出力端子３３の電
位Ｖｒｅｇを高くするように作用する。ここでＰチヤネ
ルＭＯＳＦＥＴ３１の等価抵抗はＶｒｅｇ＝Ｖ２を保つ
値であり、ＰチヤネルＭＯＳＦＥＴ３０の等価抵抗はＶ
ｒｅｇ＞Ｖ２とするような値となるが、ＰチヤネルＭＯ
ＳＦＥＴ３０と３１は並列に接続されているので、Ｐチ
ヤネルＭＯＳＦＥＴ３０が優先して作用し、定電圧回路
出力ＶｒｅｇはＶ２より高くなる。
価抵抗は、Ｖｒｅｇ＝Ｖ２を保つように変らないが、オ
ペアンプ２８の反転入力端子の電Ｖ０は非反転入力端子
の電位Ｖｒｅｇより高いので、オペアンプ２８の出力は
ほぼ−ＶＳＳに近くなり、ＰチヤネルＭＯＳＦＥＴ３０
の等価抵抗は小さくなり、定電圧回路出力端子３３の電
位Ｖｒｅｇを高くするように作用する。ここでＰチヤネ
ルＭＯＳＦＥＴ３１の等価抵抗はＶｒｅｇ＝Ｖ２を保つ
値であり、ＰチヤネルＭＯＳＦＥＴ３０の等価抵抗はＶ
ｒｅｇ＞Ｖ２とするような値となるが、ＰチヤネルＭＯ
ＳＦＥＴ３０と３１は並列に接続されているので、Ｐチ
ヤネルＭＯＳＦＥＴ３０が優先して作用し、定電圧回路
出力ＶｒｅｇはＶ２より高くなる。
(iii) Ｖ２＜Ｖｒｅｇ＜Ｖ０ の関係にあるときは、オペアンプ２８では反転入力端子
の電位Ｖ０が非反転入力端子の電位Ｖｒｅｇより高いの
で、オペアンプ２８の出力は−ＶＳＳに近くなり、Ｐチ
ヤネルＭＯＳＦＥＴ３０の等価抵抗は小さくなる。一
方、オペアンプ２９では、反転入力端子の電位Ｖ２が非
反転入力端子の電位Ｖｒｅｇより低いので、オペアンプ
２９の出力は＋ＶＤＤに近くなり、ＰチヤネルＭＯＳＦ
ＥＴ３１の等価抵抗は大きくなる。つまりＰチヤネルＭ
ＯＳＦＥＴ３０と３１は逆の方向に作用するが、Ｐチヤ
ネルＭＯＳＦＥＴ３０と３１は並列回路になつているの
で、並列回路におけるＯＮとＯＦＦの優先関係と同様
に、等価抵抗が小さくなるＰチヤネルＭＯＳＦＥＴ３０
の作用が優先してＶｒｅｇは高い方向へ修正される。
の電位Ｖ０が非反転入力端子の電位Ｖｒｅｇより高いの
で、オペアンプ２８の出力は−ＶＳＳに近くなり、Ｐチ
ヤネルＭＯＳＦＥＴ３０の等価抵抗は小さくなる。一
方、オペアンプ２９では、反転入力端子の電位Ｖ２が非
反転入力端子の電位Ｖｒｅｇより低いので、オペアンプ
２９の出力は＋ＶＤＤに近くなり、ＰチヤネルＭＯＳＦ
ＥＴ３１の等価抵抗は大きくなる。つまりＰチヤネルＭ
ＯＳＦＥＴ３０と３１は逆の方向に作用するが、Ｐチヤ
ネルＭＯＳＦＥＴ３０と３１は並列回路になつているの
で、並列回路におけるＯＮとＯＦＦの優先関係と同様
に、等価抵抗が小さくなるＰチヤネルＭＯＳＦＥＴ３０
の作用が優先してＶｒｅｇは高い方向へ修正される。
(iv) Ｖ２＜Ｖｒｅｇ＝Ｖ０ の関係にあるときは、オペアンプ２８では反転入力端子
の電位Ｖ０と非反転入力端子の電位Ｖｒｅｇは等しいの
で、ＰチヤネルＭＯＳＦＥＴ３０の等価抵抗はＶｒｅｇ
＝Ｖ０を保つように作用する。またオペアンプ２９で
は、反転入力端子の電位Ｖ２は非反転入力端子の電位Ｖ
ｒｅｇより小さいので、オペアンプ２９の出力は＋Ｖ
ＤＤに近くなり、ＰチヤネルＭＯＳＦＥＴ３１の等価抵
抗は非常に大きく、事実上ＯＦＦしてしまつている。し
たがつてＶｒｅｇ＝Ｖ０で安定する。
の電位Ｖ０と非反転入力端子の電位Ｖｒｅｇは等しいの
で、ＰチヤネルＭＯＳＦＥＴ３０の等価抵抗はＶｒｅｇ
＝Ｖ０を保つように作用する。またオペアンプ２９で
は、反転入力端子の電位Ｖ２は非反転入力端子の電位Ｖ
ｒｅｇより小さいので、オペアンプ２９の出力は＋Ｖ
ＤＤに近くなり、ＰチヤネルＭＯＳＦＥＴ３１の等価抵
抗は非常に大きく、事実上ＯＦＦしてしまつている。し
たがつてＶｒｅｇ＝Ｖ０で安定する。
(v) Ｖ２＜Ｖ０＜Ｖｒｅｇ の関係にあるときは、オペアンプ２８と２９は共に反転
入力端子の電位が非反転入力端子の電位より低いので、
オペアンプ２８と２９の出力は共にＶＤＤに近くなり、
ＰチヤネルＭＯＳＦＥＴ３０と３１の等価抵抗は共に大
きくなつて、定電圧回路出力電位Ｖｒｅｇは低くなるよ
うに修正される。
入力端子の電位が非反転入力端子の電位より低いので、
オペアンプ２８と２９の出力は共にＶＤＤに近くなり、
ＰチヤネルＭＯＳＦＥＴ３０と３１の等価抵抗は共に大
きくなつて、定電圧回路出力電位Ｖｒｅｇは低くなるよ
うに修正される。
以上、(i)〜(v)までの場合を総合すると、Ｖ０＞Ｖ２の
場合には、Ｖｒｅｇ＝Ｖ０で安定する。つまり、高い方
の基準電圧で定電圧回路の出力は安定することがわか
る。したがつて第７図に見るように、高温でＶ２＞Ｖ０
となると、この領域では定電圧回路の出力Ｖｒｅｇは高
い方の基準電圧Ｖ２で安定しＶｒｅｇ＝Ｖ２となる。し
たがつて第６図の回路の場合、定電圧回路出力Ｖｒｅｇ
は第１の基準電圧回路１０の出力電圧Ｖ０と第２の基準
電圧回路２７の出力電圧Ｖ２の高い方の電圧となるの
で、第８図に示す太い実線３５の特性を持つことにな
る。第７図と第８図における特性線２０は、前述した第
３図の回路を含む発振回路の発振停止電圧の温度特性を
示すものであり、温度係数は特性線２３と３４の温度係
数の中間の値を持つている。したがつて、特性線２３を
持つ基準電圧源による定電圧回路で第３図の回路を動作
させた場合、高温で発振が停止し、また特性線３４を持
つ基準電圧源による定電圧回路で第３図の回路を動作さ
せた場合、低温で発振が停止するので、特性線２３もし
くは３４のどちらかひとつを持つ基準電圧源の定電圧回
路では、どちらの場合でも第３図の回路の動作を温度の
広い領域にわたつて満足させられることは出来ないが、
特性線２３と３４を合成する第６図の定電圧回路は、第
８図の太い実線３５の特性線を持つことになるので、低
温でも高温でも発振停止電圧の特性線２０を常に上まわ
ることになり、第３図の回路の動作を温度の広い範囲で
満足する定電圧回路となることがわかる。なお、第８図
における破線は、第７図における特性線２３及び３４の
一部である。
場合には、Ｖｒｅｇ＝Ｖ０で安定する。つまり、高い方
の基準電圧で定電圧回路の出力は安定することがわか
る。したがつて第７図に見るように、高温でＶ２＞Ｖ０
となると、この領域では定電圧回路の出力Ｖｒｅｇは高
い方の基準電圧Ｖ２で安定しＶｒｅｇ＝Ｖ２となる。し
たがつて第６図の回路の場合、定電圧回路出力Ｖｒｅｇ
は第１の基準電圧回路１０の出力電圧Ｖ０と第２の基準
電圧回路２７の出力電圧Ｖ２の高い方の電圧となるの
で、第８図に示す太い実線３５の特性を持つことにな
る。第７図と第８図における特性線２０は、前述した第
３図の回路を含む発振回路の発振停止電圧の温度特性を
示すものであり、温度係数は特性線２３と３４の温度係
数の中間の値を持つている。したがつて、特性線２３を
持つ基準電圧源による定電圧回路で第３図の回路を動作
させた場合、高温で発振が停止し、また特性線３４を持
つ基準電圧源による定電圧回路で第３図の回路を動作さ
せた場合、低温で発振が停止するので、特性線２３もし
くは３４のどちらかひとつを持つ基準電圧源の定電圧回
路では、どちらの場合でも第３図の回路の動作を温度の
広い領域にわたつて満足させられることは出来ないが、
特性線２３と３４を合成する第６図の定電圧回路は、第
８図の太い実線３５の特性線を持つことになるので、低
温でも高温でも発振停止電圧の特性線２０を常に上まわ
ることになり、第３図の回路の動作を温度の広い範囲で
満足する定電圧回路となることがわかる。なお、第８図
における破線は、第７図における特性線２３及び３４の
一部である。
第９図は、本発明を説明するための定電圧回路の第２の
実施例である。第６図は２個の基準電圧源を用い、２個
の抵抗値制御回路を並列に接続した場合であつたが、第
９図は更に拡張して３個の基準電圧源を用い、３個の抵
抗値制御回路を並列にした場合の回路である。第９図に
おいて、３９は第１の基準電圧源、４０は第２の基準電
圧源、４１は第３の基準電圧源である。３６，３７，３
８はゲインの非常に高いオペアンプである。４２，４
３，４４はＰチヤネルＭＯＳＦＥＴであり、それぞれ抵
抗値制御回路の役目をする。４５は負荷である。Ｐチヤ
ネルＭＯＳＦＥＴ４２と４３と４４は、並列に接続され
た回路となつて負荷４５と直列に接続され、電源間に接
続されている。ＰチヤネルＭＯＳＦＥＴ４２，４３，４
４の並列回路と負荷４５の接続点が、定電圧回路の出力
端子４６となつている。オペアンプ３６の反転入力端子
には、第１の基準電圧源３９の出力が接続され、オペア
ンプ３７の反転入力端子には第２の基準電圧源４０の出
力が接続され、オペアンプ３８の反転入力端子には、第
３の基準電圧源４１の出力が接続されている。オペアン
プ３６，３７，３８の非反転入力端子には、共に定電圧
回路の出力端子４６が入力している。オペアンプ３６の
出力は、ＰチヤネルＭＯＳＦＥＴ４２のゲートに接続さ
れ、オペアンプ３７の出力はＰチヤネルＭＯＳＦＥＴ４
３のゲートに接続され、オペアンプ３８の出力はＰチヤ
ネルＭＯＳＦＥＴ４４のゲートに接続されている。
実施例である。第６図は２個の基準電圧源を用い、２個
の抵抗値制御回路を並列に接続した場合であつたが、第
９図は更に拡張して３個の基準電圧源を用い、３個の抵
抗値制御回路を並列にした場合の回路である。第９図に
おいて、３９は第１の基準電圧源、４０は第２の基準電
圧源、４１は第３の基準電圧源である。３６，３７，３
８はゲインの非常に高いオペアンプである。４２，４
３，４４はＰチヤネルＭＯＳＦＥＴであり、それぞれ抵
抗値制御回路の役目をする。４５は負荷である。Ｐチヤ
ネルＭＯＳＦＥＴ４２と４３と４４は、並列に接続され
た回路となつて負荷４５と直列に接続され、電源間に接
続されている。ＰチヤネルＭＯＳＦＥＴ４２，４３，４
４の並列回路と負荷４５の接続点が、定電圧回路の出力
端子４６となつている。オペアンプ３６の反転入力端子
には、第１の基準電圧源３９の出力が接続され、オペア
ンプ３７の反転入力端子には第２の基準電圧源４０の出
力が接続され、オペアンプ３８の反転入力端子には、第
３の基準電圧源４１の出力が接続されている。オペアン
プ３６，３７，３８の非反転入力端子には、共に定電圧
回路の出力端子４６が入力している。オペアンプ３６の
出力は、ＰチヤネルＭＯＳＦＥＴ４２のゲートに接続さ
れ、オペアンプ３７の出力はＰチヤネルＭＯＳＦＥＴ４
３のゲートに接続され、オペアンプ３８の出力はＰチヤ
ネルＭＯＳＦＥＴ４４のゲートに接続されている。
さて、以上の回路構成は、第６図の回路の原理を拡張し
ただけであり、並列回路においては、等価抵抗値の低い
方が優先して作用する原則は、３個の場合でも変らない
ので、第９図の定電圧回路の出力電圧Ｖｒｅｇは、第
１，第２，第３の基準電圧源３９，４０，４１の出力電
圧の中で最も高い電圧に制御される。したがつて第１０
図において、特性線４７を第１の基準電圧源３９の出力
電圧特性、特性線４８を第２の基準電圧源４０の出力電
圧特性、特性線４９を第３の基準電圧源４１の出力電圧
特性とすると、第９図の定電圧回路の出力電圧Ｖｒｅｇ
の特性は、第１１図に示す太い実線５０のように合成さ
れた特性となる。なお第１１図における破線は、第１０
図における特性線４７，４８，４９の一部である。
ただけであり、並列回路においては、等価抵抗値の低い
方が優先して作用する原則は、３個の場合でも変らない
ので、第９図の定電圧回路の出力電圧Ｖｒｅｇは、第
１，第２，第３の基準電圧源３９，４０，４１の出力電
圧の中で最も高い電圧に制御される。したがつて第１０
図において、特性線４７を第１の基準電圧源３９の出力
電圧特性、特性線４８を第２の基準電圧源４０の出力電
圧特性、特性線４９を第３の基準電圧源４１の出力電圧
特性とすると、第９図の定電圧回路の出力電圧Ｖｒｅｇ
の特性は、第１１図に示す太い実線５０のように合成さ
れた特性となる。なお第１１図における破線は、第１０
図における特性線４７，４８，４９の一部である。
以上、第６図においては、２個の基準電圧源の場合、第
９図においては３個の基準電圧源の場合について述べた
が、一般に基準電圧源がいくつの場合であつても、抵抗
値制御回路が並列に接続されていると、定電圧回路の出
力電圧は複数個の基準電圧源の最も高い値が合成された
特性となる。
９図においては３個の基準電圧源の場合について述べた
が、一般に基準電圧源がいくつの場合であつても、抵抗
値制御回路が並列に接続されていると、定電圧回路の出
力電圧は複数個の基準電圧源の最も高い値が合成された
特性となる。
第１２図は、本発明を説明するための定電圧回路の第３
の実施例である。前述した第６図と第９図の回路におい
ては、基準電圧源も定電圧回路出力も−ＶＤＤ（０電
位）を基準にしたものであるが、第１２図においては基
準電圧源も定電圧回路出力も＋ＶＤＤを基準にするもの
である。第１２図において、５４は＋ＶＤＤを基準とす
る第１の基準電圧源、５５も同様の第２の基準電圧源、
５６も同様の第３の基準電圧源である。５１，５２，５
３は、非常にゲインの高いオペアンプである。５７，５
８，５９はＮチヤネルＭＯＳＦＥＴであり、それぞれ抵
抗値制御回路の役目をする。６０は負荷である。Ｎチヤ
ネルＭＯＳＦＥＴ５７と５８と５９は、並列に接続され
た回路となつて負荷６０と直列に接続され、電源間に接
続されている。ＮチヤネルＭＯＳＦＥＴ５７，５８，５
９の並列回路と負荷６０の接続点が、定電圧回路の出力
端子６１となつている。オペアンプ５１の反転入力端子
には、第１の基準電圧源５４の出力が接続され、オペア
ンプ５２の反転入力端子には第２の基準電圧源５５の出
力が接続され、オペアンプ５３の反転入力端子には第３
の基準電圧源５６の出力が接続されている。オペアンプ
５１，５２，５３の非反転入力端子には、ともに定電圧
回路の出力端子６１が入力している。オペアンプ５１の
出力は、ＮチヤネルＭＯＳＦＥＴ５７のゲートに接続さ
れ、オペアンプ５２の出力は、ＮチヤネルＭＯＳＦＥＴ
５８のゲートに接続され、オペアンプ５３の出力は、Ｎ
チヤネルＭＯＳＦＥＴ５９のゲートに接続されている。
の実施例である。前述した第６図と第９図の回路におい
ては、基準電圧源も定電圧回路出力も−ＶＤＤ（０電
位）を基準にしたものであるが、第１２図においては基
準電圧源も定電圧回路出力も＋ＶＤＤを基準にするもの
である。第１２図において、５４は＋ＶＤＤを基準とす
る第１の基準電圧源、５５も同様の第２の基準電圧源、
５６も同様の第３の基準電圧源である。５１，５２，５
３は、非常にゲインの高いオペアンプである。５７，５
８，５９はＮチヤネルＭＯＳＦＥＴであり、それぞれ抵
抗値制御回路の役目をする。６０は負荷である。Ｎチヤ
ネルＭＯＳＦＥＴ５７と５８と５９は、並列に接続され
た回路となつて負荷６０と直列に接続され、電源間に接
続されている。ＮチヤネルＭＯＳＦＥＴ５７，５８，５
９の並列回路と負荷６０の接続点が、定電圧回路の出力
端子６１となつている。オペアンプ５１の反転入力端子
には、第１の基準電圧源５４の出力が接続され、オペア
ンプ５２の反転入力端子には第２の基準電圧源５５の出
力が接続され、オペアンプ５３の反転入力端子には第３
の基準電圧源５６の出力が接続されている。オペアンプ
５１，５２，５３の非反転入力端子には、ともに定電圧
回路の出力端子６１が入力している。オペアンプ５１の
出力は、ＮチヤネルＭＯＳＦＥＴ５７のゲートに接続さ
れ、オペアンプ５２の出力は、ＮチヤネルＭＯＳＦＥＴ
５８のゲートに接続され、オペアンプ５３の出力は、Ｎ
チヤネルＭＯＳＦＥＴ５９のゲートに接続されている。
以上の回路は、第９図の回路を−ＶＳＳ基準から＋Ｖ
ＤＤ基準に入れ替えただけであるので、定電圧回路出力
端子６１には＋ＶＤＤ側から第１，第２，第３の基準電
圧源の電位差の絶対値の最も大きい電圧が合成された特
性となつて出力される。なお第１２図においては、基準
電圧源が３個の場合を示したが、このような＋ＶＤＤ基
準の定電圧回路の場合でも、基準電圧源はいくつであつ
ても、同じ原理で構成できる。
ＤＤ基準に入れ替えただけであるので、定電圧回路出力
端子６１には＋ＶＤＤ側から第１，第２，第３の基準電
圧源の電位差の絶対値の最も大きい電圧が合成された特
性となつて出力される。なお第１２図においては、基準
電圧源が３個の場合を示したが、このような＋ＶＤＤ基
準の定電圧回路の場合でも、基準電圧源はいくつであつ
ても、同じ原理で構成できる。
第１３図及び第１４図に、第１２図の回路の中に用いら
れた＋ＶＤＤを基準とする基準電圧源の回路例を示す。
第１３図は、第６図の回路の中に用いられた−ＶＳＳを
基準にした基準電圧源１０を＋ＶＤＤ基準に置き換えた
ものである。第１３図において、６２はＰチヤネルＭＯ
ＳＦＥＴ、６３，６４はＮチヤネルＭＯＳＦＥＴであ
る。ＭＯＳＦＥＴ６２，６３，６４をそれぞれ直列に接
続し電源間に接続するとともに、ＭＯＳＦＥＴ６２と６
３の接続点をＭＯＳＦＥＴ６２と６３のゲートに接続
し、ＭＯＳＦＥＴ６３と６４の接続点をＭＯＳＦＥＴ６
４のゲートに接続している。ＰチヤネルＭＯＳＦＥＴ６
２，ＮチヤネルＭＯＳＦＥＴ６３，６４のβをそれぞれ
βｐ４，βＮ４，βＮ５とし、スレツシユホールド電圧
をそれぞれＶＴＰ，ＶＴＮ，ＶＴＮとする。また、ＭＯ
ＳＦＥＴ６２と６３の接続点の電位をＶ４、ＭＯＳＦＥ
Ｔ６３と６４の接続点の電位をＶ５とし、また−ＶＳＳ
を０電位、＋ＶＤＤと−ＶＳＳの電位差をＶＤＤとする
と、ＭＯＳＦＥＴ６２，６３，６４に流れる電流は等し
いから が成り立ち、これらを解くと 但し となる。したがってβＮ５<<βｐ４βＮ５//βＮ４と設
計すれば（２１２）式は Ｖ５≒ＶＤＤ−ＶＴＰ−ＶＴＮ………（２１３） となる。（２１３）式を見れば、第１３図の回路は端子
６５より＋ＶＤＤ基準としてスレツシユホールド電圧の
和の電圧を取り出す基準電圧回路となつていることがわ
かる。
れた＋ＶＤＤを基準とする基準電圧源の回路例を示す。
第１３図は、第６図の回路の中に用いられた−ＶＳＳを
基準にした基準電圧源１０を＋ＶＤＤ基準に置き換えた
ものである。第１３図において、６２はＰチヤネルＭＯ
ＳＦＥＴ、６３，６４はＮチヤネルＭＯＳＦＥＴであ
る。ＭＯＳＦＥＴ６２，６３，６４をそれぞれ直列に接
続し電源間に接続するとともに、ＭＯＳＦＥＴ６２と６
３の接続点をＭＯＳＦＥＴ６２と６３のゲートに接続
し、ＭＯＳＦＥＴ６３と６４の接続点をＭＯＳＦＥＴ６
４のゲートに接続している。ＰチヤネルＭＯＳＦＥＴ６
２，ＮチヤネルＭＯＳＦＥＴ６３，６４のβをそれぞれ
βｐ４，βＮ４，βＮ５とし、スレツシユホールド電圧
をそれぞれＶＴＰ，ＶＴＮ，ＶＴＮとする。また、ＭＯ
ＳＦＥＴ６２と６３の接続点の電位をＶ４、ＭＯＳＦＥ
Ｔ６３と６４の接続点の電位をＶ５とし、また−ＶＳＳ
を０電位、＋ＶＤＤと−ＶＳＳの電位差をＶＤＤとする
と、ＭＯＳＦＥＴ６２，６３，６４に流れる電流は等し
いから が成り立ち、これらを解くと 但し となる。したがってβＮ５<<βｐ４βＮ５//βＮ４と設
計すれば（２１２）式は Ｖ５≒ＶＤＤ−ＶＴＰ−ＶＴＮ………（２１３） となる。（２１３）式を見れば、第１３図の回路は端子
６５より＋ＶＤＤ基準としてスレツシユホールド電圧の
和の電圧を取り出す基準電圧回路となつていることがわ
かる。
また第１４図は、第６図の回路の中に用いられた−Ｖ
ＳＳを基準にした基準電圧源２７を＋ＶＤＤ基準に置き
換えたものである。第１４図において、６６，６７はＰ
チヤネルＭＯＳＦＥＴ、６８，６９はＮチヤネルＭＯＳ
ＦＥＴである。ＰチヤネルＭＯＳＦＥＴ６６及び６７の
ソースは＋ＶＤＤに接続され、ＮチヤネルＭＯＳＦＥＴ
６８及び６９のソースは−ＶＳＳに接続されている。Ｐ
チヤネルＭＯＳＦＥＴ６６のドレインとＮチヤネルＭＯ
ＳＦＥＴ６８のドレインは接続されている。Ｐチヤネル
ＭＯＳＦＥＴ６７のドレインとＮチヤネルＭＯＳＦＥＴ
６９のドレインは接続されている。ＮチヤネルＭＯＳＦ
ＥＴ６９のゲートは、ＮチヤネルＭＯＳＦＥＴ６９のド
レインに接続されている。ＮチヤネルＭＯＳＦＥＴ６８
のゲートは＋ＶＤＤに接続されている。ＰチヤネルＭＯ
ＳＦＥＴ６６と６７のゲートは、共にＰチヤネルＭＯＳ
ＦＥＴ６６のドレインに続続されている。またＮチヤネ
ルＭＯＳＦＥＴ６８と６９のβを共にβＮ６，スレツシ
ユホールド電圧をそれぞれＶＴＮＨ，ＶＴＮＬとする。
ＰチヤネルＭＯＳＦＥＴ６６と６７のβを共にβｐ６，
スレツシユホールド電圧を共にＶＴＰとする。また−Ｖ
ＳＳを０電位にとり、＋ＶＤＤと−ＶＤＤとし、ＭＯＳ
ＦＥＴ６６と６８の接続点の電位をＶ６、ＭＯＳＦＥＴ
６７と６９の接続点の電位をＶ７とする。このときＭＯ
ＳＦＥＴ６６と６８に流れる電流は等しいから が成り立つ。またＭＯＳＦＥＴ６７と６９に流れる電流
は等しいから の関係式が得られ、（２１４），（２１５）式を解くこ
とにより Ｖ７＝ＶＤＤ−（ＶＴＮＨ−ＶＴＮＬ） ……（２
１６） となる。（２１６）式を見ると、第１４図の回路は端子
７０より＋ＶＤＤ基準としてスレツシユホールド電圧の
差の電圧を取り出す基準電圧回路となつていることがわ
かる。
ＳＳを基準にした基準電圧源２７を＋ＶＤＤ基準に置き
換えたものである。第１４図において、６６，６７はＰ
チヤネルＭＯＳＦＥＴ、６８，６９はＮチヤネルＭＯＳ
ＦＥＴである。ＰチヤネルＭＯＳＦＥＴ６６及び６７の
ソースは＋ＶＤＤに接続され、ＮチヤネルＭＯＳＦＥＴ
６８及び６９のソースは−ＶＳＳに接続されている。Ｐ
チヤネルＭＯＳＦＥＴ６６のドレインとＮチヤネルＭＯ
ＳＦＥＴ６８のドレインは接続されている。Ｐチヤネル
ＭＯＳＦＥＴ６７のドレインとＮチヤネルＭＯＳＦＥＴ
６９のドレインは接続されている。ＮチヤネルＭＯＳＦ
ＥＴ６９のゲートは、ＮチヤネルＭＯＳＦＥＴ６９のド
レインに接続されている。ＮチヤネルＭＯＳＦＥＴ６８
のゲートは＋ＶＤＤに接続されている。ＰチヤネルＭＯ
ＳＦＥＴ６６と６７のゲートは、共にＰチヤネルＭＯＳ
ＦＥＴ６６のドレインに続続されている。またＮチヤネ
ルＭＯＳＦＥＴ６８と６９のβを共にβＮ６，スレツシ
ユホールド電圧をそれぞれＶＴＮＨ，ＶＴＮＬとする。
ＰチヤネルＭＯＳＦＥＴ６６と６７のβを共にβｐ６，
スレツシユホールド電圧を共にＶＴＰとする。また−Ｖ
ＳＳを０電位にとり、＋ＶＤＤと−ＶＤＤとし、ＭＯＳ
ＦＥＴ６６と６８の接続点の電位をＶ６、ＭＯＳＦＥＴ
６７と６９の接続点の電位をＶ７とする。このときＭＯ
ＳＦＥＴ６６と６８に流れる電流は等しいから が成り立つ。またＭＯＳＦＥＴ６７と６９に流れる電流
は等しいから の関係式が得られ、（２１４），（２１５）式を解くこ
とにより Ｖ７＝ＶＤＤ−（ＶＴＮＨ−ＶＴＮＬ） ……（２
１６） となる。（２１６）式を見ると、第１４図の回路は端子
７０より＋ＶＤＤ基準としてスレツシユホールド電圧の
差の電圧を取り出す基準電圧回路となつていることがわ
かる。
第１５図は、本発明を説明するための定電圧回路の第４
の実施例である。第６図や第９図の回路においては、抵
抗値制御回路は互いに並列に接続されていたが、第１５
図の回路は、抵抗値制御回路を直列に接続したものであ
る。第１５図において、７３は第１の基準電圧源、７４
は第２の基準電圧源である。７１，７２は、ゲインの非
常に高いオペアンプである。７５，７６はＰチヤネルＭ
ＯＳＦＥＴであり、それぞれ抵抗値制御回路としての役
目をしている。７７は負荷である。ＰチヤネルＭＯＳＦ
ＥＴ７５と７６は直列に接続された回路となつて、更に
負荷７７と直列に接続され、電源間に接続されている。
ＰチヤネルＭＯＳＦＥＴ７５と７６の直列回路と負荷７
７の接続点が、定電圧回路の出力端子７８となつてい
る。オペアンプ７１の反転入力端子には、第１の基準電
圧源７３の出力が接続され、オペアンプ７２の反転入力
端子には第２の基準電圧源７４の出力が接続されてい
る。オペアンプ７１と７２の非反転入力端子には、共に
定電圧回路の出力端子７８が入力している。オペアンプ
７１の出力は、ＰチヤネルＭＯＳＦＥＴ７５のゲートに
接続され、オペアンプ７２の出力はＰチヤネルＭＯＳＦ
ＥＴ７６のゲートに接続されている。また、−ＶＳＳを
０電位の基準とし、第１の基準電圧源７３の出力電圧を
Ｖ８とし、第２の基準電圧源７４の出力電圧をＶ９と
し、Ｖ８とＶ９は、第１６図におけるそれぞれ特性線８
０と特性線７９の温度特性を持つとする。
の実施例である。第６図や第９図の回路においては、抵
抗値制御回路は互いに並列に接続されていたが、第１５
図の回路は、抵抗値制御回路を直列に接続したものであ
る。第１５図において、７３は第１の基準電圧源、７４
は第２の基準電圧源である。７１，７２は、ゲインの非
常に高いオペアンプである。７５，７６はＰチヤネルＭ
ＯＳＦＥＴであり、それぞれ抵抗値制御回路としての役
目をしている。７７は負荷である。ＰチヤネルＭＯＳＦ
ＥＴ７５と７６は直列に接続された回路となつて、更に
負荷７７と直列に接続され、電源間に接続されている。
ＰチヤネルＭＯＳＦＥＴ７５と７６の直列回路と負荷７
７の接続点が、定電圧回路の出力端子７８となつてい
る。オペアンプ７１の反転入力端子には、第１の基準電
圧源７３の出力が接続され、オペアンプ７２の反転入力
端子には第２の基準電圧源７４の出力が接続されてい
る。オペアンプ７１と７２の非反転入力端子には、共に
定電圧回路の出力端子７８が入力している。オペアンプ
７１の出力は、ＰチヤネルＭＯＳＦＥＴ７５のゲートに
接続され、オペアンプ７２の出力はＰチヤネルＭＯＳＦ
ＥＴ７６のゲートに接続されている。また、−ＶＳＳを
０電位の基準とし、第１の基準電圧源７３の出力電圧を
Ｖ８とし、第２の基準電圧源７４の出力電圧をＶ９と
し、Ｖ８とＶ９は、第１６図におけるそれぞれ特性線８
０と特性線７９の温度特性を持つとする。
以上の回路において、低温時においては、第１６図に見
られる通り、Ｖ８＜Ｖ９であつて、端子７８の電圧Ｖ
ｒｅｇとの関係において (a) Ｖｒｅｇ＜Ｖ８＜Ｖ９ の関係にあるときは、オペアンプ７１と７２の反転入力
端子の電位は、共に非反転入力端子より高くなり、かつ
オペアンプ７１と７２のゲインは非常に高いので、オペ
アンプ７１と７２の出力はほぼ−ＶＳＳに近い値とな
り、ＰチヤネルＭＯＳＦＥＴ７５と７６の等価抵抗値は
小さくなつて、定電圧回路出力端子７８の電位Ｖｒｅｇ
は高くなるように修正される。
られる通り、Ｖ８＜Ｖ９であつて、端子７８の電圧Ｖ
ｒｅｇとの関係において (a) Ｖｒｅｇ＜Ｖ８＜Ｖ９ の関係にあるときは、オペアンプ７１と７２の反転入力
端子の電位は、共に非反転入力端子より高くなり、かつ
オペアンプ７１と７２のゲインは非常に高いので、オペ
アンプ７１と７２の出力はほぼ−ＶＳＳに近い値とな
り、ＰチヤネルＭＯＳＦＥＴ７５と７６の等価抵抗値は
小さくなつて、定電圧回路出力端子７８の電位Ｖｒｅｇ
は高くなるように修正される。
(b) Ｖｒｅｇ＝Ｖ８＜Ｖ９ の関係にあるときは、オペアンプ７１の反転入力端子と
非反転入力端子の電位は等しいので、ＰチヤネルＭＯＳ
ＦＥＴ７５はＶｒｅｇ＝Ｖ８を保つ値で安定する。また
オペアンプ７２の反転入力端子の電位は非反転入力端子
の電位より高いので、オペアンプ７２の出力は−ＶＳＳ
に飽和して、ＰチヤネルＭＯＳＦＥＴ７６は最も低い等
価抵抗値で飽和し安定する。したがつてＶｒｅｇ＝Ｖ８
で安定する。
非反転入力端子の電位は等しいので、ＰチヤネルＭＯＳ
ＦＥＴ７５はＶｒｅｇ＝Ｖ８を保つ値で安定する。また
オペアンプ７２の反転入力端子の電位は非反転入力端子
の電位より高いので、オペアンプ７２の出力は−ＶＳＳ
に飽和して、ＰチヤネルＭＯＳＦＥＴ７６は最も低い等
価抵抗値で飽和し安定する。したがつてＶｒｅｇ＝Ｖ８
で安定する。
(c) Ｖ８＜Ｖｒｅｇ＜Ｖ９ の関係にあるときは、オペアンプ７１の反転入力端子の
電位は非反転入力端子の電位より低いので、オペアンプ
７１の出力はほぼ＋ＶＤＤに近い値となり、Ｐチヤネル
ＭＯＳＦＥＴ７５の等価抵抗値は非常に大きくなつて定
電圧回路出力端子７８の電位Ｖｒｅｇを低くする方向に
作用する。オペアンプ７２の反転入力端子の電位は、非
反転入力端子の電位より高いので、オペアンプ７２の出
力はほぼ−ＶＳＳに近い値となり、ＰチヤネルＭＯＳＦ
ＥＴ７６の等価抵抗値は最小限の値にまでなる。したが
つてＰチヤネルＭＯＳＦＥＴ７５はＯＦＦする方向へ、
ＰチヤネルＭＯＳＦＥＴ７６はＯＮし、等価抵抗値が下
がるが、ＭＯＳＦＥＴ７５と７６は直列の接続の関係に
あるので、ＯＦＦの方の働きが優先し、定電圧回路出力
端子７８の電位Ｖｒｅｇは低くなるように修正される。
電位は非反転入力端子の電位より低いので、オペアンプ
７１の出力はほぼ＋ＶＤＤに近い値となり、Ｐチヤネル
ＭＯＳＦＥＴ７５の等価抵抗値は非常に大きくなつて定
電圧回路出力端子７８の電位Ｖｒｅｇを低くする方向に
作用する。オペアンプ７２の反転入力端子の電位は、非
反転入力端子の電位より高いので、オペアンプ７２の出
力はほぼ−ＶＳＳに近い値となり、ＰチヤネルＭＯＳＦ
ＥＴ７６の等価抵抗値は最小限の値にまでなる。したが
つてＰチヤネルＭＯＳＦＥＴ７５はＯＦＦする方向へ、
ＰチヤネルＭＯＳＦＥＴ７６はＯＮし、等価抵抗値が下
がるが、ＭＯＳＦＥＴ７５と７６は直列の接続の関係に
あるので、ＯＦＦの方の働きが優先し、定電圧回路出力
端子７８の電位Ｖｒｅｇは低くなるように修正される。
(d) Ｖ８＜Ｖｒｅｇ＝Ｖ９ の関係にあるとき、オペアンプ７１の反転入力端子の電
位は非反転入力端子の電位より低いので、オペアンプ７
１の出力はほぼ＋ＶＤＤに近い値となり、ＰチヤネルＭ
ＯＳＦＥＴ７５の等価抵抗値は非常に大きくなつて、定
電圧回路出力Ｖｒｅｇを下げる方向に作用する。またオ
ペアンプ７２の反転入力端子の電位と非反転入力端子の
電位は等しいので、ＰチヤネルＭＯＳＦＥＴ７６の等価
抵抗値はＶｒｅｇ＝Ｖ９を保つような値をとるが、ＭＯ
ＳＦＥＴ７５と７６は直列の接続の関係にあるので、Ｏ
ＦＦの方の作用が優先し、定電圧回路出力端子７８の電
位Ｖｒｅｇは低くなるように修正される。
位は非反転入力端子の電位より低いので、オペアンプ７
１の出力はほぼ＋ＶＤＤに近い値となり、ＰチヤネルＭ
ＯＳＦＥＴ７５の等価抵抗値は非常に大きくなつて、定
電圧回路出力Ｖｒｅｇを下げる方向に作用する。またオ
ペアンプ７２の反転入力端子の電位と非反転入力端子の
電位は等しいので、ＰチヤネルＭＯＳＦＥＴ７６の等価
抵抗値はＶｒｅｇ＝Ｖ９を保つような値をとるが、ＭＯ
ＳＦＥＴ７５と７６は直列の接続の関係にあるので、Ｏ
ＦＦの方の作用が優先し、定電圧回路出力端子７８の電
位Ｖｒｅｇは低くなるように修正される。
(e) Ｖ８＜Ｖ９＜Ｖｒｅｇ の関係にあるときは、オペアンプ７１と７２は共に、反
転入力端子の電位が非反転入力端子の電位より低いの
で、オペアンプ７１と７２の出力はともに＋ＶＤＤに近
くなり、ＰチヤネルＭＯＳＦＥＴ７５と７６の等価抵抗
値は非常に大きくなつて、定電圧回路出力電圧Ｖｒｅｇ
は低くなるように修正される。
転入力端子の電位が非反転入力端子の電位より低いの
で、オペアンプ７１と７２の出力はともに＋ＶＤＤに近
くなり、ＰチヤネルＭＯＳＦＥＴ７５と７６の等価抵抗
値は非常に大きくなつて、定電圧回路出力電圧Ｖｒｅｇ
は低くなるように修正される。
以上、(a)〜(e)までの場合を総合すると、Ｖ８＜Ｖ９の
場合にはＶｒｅｇ＝Ｖ８で安定する。つまり、抵抗値制
御回路が直列に接続された場合には、低い方の基準電圧
で定電圧回路の出力は安定することがわかる。したがつ
て第１６図に示すように、高温において逆にＶ９＜Ｖ８
となつた場合は、低い方の基準電圧Ｖ９で安定し、Ｖ
ｒｅｇ＝Ｖ９となる。したがつて第１５図の回路の場
合、定電圧回路の出力Ｖｒｅｇは、第１の基準電圧回路
７３の出力電圧Ｖ８と第２の基準電圧回路７４の出力電
圧Ｖ９の低い方の電圧となるので、第１７図に示す太い
実線８１の特性を持つことになる。なお第１７図におけ
る破線は、第１６図における特性線７９と８０の一部で
ある。
場合にはＶｒｅｇ＝Ｖ８で安定する。つまり、抵抗値制
御回路が直列に接続された場合には、低い方の基準電圧
で定電圧回路の出力は安定することがわかる。したがつ
て第１６図に示すように、高温において逆にＶ９＜Ｖ８
となつた場合は、低い方の基準電圧Ｖ９で安定し、Ｖ
ｒｅｇ＝Ｖ９となる。したがつて第１５図の回路の場
合、定電圧回路の出力Ｖｒｅｇは、第１の基準電圧回路
７３の出力電圧Ｖ８と第２の基準電圧回路７４の出力電
圧Ｖ９の低い方の電圧となるので、第１７図に示す太い
実線８１の特性を持つことになる。なお第１７図におけ
る破線は、第１６図における特性線７９と８０の一部で
ある。
第１８図は、本発明を説明するための定電圧回路の第５
の実施例である。第１５図は、２個の基準電圧源を用
い、２個の抵抗値制御回路を直列に接続した場合であつ
たが、第１８図は、更に拡張して３個の基準電圧源を用
い、３個の抵抗値制御回路を直列にした場合の回路であ
る。第１８図において、８５は第１の基準電圧源、８６
は第２の基準電圧源、８７は第１の基準電圧源である。
８２，８３，８４は、ゲインの非常に高いオペアンプで
ある。８８，８９，９０はＰチヤネルＭＯＳＦＥＴであ
り、それぞれ抵抗値制御回路の役目をする。９１は負荷
である。ＰチヤネルＭＯＳＦＥＴ８８と８９と９０は、
直列に接続された回路となつて負荷９１に直列に接続さ
れ、電源間に接続されている。ＰチヤネルＭＯＳＦＥＴ
８８と８９と９０の直列回路と負荷９１の接続点が、定
電圧回路の出力端子９２となつている。オペアンプ８２
の反転入力端子には、第１の基準電圧源８５の出力が接
続され、オペアンプ８３の反転入力端子には、第２の基
準電圧源８６の出力が接続され、オペアンプ８４の反転
入力端子には、第３の基準電圧源８７の出力が接続され
ている。オペアンプ８２，８３，８４の非反転入力端子
には、共に定電圧回路出力端子９２が入力している。オ
ペアンプ８２の出力は、ＰチヤネルＭＯＳＦＥＴ８８の
ゲートに接続され、オペアンプ８３の出力はＰチヤネル
ＭＯＳＦＥＴ８９のゲートに接続され、オペアンプ８４
の出力はＰチヤネルＭＯＳＦＥＴ９０のゲートに接続さ
れている。
の実施例である。第１５図は、２個の基準電圧源を用
い、２個の抵抗値制御回路を直列に接続した場合であつ
たが、第１８図は、更に拡張して３個の基準電圧源を用
い、３個の抵抗値制御回路を直列にした場合の回路であ
る。第１８図において、８５は第１の基準電圧源、８６
は第２の基準電圧源、８７は第１の基準電圧源である。
８２，８３，８４は、ゲインの非常に高いオペアンプで
ある。８８，８９，９０はＰチヤネルＭＯＳＦＥＴであ
り、それぞれ抵抗値制御回路の役目をする。９１は負荷
である。ＰチヤネルＭＯＳＦＥＴ８８と８９と９０は、
直列に接続された回路となつて負荷９１に直列に接続さ
れ、電源間に接続されている。ＰチヤネルＭＯＳＦＥＴ
８８と８９と９０の直列回路と負荷９１の接続点が、定
電圧回路の出力端子９２となつている。オペアンプ８２
の反転入力端子には、第１の基準電圧源８５の出力が接
続され、オペアンプ８３の反転入力端子には、第２の基
準電圧源８６の出力が接続され、オペアンプ８４の反転
入力端子には、第３の基準電圧源８７の出力が接続され
ている。オペアンプ８２，８３，８４の非反転入力端子
には、共に定電圧回路出力端子９２が入力している。オ
ペアンプ８２の出力は、ＰチヤネルＭＯＳＦＥＴ８８の
ゲートに接続され、オペアンプ８３の出力はＰチヤネル
ＭＯＳＦＥＴ８９のゲートに接続され、オペアンプ８４
の出力はＰチヤネルＭＯＳＦＥＴ９０のゲートに接続さ
れている。
さて、以上の回路構成は、第１５図の回路の原理を拡張
しただけであり、直列回路においては、等価抵抗値の高
い方が優先して作用する原理は、３個の場合でも変らな
いので、第１８図の定電圧回路の出力電圧Ｖｒｅｇは、
第１，第２，第３の基準電圧源８５，８６，８７の出力
電圧の最も低い電圧に制御される。したがつて第１９図
において特性線９３を第１の基準電圧源８５の出力電圧
特性、特性線９４を第２の基準電圧源８６の出力電圧特
性、特性線９５を第３の基準電圧源８７の出力電圧特性
とすると、第１８図の定電圧回路の出力電圧Ｖｒｅｇは
第２０図に示す太い実線９６のように合成された特性と
なる。なお、第２０図における破線は、第１９図におけ
る特性線９３，９４，９５の一部である。
しただけであり、直列回路においては、等価抵抗値の高
い方が優先して作用する原理は、３個の場合でも変らな
いので、第１８図の定電圧回路の出力電圧Ｖｒｅｇは、
第１，第２，第３の基準電圧源８５，８６，８７の出力
電圧の最も低い電圧に制御される。したがつて第１９図
において特性線９３を第１の基準電圧源８５の出力電圧
特性、特性線９４を第２の基準電圧源８６の出力電圧特
性、特性線９５を第３の基準電圧源８７の出力電圧特性
とすると、第１８図の定電圧回路の出力電圧Ｖｒｅｇは
第２０図に示す太い実線９６のように合成された特性と
なる。なお、第２０図における破線は、第１９図におけ
る特性線９３，９４，９５の一部である。
以上、第１５図においては２個の基準電源の場合、第１
８図においては３個の基準電圧源の場合について述べた
が、一般に基準電圧源がいくつの場合であつても、抵抗
値制御回路を直列に接続すると、定電圧回路の出力電圧
は複数個の基準電圧源の最も低い値が合成された特性と
なる。
８図においては３個の基準電圧源の場合について述べた
が、一般に基準電圧源がいくつの場合であつても、抵抗
値制御回路を直列に接続すると、定電圧回路の出力電圧
は複数個の基準電圧源の最も低い値が合成された特性と
なる。
第２１図は、本発明を説明するための定電圧回路の第６
の実施例である。前述した第１５図と第１８図の回路に
おいては、基準電圧源も定電圧回路出力も−ＶＳＳ（０
電位）を基準にしたものであるが、第２１図において
は、基準電圧源も定電圧回路も＋ＶＤＤを基準にするも
のである。第２１図において、１００は＋ＶＤＤを基準
とする第１の基準電圧源、１０１も同様の第２の基準電
圧源、１０２も同様の第３の基準電圧源である。９７，
９８，９９は、ゲインの非常に高いオペアンプである。
１０３，１０４，１０５はＮチヤネルＭＯＳＦＥＴであ
り、それぞれ抵抗値制御回路の役目をしている。１０６
は負荷である。ＮチヤネルＭＯＳＦＥＴ１０３と１０４
と１０５は、直列に接続された回路となつて負荷１０６
と直列に接続され、電源間に接続されている。Ｎチヤネ
ルＭＯＳＦＥＴ１０３，１０４，１０５の直列回路と負
荷１０６の接続点が定電圧回路の出力端子１０７となつ
ている。オペアンプ９７の反転入力端子には、第１の基
準電圧源１００の出力が接続され、オペアンプ９８の反
転入力端子には第２の基準電圧源１０１の出力が接続さ
れ、オペアンプ９９の反転入力端子には第３の基準電圧
源１０２の出力が接続されている。オペアンプ９７，９
８，９９の非反転入力端子には、共に定電圧回路の出力
端子１０７が入力している。オペアンプ９７の出力は、
ＮチヤネルＭＯＳＦＥＴ１０３のゲートに接続され、オ
ペアンプ９８の出力はＮチヤネルＭＯＳＦＥＴ１０４の
ゲートに接続され、オペアンプ９９の出力はＮチヤネル
ＭＯＳＦＥＴ１０５のゲートに接続されている。
の実施例である。前述した第１５図と第１８図の回路に
おいては、基準電圧源も定電圧回路出力も−ＶＳＳ（０
電位）を基準にしたものであるが、第２１図において
は、基準電圧源も定電圧回路も＋ＶＤＤを基準にするも
のである。第２１図において、１００は＋ＶＤＤを基準
とする第１の基準電圧源、１０１も同様の第２の基準電
圧源、１０２も同様の第３の基準電圧源である。９７，
９８，９９は、ゲインの非常に高いオペアンプである。
１０３，１０４，１０５はＮチヤネルＭＯＳＦＥＴであ
り、それぞれ抵抗値制御回路の役目をしている。１０６
は負荷である。ＮチヤネルＭＯＳＦＥＴ１０３と１０４
と１０５は、直列に接続された回路となつて負荷１０６
と直列に接続され、電源間に接続されている。Ｎチヤネ
ルＭＯＳＦＥＴ１０３，１０４，１０５の直列回路と負
荷１０６の接続点が定電圧回路の出力端子１０７となつ
ている。オペアンプ９７の反転入力端子には、第１の基
準電圧源１００の出力が接続され、オペアンプ９８の反
転入力端子には第２の基準電圧源１０１の出力が接続さ
れ、オペアンプ９９の反転入力端子には第３の基準電圧
源１０２の出力が接続されている。オペアンプ９７，９
８，９９の非反転入力端子には、共に定電圧回路の出力
端子１０７が入力している。オペアンプ９７の出力は、
ＮチヤネルＭＯＳＦＥＴ１０３のゲートに接続され、オ
ペアンプ９８の出力はＮチヤネルＭＯＳＦＥＴ１０４の
ゲートに接続され、オペアンプ９９の出力はＮチヤネル
ＭＯＳＦＥＴ１０５のゲートに接続されている。
以上の回路は、第１８図の回路を−ＶＳＳ基準に変換し
ただけであるので、定電圧回路出力端子１０７には＋Ｖ
ＤＤ側から、第１，第２，第３の基準電圧源の電圧差の
絶対値の最も小さい電圧が合成された特性となつて出力
される。なお、第２１図においては基準電圧源が３個の
場合を示したが、このような＋ＶＤＤ基準の定電圧回路
の場合でも、基準電圧源はいくつの場合であつても、同
じ原理で構成できることは云うまでもない。
ただけであるので、定電圧回路出力端子１０７には＋Ｖ
ＤＤ側から、第１，第２，第３の基準電圧源の電圧差の
絶対値の最も小さい電圧が合成された特性となつて出力
される。なお、第２１図においては基準電圧源が３個の
場合を示したが、このような＋ＶＤＤ基準の定電圧回路
の場合でも、基準電圧源はいくつの場合であつても、同
じ原理で構成できることは云うまでもない。
第２２図は、本発明の回路の第１の実施例である。３個
の基準電圧源を用いた場合であつて、抵抗値制御回路を
すべて並列に接続したのが、第９図の回路であり、すべ
て直列に接続したのが、第１８図の回路であつたが、第
２２図は、２個の抵抗値制御回路を直列に接続した回路
を、残りの１個の抵抗値制御回路と並列に接続した回路
である。第２２図において、３９は第１の基準電圧源、
４０は第２の基準電圧源、４１は第３の基準電圧源であ
る。１０８，１０９，１１０は、ゲインの非常に高いオ
ペアンプである。１１１，１１２，１１３は、Ｐチヤネ
ルＭＯＳＦＥＴであり、それぞれ抵抗値制御回路の役目
をしている。１１４は負荷である。ＰチヤネルＭＯＳＦ
ＥＴ１１１と１１２は、直列に接続された回路となつて
ＰチヤネルＭＯＳＦＥＴ１１３と並列に接続されてい
る。前記ＰチヤネルＭＯＳＦＥＴ１１１，１１２，１１
３によつて構成された回路と負荷１１４は直列に接続さ
れ、電源間に接続されている。ＰチヤネルＭＯＳＦＥＴ
１１１，１１２，１１３によつて構成された回路と負荷
１１４の接続点が、定電圧回路の出力端子１１５となつ
ている。オペアンプ１０８の反転入力端子には、第１の
基準電圧源３９の出力が接続され、オペアンプ１０９の
反転入力端子には第２の基準電圧源４０の出力が接続さ
れ、オペアンプ１１０の反転入力端子には第３の基準電
圧源４１の出力が接続されている。オペアンプ１０８，
１０９，１１０の非反転入力端子には、共に定電圧回路
出力端子１１５が入力している。オペアンプ１０８の出
力は、ＰチヤネルＭＯＳＦＥＴ１１１のゲートに接続さ
れ、オペアンプ１０９の出力はＰチヤネルＭＯＳＦＥＴ
１１２のゲートに接続され、オペアンプ１１０の出力は
ＰチヤネルＭＯＳＦＥＴ１１３のゲートに接続されてい
る。
の基準電圧源を用いた場合であつて、抵抗値制御回路を
すべて並列に接続したのが、第９図の回路であり、すべ
て直列に接続したのが、第１８図の回路であつたが、第
２２図は、２個の抵抗値制御回路を直列に接続した回路
を、残りの１個の抵抗値制御回路と並列に接続した回路
である。第２２図において、３９は第１の基準電圧源、
４０は第２の基準電圧源、４１は第３の基準電圧源であ
る。１０８，１０９，１１０は、ゲインの非常に高いオ
ペアンプである。１１１，１１２，１１３は、Ｐチヤネ
ルＭＯＳＦＥＴであり、それぞれ抵抗値制御回路の役目
をしている。１１４は負荷である。ＰチヤネルＭＯＳＦ
ＥＴ１１１と１１２は、直列に接続された回路となつて
ＰチヤネルＭＯＳＦＥＴ１１３と並列に接続されてい
る。前記ＰチヤネルＭＯＳＦＥＴ１１１，１１２，１１
３によつて構成された回路と負荷１１４は直列に接続さ
れ、電源間に接続されている。ＰチヤネルＭＯＳＦＥＴ
１１１，１１２，１１３によつて構成された回路と負荷
１１４の接続点が、定電圧回路の出力端子１１５となつ
ている。オペアンプ１０８の反転入力端子には、第１の
基準電圧源３９の出力が接続され、オペアンプ１０９の
反転入力端子には第２の基準電圧源４０の出力が接続さ
れ、オペアンプ１１０の反転入力端子には第３の基準電
圧源４１の出力が接続されている。オペアンプ１０８，
１０９，１１０の非反転入力端子には、共に定電圧回路
出力端子１１５が入力している。オペアンプ１０８の出
力は、ＰチヤネルＭＯＳＦＥＴ１１１のゲートに接続さ
れ、オペアンプ１０９の出力はＰチヤネルＭＯＳＦＥＴ
１１２のゲートに接続され、オペアンプ１１０の出力は
ＰチヤネルＭＯＳＦＥＴ１１３のゲートに接続されてい
る。
さて、以上の回路において、第２２図の第１，第２，第
３の基準電圧源が、第９図における第１，第２，第３の
基準電圧源の特性にそれぞれ等しいものとし、第１，第
２，第３の基準電圧源の特性が、第１０図における特性
線４７，４８，４９にそれぞれ対応するとすれば、いま
までの説明により抵抗値制御回路が並列の場合には高い
方の基準電圧、直列の場合には低い方の基準電圧が支配
的になるので、第２２図の出力電圧の特性は、第２３図
の太い実線１１６の特性のようになる。なお第２３図に
おいて、破線は第１０図における特性線４７，４８，４
９の一部を示している。
３の基準電圧源が、第９図における第１，第２，第３の
基準電圧源の特性にそれぞれ等しいものとし、第１，第
２，第３の基準電圧源の特性が、第１０図における特性
線４７，４８，４９にそれぞれ対応するとすれば、いま
までの説明により抵抗値制御回路が並列の場合には高い
方の基準電圧、直列の場合には低い方の基準電圧が支配
的になるので、第２２図の出力電圧の特性は、第２３図
の太い実線１１６の特性のようになる。なお第２３図に
おいて、破線は第１０図における特性線４７，４８，４
９の一部を示している。
第２４図は、本発明の回路の第２の実施例である。第２
４図は、回路としては第２２図と同じ構成であるが、第
２２図において、第１０図における特性線４７の特性を
持つ第１の基準電圧源３９は、直列構成となつている抵
抗値制御回路１１１を制御する基準として、また特性線
４９の特性を持つ第３の基準電圧源４１は、並列構成と
なつている抵抗値制御回路１１３を制御する基準として
作用していたが、第２４図においては、特性線４７の特
性を持つ第１の基準電圧源３９は、並列構成となつてい
る抵抗値制御回路１２０を制御する基準として、また特
性線４９の特性を持つ第３の基準電圧源４１は、直列構
成となつている抵抗値制御回路１２２を制御する基準と
して作用するように構成されている。つまり、第２２図
と第２４図の回路は本質的に同じであるが、例として用
いている基準電圧源を第２２図と第２４図で入れ替えた
ものである。第２４図において、基準電圧源３９，４
０，４１は、それぞれ第１０図における特性線４７，４
８，４９の出力特性を持つとすると、抵抗値制御回路が
並列の場合には高い方の基準電圧が、直列の場合には低
い方の基準電圧が支配するという原理により、第２４図
の定電圧回路出力は第２５図の太い実線１２５の特性と
なる。なお第２５図において、破線は第１０図における
特性線４７，４８，４９の一部を示すものである。
４図は、回路としては第２２図と同じ構成であるが、第
２２図において、第１０図における特性線４７の特性を
持つ第１の基準電圧源３９は、直列構成となつている抵
抗値制御回路１１１を制御する基準として、また特性線
４９の特性を持つ第３の基準電圧源４１は、並列構成と
なつている抵抗値制御回路１１３を制御する基準として
作用していたが、第２４図においては、特性線４７の特
性を持つ第１の基準電圧源３９は、並列構成となつてい
る抵抗値制御回路１２０を制御する基準として、また特
性線４９の特性を持つ第３の基準電圧源４１は、直列構
成となつている抵抗値制御回路１２２を制御する基準と
して作用するように構成されている。つまり、第２２図
と第２４図の回路は本質的に同じであるが、例として用
いている基準電圧源を第２２図と第２４図で入れ替えた
ものである。第２４図において、基準電圧源３９，４
０，４１は、それぞれ第１０図における特性線４７，４
８，４９の出力特性を持つとすると、抵抗値制御回路が
並列の場合には高い方の基準電圧が、直列の場合には低
い方の基準電圧が支配するという原理により、第２４図
の定電圧回路出力は第２５図の太い実線１２５の特性と
なる。なお第２５図において、破線は第１０図における
特性線４７，４８，４９の一部を示すものである。
第２６図は、本発明の回路の第３の実施例である。３個
の基準電圧源を用いた場合であつて、抵抗値制御回路を
直列や並列や、またそれを組み合わせた場合の例を第９
図，第１８図，第２２図で示したが、第２６図は、２個
の抵抗値制御回路を並列に接続した回路を、残りの１個
の抵抗値制御回路と直列に接続した場合の回路である。
第２６図において、３９は第１の基準電圧源、４０は第
２の基準電圧源、４１は第３の基準電圧源である。１２
６，１２７，１２８は、ゲインの非常に高いオペアンプ
である。１２９，１３０，１３１はＰチヤネルＭＯＳＦ
ＥＴであり、それぞれ抵抗値制御回路の役目をしてい
る。１３２は負荷である。ＰチヤネルＭＯＳＦＥＴ１２
９と１３１は、並列に接続された回路となつてＰチヤネ
ルＭＯＳＦＥＴ１３０と直列に接続されている。前記Ｐ
チヤネルＭＯＳＦＥＴ１２９と１３１によつて構成され
た回路と負荷１３２は直列に接続され、電源間に接続さ
れている。ＰチヤネルＭＯＳＦＥＴ１２９と１３０と１
３１によつて構成された回路と、負荷１３２の接続点が
定電圧回路の出力端子１３３となつている。オペアンプ
１２６の反転入力端子には第１の基準電圧源３９の出力
が接続され、オペアンプ１２７の反転入力端子には第２
の基準電圧源４０の出力が接続され、オペアンプ１２８
の反転入力端子には第３の基準電圧源４１の出力が接続
されている。オペアンプ１２６，１２７，１２８の非反
転入力端子には、共に定電圧回路出力端子１３３が入力
している。オペアンプ１２６の出力は、ＰチヤネルＭＯ
ＳＦＥＴ１２９のゲートに接続され、オペアンプ１２７
の出力は、ＰチヤネルＭＯＳＦＥＴ１３０のゲートに接
続され、オペアンプ１２８の出力はＰチヤネルＭＯＳＦ
ＥＴ１３１のゲートに接続されている。
の基準電圧源を用いた場合であつて、抵抗値制御回路を
直列や並列や、またそれを組み合わせた場合の例を第９
図，第１８図，第２２図で示したが、第２６図は、２個
の抵抗値制御回路を並列に接続した回路を、残りの１個
の抵抗値制御回路と直列に接続した場合の回路である。
第２６図において、３９は第１の基準電圧源、４０は第
２の基準電圧源、４１は第３の基準電圧源である。１２
６，１２７，１２８は、ゲインの非常に高いオペアンプ
である。１２９，１３０，１３１はＰチヤネルＭＯＳＦ
ＥＴであり、それぞれ抵抗値制御回路の役目をしてい
る。１３２は負荷である。ＰチヤネルＭＯＳＦＥＴ１２
９と１３１は、並列に接続された回路となつてＰチヤネ
ルＭＯＳＦＥＴ１３０と直列に接続されている。前記Ｐ
チヤネルＭＯＳＦＥＴ１２９と１３１によつて構成され
た回路と負荷１３２は直列に接続され、電源間に接続さ
れている。ＰチヤネルＭＯＳＦＥＴ１２９と１３０と１
３１によつて構成された回路と、負荷１３２の接続点が
定電圧回路の出力端子１３３となつている。オペアンプ
１２６の反転入力端子には第１の基準電圧源３９の出力
が接続され、オペアンプ１２７の反転入力端子には第２
の基準電圧源４０の出力が接続され、オペアンプ１２８
の反転入力端子には第３の基準電圧源４１の出力が接続
されている。オペアンプ１２６，１２７，１２８の非反
転入力端子には、共に定電圧回路出力端子１３３が入力
している。オペアンプ１２６の出力は、ＰチヤネルＭＯ
ＳＦＥＴ１２９のゲートに接続され、オペアンプ１２７
の出力は、ＰチヤネルＭＯＳＦＥＴ１３０のゲートに接
続され、オペアンプ１２８の出力はＰチヤネルＭＯＳＦ
ＥＴ１３１のゲートに接続されている。
さて以上の回路において、第２６図における第１，第
２，第３の基準電圧源の特性が、第１０図における特性
線４７，４８，４９にそれぞれ対応するとすれば、抵抗
値制御回路が並列の場合には高い方の基準電圧源が支配
し、直列の場合には低い方の基準電圧が支配するという
原理により、第２６図の定電圧回路出力は第２７図の太
い実線１３４の特性となる。なお第２７図において、破
線は第１０図における特性線４７，４８，４９の一部を
示すものである。
２，第３の基準電圧源の特性が、第１０図における特性
線４７，４８，４９にそれぞれ対応するとすれば、抵抗
値制御回路が並列の場合には高い方の基準電圧源が支配
し、直列の場合には低い方の基準電圧が支配するという
原理により、第２６図の定電圧回路出力は第２７図の太
い実線１３４の特性となる。なお第２７図において、破
線は第１０図における特性線４７，４８，４９の一部を
示すものである。
さて、第９図，第２２図，第２４図，第２６図の回路に
おいては、第１０図に示す３つの特性線をそれぞれ持つ
３個の基準電圧源を同じように用いながら、それによつ
てそれぞれ制御される抵抗値制御回路の直並列の組み合
わせを変えることにより、第１１図，第２３図，第２５
図，第２７図に示すように、定電圧回路出力特性を様々
に変えられることがわかる。したがつて一般に、１個の
基準電圧源によつて目的の特性を定電圧回路を得られな
いときには、目的の特性の一部もしくは近い特性をそれ
ぞれ持つ異なつた複数個の基準電圧源を用い、それぞれ
によつて制御される抵抗値制御回路の直並列を様々に組
み合わせることによつて、自在に特性を合成し、目的の
特性を持つ定電圧回路を得ることができる。
おいては、第１０図に示す３つの特性線をそれぞれ持つ
３個の基準電圧源を同じように用いながら、それによつ
てそれぞれ制御される抵抗値制御回路の直並列の組み合
わせを変えることにより、第１１図，第２３図，第２５
図，第２７図に示すように、定電圧回路出力特性を様々
に変えられることがわかる。したがつて一般に、１個の
基準電圧源によつて目的の特性を定電圧回路を得られな
いときには、目的の特性の一部もしくは近い特性をそれ
ぞれ持つ異なつた複数個の基準電圧源を用い、それぞれ
によつて制御される抵抗値制御回路の直並列を様々に組
み合わせることによつて、自在に特性を合成し、目的の
特性を持つ定電圧回路を得ることができる。
さて、以上の回路においては、基準電圧源の出力電圧と
定電圧回路の出力電圧が等しい場合の回路について述べ
て来たが、第２８図は、基準電圧源の出力電圧と定電圧
回路の出力電圧が、必ずしも等しくない場合の回路であ
る。第２８図の回路において、１３５，１３７はＰチヤ
ネルＭＯＳＦＥＴであり、、１３６，１３８はＮチヤネ
ルＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１３５，１３６，
１３７，１３８によつて基準電圧回路１３９が構成され
ている。１４０は、ゲインの非常に高いオペアンプであ
る。１４１はＰチヤネルＭＯＳＦＥＴであり、抵抗値制
御回路の役目をしている。１４２は負荷である。Ｐチヤ
ネルＭＯＳＦＥＴ１３５とＮチヤネルＭＯＳＦＥＴ１３
６は直列に接続され、電源間に接続されている。Ｐチヤ
ネルＭＯＳＦＥＴ１３５とＮチヤネルＭＯＳＦＥＴ１３
６のゲートは、共にＰチヤネルＭＯＳＦＥＴ１３５とＮ
チヤネルＭＯＳＦＥＴ１３６の接続点に接続されてい
る。ＰチヤネルＭＯＳＦＥＴ１４１とＰチヤネルＭＯＳ
ＦＥＴ１３７とＮチヤネルＭＯＳＦＥＴ１３８は直列に
接続され、電源間に接続されている。ＭＯＳＦＥＴ１３
７と１３８のゲートは、共にＭＯＳＦＥＴ１３７と１３
８の接続点に接続されている。オペアンプ１４０の反転
入力端子は、ＭＯＳＦＥＴ１３５と１３６の接続点に接
続され、非反転入力端子はＭＯＳＦＥＴ１３７と１３８
の接続点に接続されている。オペアンプ１４０の出力
は、ＰチヤネルＭＯＳＦＥＴ１４１のゲートに接続され
ている。ＰチヤネルＭＯＳＦＥＴ１４１と１３７の接続
点が定電圧回路出力端子１４３となり、定電圧回路出力
端子１４３と−ＶＳＳの間に負荷１４２が接続されてい
る。ここでＭＯＳＦＥＴ１３５，１３６，１３７，１３
８のβをそれぞれβＰ１０，βＮ１０，βＰ１１，β
Ｎ１１とし、スレツシユホールド電圧をそれぞれ
ＶＴＰ，ＶＴＮ，ＶＴＰ，ＶＴＮとする。ＭＯＳＦＥＴ
１３５と１３６の接続点の電位をＶ１０とし、ＭＯＳＦ
ＥＴ１３７と１３８の接続点の電位をＶ１１とする。ま
た−ＶＳＳを０電位とし、＋ＶＤＤと−ＶＳＳの電位差
をＶＤＤとし、定電圧回路出力端子１４３の電位をＶ
ｒｅｇとする。このときＭＯＳＦＥＴ１３５と１３６に
流れる電流は等しいから の関係があり、解くと 但し となる。ここでβＰ１０<<βＮ１０と設計すれば（２１
８）式は Ｖ１０≒ＶＴＮ………（２１９） となる。またＭＯＳＦＥＴ１３７と１３８に流れる電流
は等しいから の関係があり、解くと となる。さてオペアンプ１４０のゲインは非常に高いの
で、安定点においては Ｖ１０＝Ｖ１１ ………（２２２） となる。したがつて（２１９），（２２１），（２２
２）式により Ｖｒｅｇ＝ＶＴＰ＋ＶＴＮ ………（２２３） となる。したがつて、第２８図の回路においては、基準
電圧源１３９において出力された電圧Ｖ１０，Ｖ１１の
電圧は、共にほぼＶＴＮであるのに対し、定電圧回路出
力は（ＶＴＰ＋ＶＴＮ）と異なつており、このような回
路もあることがわかる。
定電圧回路の出力電圧が等しい場合の回路について述べ
て来たが、第２８図は、基準電圧源の出力電圧と定電圧
回路の出力電圧が、必ずしも等しくない場合の回路であ
る。第２８図の回路において、１３５，１３７はＰチヤ
ネルＭＯＳＦＥＴであり、、１３６，１３８はＮチヤネ
ルＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１３５，１３６，
１３７，１３８によつて基準電圧回路１３９が構成され
ている。１４０は、ゲインの非常に高いオペアンプであ
る。１４１はＰチヤネルＭＯＳＦＥＴであり、抵抗値制
御回路の役目をしている。１４２は負荷である。Ｐチヤ
ネルＭＯＳＦＥＴ１３５とＮチヤネルＭＯＳＦＥＴ１３
６は直列に接続され、電源間に接続されている。Ｐチヤ
ネルＭＯＳＦＥＴ１３５とＮチヤネルＭＯＳＦＥＴ１３
６のゲートは、共にＰチヤネルＭＯＳＦＥＴ１３５とＮ
チヤネルＭＯＳＦＥＴ１３６の接続点に接続されてい
る。ＰチヤネルＭＯＳＦＥＴ１４１とＰチヤネルＭＯＳ
ＦＥＴ１３７とＮチヤネルＭＯＳＦＥＴ１３８は直列に
接続され、電源間に接続されている。ＭＯＳＦＥＴ１３
７と１３８のゲートは、共にＭＯＳＦＥＴ１３７と１３
８の接続点に接続されている。オペアンプ１４０の反転
入力端子は、ＭＯＳＦＥＴ１３５と１３６の接続点に接
続され、非反転入力端子はＭＯＳＦＥＴ１３７と１３８
の接続点に接続されている。オペアンプ１４０の出力
は、ＰチヤネルＭＯＳＦＥＴ１４１のゲートに接続され
ている。ＰチヤネルＭＯＳＦＥＴ１４１と１３７の接続
点が定電圧回路出力端子１４３となり、定電圧回路出力
端子１４３と−ＶＳＳの間に負荷１４２が接続されてい
る。ここでＭＯＳＦＥＴ１３５，１３６，１３７，１３
８のβをそれぞれβＰ１０，βＮ１０，βＰ１１，β
Ｎ１１とし、スレツシユホールド電圧をそれぞれ
ＶＴＰ，ＶＴＮ，ＶＴＰ，ＶＴＮとする。ＭＯＳＦＥＴ
１３５と１３６の接続点の電位をＶ１０とし、ＭＯＳＦ
ＥＴ１３７と１３８の接続点の電位をＶ１１とする。ま
た−ＶＳＳを０電位とし、＋ＶＤＤと−ＶＳＳの電位差
をＶＤＤとし、定電圧回路出力端子１４３の電位をＶ
ｒｅｇとする。このときＭＯＳＦＥＴ１３５と１３６に
流れる電流は等しいから の関係があり、解くと 但し となる。ここでβＰ１０<<βＮ１０と設計すれば（２１
８）式は Ｖ１０≒ＶＴＮ………（２１９） となる。またＭＯＳＦＥＴ１３７と１３８に流れる電流
は等しいから の関係があり、解くと となる。さてオペアンプ１４０のゲインは非常に高いの
で、安定点においては Ｖ１０＝Ｖ１１ ………（２２２） となる。したがつて（２１９），（２２１），（２２
２）式により Ｖｒｅｇ＝ＶＴＰ＋ＶＴＮ ………（２２３） となる。したがつて、第２８図の回路においては、基準
電圧源１３９において出力された電圧Ｖ１０，Ｖ１１の
電圧は、共にほぼＶＴＮであるのに対し、定電圧回路出
力は（ＶＴＰ＋ＶＴＮ）と異なつており、このような回
路もあることがわかる。
さて第２９図において第１の基準電圧源１３９とオペア
ンプ１４０と抵抗値制御回路としてのＰチヤネルＭＯＳ
ＦＥＴ１４１は、第２８図で説明した基準電圧源の出力
電圧と定電圧回路出力が必ずしも同じでない回路であ
る。また、第２の基準電圧源１４４とオペアンプ１４５
と抵抗値制御回路としてのＰチヤネルＭＯＳＦＥＴ１４
６は、第２図で説明し、第６図，第９図等であらわれた
基準電圧源の電圧と等しい定電圧回路出力を出す回路で
ある。なお第２９図において、１４７は負荷であり、１
４８は定電圧回路出力端子である。さて第２の基準電圧
源の出力電圧をＶ１２とすると、抵抗値制御回路１４１
と１４６は並列に接続されているので、（ＶＴＰ＋Ｖ
ＴＮ）とＶ１２の値の大きい方が単独もしくは合成され
て出力されることになる。つまり、複数個の基準電圧源
の特性の合成は、必ずしも基準電圧源の出力電圧と定電
圧回路出力電圧の等しい回路ばかりではなく、等しくな
い回路どうしの場合でも、また等しい回路と等しくない
回路の場合でも、特性の合成は出来るのである。
ンプ１４０と抵抗値制御回路としてのＰチヤネルＭＯＳ
ＦＥＴ１４１は、第２８図で説明した基準電圧源の出力
電圧と定電圧回路出力が必ずしも同じでない回路であ
る。また、第２の基準電圧源１４４とオペアンプ１４５
と抵抗値制御回路としてのＰチヤネルＭＯＳＦＥＴ１４
６は、第２図で説明し、第６図，第９図等であらわれた
基準電圧源の電圧と等しい定電圧回路出力を出す回路で
ある。なお第２９図において、１４７は負荷であり、１
４８は定電圧回路出力端子である。さて第２の基準電圧
源の出力電圧をＶ１２とすると、抵抗値制御回路１４１
と１４６は並列に接続されているので、（ＶＴＰ＋Ｖ
ＴＮ）とＶ１２の値の大きい方が単独もしくは合成され
て出力されることになる。つまり、複数個の基準電圧源
の特性の合成は、必ずしも基準電圧源の出力電圧と定電
圧回路出力電圧の等しい回路ばかりではなく、等しくな
い回路どうしの場合でも、また等しい回路と等しくない
回路の場合でも、特性の合成は出来るのである。
以上説明したように、本発明によれば、電源と定電圧出
力端子との間に複数のＦＥＴを接続し、これら複数のＦ
ＥＴを対応する基準電圧源の温度特性に合わせて任意の
組み合わせで直列および並列に接続することにより、定
電圧出力端子から任意の温度特性をもつ定電圧を出力す
ることができるという効果がある。
力端子との間に複数のＦＥＴを接続し、これら複数のＦ
ＥＴを対応する基準電圧源の温度特性に合わせて任意の
組み合わせで直列および並列に接続することにより、定
電圧出力端子から任意の温度特性をもつ定電圧を出力す
ることができるという効果がある。
特に本発明によれば、ＦＥＴの接続を並列または直列の
いずれかに選択することにより、異なる温度特性をもつ
複数の基準電圧源の中から、高い方の基準電圧または低
い方の基準電圧を任意に選択して、所望の温度特性をも
つ定電圧を発生させることができる。
いずれかに選択することにより、異なる温度特性をもつ
複数の基準電圧源の中から、高い方の基準電圧または低
い方の基準電圧を任意に選択して、所望の温度特性をも
つ定電圧を発生させることができる。
第１図，第２図は、従来の定電圧回路例を示す回路図、
第３図は負荷の一例を示す回路図、第４図，第５図は、
定電圧回路出力電圧と発振停止電圧の温度特性を示す
図、第６図は本発明を説明する定電圧回路の第１の実施
例を示す回路図、第７図は、第６図の回路で用いた基準
電圧源の温度特性と、第３図の回路の発振停止電圧の温
度特性を示す図、第８図は、第６図の定電圧回路の出力
電圧の温度特性と、第３図の回路の発振停止電圧の温度
特性を示す図、第９図は本発明を説明する定電圧回路の
第２の実施例を示す回路図、第１０図は、第９図の回路
で用いた基準電圧源の温度特性を示す図、第１１図は、
第９図の定電圧回路の出力電圧の温度特性を示す図、第
１２図は本発明を説明する定電圧回路の第３の実施例を
示す回路図、第１３図，第１４図は、＋ＶＤＤを基準と
した基準電圧源の例を示す回路図、第１５図は本発明を
説明する定電圧回路の第４の実施例を示す回路図、第１
６図は第１５図の回路で用いた基準電圧源の温度特性を
示す図、第１７図は第１５図の定電圧回路の出力電圧の
温度特性を示す図、第１８図は本発明を説明する定電圧
回路の第５の実施例を示す回路図、第１９図は第１８図
の回路で用いた基準電圧源の温度特性を示す図、第２０
図は第１８図の定電圧回路の出力電圧の温度特性を示す
図、第２１図は本発明を説明する定電圧回路の第６の実
施例を示す回路図、第２２図は本発明の第１実施例を示
す回路図、第２３図は第２２図の定電圧回路の出力電圧
の温度特性を示す図、第２４図は本発明の第２実施例を
示す図、第２５図は第２４図の定電圧回路の出力電圧の
温度特性を示す図、第２６図は本発明の第３実施例を示
す回路図、第２７図は第２６図の定電圧回路の出力電圧
の温度特性を示す図、第２８図は従来の定電圧回路の第
３例を示す回路図、第２９図は本発明の第４の実施例を
示す回路図である。 １，６，２８，２９，３６，３７，３８，５１，５２，
５３，７１，７２，８２，８３，８４，９７，９８，９
９，１０８，１０９，１１０，１１７，１１８，１１
９，１２６，１２７，１２８，１４０，１４５……オペ
アンプ ２……ツエナーダイオード ３，１７……抵 抗 ４，１０，２７，３９，４０，４１，５４，５５，５
６，７３，７４，８５，８６，８７，１００，１０１，
１０２，１３９，１４４……基準電圧源 ５，１３，１８，１９，３３，４６，６１，６５，７
０，７８，９２，１０７，１１５，１２４，１３３，１
４３，１４８……端 子 ７，８，１４，２３，２４，６２，６６，６７，１３
５，１３７……ＰチヤネルＭＯＳＦＥＴ ９，１５，２５，２６，６３，６４，６８，６９，１３
６，１３８……ＮチヤネルＭＯＳＦＥＴ １１，３０，３１，４２，４３，４４，７５，７６，８
８，８９，９０，１１１，１１２，１１３，１２０，１
２１，１２２，１２９，１３０，１３１，１４１，１４
６……抵抗値制御回路としてのＰチヤネルＭＯＳＦＥＴ ５７，５８，５９，１０３，１０４，１０５……抵抗値
制御回路としてのＮチヤネルＭＯＳＦＥＴ １２，３２，４５，６０，７７，９１，１０６，１１
４，１２３，１３２，１４２，１４７……負 荷 １６……コンデンサ
第３図は負荷の一例を示す回路図、第４図，第５図は、
定電圧回路出力電圧と発振停止電圧の温度特性を示す
図、第６図は本発明を説明する定電圧回路の第１の実施
例を示す回路図、第７図は、第６図の回路で用いた基準
電圧源の温度特性と、第３図の回路の発振停止電圧の温
度特性を示す図、第８図は、第６図の定電圧回路の出力
電圧の温度特性と、第３図の回路の発振停止電圧の温度
特性を示す図、第９図は本発明を説明する定電圧回路の
第２の実施例を示す回路図、第１０図は、第９図の回路
で用いた基準電圧源の温度特性を示す図、第１１図は、
第９図の定電圧回路の出力電圧の温度特性を示す図、第
１２図は本発明を説明する定電圧回路の第３の実施例を
示す回路図、第１３図，第１４図は、＋ＶＤＤを基準と
した基準電圧源の例を示す回路図、第１５図は本発明を
説明する定電圧回路の第４の実施例を示す回路図、第１
６図は第１５図の回路で用いた基準電圧源の温度特性を
示す図、第１７図は第１５図の定電圧回路の出力電圧の
温度特性を示す図、第１８図は本発明を説明する定電圧
回路の第５の実施例を示す回路図、第１９図は第１８図
の回路で用いた基準電圧源の温度特性を示す図、第２０
図は第１８図の定電圧回路の出力電圧の温度特性を示す
図、第２１図は本発明を説明する定電圧回路の第６の実
施例を示す回路図、第２２図は本発明の第１実施例を示
す回路図、第２３図は第２２図の定電圧回路の出力電圧
の温度特性を示す図、第２４図は本発明の第２実施例を
示す図、第２５図は第２４図の定電圧回路の出力電圧の
温度特性を示す図、第２６図は本発明の第３実施例を示
す回路図、第２７図は第２６図の定電圧回路の出力電圧
の温度特性を示す図、第２８図は従来の定電圧回路の第
３例を示す回路図、第２９図は本発明の第４の実施例を
示す回路図である。 １，６，２８，２９，３６，３７，３８，５１，５２，
５３，７１，７２，８２，８３，８４，９７，９８，９
９，１０８，１０９，１１０，１１７，１１８，１１
９，１２６，１２７，１２８，１４０，１４５……オペ
アンプ ２……ツエナーダイオード ３，１７……抵 抗 ４，１０，２７，３９，４０，４１，５４，５５，５
６，７３，７４，８５，８６，８７，１００，１０１，
１０２，１３９，１４４……基準電圧源 ５，１３，１８，１９，３３，４６，６１，６５，７
０，７８，９２，１０７，１１５，１２４，１３３，１
４３，１４８……端 子 ７，８，１４，２３，２４，６２，６６，６７，１３
５，１３７……ＰチヤネルＭＯＳＦＥＴ ９，１５，２５，２６，６３，６４，６８，６９，１３
６，１３８……ＮチヤネルＭＯＳＦＥＴ １１，３０，３１，４２，４３，４４，７５，７６，８
８，８９，９０，１１１，１１２，１１３，１２０，１
２１，１２２，１２９，１３０，１３１，１４１，１４
６……抵抗値制御回路としてのＰチヤネルＭＯＳＦＥＴ ５７，５８，５９，１０３，１０４，１０５……抵抗値
制御回路としてのＮチヤネルＭＯＳＦＥＴ １２，３２，４５，６０，７７，９１，１０６，１１
４，１２３，１３２，１４２，１４７……負 荷 １６……コンデンサ
Claims (1)
- 【請求項１】温度特性の異なる少なくとも３個の基準電
圧源と、 対応する基準電圧源の出力する基準電圧が第１の入力端
子に入力され、定電圧出力端子の出力電圧又はこの出力
電圧と所定の関係にある電圧が第２の入力端子に入力さ
れる複数のオペアンプと、 電源と定電圧出力端子との間に接続され、対応するオペ
アンプの出力電圧により抵抗値が制御される複数のＦＥ
Ｔと、 を含み、 前記複数のＦＥＴは、 対応する基準電圧源の温度特性に合わせて、任意の組み
合わせで直列及び並列接続され、前記定電圧出力端子か
ら任意の温度特性を持つ定電圧を出力させることを特徴
とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010315A JPH0618012B2 (ja) | 1983-01-25 | 1983-01-25 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010315A JPH0618012B2 (ja) | 1983-01-25 | 1983-01-25 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135520A JPS59135520A (ja) | 1984-08-03 |
| JPH0618012B2 true JPH0618012B2 (ja) | 1994-03-09 |
Family
ID=11746805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58010315A Expired - Lifetime JPH0618012B2 (ja) | 1983-01-25 | 1983-01-25 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618012B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586011B2 (ja) * | 1986-08-28 | 1997-02-26 | セイコーエプソン株式会社 | 電圧発生回路 |
| US4833350A (en) * | 1988-04-29 | 1989-05-23 | Tektronix, Inc. | Bipolar-CMOS digital interface circuit |
| JPH0319422A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP4511697B2 (ja) * | 2000-07-27 | 2010-07-28 | Ｎｅｃエンジニアリング株式会社 | 温度補償回路 |
| WO2007037496A1 (ja) * | 2005-09-27 | 2007-04-05 | Nec Corporation | 半導体記憶装置及びその電源制御方法 |
| JP4524688B2 (ja) | 2007-01-23 | 2010-08-18 | エルピーダメモリ株式会社 | 基準電圧発生回路及び半導体集積回路装置 |
| CN103295628B (zh) * | 2013-04-25 | 2016-04-06 | 广州大学 | 荷控忆阻器的一种双端有源等效电路 |
| JP6060239B1 (ja) * | 2015-10-21 | 2017-01-11 | トレックス・セミコンダクター株式会社 | 基準電圧発生回路 |
| WO2019113111A1 (en) * | 2017-12-05 | 2019-06-13 | Xilinx, Inc. | Programmable temperature coefficient analog second-order curvature compensated voltage reference and trim techniques for voltage reference circuits |
| JP2021082094A (ja) * | 2019-11-21 | 2021-05-27 | ウィンボンド エレクトロニクス コーポレーション | 電圧生成回路およびこれを用いた半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419986A (en) * | 1977-07-15 | 1979-02-15 | Basf Ag | Novel amidinoobenzylpyrimidine*its preparation and medicine containing same |
| JPS5434452A (en) * | 1977-08-18 | 1979-03-13 | Ashimori Ind Co Ltd | Eye processing of synthetic resin coated rope |
| JPS54105754A (en) * | 1978-02-07 | 1979-08-20 | Mitsubishi Electric Corp | Power circuit system |
| JPS5663617A (en) * | 1980-03-06 | 1981-05-30 | Takeyasu Isaburo | Low stand-by low-loss constant-voltage electric power supply |
| JPS56153809A (en) * | 1980-04-28 | 1981-11-28 | Fujitsu Ltd | Control voltage generating circuit |
| JPS56153971A (en) * | 1980-04-28 | 1981-11-28 | Fujitsu Ltd | Controlling voltage generating circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4713627U (ja) * | 1971-03-13 | 1972-10-18 | ||
| JPS5535695U (ja) * | 1978-08-30 | 1980-03-07 |
-
1983
- 1983-01-25 JP JP58010315A patent/JPH0618012B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419986A (en) * | 1977-07-15 | 1979-02-15 | Basf Ag | Novel amidinoobenzylpyrimidine*its preparation and medicine containing same |
| JPS5434452A (en) * | 1977-08-18 | 1979-03-13 | Ashimori Ind Co Ltd | Eye processing of synthetic resin coated rope |
| JPS54105754A (en) * | 1978-02-07 | 1979-08-20 | Mitsubishi Electric Corp | Power circuit system |
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| JPS56153809A (en) * | 1980-04-28 | 1981-11-28 | Fujitsu Ltd | Control voltage generating circuit |
| JPS56153971A (en) * | 1980-04-28 | 1981-11-28 | Fujitsu Ltd | Controlling voltage generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135520A (ja) | 1984-08-03 |
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