JPH06177092A - Manufacture of semiconductor device - Google Patents
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- JPH06177092A JPH06177092A JP32575092A JP32575092A JPH06177092A JP H06177092 A JPH06177092 A JP H06177092A JP 32575092 A JP32575092 A JP 32575092A JP 32575092 A JP32575092 A JP 32575092A JP H06177092 A JPH06177092 A JP H06177092A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に単極式静電チャックを用いてウェハをウェ
ハ・ステージ上に吸着保持しながらシリコン化合物層の
ドライエッチングを行った後、上記ドライエッチングの
過程でレジスト・マスクの表面に生じた硬化層や下地の
シリコン系材料層等の露出面に発生した照射損傷層の除
去を、単極式静電チャックの残留電荷の除去と同時に行
う方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a silicon compound layer which is dry-etched while a wafer is adsorbed and held on a wafer stage by using a monopolar electrostatic chuck. Removal of the radiation damage layer generated on the exposed surface such as the hardened layer on the surface of the resist mask or the underlying silicon-based material layer in the above dry etching process is performed simultaneously with the removal of the residual charge of the monopolar electrostatic chuck. Regarding how to do.
【０００２】[0002]
【従来の技術】近年のＶＬＳＩ，ＵＬＳＩ等にみられる
ように半導体装置の高集積化および高性能化が進展する
に伴い、酸化シリコン（ＳｉＯx ）に代表されるシリコ
ン化合物層のドライエッチングについても技術的要求が
ますます厳しくなってきている。2. Description of the Related Art With the recent progress in higher integration and higher performance of semiconductor devices as seen in VLSI, ULSI, etc., dry etching of silicon compound layers typified by silicon oxide (SiO x ) has also been performed. Technical requirements are becoming more and more stringent.
【０００３】まず、高集積化によりデバイス・チップの
面積が拡大しウェハが大口径化していること、形成すべ
きパターンが高度に微細化されウェハ面内の均一処理が
要求されていること、またＡＳＩＣに代表されるように
多品種少量生産が要求されていること等の背景から、ド
ライエッチング装置の主流は従来のバッチ式から枚葉式
に移行しつつある。この際、従来と同等の生産性を維持
するためには、ウェハ１枚当たりのエッチング速度を大
幅に向上させなければならない。First, the area of device chips is expanded due to high integration, the diameter of the wafer is increased, the pattern to be formed is highly miniaturized, and uniform processing within the wafer surface is required. The mainstream of the dry etching apparatus is shifting from the conventional batch type to the single-wafer type because of the demand for high-mix low-volume production represented by ASIC. At this time, in order to maintain the same productivity as the conventional one, it is necessary to greatly improve the etching rate per wafer.
【０００４】また、デバイスの高速化や微細化を図るた
めに不純物拡散領域の接合深さが浅くなり、また各種の
材料層も薄くなっている状況下では、従来以上に対下地
選択性に優れダメージの少ないエッチング技術が要求さ
れる。たとえば、半導体基板内に形成された不純物拡散
領域や、ＳＲＡＭの抵抗負荷素子として用いられるＰＭ
ＯＳトランジスタのソース・ドレイン領域等にコンタク
トを形成しようとする場合等に、シリコン基板や多結晶
シリコン層を下地として行われるＳｉＯx 層間絶縁膜の
エッチングがその例である。Further, in the situation where the junction depth of the impurity diffusion region is shallow and the various material layers are thin in order to increase the speed and miniaturization of the device, the selectivity to the underlayer is more excellent than before. Etching technology with less damage is required. For example, a PM used as an impurity diffusion region formed in a semiconductor substrate or a resistance load element of SRAM.
An example is etching of an SiO x interlayer insulating film, which is performed using a silicon substrate or a polycrystalline silicon layer as a base when a contact is to be formed in a source / drain region of an OS transistor.
【０００５】さらに、対レジスト選択比の向上も重要な
課題である。これは、サブミクロン・デバイスでは、レ
ジストの後退によるわずかな寸法変換差の発生も許容さ
れなくなってきているからである。Further, improving the selection ratio with respect to the resist is also an important issue. This is because submicron devices have become unacceptable for producing slight dimensional conversion differences due to resist receding.
【０００６】従来よりＳｉＯx 系材料層のエッチング
は、結合エネルギーの大きいＳｉ−Ｏ結合を切断するた
めに、イオン性を強めたモードで行われている。典型的
なエッチング・ガスは、ＣＨＦ3 ，ＣＦ4 等であり、こ
れらから生成するＣＦx + の入射エネルギーを利用して
いる。しかし、高速エッチングを行うためにはこの入射
イオン・エネルギーを高めることが必要であり、エッチ
ング反応が物理的なスパッタ反応に近くなるため、高速
性への要求と高選択性・低ダメージ性への要求とが常に
背反していた。Conventionally, the etching of the SiO x type material layer is performed in a mode in which the ionicity is strengthened in order to break the Si--O bond having a large binding energy. Typical etching gas is CHF 3 , CF 4, etc., and the incident energy of CF x + generated from these is used. However, in order to perform high-speed etching, it is necessary to increase this incident ion energy, and since the etching reaction is close to the physical sputtering reaction, there is a need for high speed and high selectivity and low damage. The demand was always in conflict.
【０００７】この問題を解決するひとつの方法として、
エッチング・ガスにＨ2 や堆積性の炭化水素系ガスを等
を添加してエッチング反応系の見掛け上のＣ／Ｆ比（炭
素原子数とフッ素原子数の比）を増大させ、エッチング
反応と競合して起こる炭素系ポリマーの堆積を促進する
ことが提案されている。しかし、十分な高選択比を得る
ためには相当量の炭素系ポリマーを堆積させることが必
要であり、このことがエッチング速度の低下やパーティ
クル・レベルの悪化を招く原因となっている。近年のド
ライエッチングでは枚葉処理が主流であるため、ウェハ
１枚当たりのエッチング所要時間が延びたり、あるいは
エッチング・チャンバのクリーニング等を行うためのメ
ンテナンスの頻度が高くなることは、生産性や経済性に
重大な支障をもたらす原因となる。As one method for solving this problem,
Competing with the etching reaction by adding H 2 or accumulating hydrocarbon gas to the etching gas to increase the apparent C / F ratio (ratio of the number of carbon atoms and the number of fluorine atoms) of the etching reaction system. It has been proposed to promote subsequent carbon-based polymer deposition. However, in order to obtain a sufficiently high selection ratio, it is necessary to deposit a considerable amount of carbon-based polymer, which causes a decrease in etching rate and deterioration of particle level. Since the single-wafer processing is the mainstream in dry etching in recent years, the time required for etching per wafer is increased, or the frequency of maintenance for cleaning the etching chamber is increased, which may increase the productivity and economy. It will cause serious damage to sexuality.
【０００８】かかる背景から提案され、上記の問題の解
決に至る方法として有望と考えられる技術に、低温エッ
チングがある。この技術の開発の動機は、ウェハを低温
冷却してラジカルによる等方的な化学反応を抑制するこ
とにより、入射イオン・エネルギーを低減させた条件下
で高異方性加工を行うことにあった。しかし、高選択比
が得られるという観点から、イオン・モードを主体とす
るＳｉＯx 系材料層のエッチングにも極めて有効である
ことが明らかにされ、このプロセスを想定した低温エッ
チング装置も市販され始めている。Low-temperature etching is a technique proposed from such a background and considered to be promising as a method for solving the above problems. The motivation for the development of this technology was to perform high-anisotropic processing under conditions where incident ions and energy were reduced by cooling the wafer at low temperature and suppressing isotropic chemical reactions due to radicals. . However, from the viewpoint that a high selection ratio can be obtained, it has been clarified that it is extremely effective for etching the SiO x -based material layer mainly composed of ion modes, and a low-temperature etching apparatus assuming this process has been commercially available. There is.
【０００９】[0009]
【発明が解決しようとする課題】ところで、一般にドラ
イエッチングのプロセスでは、入射イオンの影響により
ウェハ上の様々な材料層の表面もしくは露出面に好まし
くない性質を有する層が形成される場合がしばしばあ
る。たとえば、上述のＳｉＯx 系材料層のエッチングの
場合、エッチング機構がイオン・モードに依存している
ことから、その下層側の材料層（下地材料層）が露出す
ると、その露出面に照射損傷（ダメージ）層が形成され
ることが原理的に避けられない。この照射損傷層は、デ
バイス特性の劣化を防止するために、何らかの後処理工
程により除去することが必要である。By the way, generally, in a dry etching process, a layer having an unfavorable property is often formed on the surface or exposed surface of various material layers on a wafer due to the influence of incident ions. . For example, in the case of etching the above-mentioned SiO x -based material layer, since the etching mechanism depends on the ion mode, when the material layer (underlying material layer) on the lower side is exposed, irradiation damage ( The formation of a (damage) layer is unavoidable in principle. This irradiation damage layer needs to be removed by some post-treatment process in order to prevent deterioration of device characteristics.
【００１０】また、別の問題点としては、シリコン化合
物のエッチング・マスクとしてレジスト・マスクを用い
た場合、高エネルギーのイオン入射に曝されたその表面
に硬化層（以下、レジスト表面硬化層と称する。）が形
成されることが挙げられる。この硬化層の形成は、エキ
シマ・レーザ・リソグラフィへの適用を想定して研究が
進められている化学増幅型レジスト材料を用いてマスク
を構成した場合に、特に顕著である。かかるレジスト表
面硬化層は、後工程にでレジスト・アッシングを行う際
に、アッシング残りやレジスト表面硬化層自身の飛散に
よるパーティクル汚染を惹起させる虞れがあり、半導体
装置の歩留りが大幅に低下する原因となる。Another problem is that when a resist mask is used as an etching mask for a silicon compound, a hardened layer (hereinafter referred to as a resist surface hardened layer) is formed on the surface exposed to high energy ion incidence. .) Is formed. The formation of the hardened layer is particularly remarkable when the mask is made of a chemically amplified resist material, which has been studied for the purpose of application to excimer laser lithography. Such a resist surface-hardened layer may cause particle contamination due to ashing residue or scattering of the resist surface-hardened layer itself when performing resist ashing in a later step, which is a cause of a large decrease in the yield of semiconductor devices. Becomes
【００１１】以上の照射損傷層やレジスト表面硬化層
は、それぞれ専用の除去工程を設ければもちろん除去可
能ではあるが、かかる別工程の増加はスループットや経
済性を低下させる原因となる。そこで本発明は、工程数
の増加によるスループットや経済性の低下を招くことな
く、これら照射損傷層やレジスト表面硬化層を除去する
ことが可能な半導体装置の製造方法を提供することを目
的とする。The radiation damage layer and the resist surface hardened layer can be removed as a matter of course by providing a dedicated removal step, but the increase of such another step causes a decrease in throughput and economy. Therefore, it is an object of the present invention to provide a method of manufacturing a semiconductor device capable of removing the irradiation damage layer and the resist surface hardened layer without causing a decrease in throughput and economical efficiency due to an increase in the number of steps. .
【００１２】[0012]
【課題を解決するための手段】本発明者らは、上述の目
的を達成するために鋭意検討を行い、低温エッチング装
置の処理チャンバ内で単極式静電チャックを用いてウェ
ハを吸着保持した場合に必ず必要となる残留電荷除去工
程において、上記照射損傷層やレジスト表面硬化層を同
時に除去することを考えた。DISCLOSURE OF THE INVENTION The inventors of the present invention have conducted extensive studies in order to achieve the above-mentioned object, and held a wafer by suction using a monopolar electrostatic chuck in a processing chamber of a low temperature etching apparatus. In this case, it was considered to remove the irradiation damage layer and the resist surface hardening layer at the same time in the residual charge removing step which is always necessary.
【００１３】静電チャックとは、絶縁部材中に埋設され
た内部電極に直流電圧を印加し、この絶縁部材とその上
に載置されたウェハとの間に発現するクーロン力を利用
してウェハを吸着固定させる機構である。この機構によ
ればウェハ・ステージとウェハとの間の密着性が高ま
り、両者間の熱伝達が面内で均一化できる。したがっ
て、特に前述の低温エッチング装置ではエッチングの均
一性を図る上でほぼ必須の機構となっている。An electrostatic chuck is a wafer that applies a DC voltage to an internal electrode embedded in an insulating member and utilizes the Coulomb force developed between this insulating member and a wafer placed on the wafer. Is a mechanism for adsorbing and fixing. According to this mechanism, the adhesion between the wafer stage and the wafer is enhanced, and the heat transfer between the two can be made uniform in the plane. Therefore, especially in the above-mentioned low-temperature etching apparatus, this mechanism is almost indispensable for achieving uniform etching.
【００１４】静電チャックには、ウェハが導体，半導
体，誘電体のいずれであるか、またウェハをアースする
か否かにより幾つかの異なる方式が知られているが、近
年主流となりつつあるのは単極式と呼ばれる方式であ
る。これは、ウェハが導体または半導体である場合に、
絶縁部材中の単一の内部電極に所定の極性の直流電圧を
印加し、対向アースはプラズマを経由して処理チャンバ
の壁を通じてとる方式である。この単極式静電チャック
は、プラズマが生成しないとウェハをウェハ・ステージ
に吸着させることができないが、ＭＯＳデバイスのゲー
ト酸化膜の耐圧劣化を生じにくいという理由から、市販
装置等に多く採用されている。For the electrostatic chuck, several different methods are known depending on whether the wafer is a conductor, a semiconductor or a dielectric, and whether or not the wafer is grounded, but in recent years it has become the mainstream. Is a method called monopolar type. This means that if the wafer is a conductor or semiconductor,
In this method, a DC voltage having a predetermined polarity is applied to a single internal electrode in the insulating member, and the opposite ground is taken through the wall of the processing chamber via plasma. This monopolar electrostatic chuck cannot attract a wafer to a wafer stage unless plasma is generated, but it is often used in commercially available devices because the breakdown voltage of a gate oxide film of a MOS device does not easily occur. ing.
【００１５】この単極式静電チャックを用いた場合、プ
ラズマ処理終了後に直流電圧の印加を停止すると電荷が
残留する。したがって、ウェハをウェハ・ステージから
引き離すために、通常は上記プラズマ処理の結果に実質
的に影響を与えないガスを供給して再度プラズマを生成
させ、このプラズマを通じて残留電荷をリークさせてい
る。本発明は、この残留電荷除去工程で用いられるガス
に、照射損傷層やレジスト表面硬化層の除去に必要な機
能を持たせようとするものである。In the case of using this unipolar electrostatic chuck, electric charges remain when the application of the DC voltage is stopped after the plasma processing is completed. Therefore, in order to separate the wafer from the wafer stage, a gas that does not substantially affect the result of the plasma treatment is supplied to regenerate plasma, and the residual charge is leaked through this plasma. The present invention intends to make the gas used in the residual charge removing step have a function necessary for removing the irradiation damage layer and the resist surface hardened layer.
【００１６】本発明の半導体装置の製造方法は、かかる
アイデアにもとづいて提案されるものであり、ドライエ
ッチング装置のウェハ・ステージ上に単極式静電チャッ
クを用いてウェハを吸着保持し、このウェハ上のシリコ
ン化合物層をフルオロカーボン系化合物を含むエッチン
グ・ガスを用いてエッチングする第１の工程と、エッチ
ング終了後に前記単極式静電チャックの残留電荷を除去
する第２の工程とを有する方法であって、前記第２の工
程ではＯ2 を含むプラズマ生成用ガスを用いることによ
り、前記第１の工程で前記シリコン化合物層の下地材料
層の露出面に発生した照射損傷層を同時に除去するもの
である。The method of manufacturing a semiconductor device of the present invention is proposed based on such an idea, and a single-pole type electrostatic chuck is used to suck and hold a wafer on a wafer stage of a dry etching apparatus. A method comprising: a first step of etching a silicon compound layer on a wafer using an etching gas containing a fluorocarbon-based compound; and a second step of removing residual charges of the monopolar electrostatic chuck after etching is completed. In the second step, the irradiation damage layer generated on the exposed surface of the underlying material layer of the silicon compound layer in the first step is simultaneously removed by using the plasma generating gas containing O 2. It is a thing.
【００１７】本発明はまた、前記第１の工程と前記第２
の工程との間に前記エッチング・ガスを一旦排気する操
作を含む第３の工程を少なくとも１回設け、前記第２の
工程ではＯ2 を含むプラズマ生成用ガスを用いることに
より、前記第１の工程で前記シリコン化合物層の上のレ
ジスト・マスクの表面に形成されたレジスト表面硬化層
を同時に除去するものである。The present invention also includes the first step and the second step.
The third step including the operation of once exhausting the etching gas is performed at least once between the above step and the second step, and the plasma generating gas containing O 2 is used in the second step. In the step, the hardened resist surface layer formed on the surface of the resist mask on the silicon compound layer is simultaneously removed.
【００１８】本発明はまた、前記第３の工程において前
記エッチング・ガスを排気しながら不活性ガスを導入す
るものである。The present invention also introduces an inert gas while exhausting the etching gas in the third step.
【００１９】本発明はまた、前記第３の工程において前
記エッチング・ガスの排気後に不活性ガスを導入するも
のである。The present invention also introduces an inert gas after exhausting the etching gas in the third step.
【００２０】本発明はさらに、前記第３の工程において
前記エッチング・ガスの排気後に不活性ガスのプラズマ
を生成させるものである。The present invention further is to generate an inert gas plasma after exhausting the etching gas in the third step.
【００２１】[0021]
【作用】本発明では、フルオロカーボン系化合物を含む
エッチング・ガスを用いてシリコン化合物層のドライエ
ッチングを行った後、残留電荷の除去を行う工程でＯ2
を含むプラズマ生成用ガスを用いる。ただし、Ｏ2 の作
用はプロセスの目的により異なる。In the present invention, after the dry etching of the silicon compound layer is performed using the etching gas containing the fluorocarbon compound, the residual charge is removed in the step of removing O 2
A gas for plasma generation containing is used. However, the effect of O 2 depends on the purpose of the process.
【００２２】まず、残留電荷の除去と同時に下地材料層
表面の照射損傷層の除去を目的とするプロセスでは、Ｏ
2 はＦ* の生成の促進物質として利用される。この場
合、Ｏ 2 はフルオロカーボン系化合物の残留分と反応
し、プラズマ中のＦ* の生成量を増大させる。この時の
反応を単純化すると、次式のように表すことができる。 ＣＦx ＋ Ｏ2 → ＣＯ2 ↑ ＋ ｘＦ* このようにして生成したＦ* が、照射損傷層の除去に寄
与する。しかも、残留電荷除去は一般に無バイアス条件
下で行われるため、いわゆるライトエッチが可能となる
わけである。First, the residual charge is removed and, at the same time, the underlying material layer is formed.
In the process aimed at removing the radiation damage layer on the surface,
2Is F*It is used as a promoter for the production of This place
If O 2Reacts with the residual content of fluorocarbon compounds
And F in plasma*Increase the production amount of. At this time
The reaction can be simplified as follows: CFx+ O2→ CO2↑ + xF* F generated in this way*However, it is important to remove the radiation damage layer.
Give. Moreover, removal of residual charge is generally under no bias condition.
Since it is performed below, so-called light etching is possible.
That is why.
【００２３】一方、残留電荷の除去と同時にレジスト表
面硬化層の除去を目的とするプロセスでは、Ｏ2 はＯ*
の供給源として利用される。ただしこの場合は、気相中
にフルオロカーボン系化合物が残留していると上式のよ
うな反応によりＯ2 が消費され、Ｏ* が効率良く生成し
ないどころか、過剰のＦ* により下地選択性が低下する
虞れが大きい。したがって、予めこのフルオロカーボン
系化合物を含むエッチング・ガスを排気するのである。On the other hand, in the process for removing the residual charge and simultaneously removing the hardened resist surface layer, O 2 is O *.
Used as a source of. In this case, however, fluorocarbon compounds in the vapor phase is O 2 is consumed by the reaction, such as the above equation the remaining, rather than O * is not produced efficiently, reduced underlayer selectivity by excess F * There is a great risk of doing this. Therefore, the etching gas containing the fluorocarbon compound is exhausted in advance.
【００２４】ここで、エッチング・ガスの排気にあたっ
てはこれを単独で行っても良いが、排気と同時に前記所
定のプラズマ処理の結果に実質的に影響を与えない不活
性ガスを導入しても良い。この場合には、不活性ガスの
置換効果により、排気速度を高めることが可能となる。
あるいは、エッチング・ガスを排気した後、不活性ガス
を導入しても良い。さらにあるいは、エッチング・ガス
の排気と不活性ガスの導入とを交互に複数回繰り返すこ
とにより、処理ガスの排除を徹底させることができる。
不活性ガスを導入した後に放電を行えば、不活性ガスの
プラズマにより処理チャンバ内を効果的にクリーニング
することもできる。Here, although the etching gas may be exhausted independently, it may be introduced simultaneously with the exhaustion of an inert gas that does not substantially affect the result of the predetermined plasma treatment. . In this case, the exhaust speed can be increased by the effect of replacing the inert gas.
Alternatively, the inert gas may be introduced after exhausting the etching gas. Further alternatively, by exhausting the etching gas and introducing the inert gas alternately a plurality of times, it is possible to thoroughly eliminate the processing gas.
If the discharge is performed after introducing the inert gas, the inside of the processing chamber can be effectively cleaned by the plasma of the inert gas.
【００２５】[0025]
【実施例】以下、本発明の具体的な実施例について説明
する。EXAMPLES Specific examples of the present invention will be described below.
【００２６】実施例１ 本実施例は、有磁場マイクロ波プラズマ・エッチング装
置のウェハ・ステージ上に単極式静電チャックを用いて
ウェハを保持し、ｃ−Ｃ4 Ｆ8 （オクタフルオロシクロ
ブタン）／ＣＨ2 Ｆ2 混合ガスを用いてこのウェハ上の
ＳｉＯ2 層間絶縁膜にコンタクト・ホールを開口した後
Ｏ2 を導入し、照射損傷層の除去を兼ねて上記単極式静
電チャックの残留電荷を除去した例である。 Example 1 In this example, a monopolar electrostatic chuck was used to hold a wafer on the wafer stage of a magnetic field microwave plasma etching apparatus, and c-C 4 F 8 (octafluorocyclobutane) was used. / CH 2 F 2 mixed gas was used to open a contact hole in the SiO 2 interlayer insulating film on this wafer, and then O 2 was introduced to remove the irradiation damage layer, and the monopolar electrostatic chuck remained. This is an example of removing charges.
【００２７】まず、本実施例のプロセス・シーケンスに
ついて、図１（ａ），（ｃ），（ｄ）を参照しながら説
明する。図１（ａ）は、ＲＦバイアス印加型有磁場マイ
クロ波プラズマ・エッチング装置の図示されない処理チ
ャンバ内において、ウェハ・ステージ５上の単極式静電
チャック１にウェハ４が載置され、このウェハ４上のＳ
ｉＯ2 層間絶縁膜（図２の符号２３，図３の符号３２を
参照。）をフルオロカーボン系化合物を含むエッチング
・ガスのＥＣＲ（電子サイクロトロン共鳴）プラズマを
用いてエッチングしている状態を示している。First, the process sequence of this embodiment will be described with reference to FIGS. 1 (a), 1 (c) and 1 (d). FIG. 1A shows a wafer 4 mounted on a unipolar electrostatic chuck 1 on a wafer stage 5 in a processing chamber (not shown) of an RF bias-applied magnetic field microwave plasma etching apparatus. S on 4
This shows a state in which the iO 2 interlayer insulating film (see reference numeral 23 in FIG. 2 and reference numeral 32 in FIG. 3) is etched using ECR (electron cyclotron resonance) plasma of an etching gas containing a fluorocarbon compound. .
【００２８】上記単極式静電チャック１は、絶縁部材２
に単一の内部電極３が埋設された構成を有する。上記内
部電極３にはコイル等からなる高周波カット・フィルタ
７と切り替えスイッチ８とを介し、正の直流電圧を印加
可能な直流電源９と負の直流電圧を印加可能な直流電源
１０が並列に接続されている。これら両直流電源９，１
０は、共通に接地されている。図１（ａ）では、直流電
源１０が接続されることにより内部電極３は負電荷を帯
び、これに伴って絶縁部材２の表面には正電荷、ウェハ
４表面には負電荷がそれぞれ誘導される。なお、ここで
ウェハ４の表面が最終的に負電荷を帯びているのは、Ｅ
ＣＲ放電によりウェハ４に負の自己バイアスがかかって
いるからである。ウェハ４は、自身の負電荷と絶縁部材
２表面の正電荷との間のクーロン力により、単極式静電
チャック１上に吸着保持される。対向アースは、フルオ
ロカーボン系ガスのプラズマを経由して図示されないチ
ャンバ壁を通じてとられている。The monopolar electrostatic chuck 1 has an insulating member 2
It has a structure in which a single internal electrode 3 is embedded. A DC power supply 9 capable of applying a positive DC voltage and a DC power supply 10 capable of applying a negative DC voltage are connected in parallel to the internal electrode 3 via a high frequency cut filter 7 including a coil and a changeover switch 8. Has been done. Both DC power supplies 9, 1
0 is commonly grounded. In FIG. 1A, when the DC power source 10 is connected, the internal electrode 3 is negatively charged, and accordingly, the surface of the insulating member 2 is positively charged and the surface of the wafer 4 is negatively charged. It The surface of the wafer 4 finally bears a negative charge because
This is because the wafer 4 is negatively biased by the CR discharge. The wafer 4 is attracted and held on the monopolar electrostatic chuck 1 by the Coulomb force between the negative charge of itself and the positive charge of the surface of the insulating member 2. The opposite ground is taken through a chamber wall (not shown) via plasma of fluorocarbon-based gas.
【００２９】一方、上記ウェハ・ステージ５には冷却配
管６が埋設されており、この冷却配管６中に適当な冷媒
を循環させることにより、ウェハ４を所定の温度に冷却
するようになされている。また、ウェハ・ステージ５に
はスイッチ１１と直流成分を遮断するためのブロッキン
グ・コンデンサ１２とを介してＲＦ電源１３が接続され
ている。On the other hand, a cooling pipe 6 is embedded in the wafer stage 5, and an appropriate coolant is circulated in the cooling pipe 6 to cool the wafer 4 to a predetermined temperature. . An RF power source 13 is connected to the wafer stage 5 via a switch 11 and a blocking capacitor 12 for blocking a direct current component.
【００３０】ここで、エッチング中は上記スイッチ１１
はＯＮとし、ＲＦバイアスを印加して所定の入射イオン
・エネルギーが得られるようにする。During etching, the switch 11 described above is used.
Is turned on and an RF bias is applied so that a predetermined incident ion energy can be obtained.
【００３１】エッチング終了後には、図１（ｃ）に示さ
れるように、スイッチ１１をＯＦＦとしてＲＦバイアス
を無印加とし、処理チャンバにＯ2 を含むプラズマ生成
用ガスを導入し、ＥＣＲプラズマを生成させる。このと
き、フルオロカーボン系化合物の残留分とＯ2 とが反応
することにより、プラズマはＦ* に富む状態となる。こ
こでは、切り替えスイッチ８を一時的に直流電源９側へ
接続し、内部電極３に印加される直流電圧を逆極性とす
ることにより、内部電極３、絶縁部材２、ウェハ４の各
表面の残留電荷を効果的に低減させている。After the etching is completed, as shown in FIG. 1 (c), the switch 11 is turned off and the RF bias is not applied, and the plasma generating gas containing O 2 is introduced into the processing chamber to generate the ECR plasma. Let At this time, the residual content of the fluorocarbon compound and O 2 react with each other, so that the plasma becomes rich in F * . Here, the changeover switch 8 is temporarily connected to the DC power source 9 side, and the DC voltage applied to the internal electrode 3 is set to have a reverse polarity, so that each surface of the internal electrode 3, the insulating member 2, and the wafer 4 remains. The charge is effectively reduced.
【００３２】さらに、図１（ｄ）に示されるように、切
り替えスイッチ８をＯＦＦとし、Ｏ 2 を含むプラズマ生
成用ガスのＥＣＲ放電を継続する。このときのＥＣＲプ
ラズマにより、残留電荷が消滅すると共に、Ｆ* による
照射損傷層の除去が行われるわけである。Further, as shown in FIG.
Turn off the replacement switch 8 2Plasma raw including
Continue the ECR discharge of the product gas. ECR program at this time
The residual charge disappears due to the plasma, and F*by
The irradiation damage layer is removed.
【００３３】なお、以上の工程はプロセス・シーケンス
の一例であって、他にも種々の変更が可能である。たと
えば、上述の例では上記内部電極３に印加される直流電
圧の極性を負→正→無の順に変化させているが、これを
正→負→無の順に変化させても良い。The above steps are an example of the process sequence, and various other modifications are possible. For example, in the above-mentioned example, the polarity of the DC voltage applied to the internal electrode 3 is changed in the order of negative → positive → none, but it may be changed in the order of positive → negative → none.
【００３４】次に、上述のプロセス・シーケンスを実際
のコンタクト・ホール加工に適用したプロセス例につい
て、図２を参照しながら説明する。本実施例においてサ
ンプルとして使用したウェハは、図２（ａ）に示される
ように、予め約６００ｎｍの深さに不純物拡散領域２２
が形成された単結晶シリコン基板２１上にＣＶＤ法等に
よりＳｉＯ2 層間絶縁膜２３が約９００ｎｍの厚さに形
成され、さらに該ＳｉＯ2 層間絶縁膜２３のエッチング
・マスクとしてレジスト・マスク２４が形成されたもの
である。ここで、上記レジスト・マスク２４は、一例と
してノボラック系ポジ型フォトレジスト材料（東京応化
工業社製：商品名ＴＳＭＲ−Ｖ３）の塗膜に対してｇ線
リソグラフィとアルカリ現像処理を行うことにより形成
されており、開口径約０．５μｍの開口部２４ａが設け
られている。Next, an example of a process in which the above process sequence is applied to actual contact hole processing will be described with reference to FIG. As shown in FIG. 2A, the wafer used as a sample in this example has an impurity diffusion region 22 having a depth of about 600 nm in advance.
An SiO 2 interlayer insulating film 23 having a thickness of about 900 nm is formed on the single crystal silicon substrate 21 on which the SiO 2 is formed by a CVD method or the like, and a resist mask 24 is formed as an etching mask for the SiO 2 interlayer insulating film 23. It was done. Here, the resist mask 24 is formed, for example, by subjecting a coating film of a novolac-based positive photoresist material (manufactured by Tokyo Ohka Kogyo Co., Ltd .: trade name TSMR-V3) to g-line lithography and alkali development. An opening 24a having an opening diameter of about 0.5 μm is provided.
【００３５】上記ウェハを上述の単極式静電チャック１
上にセットし、一例として、下記の条件でＳｉＯ2 層間
絶縁膜２３をエッチングした。 ｃ−Ｃ4 Ｆ8 流量 １５ ＳＣＣＭ ＣＨ2 Ｆ2 流量 １０ ＳＣＣＭ ガス圧 ０．２７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ Ｇ
Ｈｚ） ＲＦバイアス・パワー ３００ Ｗ（８００ ｋＨ
ｚ） ウェハ温度 −５０ ℃（アルコール系
冷媒使用） 内部電極への直流電圧 −６００ Ｖ 上記エッチングは、オーバーエッチング率が６０％とな
った時点で終了した。このエッチング工程では、ＣＦx
+ ，Ｆ* 等を主エッチング種とするイオン・アシスト反
応により、図２（ｂ）に示されるように異方性形状を有
するコンタクト・ホール２３ａが形成された。このと
き、不純物拡散領域２２の露出面の表層部には、深さ１
０ｎｍ程度まで照射損傷層２５が形成された。The above-mentioned wafer is applied to the above-mentioned monopolar electrostatic chuck 1
The SiO 2 interlayer insulating film 23 was set on the above and the SiO 2 interlayer insulating film 23 was etched under the following conditions as an example. c-C 4 F 8 flow rate 15 SCCM CH 2 F 2 flow rate 10 SCCM gas pressure 0.27 Pa microwave power 1200 W (2.45 G
Hz) RF bias power 300 W (800 kHz)
z) Wafer temperature −50 ° C. (using alcohol-based coolant) DC voltage to internal electrodes −600 V The above etching was completed when the over-etching rate reached 60%. In this etching process, CF x
By the ion-assisted reaction using + , F *, etc. as the main etching species, the contact hole 23a having an anisotropic shape was formed as shown in FIG. 2 (b). At this time, in the surface layer portion of the exposed surface of the impurity diffusion region 22, the depth 1
The irradiation damage layer 25 was formed up to about 0 nm.
【００３６】次に、一例として下記の条件でプラズマ処
理を行い、残留電荷除去を行った。 Ｏ2 流量 ５０ ＳＣＣＭ ガス圧 ０．６７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −５０ ℃ 放電時間 １５ 秒 内部電極への直流電圧 ＋１００ Ｖ（最初の０．２秒
間） ０ Ｖ（残り１４．８秒間） このプラズマ処理工程において、総所要時間１５秒のう
ち最初の０．２秒間は図１（ｃ）に示されるように内部
電極３に逆極性の直流電圧を印加し、残る時間は図１
（ｄ）に示されるように直流電圧は無印加とした。これ
により、残留電荷をほぼ完全に除去することができた。Next, as an example, plasma treatment was performed under the following conditions to remove residual charges. O 2 flow rate 50 SCCM Gas pressure 0.67 Pa Microwave power 1200 W (2.45 GH
z) RF bias power 0 W Wafer temperature −50 ° C. Discharge time 15 seconds DC voltage to internal electrodes +100 V (first 0.2 seconds) 0 V (14.8 seconds remaining) Total required for this plasma treatment process For the first 0.2 seconds of the 15 seconds, a DC voltage of opposite polarity is applied to the internal electrodes 3 as shown in FIG.
As shown in (d), no DC voltage was applied. As a result, the residual charge could be removed almost completely.
【００３７】またこの工程では、先のエッチング工程で
用いられた残留ｃ−Ｃ4 Ｆ8 ，ＣＨ 2 Ｆ2 がＯ2 により
分解され、プラズマはＦ* に富む状態となった。このＦ
* の寄与により、図２（ｃ）に示されるように、照射損
傷層２５を不要なダメージを与えることなく除去するこ
とができた。Further, in this step,
Residual c-C usedFourF8, CH 2F2Is O2By
Plasma is decomposed and F*It became rich. This F
*As shown in Fig. 2 (c), the irradiation loss
The scratch layer 25 can be removed without giving unnecessary damage.
I was able to.
【００３８】実施例２ 本実施例では、実施例１と同様のコンタクト・ホール加
工において、ＳｉＯ2層間絶縁膜２３のエッチングにＣ
ＨＦ3 ／ＣＨ2 Ｆ2 混合ガスを用いた。エッチング条件
の一例を以下に示す。 ＣＨＦ3 流量 ３０ ＳＣＣＭ ＣＨ2 Ｆ2 流量 ２０ ＳＣＣＭ ガス圧 ０．６７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ２８０ Ｗ（８００ ｋＨ
ｚ） ウェハ温度 −２０ ℃ Example 2 In this example, in the same contact hole processing as in Example 1, C was used for etching the SiO 2 interlayer insulating film 23.
An HF 3 / CH 2 F 2 mixed gas was used. An example of etching conditions is shown below. CHF 3 flow rate 30 SCCM CH 2 F 2 flow rate 20 SCCM Gas pressure 0.67 Pa Microwave power 1200 W (2.45 GH
z) RF bias power 280 W (800 kHz)
z) Wafer temperature -20 ° C
【００３９】このエッチング工程におけるＣＦx + の生
成量とＲＦバイアス・パワーは実施例１よりも少なく、
したがって、不純物拡散領域２２の露出面の表層部にお
いて形成された照射損傷層２５もやや少なかったが、そ
の深さは約８ｎｍあった。そこで、実施例１と同じ条件
でＯ2 プラズマ処理を行ったところ、静電チャック１や
ウェハ４の残留電荷が除去されると同時に、不純物拡散
領域２２の表面が約１０ｎｍエッチングされ、照射損傷
層２５を完全に除去することができた。The amount of CF x + generated and the RF bias power in this etching step were smaller than those in Example 1,
Therefore, the irradiation damage layer 25 formed in the surface layer portion of the exposed surface of the impurity diffusion region 22 was also slightly small, but its depth was about 8 nm. Therefore, when O 2 plasma treatment was performed under the same conditions as in Example 1, the residual charges of the electrostatic chuck 1 and the wafer 4 were removed, and at the same time, the surface of the impurity diffusion region 22 was etched by about 10 nm, and the irradiation damage layer 25 could be completely removed.
【００４０】実施例３ 本実施例では、残留電荷除去を行うためのプラズマ生成
用ガスの組成をＯ2 ／Ｈｅ混合系とした。まず、実施例
１と同じ条件でＳｉＯ2 層間絶縁膜２３をエッチングし
てコンタクト・ホール２３ａを形成した後、一例として
下記の条件で残留電荷除去ならびに照射損傷層２５の除
去を行った。 Example 3 In this example, the composition of the plasma generating gas for removing the residual charges was an O 2 / He mixed system. First, after the SiO 2 interlayer insulating film 23 was etched under the same conditions as in Example 1 to form the contact hole 23a, the residual charge was removed and the irradiation damage layer 25 was removed under the following conditions, for example.
【００４１】 Ｏ2 流量 ２０ ＳＣＣＭ Ｈｅ流量 ５０ ＳＣＣＭ ガス圧 ０．６７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −５０ ℃ 放電時間 ２０ 秒 内部電極への直流電圧 ＋１００ Ｖ（最初の０．２秒
間） ０ Ｖ（残る１４．８秒間） 上述の条件では、Ｈｅによる希釈効果により残留エッチ
ング・ガスからのＦ*の生成量が低下するため、放電時
間を実施例１よりもやや延長した。したがって、スルー
プットの観点からは若干不利となったが、単結晶シリコ
ン基板２１に対する選択性とプラズマ処理の制御性は大
きく向上した。O 2 flow rate 20 SCCM He flow rate 50 SCCM Gas pressure 0.67 Pa Microwave power 1200 W (2.45 GH
z) RF bias power 0 W Wafer temperature −50 ° C. Discharge time 20 seconds DC voltage to internal electrodes +100 V (first 0.2 seconds) 0 V (remaining 14.8 seconds) Dilution with He under the above conditions. Since the amount of F * produced from the residual etching gas is reduced due to the effect, the discharge time was slightly extended as compared with Example 1. Therefore, although slightly disadvantageous from the viewpoint of throughput, the selectivity with respect to the single crystal silicon substrate 21 and the controllability of the plasma treatment are greatly improved.
【００４２】実施例４ 本実施例以下、実施例９までの実施例では、残留電荷除
去時にレジスト表面硬化層を同時に除去するため、フル
オロカーボン系ガスを含むエッチング・ガスを一旦排気
した後、Ｏ2 を含むプラズマ形成用ガスを用いてプラズ
マ処理を行った。 Embodiment 4 In this embodiment, up to Embodiment 9, the resist surface hardening layer is removed at the same time when the residual charge is removed. Therefore, the etching gas containing the fluorocarbon gas is once exhausted, and then O 2 gas is removed. Plasma treatment was performed using a plasma forming gas containing
【００４３】まず本実施例では、ｃ−Ｃ4 Ｆ8 ／ＣＨ2
Ｆ2 混合ガスを用いてＳｉＯ2 層間絶縁膜にビアホール
を開口した後、上記混合ガスを一旦排気し、次にＯ2 を
用いて残留電荷除去ならびにレジスト表面硬化層の除去
を行った。First, in this embodiment, c-C 4 F 8 / CH 2
After the via hole was opened in the SiO 2 interlayer insulating film using the F 2 mixed gas, the mixed gas was once evacuated, and then the residual charge was removed and the resist surface hardened layer was removed using O 2 .
【００４４】まず、本実施例のプロセス・シーケンスに
ついて、図１（ａ），（ｂ），（ｃ），（ｄ）を参照し
ながら説明する。このプロセス・シーケンスは、実施例
１で上述したシーケンスに、図１（ｂ）に示される排気
工程を挿入したものであるので、重複する部分について
の説明は省略する。First, the process sequence of this embodiment will be described with reference to FIGS. 1 (a), 1 (b), 1 (c) and 1 (d). This process sequence is a sequence in which the evacuation step shown in FIG. 1B is inserted in the sequence described in the first embodiment, and therefore the description of the overlapping portions will be omitted.
【００４５】すなわち、図１（ａ）に示されるエッチン
グが終了した後は、図１（ｂ）に示されるようにスイッ
チ１１をＯＦＦとしてＲＦバイアスを無印加とし、エッ
チング・ガスを排気する。次にＯ2 を含むプラズマ生成
用ガスを導入して放電を行えば、プラズマ中ではＯ* が
優勢となり、上記エッチング・ガスの残留分に起因する
Ｆ* はほとんど生成しなくなる。That is, after the etching shown in FIG. 1A is completed, as shown in FIG. 1B, the switch 11 is turned off to apply no RF bias, and the etching gas is exhausted. Next, when a plasma-generating gas containing O 2 is introduced to perform discharge, O * becomes dominant in the plasma, and F * due to the above etching gas residue is hardly generated.
【００４６】このプロセス・シーケンスを実際のビアホ
ール加工に適用したプロセス例について、図３を参照し
ながら説明する。本実施例においてサンプルとして使用
したウェハは、図３（ａ）に示されるように、下層配線
３１上にＣＶＤ法等によりＳｉＯ2 層間絶縁膜３２が約
９００ｎｍの厚さに形成され、さらに該ＳｉＯ2 層間絶
縁膜３２のエッチング・マスクとしてレジスト・マスク
３３が形成されたものである。An example of a process in which this process sequence is applied to actual via hole processing will be described with reference to FIG. As shown in FIG. 3A, the wafer used as a sample in this embodiment has a SiO 2 interlayer insulating film 32 formed on the lower layer wiring 31 by a CVD method or the like to a thickness of about 900 nm. A resist mask 33 is formed as an etching mask for the interlayer insulating film 32.
【００４７】ここで、上記下層配線３１は、Ａｌ系材
料、高融点金属材料、タングステン・ポリサイド膜等か
ら構成されるものである。また、上記レジスト・マスク
３３は、一例としてネガ型３成分系化学増幅型フォトレ
ジスト材料（シプレー社製：商品名ＳＡＬ−６０１）の
塗膜に対してＫｒＦエキシマ・レーザ・リソグラフィと
アルカリ現像処理を行うことにより形成されており、開
口部３３ａ形成後のその断面形状は、材料自身の光吸収
率の高さに起因して特有の逆テーパー形状となってい
る。上記開口部３３ａの上部開口端における開口径は、
約０．３５μｍである。Here, the lower wiring 31 is made of an Al-based material, a refractory metal material, a tungsten polycide film, or the like. The resist mask 33 is, for example, subjected to KrF excimer laser lithography and alkali development treatment on a coating film of a negative type three-component chemically amplified photoresist material (manufactured by Shipley Co., Ltd .: trade name SAL-601). The cross-sectional shape after the formation of the opening 33a is a unique reverse taper shape due to the high light absorptivity of the material itself. The opening diameter at the upper opening end of the opening 33a is
It is about 0.35 μm.
【００４８】上記ウェハを上述の単極式静電チャック１
上にセットし、ｃ−Ｃ4 Ｆ8 ／ＣＨ 2 Ｆ2 混合ガスを用
いて実施例１と同じ条件でＳｉＯ2 層間絶縁膜３２をエ
ッチングした。このエッチングの結果、図３（ｂ）に示
されるように、異方性形状を有するビアホール３２ａが
形成された。なお、このエッチングはイオン・モードを
主体とした機構により進行するため、ビアホール３２ａ
の開口径は開口部３３ａの上部開口端における開口径に
ほぼ等しい。The above-mentioned wafer is attached to the above-mentioned monopolar electrostatic chuck 1
Set on top, c-CFourF8/ CH 2F2For mixed gas
And under the same conditions as in Example 1, SiO2Interlayer insulation film 32
I did it. The result of this etching is shown in FIG.
As described above, the via hole 32a having the anisotropic shape is
Been formed. This etching uses ion mode
Since the mechanism mainly operates, the via hole 32a
The opening diameter of is the same as the opening diameter at the upper opening end of the opening 33a.
Almost equal.
【００４９】このとき、レジスト・マスク３３の表層部
には、厚さ１００ｎｍ程度の表面硬化層３４が形成され
た。At this time, a surface hardened layer 34 having a thickness of about 100 nm was formed on the surface layer of the resist mask 33.
【００５０】次に、前出の図１（ｂ）に示されるよう
に、エッチング・ガスを排気した。このときの排気時間
は２秒、到達真空度は１×１０-3Ｐａとした。Next, as shown in FIG. 1B, the etching gas was exhausted. At this time, the evacuation time was 2 seconds and the ultimate vacuum was 1 × 10 −3 Pa.
【００５１】次に、一例として下記の条件でプラズマ処
理を行った。 Ｏ2 流量 ５０ ＳＣＣＭ ガス圧 ０．６７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −５０ ℃ 放電時間 ３０ 秒 内部電極への直流電圧 ＋１００ Ｖ（最初の０．２秒
間） ０ Ｖ（残り２９．８秒間） このプラズマ処理工程において、総所要時間３０秒のう
ち最初の０．２秒間は図１（ｃ）に示されるように内部
電極３に逆極性の直流電圧を印加し、残る時間は図１
（ｄ）に示されるように直流電圧は無印加とした。これ
により、残留電荷をほぼ完全に除去することができた。Next, as an example, plasma treatment was performed under the following conditions. O 2 flow rate 50 SCCM Gas pressure 0.67 Pa Microwave power 1200 W (2.45 GH
z) RF bias power 0 W Wafer temperature −50 ° C. Discharge time 30 seconds DC voltage to internal electrodes +100 V (first 0.2 seconds) 0 V (remaining 29.8 seconds) Total required for this plasma treatment process As shown in FIG. 1C, a DC voltage of reverse polarity is applied to the internal electrodes 3 for the first 0.2 seconds of the 30 seconds, and the remaining time is as shown in FIG.
As shown in (d), no DC voltage was applied. As a result, the residual charge could be removed almost completely.
【００５２】この工程では、先のエッチング工程で用い
たｃ−Ｃ4 Ｆ8 ，ＣＨ2 Ｆ2 がほぼ排気されているた
め、実施例１のようにプラズマ中にＦ* が大量生成する
ことはなく、Ｏ* が優勢となった。このＯ* により、図
３（ｃ）に示されるように、上記表面硬化層３４が除去
され、さらにレジスト・マスク３３も３００ｎｍほどア
ッシングされた。もちろんこの間に、残留電荷の除去も
行われた。In this step, since c-C 4 F 8 and CH 2 F 2 used in the previous etching step are almost exhausted, a large amount of F * is generated in the plasma as in Example 1. None, O * became dominant. By this O * , as shown in FIG. 3C, the surface hardened layer 34 was removed, and the resist mask 33 was also ashed by about 300 nm. Of course, during this time, the residual charge was also removed.
【００５３】上記レジスト・マスク３３は、最終的には
バレル型アッシング装置等を用いて通常のアッシングを
行った後、濃硝酸系の洗浄液を用いて洗浄することによ
り、すべて除去することができた。The resist mask 33 could be completely removed by finally performing normal ashing using a barrel type ashing device or the like and then washing with a concentrated nitric acid-based washing liquid. .
【００５４】実施例５ 本実施例では、ＳｉＯ2 層間絶縁膜３２のエッチング・
ガスとしてｃ−Ｃ4 Ｆ 8 ／Ｓ2 Ｆ2 混合ガスを用いた。
エッチング条件の一例を以下に示す。 ｃ−Ｃ4 Ｆ8 流量 ３０ ＳＣＣＭ Ｓ2 Ｆ2 流量 １０ ＳＣＣＭ ガス圧 ０．２７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ３００ Ｗ（８００ ｋＨ
ｚ） ウェハ温度 −５０ ℃ ここで用いたＳ2 Ｆ2 は、本願出願人が先に特開平４−
８４４２７号公報においてＳｉＯx 系材料層のエッチン
グ・ガスとして提案したフッ化イオウのひとつであり、
その高い分子内Ｓ／Ｆ比（Ｓ原子数とＦ原子数の比）ゆ
えに、放電解離条件下で遊離のＳ（イオウ）を放出する
ことができる。上記エッチング工程では、低温冷却され
たウェハの表面でこのＳの堆積過程とスパッタ除去過程
とが競合することにより、レジスト・マスク３３や下層
配線３１の露出面に対する選択性が向上している。[0054]Example 5 In this embodiment, SiO2Etching of the interlayer insulating film 32
C-C as gasFourF 8/ S2F2A mixed gas was used.
An example of etching conditions is shown below. c-CFourF8Flow rate 30 SCCM S2F2Flow rate 10 SCCM Gas pressure 0.27 Pa Microwave power 1200 W (2.45 GH
z) RF bias power 300 W (800 kHz)
z) Wafer temperature −50 ° C. S used here2F2The applicant of the present invention first disclosed in Japanese Unexamined Patent Publication No.
SiO in Japanese Patent No. 84427xEtching of system material layer
It is one of the sulfur fluorides proposed as
Its high intramolecular S / F ratio (the ratio of the number of S atoms to the number of F atoms)
In addition, it releases free S (sulfur) under discharge dissociation conditions.
be able to. In the above etching process, it is cooled at low temperature.
This S deposition process and spatter removal process on the wafer surface
Due to competition with the resist mask 33 and lower layers
The selectivity for the exposed surface of the wiring 31 is improved.
【００５５】この後、実施例４と同じ条件で排気を行
い、さらにＯ2 プラズマを用いて表面硬化層３４の除去
を兼ねた残留電荷除去を行った。ここで、ｃ−Ｃ4 Ｆ8
／Ｓ2Ｆ2 混合ガスの排気が終了した段階ではレジスト
・マスク３３（正確には表面硬化層３４の表面）に若干
のＳが吸着されたままであるが、Ｏ2 プラズマ処理によ
りこのＳはＳＯx の形で燃焼除去された。After that, evacuation was performed under the same conditions as in Example 4, and residual charge was removed by using O 2 plasma, which also served to remove the surface hardened layer 34. Where c-C 4 F 8
Although a small amount of S is still adsorbed on the resist mask 33 (more precisely, the surface of the hardened surface layer 34) at the stage when the exhaust of the / S 2 F 2 mixed gas is completed, this S is SO due to the O 2 plasma treatment. Burned out in the form of x .
【００５６】実施例６ 本実施例では、エッチング・ガスをＨｅで置換しながら
排気した。まず、実施例４と同じ条件でＳｉＯ2 層間絶
縁膜３２をエッチングした後、一例として下記の条件で
排気／置換を行った。 Ｈｅ流量 ５０ ＳＣＣＭ ガス圧 ０．６７ Ｐａ マイクロ波パワー ０ Ｗ ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −５０ ℃ 排気時間 ２ 秒 本実施例では、ｃ−Ｃ4 Ｆ8 ／ＣＨ2 Ｆ2 混合ガスの排
気とＨｅによる置換を同時に行うことにより、排気時間
を大幅に短縮することができ、スループットの低下を最
小限に抑えることができた。 Example 6 In this example, the etching gas was replaced with He and exhausted. First, after etching the SiO 2 interlayer insulating film 32 under the same conditions as in Example 4, evacuation / replacement was performed under the following conditions as an example. He flow rate 50 SCCM Gas pressure 0.67 Pa Microwave power 0 W RF bias power 0 W Wafer temperature −50 ° C. Evacuation time 2 seconds In this embodiment, c-C 4 F 8 / CH 2 F 2 mixed gas is exhausted. By simultaneously performing replacement with He and He, the evacuation time could be greatly shortened and the decrease in throughput could be minimized.
【００５７】この後の表面硬化層３４の除去と残留電荷
の除去プロセスは、実施例４と同様である。The subsequent processes of removing the surface hardened layer 34 and removing the residual charges are the same as in the fourth embodiment.
【００５８】実施例７ 本実施例では、エッチング・ガスを排気した後にＨｅを
導入して雰囲気をＨｅ置換する操作を１サイクルとし、
このサイクルを３回繰り返すことにより（サイクル・パ
ージ）、排気／置換効率を高めた例である。まず、実施
例４と同様にＳｉＯ2 層間絶縁膜３２のエッチングを行
った後、一例として下記の条件でサイクル・パージを行
った。 Embodiment 7 In this embodiment, the operation of evacuating the etching gas and then introducing He to replace the atmosphere with He is one cycle,
This is an example in which the exhaust / substitution efficiency is increased by repeating this cycle three times (cycle purge). First, the SiO 2 interlayer insulating film 32 was etched in the same manner as in Example 4, and then, as an example, cycle purge was performed under the following conditions.
【００５９】 排気工程 ：到達真空度１０-2Ｐａ以下 Ｈｅ置換工程：流量 １００ ＳＣＣＭ ガス圧 ３ Ｐａ 置換時間 １０ 秒 上記排気工程とＨｅ置換工程をそれぞれ交互に３回繰り
返した結果、図１（ｂ）に示されるように、気相中に存
在する化学種はほぼＨｅのみとなった。Exhaust process: ultimate vacuum 10 −2 Pa or less He replacement process: flow rate 100 SCCM gas pressure 3 Pa replacement time 10 seconds As a result of alternately repeating the above exhaust process and He replacement process three times, FIG. ), The only chemical species present in the gas phase was He.
【００６０】この排気／置換工程の総所要時間はおおよ
そ１分であり、エッチング・ガスの排気を徹底させるこ
とができた。この後の表面硬化層３４の除去と残留電荷
の除去プロセスは、実施例４と同様である。The total time required for this exhaust / replacement step was about 1 minute, and exhaust of the etching gas could be thoroughly performed. The subsequent processes of removing the surface-hardened layer 34 and removing the residual charges are the same as those in the fourth embodiment.
【００６１】実施例８ 本実施例では、実施例７で行ったサイクル・パージの変
形例として、Ｈｅ放電を行った。まず、実施例４と同様
にＳｉＯ2 層間絶縁膜３２をエッチングした後、一例と
して下記の条件でサイクル・パージを行った。 Example 8 In this example, He discharge was carried out as a modification of the cycle purge performed in Example 7. First, after etching the SiO 2 interlayer insulating film 32 in the same manner as in Example 4, as an example, cycle purge was performed under the following conditions.
【００６２】 排気工程 ：到達真空度１０-2Ｐａ以下 Ｈｅ放電工程：Ｈｅ流量 １００ ＳＣ
ＣＭ ガス圧 ２ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −５０ ℃ 放電時間 １０ 秒 上記排気工程とＨｅ放電工程とはそれぞれ交互に３回繰
り返し、総所要時間はおおよそ１分であった。これによ
り、気相中に存在する化学種をほぼＨｅ* のみとすると
共に、エッチング・チャンバの内部のクリーニングも行
うことができた。Evacuation process: ultimate vacuum 10 −2 Pa or less He discharge process: He flow rate 100 SC
CM Gas pressure 2 Pa Microwave power 1200 W (2.45 GH
z) RF bias power 0 W Wafer temperature −50 ° C. Discharge time 10 seconds The above exhaust process and He discharge process were alternately repeated three times, and the total required time was about 1 minute. As a result, the chemical species existing in the gas phase were almost only He * , and the inside of the etching chamber could be cleaned.
【００６３】この後の表面硬化層３４の除去と残留電荷
の除去プロセスは、実施例４と同様である。The subsequent processes of removing the surface hardened layer 34 and removing the residual charges are the same as those in the fourth embodiment.
【００６４】実施例９ 本実施例では、表面硬化層３４の除去を兼ねた残留電荷
除去工程において、Ｏ 2 ／Ｈｅ混合ガスを用いた。ま
ず、ＳｉＯ2 層間絶縁膜３２のエッチングとエッチング
・ガスの排気とを実施例４と同様に行った後、一例とし
て下記の条件で表面硬化層３４の除去を兼ねた残留電荷
除去を行った。[0064]Example 9 In this embodiment, the residual charge that also serves to remove the surface hardened layer 34
O in the removal process 2/ He mixed gas was used. Well
No, SiO2Etching and etching of the interlayer insulating film 32
-Exhaust gas is performed in the same manner as in Example 4, and then, as an example,
Under the following conditions, the residual charge that also serves to remove the surface hardened layer 34
It was removed.
【００６５】 Ｏ2 流量 ５０ ＳＣＣＭ Ｈｅ流量 ５０ ＳＣＣＭ ガス圧 ０．６７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ Ｇ
Ｈｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −５０ ℃ 放電時間 ３０ 秒 内部電極への直流電圧 ＋１００ Ｖ（最初の０．２秒
間） ０ Ｖ（残り５９．８秒間） 本実施例では、Ｏ2 が同量のＨｅで希釈されていること
により、表面硬化層３４のアッシング速度は低下した
が、制御性は向上した。したがって、上記のような条件
は、下側のレジスト・マスク３３を余り浸食せずにこの
表面硬化層３４のみを選択的に除去したい場合等に非常
に有効である。O 2 flow rate 50 SCCM He flow rate 50 SCCM Gas pressure 0.67 Pa Microwave power 1200 W (2.45 G
Hz) RF bias power 0 W Wafer temperature −50 ° C. Discharge time 30 seconds DC voltage to internal electrodes +100 V (first 0.2 seconds) 0 V (59.8 seconds remaining) In this example, O 2 is By being diluted with the same amount of He, the ashing rate of the surface hardened layer 34 was reduced, but the controllability was improved. Therefore, the conditions as described above are very effective when it is desired to selectively remove only the surface hardened layer 34 without eroding the lower resist mask 33 so much.
【００６６】以上、本発明を９例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、本発明において被エッチング
材料層であるシリコン化合物層は、上述のＳｉＯ2 層間
絶縁膜に限られず、ＰＳＧ，ＢＳＧ，ＢＰＳＧ，ＡｓＳ
Ｇ，ＡｓＰＳＧ，ＡｓＢＳＧ等の酸化シリコン系材料、
あるいはＳｉＮx からなるものであっても良い。Although the present invention has been described based on the nine examples, the present invention is not limited to these examples. For example, the silicon compound layer, which is the material layer to be etched in the present invention, is not limited to the above-described SiO 2 interlayer insulating film, but may be PSG, BSG, BPSG, AsS.
Silicon oxide based materials such as G, AsPSG, AsBSG,
Alternatively, it may be made of SiN x .
【００６７】その他、サンプル・ウェハの構成、エッチ
ング条件、排気条件、使用するエッチング装置、エッチ
ング・ガスの組成等が適宜変更可能であることは、言う
までもない。In addition, it goes without saying that the structure of the sample wafer, the etching conditions, the exhaust conditions, the etching apparatus used, the composition of the etching gas, etc. can be changed appropriately.
【００６８】[0068]
【発明の効果】以上の説明からも明らかなように、本発
明によれば、単極式静電チャックを用いてウェハを吸着
保持した場合に必ず必要となる残留電荷除去を、照射損
傷層やレジスト表面硬化層の除去を兼ねたプロセスとし
て行うことができる。したがって、本発明の半導体装置
の製造方法は、工程数の増加を招かず、高スループット
化、省エネルギー化等の観点から極めて有効である。As is apparent from the above description, according to the present invention, the residual charge removal that is always necessary when a wafer is attracted and held by using a monopolar electrostatic chuck is used to remove the irradiation damage layer and the irradiation damage layer. This can be performed as a process that also serves to remove the resist surface hardened layer. Therefore, the method for manufacturing a semiconductor device of the present invention is extremely effective from the viewpoints of high throughput, energy saving, etc. without increasing the number of steps.
【図１】本発明を適用した一実施例におけるプロセス・
シーケンスを説明するための模式的断面図であり、
（ａ）はエッチング工程、（ｂ）は排気工程、（ｃ）は
逆極性の直流電圧印加とＯ* あるいはＦ* の存在下にお
ける残留電荷除去工程、（ｄ）は直流電圧を無印加とし
た条件下でのＯ* あるいはＦ* の存在下における残留除
去工程をそれぞれ表す。FIG. 1 is a process according to an embodiment of the present invention.
It is a schematic cross-sectional view for explaining the sequence,
(A) is an etching step, (b) is an exhaust step, (c) is a reverse polarity DC voltage application and residual charge removal step in the presence of O * or F * , and (d) no DC voltage is applied. Representing the residual removal step in the presence of O * or F * under conditions, respectively.
【図２】上記プロセス・シーケンスにもとづいて行われ
るコンタクト・ホール加工の一例をその工程順にしたが
って説明する概略断面図であり、（ａ）はＳｉＯ2 層間
絶縁膜上にレジスト・マスクが形成されたエッチング前
のウェハの状態、（ｂ）はコンタクト・ホールの形成に
伴って照射損傷層が形成された状態、（ｃ）はＦ * に富
むプラズマを用い、残留電荷の除去と同時に照射損傷層
が除去された状態をそれぞれ表す。FIG. 2 is performed according to the above process sequence.
An example of contact hole processing is
2A is a schematic cross-sectional view for explaining that FIG.2Between layers
Before etching with resist mask formed on insulating film
Wafer condition, (b) for contact hole formation
A state in which the irradiation damage layer is formed, (c) is F *Wealth
Radiation damage layer at the same time as removing residual charge by using plasma
Represents the removed state.
【図３】上記プロセス・シーケンスにもとづいて行われ
るビアホール加工の一例をその工程順にしたがって説明
する概略断面図であり、（ａ）はＳｉＯ2 層間絶縁膜上
にレジスト・マスクが形成されたエッチング前のウェハ
の状態、（ｂ）はコンタクト・ホールの形成に伴ってレ
ジスト・マスクの表層部に表面硬化層が形成された状
態、（ｃ）はＯ* に富むプラズマを用い、残留電荷の除
去と同時に表面硬化層が除去された状態をそれぞれ表
す。FIG. 3 is a schematic cross-sectional view illustrating an example of via hole processing performed based on the above process sequence according to the order of steps, and (a) before etching in which a resist mask is formed on a SiO 2 interlayer insulating film. Wafer state, (b) a state where a surface hardened layer is formed on the surface layer portion of the resist mask accompanying the formation of contact holes, and (c) a plasma containing O * is used to remove residual charges. At the same time, the state where the surface hardened layer is removed is shown.
１ ・・・単極式静電チャック ２ ・・・絶縁部材 ３ ・・・内部電極 ４ ・・・ウェハ ５ ・・・ウェハ・ステージ ８ ・・・切り替えスイッチ ９，１０ ・・・直流電源 １１ ・・・スイッチ １３ ・・・ＲＦ電源 ２１ ・・・単結晶シリコン基板 ２２ ・・・不純物拡散領域 ２３，３２・・・ＳｉＯ2 層間絶縁膜 ２３ａ ・・・コンタクト・ホール ２４，３３・・・レジスト・マスク ２５ ・・・照射損傷層 ３４ ・・・表面硬化層1 ... Monopolar electrostatic chuck 2 ... Insulating member 3 ... Internal electrode 4 ... Wafer 5 ... Wafer stage 8 ... Changeover switch 9, 10 ... DC power supply 11 ... ..Switch 13 ... RF power source 21 ... Single crystal silicon substrate 22 ... Impurity diffusion region 23, 32 ... SiO 2 interlayer insulating film 23a ... Contact hole 24, 33 ... Resist Mask 25 ... Irradiation damage layer 34 ... Surface hardening layer
Claims (5)
ジ上に単極式静電チャックを用いてウェハを吸着保持
し、このウェハ上のシリコン化合物層をフルオロカーボ
ン系化合物を含むエッチング・ガスを用いてエッチング
する第１の工程と、エッチング終了後に前記単極式静電
チャックの残留電荷を除去する第２の工程とを有する半
導体装置の製造方法において、 前記第２の工程ではＯ2 を含むプラズマ生成用ガスを用
いることにより、前記第１の工程で前記シリコン化合物
層の下地材料層の露出面に発生した照射損傷層を同時に
除去することを特徴とする半導体装置の製造方法。1. A single electrode type electrostatic chuck is used to attract and hold a wafer on a wafer stage of a dry etching apparatus, and a silicon compound layer on the wafer is etched using an etching gas containing a fluorocarbon compound. A method of manufacturing a semiconductor device, comprising: a first step; and a second step of removing residual charges of the monopolar electrostatic chuck after etching is completed, wherein a plasma generation gas containing O 2 is included in the second step. Is used to simultaneously remove the irradiation damage layer generated on the exposed surface of the underlying material layer of the silicon compound layer in the first step.
ジ上に単極式静電チャックを用いてウェハを吸着保持
し、このウェハ上のシリコン化合物層をフルオロカーボ
ン系化合物を含むエッチング・ガスを用いてエッチング
する第１の工程と、エッチング終了後に前記単極式静電
チャックの残留電荷を除去する第２の工程とを有する半
導体装置の製造方法において、 前記第１の工程と前記第２の工程との間に前記エッチン
グ・ガスを一旦排気する操作を含む第３の工程を少なく
とも１回設け、 前記第２の工程ではＯ2 を含むプラズマ生成用ガスを用
いることにより、前記第１の工程で前記シリコン化合物
層の上のレジスト・マスクの表面に形成された硬化層を
同時に除去することを特徴とする半導体装置の製造方
法。2. A single-pole electrostatic chuck is used to attract and hold a wafer on a wafer stage of a dry etching apparatus, and a silicon compound layer on the wafer is etched using an etching gas containing a fluorocarbon compound. A method of manufacturing a semiconductor device, comprising: a first step; and a second step of removing a residual charge of the monopolar electrostatic chuck after etching is completed, the method comprising: between the first step and the second step. A third step including the step of once exhausting the etching gas is performed in the first step, and a plasma generating gas containing O 2 is used in the second step, so that the silicon compound is used in the first step. A method of manufacturing a semiconductor device, comprising: simultaneously removing a hardened layer formed on a surface of a resist mask on the layer.
ガスを排気しながら不活性ガスを導入することを特徴と
する請求項２記載の半導体装置の製造方法。3. In the third step, the etching
3. The method for manufacturing a semiconductor device according to claim 2, wherein the inert gas is introduced while exhausting the gas.
ガスの排気後に不活性ガスを導入することを特徴とする
請求項２記載の半導体装置の製造方法。4. The etching and etching in the third step.
The method for manufacturing a semiconductor device according to claim 2, wherein an inert gas is introduced after the gas is exhausted.
ガスの排気後に不活性ガスのプラズマを生成させること
を特徴とする請求項２記載の半導体装置の製造方法。5. The etching and etching in the third step.
3. The method for manufacturing a semiconductor device according to claim 2, wherein plasma of an inert gas is generated after exhausting the gas.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP32575092A JP3277394B2 (en) | 1992-12-04 | 1992-12-04 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP32575092A JP3277394B2 (en) | 1992-12-04 | 1992-12-04 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177092A true JPH06177092A (en) | 1994-06-24 |
| JP3277394B2 JP3277394B2 (en) | 2002-04-22 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP32575092A Expired - Fee Related JP3277394B2 (en) | 1992-12-04 | 1992-12-04 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277394B2 (en) |
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| JP3277394B2 (en) | 2002-04-22 |
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