JPH0729879A - Preparation of semiconductor device - Google Patents
Preparation of semiconductor deviceInfo
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- JPH0729879A JPH0729879A JP15348393A JP15348393A JPH0729879A JP H0729879 A JPH0729879 A JP H0729879A JP 15348393 A JP15348393 A JP 15348393A JP 15348393 A JP15348393 A JP 15348393A JP H0729879 A JPH0729879 A JP H0729879A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に単極式静電チャックを用いてウェハをステ
ージに固定（チャッキング）した状態でコンタクト・ホ
ール・エッチングを行った後に、コンタクト・ホールの
異方性形状や下地選択性を損なうことなく単極式静電チ
ャックの残留電荷を除去する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a contact hole etching after a wafer is fixed (chucked) to a stage by using a monopolar electrostatic chuck. The present invention relates to a method for removing the residual charge of a monopolar electrostatic chuck without impairing the anisotropic shape of contact holes and the selectivity of the underlying layer.
【０００２】[0002]
【従来の技術】半導体装置の集積度や性能の向上に伴
い、ドライエッチング分野においても高速性、高異方
性、低汚染性、低ダメージ性といった互いに取捨選択の
関係にある諸々のエッチング特性を、いずれも高いレベ
ルで満足させる技術が切望されている。2. Description of the Related Art With the improvement in integration and performance of semiconductor devices, various etching characteristics such as high speed, high anisotropy, low contamination, and low damage in a dry etching field are selected. However, there is a strong demand for a technology that satisfies all of them at a high level.
【０００３】低温エッチングは、かかる背景から有望視
されている技術のひとつである。これは、ウェハの温度
を通常０℃以下に保持することにより、深さ方向のエッ
チング速度をイオン・アシスト効果により実用レベルに
維持したまま、パターン側壁部におけるラジカル反応を
抑制し、入射イオン・エネルギーの比較的低い領域で高
異方性を達成しようとする技術である。ウェハの冷却
は、一般にこれを載置するステージに内蔵された冷却配
管に適当な冷媒を循環させることにより行われる。Low temperature etching is one of the promising technologies from this background. This is because the temperature of the wafer is usually kept at 0 ° C. or lower, and the radical reaction on the pattern side wall is suppressed while the etching rate in the depth direction is maintained at a practical level by the ion assist effect, and the incident ion energy is increased. This is a technique for achieving high anisotropy in a relatively low region of. The cooling of the wafer is generally performed by circulating an appropriate coolant through a cooling pipe built in the stage on which the wafer is placed.
【０００４】低温エッチングでは、ステージとウェハと
の間の熱伝達をウェハ面内で均一化し、エッチング速度
の面内分布を最小限に抑制することがエッチングの成否
を左右する鍵となる。このため、静電チャックの適用が
ほぼ必須となってきている。静電チャックとは、絶縁部
材中に埋設された内部電極に直流電圧を印加し、この絶
縁部材とその上に載置されたウェハとの間に発現するク
ーロン力を利用してウェハを吸着固定させる機構であ
る。これにより、ウェハとステージ間の密着性が向上し
て両者間の熱伝導が円滑化され、ウェハ温度の面内分布
を抑制することができる。In low temperature etching, the heat transfer between the stage and the wafer is made uniform within the surface of the wafer, and minimizing the in-plane distribution of the etching rate is the key to the success or failure of the etching. Therefore, the application of electrostatic chucks has become almost essential. The electrostatic chuck applies a DC voltage to the internal electrodes embedded in the insulating member, and adsorbs and fixes the wafer using the Coulomb force developed between this insulating member and the wafer placed on it. It is a mechanism to make. Thereby, the adhesion between the wafer and the stage is improved, the heat conduction between the two is smoothed, and the in-plane distribution of the wafer temperature can be suppressed.
【０００５】静電チャックにはウェハが導体，半導体，
誘電体のいずれであるか、またウェハをアースするか否
かにより幾つかの異なる方式が知られているが、近年主
流となりつつあるのは単極式と呼ばれる方式である。こ
れは、ウェハが導体または半導体である場合に、絶縁部
材中の単一の内部電極に所定の極性の直流電圧を印加
し、対向アースはプラズマを経由して処理チャンバの壁
を通じてとる方式である。この単極式静電チャックは、
プラズマが生成しないとウェハをステージに吸着させる
ことができないが、たとえばＭＯＳデバイスの製造にお
いて、ゲート酸化膜の耐圧劣化を生じにくいという重要
なメリットを有している。A wafer is a conductor, a semiconductor,
Although several different methods are known depending on which one of the dielectrics is used and whether or not the wafer is grounded, the method that is becoming mainstream in recent years is the method called the unipolar method. This is a method in which, when the wafer is a conductor or a semiconductor, a DC voltage having a predetermined polarity is applied to a single internal electrode in the insulating member, and the opposite ground is taken through the wall of the processing chamber via plasma. . This monopolar electrostatic chuck
The wafer cannot be adsorbed on the stage unless plasma is generated, but it has an important merit that the breakdown voltage of the gate oxide film is unlikely to occur in the manufacture of MOS devices, for example.
【０００６】この単極式静電チャックを用いた場合、プ
ラズマ処理終了後に直流電圧の印加を停止しても電荷が
残留する。そこで、ウェハをステージから引き離すため
には、上記プラズマ処理の結果に実質的に影響を与えな
いガスを供給して再度プラズマを生成させ、このプラズ
マを通じて残留電荷を放電させなければならない。つま
り、エッチング・プロセスに静電チャックのＯＮ／ＯＦ
Ｆ制御を行う残留電荷除去シーケンスを組み合わせるこ
とが必要である。このとき、ウェハの吸着に用いた直流
電圧と逆極性の直流電圧を内部電極に印加し、残留電荷
を強制的に除去して電荷除去時間を短縮することも行わ
れている。When this unipolar electrostatic chuck is used, electric charges remain even after the application of the DC voltage is stopped after the plasma processing is completed. Therefore, in order to separate the wafer from the stage, it is necessary to supply a gas that does not substantially affect the result of the plasma processing, generate plasma again, and discharge the residual charge through this plasma. In other words, the electrostatic chuck is turned ON / OF during the etching process.
It is necessary to combine a residual charge removal sequence for F control. At this time, a DC voltage having a polarity opposite to that of the DC voltage used for attracting the wafer is applied to the internal electrodes to forcibly remove the residual charges and shorten the charge removal time.
【０００７】ここで、かかる残留電荷除去シーケンスを
フルオロカーボン系ガスを用いたコンタクト・ホール・
エッチングに適用した例を、図５および図６を参照しな
がら説明する。図５は残留電荷除去シーケンス、図６は
コンタクト・ホール・エッチングの各工程をそれぞれ説
明するための模式的断面図である。Here, such a residual charge removing sequence is carried out by using a contact hole using a fluorocarbon gas.
An example applied to etching will be described with reference to FIGS. 5 and 6. FIG. 5 is a schematic cross-sectional view for explaining each step of the residual charge removing sequence and FIG. 6 for explaining each step of contact hole etching.
【０００８】まず、有磁場マイクロ波プラズマ・エッチ
ング装置におけるエッチング中の静電チャックの状態
を、図５（ａ）に示す。ここでは、ステージ１０上の単
極式静電チャック９にウェハＷが載置され、このウェハ
Ｗ上のＳｉＯ2 層間絶縁膜（図６の符号４３参照。）を
フルオロカーボン系ガスを用いてエッチングしている。
なお図中では、模式的な表現の都合上、ステージ１０、
単極式静電チャック９、ウェハＷの三者が互いに離間し
ているように描かれているが、実際には互いに密着され
たものである。First, the state of the electrostatic chuck during etching in the magnetic field microwave plasma etching apparatus is shown in FIG. Here, the wafer W is placed on the monopolar electrostatic chuck 9 on the stage 10, and the SiO 2 interlayer insulating film (see reference numeral 43 in FIG. 6) on the wafer W is etched using a fluorocarbon gas. ing.
In the figure, for the sake of schematic representation, the stage 10,
Although the monopolar electrostatic chuck 9 and the wafer W are depicted as being separated from each other, they are actually in close contact with each other.
【０００９】上記単極式静電チャック９は、絶縁ブロッ
ク２１に単一の内部電極２２が埋設された構成を有す
る。上記内部電極２２には高周波遮断フィルタ１２と切
り替えスイッチ１３とを介し、正の直流電圧を印加可能
な直流電源１４と負の直流電圧を印加可能な直流電源１
５が並列に接続されている。これら両直流電源１４，１
５は、共通に接地されている。図５（ａ）では、直流電
源１５が接続されることにより内部電極２２は負電荷を
帯び、これに伴って絶縁ブロック２１の表面には正電
荷、ウェハＷ表面には負電荷がそれぞれ誘導される。ウ
ェハＷは、自身の負電荷と絶縁ブロック２１表面の正電
荷との間のクーロン力により、単極式静電チャック９上
に吸着保持される。対向アースは、フルオロカーボン系
ガスのＥＣＲプラズマを経由し、図示されないチャンバ
壁を通じてとられている。The monopolar electrostatic chuck 9 has a structure in which a single internal electrode 22 is embedded in an insulating block 21. A DC power supply 14 capable of applying a positive DC voltage and a DC power supply 1 capable of applying a negative DC voltage to the internal electrode 22 via a high frequency cutoff filter 12 and a changeover switch 13.
5 are connected in parallel. Both of these DC power supplies 14, 1
5 is commonly grounded. In FIG. 5A, the internal electrode 22 is negatively charged when the DC power supply 15 is connected, and accordingly, a positive charge is induced on the surface of the insulating block 21 and a negative charge is induced on the surface of the wafer W. It The wafer W is attracted and held on the monopolar electrostatic chuck 9 by the Coulomb force between the negative charge of itself and the positive charge of the surface of the insulating block 21. The opposite earth is taken through the chamber wall (not shown) via the ECR plasma of fluorocarbon type gas.
【００１０】一方、上記ステージ１０には冷却配管１１
が埋設されており、この冷却配管１１中に適当な冷媒を
循環させることにより、ウェハＷを所定の温度に冷却す
るようになされている。また、ステージ１０にはスイッ
チ１６と直流成分を遮断するためのブロッキング・コン
デンサ１７を介してＲＦ電源１８が接続されている。エ
ッチング中は上記スイッチ１６をＯＮとし、ＲＦバイア
スを印加して所定の入射イオン・エネルギーが得られる
ようにする。これは、ＳｉＯ2 のエッチングが基本的に
ＣＦx + によるイオン・アシスト機構に依存しているか
らである。On the other hand, the stage 10 has a cooling pipe 11
Is embedded in the cooling pipe 11. By circulating an appropriate coolant in the cooling pipe 11, the wafer W is cooled to a predetermined temperature. An RF power source 18 is connected to the stage 10 via a switch 16 and a blocking capacitor 17 for blocking a DC component. During the etching, the switch 16 is turned on and an RF bias is applied so that a predetermined incident ion energy can be obtained. This is because the etching of SiO 2 basically depends on the ion assist mechanism by CF x + .
【００１１】ここで、エッチング開始前のウェハの状態
を図６（ａ）に示す。ここでは、予め下層配線となる不
純物拡散領域４２が形成されたＳｉ基板４１上にＳｉＯ
2 層間絶縁膜４３が成膜され、さらにこの上にホール・
パターンにしたがって開口された開口部４５を有するレ
ジスト・マスク４４が形成されている。このウェハを前
述の図５（ａ）に示される状態でエッチングすると、図
６（ｂ）に示されるように異方性形状を有するコンタク
ト・ホール４６が開口される。このとき、パターンの側
壁面や不純物拡散領域４２の露出面には主としてフルオ
ロカーボン系ガスの分解生成物に由来する炭素系ポリマ
ーが堆積して保護膜４７が形成され、異方性や下地選択
性の達成に寄与する。The state of the wafer before the start of etching is shown in FIG. 6 (a). Here, SiO is formed on the Si substrate 41 in which the impurity diffusion region 42 to be the lower wiring is formed in advance.
A two- layer insulation film 43 is formed, and a hole
A resist mask 44 having an opening 45 opened according to the pattern is formed. When this wafer is etched in the state shown in FIG. 5A, the contact hole 46 having an anisotropic shape is opened as shown in FIG. 6B. At this time, the carbon-based polymer mainly derived from the decomposition product of the fluorocarbon-based gas is deposited on the side wall surface of the pattern and the exposed surface of the impurity diffusion region 42 to form the protective film 47, which prevents anisotropy and underlying selectivity. Contribute to achievement.
【００１２】コンタクト・ホール４６が完成した後は、
残留電荷除去の工程に入る。この工程では、イオンを加
速するためのＲＦバイアスは不要なので、図５（ｂ）に
示されるように、上記スイッチ１６をＯＦＦとしてＲＦ
電源１８を切り離す。一方、エッチング・チャンバ内に
はエッチング・ガスとしては働かない別の放電用ガスを
導入し、ＥＣＲプラズマを生成させる。このときの放電
用ガスとしては、Ｏ2がしばしば用いられる。さらに、
内部電極２２、絶縁ブロック２１、ウェハＷの各表面に
おける電荷の消滅を速めるために、切り替えスイッチ１
３の操作により直流電源１４を内部電極２２に接続し、
これまでとは逆の正の直流電圧を印加する。この操作に
より、残留電荷除去プロセスを高速化することができ
る。After the contact hole 46 is completed,
The process of removing the residual charge is started. In this step, since the RF bias for accelerating the ions is not necessary, as shown in FIG. 5B, the switch 16 is turned OFF and the RF bias is applied.
The power supply 18 is disconnected. On the other hand, another discharge gas that does not work as an etching gas is introduced into the etching chamber to generate ECR plasma. O 2 is often used as the discharge gas at this time. further,
In order to accelerate the disappearance of charges on the surfaces of the internal electrode 22, the insulating block 21, and the wafer W, the changeover switch 1
Connect the DC power supply 14 to the internal electrode 22 by the operation of 3,
A positive DC voltage, which is the opposite of the above, is applied. By this operation, the residual charge removing process can be sped up.
【００１３】残留電荷がある程度まで減少したところ
で、図５（ｃ）に示されるように切り換えスイッチ１３
をＯＦＦとし、ＥＣＲプラズマを通して完全に電荷を除
去すれば、ウェハＷをステージ１０より分離することが
できる。When the residual charge has decreased to a certain extent, the changeover switch 13 as shown in FIG.
The wafer W can be separated from the stage 10 by turning off and turning off the charge completely through the ECR plasma.
【００１４】[0014]
【発明が解決しようとする課題】ところが、微細加工に
対する要求水準の上昇に伴い、上述の残留電荷除去プロ
セスにおいて、エッチング反応系の処理ガスの残留分に
起因する悪影響が顕在化し始めている。これは、放電用
ガスとして導入されたＯ2 がエッチング・チャンバ内に
残留しているフルオロカーボン系ガスの解離を促進し、
大量のＦ* を発生させることに原因している。However, as the required level for microfabrication has risen, in the above-mentioned residual charge removal process, adverse effects due to the residual amount of the processing gas in the etching reaction system have begun to become apparent. This is because the O 2 introduced as the discharge gas promotes the dissociation of the fluorocarbon-based gas remaining in the etching chamber,
It is caused by generating a large amount of F * .
【００１５】フルオロカーボン系ガス（ＣＦx ）の解離
機構は、単純化すると次式のように表される。 ＣＦx ＋ Ｏ2 → ＣＯ2 ↑ ＋ ｘＦ* このとき過剰に生成するＦ* は、シリコン系材料層のエ
ッチャントである。残留電荷除去時にはＲＦバイアスが
印加されていないため、このＦ* は図６（ｃ）に示され
るように下地の不純物拡散領域４２を等方的に浸触して
しまう。また、これに伴ってパターン側壁面上の保護膜
４７も除去されてしまうので、フルオロカーボン系ガス
の残留量が多い場合には、折角達成されたコンタクト・
ホール４６の異方性形状が劣化することも懸念される。The dissociation mechanism of the fluorocarbon-based gas (CF x ) is expressed by the following equation when simplified. CF x + O 2 → CO 2 ↑ + xF * F * excessively generated at this time is an etchant of the silicon-based material layer. Since the RF bias is not applied when removing the residual charges, this F * isotropically touches the underlying impurity diffusion region 42 as shown in FIG. 6C. Further, since the protective film 47 on the side wall surface of the pattern is also removed along with this, when the residual amount of the fluorocarbon-based gas is large, the contact angle that has been achieved is very small.
There is a concern that the anisotropic shape of the holes 46 may deteriorate.
【００１６】本発明の目的は、かかる残留電荷除去プロ
セス中に、プラズマ中の過剰なＦ*がエッチングの結果
に悪影響を及ぼすことを防止すること、さらに一般化し
て過剰なハロゲン・ラジカルがプラズマ処理の結果に悪
影響を及ぼすことを防止することにある。It is an object of the present invention to prevent excessive F * in the plasma from adversely affecting the results of the etching during such residual charge removal process, and further generalizing the excess halogen radicals to plasma treatment. The purpose is to prevent adverse effects on the results of.
【００１７】[0017]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の目的を達するために提案されるもので
あり、内壁面の少なくとも一部がシリコン（Ｓｉ）系材
料層に被覆され、該Ｓｉ系材料層とプラズマとの接触面
積が可変とされてなるプラズマ・チャンバ内で単極式静
電チャックを備えたステージ上に基板を保持し、該基板
に対して所定のプラズマ処理を行った後、前記Ｓｉ系材
料層と前記プラズマとの接触面積を増大させた状態で、
該プラズマ中のハロゲン・ラジカルの少なくとも一部を
前記Ｓｉ系材料層との接触により消費させながら、前記
単極式静電チャックの残留電荷を除去するものである。A method for manufacturing a semiconductor device of the present invention is proposed to achieve the above-mentioned object, and at least a part of the inner wall surface is covered with a silicon (Si) based material layer. , A substrate is held on a stage equipped with a monopolar electrostatic chuck in a plasma chamber in which a contact area between the Si-based material layer and plasma is variable, and a predetermined plasma treatment is performed on the substrate. After that, with the contact area between the Si-based material layer and the plasma increased,
The residual charge of the monopolar electrostatic chuck is removed while at least part of the halogen radicals in the plasma is consumed by contact with the Si-based material layer.
【００１８】上記Ｓｉ系材料層としては、単結晶シリコ
ン、ポリシリコン（多結晶シリコン）、アモルファス・
シリコン、酸化シリコン（ＳｉＯx ）、窒化シリコン
（ＳｉＮx ）、酸窒化シリコン（ＳｉＯＮ）、シリコン
・カーバイド（ＳｉＣ）、硫化シリコン（ＳｉＳ2 ）等
を用いることができる。このＳｉ系材料層は、プラズマ
・チャンバの内壁面を必ずしもその内周全体にわたって
連続的に被覆していなくとも良い。As the Si-based material layer, single crystal silicon, polysilicon (polycrystalline silicon), amorphous.
Silicon, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiON), silicon carbide (SiC), silicon sulfide (SiS 2 ) and the like can be used. The Si-based material layer does not necessarily have to continuously cover the inner wall surface of the plasma chamber over the entire inner circumference thereof.
【００１９】また、プラズマ・チャンバの内壁面をこれ
らのＳｉ系材料層で被覆する実用的な方法としては、真
空薄膜成膜技術により直接成膜する方法、塗膜を形成す
る方法、あるいはシート状や板状に加工した部材を内壁
面上に貼着する等の方法を挙げることができる。Further, as a practical method for coating the inner wall surface of the plasma chamber with these Si-based material layers, a method of directly forming a film by a vacuum thin film forming technique, a method of forming a coating film, or a sheet shape is used. Examples of the method include attaching a plate-shaped member to the inner wall surface.
【００２０】上記の接触面積は、前記Ｓｉ系材料層とプ
ラズマとの間に介在されるシャッタ部材の操作により変
化させることができる。ここで、上記シャッタ部材はス
テンレス鋼やセラミクス等を用いて構成することができ
るが、要はハロゲン・ラジカルを消費しない材料を選択
することが肝要である。The contact area can be changed by operating a shutter member interposed between the Si-based material layer and the plasma. Here, the shutter member can be made of stainless steel, ceramics, or the like, but it is important to select a material that does not consume halogen radicals.
【００２１】また、本発明は、残留電荷除去時の接触面
積をプラズマ処理時のそれよりも大きく設定する限りに
おいて、プラズマ処理時の接触面積の大小を問うもので
はない。つまり、所定の接触面積を確保した状態、ある
いはゼロ（非接触）とした状態のいずれでも良く、所望
のエッチング速度、選択性、使用されるＳｉ系材料層の
種類等を考慮して設定することが必要である。たとえ
ば、ウェハ上のＳｉＯ2層をエッチングする際にプラズ
マ・チャンバの内壁面上でもＳｉＯ2 層が大きく露出さ
れていると、エッチャントが壁面で消費されてしまい、
エッチング速度が大幅に低下する。このような場合に
は、壁面のＳｉ系材料層の種類を変更するか、あるいは
エッチング中は壁面のＳｉＯ2 層をシャッタ部材で遮蔽
しておくことが必要である。Further, the present invention does not matter whether the contact area at the time of plasma treatment is larger than that at the time of plasma treatment, as long as the contact area at the time of residual charge removal is set larger. That is, it may be either in a state where a predetermined contact area is secured or in a state where it is zero (non-contact), and should be set in consideration of the desired etching rate, selectivity, type of Si-based material layer to be used, etc. is necessary. For example, when etching the SiO 2 layer on the wafer, if the SiO 2 layer is largely exposed even on the inner wall surface of the plasma chamber, the etchant is consumed on the wall surface,
The etching rate is significantly reduced. In such a case, it is necessary to change the type of the Si-based material layer on the wall surface, or to shield the SiO 2 layer on the wall surface with a shutter member during etching.
【００２２】さらに、少なくとも残留電荷除去時には、
プラズマ・チャンバの内壁面を加熱することが好適であ
る。もちろん、プラズマ処理時にこの加熱を行っても良
いが、Ｓｉ系材料層とプラズマとが非接触とされている
場合には、加熱を行ってもほとんど意味がない。特に実
用的なプロセスとしては、フルオロカーボン系ガスを用
いてシリコン化合物層のドライエッチングを行った後、
プラズマ中のフッ素ラジカルを前記Ｓｉ系材料層との接
触により消費させながら残留電荷除去を行うプロセスを
挙げることができる。Further, at least when removing the residual charge,
It is preferred to heat the inner wall surface of the plasma chamber. Of course, this heating may be performed during the plasma treatment, but if the Si-based material layer and the plasma are not in contact with each other, the heating has little meaning. As a particularly practical process, after dry etching the silicon compound layer using a fluorocarbon gas,
An example is a process of removing residual charges while consuming fluorine radicals in plasma by contacting with the Si-based material layer.
【００２３】[0023]
【作用】本発明においてプラズマ装置の内壁面の少なく
とも一部を被覆するＳｉ系材料層は、プラズマと接触す
ることにより、該プラズマ中のハロゲン・ラジカル（Ｘ
* ；Ｘはハロゲン原子）と反応し、ＳｉＸy （ハロゲン
化シリコン）を生成する。この反応は、次のように表さ
れる。In the present invention, the inner wall surface of the plasma device is reduced.
The Si-based material layer that partially covers both is in contact with plasma
By doing so, the halogen radicals (X
*; X is a halogen atom) and reacts with SiXy(halogen
Silicon oxide). This reaction is expressed as
Be done.
【００２４】Ｓｉ ＋ ｙＸ* → ＳｉＸy ここで、Ｘ* がＦ* あるいはＣｌ* である場合には、反
応生成物ＳｉＦy ，ＳｉＣｌy の蒸気圧が比較的高いた
め、プラズマ・チャンバ内部を高真空排気する排気流に
乗って速やかにチャンバ外へ除去される。これに対し、
Ｘ* がＢｒ* である場合の反応生成物ＳｉＢｒy はやや
蒸気圧が低いが、たとえば後述のチャンバ壁加熱のよう
な対策が講じられれば、やはり系外へ除去することが可
能である。したがって、残留電荷除去時にＳｉ系材料層
とプラズマとの接触面積を大とすることにより、基板と
高密度のＸ* との接触が避けられ、過剰のＸ* による悪
影響を未然に防止することができる。Si + yX * → SiX y Here, when X * is F * or Cl * , the vapor pressures of the reaction products SiF y and SiCl y are relatively high, so that the inside of the plasma chamber is high. It is quickly removed outside the chamber by riding on the exhaust flow of vacuum evacuation. In contrast,
The reaction product SiBr y when X * is Br * has a slightly low vapor pressure, but can be removed to the outside of the system if measures such as chamber wall heating described later are taken. Therefore, by increasing the contact area between the Si-based material layer and the plasma when removing the residual charge, contact between the substrate and the high-density X * can be avoided, and the adverse effect of excess X * can be prevented. it can.
【００２５】上記接触面積を、Ｓｉ系材料層とプラズマ
との間に介在されるシャッタ部材の操作により変化させ
ると、放電条件、ガス組成、ガス流量等を一切変更する
ことなく、プラズマ中のＸ* 生成量を機械的かつ迅速に
制御することが可能となる。これにより、安定した放電
状態を維持し、高スループットを達成することができ
る。また、このときプラズマ・チャンバの内壁面が加熱
されていれば、ＳｉとＸ * の反応速度あるいはＳｉＸ*
の蒸気圧が上昇し、効率良くプラズマ中のＸ* 生成量を
低減させることができる。The above contact area is defined by the Si-based material layer and the plasma.
Change by operating a shutter member interposed between
Change the discharge conditions, gas composition, gas flow rate, etc.
Without X in the plasma*Generates mechanically and quickly
It becomes possible to control. This ensures a stable discharge
Can maintain state and achieve high throughput
It At this time, the inner wall surface of the plasma chamber is heated.
If yes, Si and X *Reaction rate or SiX*
Vapor pressure rises, and X in plasma is efficiently*Yield
Can be reduced.
【００２６】特に、フルオロカーボン系ガスＣＦx を用
いてシリコン化合物層のドライエッチングを行った後、
Ｓｉ系材料層とプラズマの接触面積を大とした場合に
は、残留電荷除去時にプラズマ中のＦ* 生成量が減少す
る。これにより、たとえばコンタクト・ホールの異方性
形状や下地選択性の劣化を防止することができる。Particularly, after the silicon compound layer is dry-etched using the fluorocarbon type gas CF x ,
When the contact area between the Si-based material layer and the plasma is large, the amount of F * produced in the plasma decreases when the residual charge is removed. This makes it possible to prevent, for example, the anisotropic shape of the contact hole and the deterioration of the underlayer selectivity.
【００２７】[0027]
【実施例】以下、本発明の具体的な実施例について説明
する。EXAMPLES Specific examples of the present invention will be described below.
【００２８】まず、実際の半導体装置の製造プロセスの
説明に入る前に、本発明を実施するために使用したＲＦ
バイアス印加型の有磁場マイクロ波プラズマ装置の一構
成例について、図１および図２を参照しながら説明す
る。なお、これらの図面の参照符号の一部は、前出の図
５と共通である。First, before entering the description of the actual semiconductor device manufacturing process, the RF used for implementing the present invention is used.
A configuration example of the biased magnetic field microwave plasma device will be described with reference to FIGS. 1 and 2. Note that some of the reference numerals in these drawings are common to those in FIG. 5 described above.
【００２９】この装置の基本的な構成要素は、２．４５
ＧＨｚのマイクロ波を発生するマグネトロン１、マイク
ロ波μを導く導波管２、上記マイクロ波μを石英窓３を
介して取り入れ、ＥＣＲ（電子サイクロトロン共鳴）放
電により内部にＥＣＲプラズマＰを生成させるための内
径１２５ｍｍのＡｌブロック・チャンバ４、このＡｌブ
ロック・チャンバ４を周回して配設され８．７５×１０
-2Ｔ（８７５Ｇａｕｓｓ）の磁場強度を達成できるソレ
ノイド・コイル５、上記Ａｌブロック・チャンバ４の内
部を貫通し、矢印Ｂ1 ，Ｂ2 方向からエッチング・ガス
を導入するガス供給管６、上記Ａｌブロック・チャンバ
４に接続され、排気孔８を通じて矢印Ａ方向に高真空排
気される試料室７、ウェハＷを静電吸着により固定する
単極式静電チャック９、この単極式静電チャック９を下
面にて支持するステージ１０等である。The basic components of this device are 2.45.
In order to generate a magnetron 1 for generating a microwave of GHz, a waveguide 2 for guiding the microwave μ, the microwave μ through the quartz window 3 and generate an ECR plasma P inside by ECR (electron cyclotron resonance) discharge. Al block chamber 4 with an inner diameter of 125 mm, which is arranged around this Al block chamber 4. 8.75 × 10
-2 T (875 Gauss) magnetic field strength solenoid coil 5, a gas supply pipe 6 which penetrates the inside of the Al block chamber 4 and introduces an etching gas from the directions of arrows B 1 and B 2 , the above Al A sample chamber 7, which is connected to the block chamber 4 and is evacuated to a high vacuum through an exhaust hole 8 in the direction of arrow A, a monopolar electrostatic chuck 9 for fixing a wafer W by electrostatic attraction, and a monopolar electrostatic chuck 9 The stage 10 and the like that support the bottom surface of the.
【００３０】なお、上記単極式静電チャック９とステー
ジ１０の構成の詳細、およびこれらに接続される電気系
統は、図５を参照しながら説明したとおりである。The details of the configuration of the monopolar electrostatic chuck 9 and the stage 10 and the electrical system connected to them are as described with reference to FIG.
【００３１】さらに、本装置の独自の構成として、Ａｌ
ブロック・チャンバ４の内壁面上にＳｉ系材料層１９、
その内周側に図示されない駆動手段により矢印Ｄ方向に
昇降可能とされる円筒形の昇降式シャッタ２０、および
Ａｌブロック・チャンバ４の外周側にチャンバ壁を加熱
するためのヒータ２３を配設した。上記Ｓｉ系材料層１
９としては、ＣＶＤ法により成膜したアモルファス・シ
リコン層を用いた。Further, as a unique constitution of this apparatus, Al
A Si-based material layer 19 on the inner wall surface of the block chamber 4,
A cylindrical elevating shutter 20 which can be moved up and down in the direction of arrow D by a driving means (not shown) on the inner peripheral side thereof, and a heater 23 for heating the chamber wall on the outer peripheral side of the Al block chamber 4 are provided. . The Si-based material layer 1
As 9, an amorphous silicon layer formed by the CVD method was used.
【００３２】次に、プラズマ処理中と残留電荷除去中に
おける上記エッチング装置の使用方法について説明す
る。図１は、たとえば所定のプラズマ処理としてドライ
エッチングを行っている場合の使用状態を示している。
ここで、単極式静電チャック９には負の直流電源１５を
接続してウェハＷを静電吸着させ、またステージ１０に
はＲＦ電源１８を接続してＲＦバイアスを印加し、所定
の入射イオン・エネルギーを達成するようになされてい
る。昇降式シャッタ２０は相対的に下降した位置に保持
され、Ｓｉ系材料層１９をＥＣＲプラズマＰから遮蔽し
ている。図１に示されているのはシャッタ開度が０％の
場合であり、ＥＣＲプラズマＰ中のＸ* はＳｉ材料層１
９によっては消費されない。また、ヒータ４によるチャ
ンバ壁の加熱も、特に行う必要はない。Next, a method of using the above etching apparatus during plasma processing and removal of residual charges will be described. FIG. 1 shows a usage state in the case where dry etching is performed as a predetermined plasma treatment, for example.
Here, a negative DC power supply 15 is connected to the unipolar electrostatic chuck 9 to electrostatically adsorb the wafer W, and an RF power supply 18 is connected to the stage 10 to apply an RF bias to make a predetermined incidence. It is designed to achieve ion energy. The elevating shutter 20 is held at a relatively lowered position to shield the Si-based material layer 19 from the ECR plasma P. FIG. 1 shows the case where the shutter opening is 0%, and X * in the ECR plasma P is the Si material layer 1
Not consumed by 9. Further, it is not necessary to particularly heat the chamber wall by the heater 4.
【００３３】なお、上記昇降式シャッタ２０は、エッチ
ング中であっても必要に応じて操作して良い。たとえ
ば、Ｘ* が過剰となり易いオーバーエッチング時に、Ｓ
ｉ系材料層１９の露出面積をジャストエッチング工程に
おけるよりも大とするように昇降式シャッタ２０を操作
すれば、Ｘ* の消費により高選択性，高異方性等を確保
することができる。The elevating shutter 20 may be operated as necessary even during etching. For example, at the time of overetching when X * tends to be excessive, S
If the elevating shutter 20 is operated so that the exposed area of the i-based material layer 19 is larger than that in the just etching step, high selectivity, high anisotropy and the like can be secured by consuming X * .
【００３４】一方、図２は残留電荷除去を行っている場
合の使用状態を示している。ここで、単極式静電チャッ
ク９には負の直流電源１４を一時的に接続してウェハＷ
の残留電荷をある程度消滅させ、またステージ１０はＲ
Ｆ電源１８から切り離して高エネルギーのイオン入射が
起こらないようになされている。昇降式シャッタ２０は
上昇位置に保持され、Ｓｉ系材料層１９とＥＣＲプラズ
マＰとが接触されている。図２に示されているのはシャ
ッタ開度１００％の場合であり、ＥＣＲプラズマＰ中の
Ｘ* がＳｉ材料層１９によって消費される。このとき、
ヒータ２３をＯＮとすれば、Ｘ* の捕捉効率が向上す
る。On the other hand, FIG. 2 shows a usage state when the residual charge is removed. Here, the negative direct current power source 14 is temporarily connected to the monopolar electrostatic chuck 9 and the wafer W
To some extent, and the stage 10 has R
It is separated from the F power source 18 so that high energy ion injection does not occur. The elevating shutter 20 is held at the raised position, and the Si-based material layer 19 and the ECR plasma P are in contact with each other. FIG. 2 shows the case where the shutter opening is 100%, and X * in the ECR plasma P is consumed by the Si material layer 19. At this time,
When the heater 23 is turned on, the X * capture efficiency is improved.
【００３５】以下の各実施例では、上述の装置を用いて
コンタクト・ホール・エッチングを行い、さらに残留電
荷除去を行ったプロセス例について説明する。In each of the following embodiments, an example of a process in which contact hole etching is performed using the above-described apparatus and residual charge is removed will be described.
【００３６】実施例１ 本実施例は、ｃ−Ｃ4 Ｆ8 ／ＣＨ2 Ｆ2 混合ガス・プラ
ズマを用いてＳｉＯ2層間絶縁膜にコンタクト・ホール
を開口した後、Ｏ2 ガス・プラズマを用いて上記単極式
静電チャック９の残留電荷を除去した例である。このプ
ロセスを、図３の残留電荷除去シーケンス、および図４
のウェハの模式的断面図を参照しながら説明する。な
お、図４の参照符号は図１、図２、図５と共通である。 Example 1 In this example, a contact hole was opened in the SiO 2 interlayer insulating film by using a c-C 4 F 8 / CH 2 F 2 mixed gas plasma, and then an O 2 gas plasma was used. This is an example in which the residual charge of the monopolar electrostatic chuck 9 is removed. This process is described by the residual charge removal sequence of FIG.
This will be described with reference to the schematic sectional view of the wafer. The reference numerals in FIG. 4 are common to those in FIGS. 1, 2, and 5.
【００３７】図４（ａ）は、エッチング前の５インチ径
ウェハの一構成例を示す概略断面図である。ここでは、
予め下層配線となる不純物拡散領域３２が形成されたＳ
ｉ基板３１上にＣＶＤ法等により厚さ約０．９μｍのＳ
ｉＯ2 層間絶縁膜３３が成膜され、さらにこの上にホー
ル・パターンにしたがって開口された開口部３５を有す
るレジスト・マスク３４が形成されている。FIG. 4A is a schematic sectional view showing an example of the structure of a 5-inch diameter wafer before etching. here,
S in which the impurity diffusion region 32 to be the lower wiring is formed in advance
On the i-substrate 31, S with a thickness of about 0.9 μm is formed by the CVD method or the like.
An iO 2 interlayer insulating film 33 is formed, and a resist mask 34 having an opening 35 opened according to a hole pattern is further formed thereon.
【００３８】ここで、上記レジスト・マスク３４は化学
増幅系ネガ型３成分レジスト（シプレー社製；商品名Ｓ
ＡＬ−６０１）を用いて厚さ約１μｍの塗膜を形成した
後、ＫｒＦエキシマ・レーザ・ステッパを用いてパター
ニングされている。ここで、レジスト・マスク３４の逆
テーパー状の断面形状は、上記レジスト材料の感光特性
に起因する特有の形状である。Here, the resist mask 34 is a chemically amplified negative type three-component resist (manufactured by Shipley Co .; trade name S).
After forming a coating film having a thickness of about 1 μm using AL-601), it is patterned using a KrF excimer laser stepper. Here, the reverse taper cross-sectional shape of the resist mask 34 is a unique shape due to the photosensitive characteristics of the resist material.
【００３９】このウェハを図３（ａ）に示されるように
単極式静電チャック９を用いてステージ１０上に固定
し、一例として下記の条件で上記ＳｉＯ2 層間絶縁膜３
３をエッチングした。 ｃ−Ｃ4 Ｆ8 流量 １５ ＳＣＣＭ ＣＨ2 Ｆ2 流量 １０ ＳＣＣＭ ガス圧 ０．２７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５
ＧＨｚ） ＲＦバイアス・パワー ３００ Ｗ（８００ ｋ
Ｈｚ） ステージ温度 −３０ ℃（アルコール系冷媒使
用） シャッタ開度 ０ ％ 内部電極への直流電圧 −６００ Ｖ エッチング時間 オーバーエッチング５０％
相当As shown in FIG. 3 (a), this wafer is fixed on a stage 10 using a monopolar electrostatic chuck 9, and as an example, the SiO 2 interlayer insulating film 3 is formed under the following conditions.
3 was etched. c-C 4 F 8 flow rate 15 SCCM CH 2 F 2 flow rate 10 SCCM gas pressure 0.27 Pa microwave power 1200 W (2.45)
GHz) RF bias power 300 W (800 k
Hz) Stage temperature -30 ° C (using alcohol refrigerant) Shutter opening 0% DC voltage to internal electrodes -600 V Etching time Overetching 50%
Considerable
【００４０】上記ガス組成は、ｃ−Ｃ4 Ｆ8 からＣＦx
+ を大量生成させて高速エッチングを行うと同時に、堆
積性のＣＨ2 Ｆ2 から炭素系ポリマーを生成させて効果
的な側壁保護や下地表面保護を行うことを意図したもの
である。このエッチングは入射イオン・エネルギーをあ
る程度高めた条件下でＣＦx + の垂直入射成分により異
方的に進行する。したがって、形成されるコンタクト・
ホール３６の開口径は、図４（ｂ）に示されるように、
レジスト・マスク３４の開口部３５の開口端の直径でほ
ぼ規定された。また、プラズマ中に生成する炭素系ポリ
マー３７がパターンの側壁面に堆積してその断面形状を
略垂直に補正するため、斜め入射イオンの散乱による異
方性形状の劣化等も起こらなかった。The above gas composition is c-C 4 F 8 to CF x.
It is intended to generate a large amount of + and perform high-speed etching, and at the same time, to generate a carbon-based polymer from CH 2 F 2 which is accumulative to effectively protect the side wall and the underlying surface. This etching progresses anisotropically by the vertically incident component of CF x + under the condition that incident ion energy is increased to some extent. Therefore, the contact formed
The opening diameter of the hole 36 is, as shown in FIG.
It is almost defined by the diameter of the opening end of the opening 35 of the resist mask 34. Further, since the carbon-based polymer 37 generated in the plasma is deposited on the side wall surface of the pattern and the cross-sectional shape is corrected substantially vertically, the anisotropic shape is not deteriorated due to the scattering of obliquely incident ions.
【００４１】さらに、エッチングが終了して下地の不純
物拡散領域３２が露出すると、この露出面からはもはや
Ｏ原子がスパッタ・アウトされないため、炭素系ポリマ
ー３７が堆積して高選択性が得られた。Further, when the underlying impurity diffusion region 32 is exposed after the etching is completed, O atoms are no longer sputtered out from this exposed surface, so that the carbon-based polymer 37 is deposited and high selectivity is obtained. .
【００４２】次に、ｃ−Ｃ4 Ｆ8 ／ＣＨ2 Ｆ2 混合ガス
の供給を停止してエッチング・チャンバ内にＯ2 ガスを
導入し、一例として下記の条件で残留電荷除去を行っ
た。なお、ここではヒータ２３による加熱は行わなかっ
た。 Ｏ2 流量 ５０ ＳＣＣＭ ガス圧 １．３３ Ｐａ マイクロ波パワー ８００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ステージ温度 −３０ ℃（アルコール系冷媒使用） 放電時間 １５ 秒 シャッタ開度 １００ ％ 内部電極への直流電圧 ＋１００ Ｖ（最初の０．２秒
間） ０ Ｖ（残り１４．８秒間）Next, the supply of the c-C 4 F 8 / CH 2 F 2 mixed gas was stopped, and O 2 gas was introduced into the etching chamber to remove residual charges under the following conditions. Here, heating by the heater 23 was not performed. O 2 flow rate 50 SCCM Gas pressure 1.33 Pa Microwave power 800 W (2.45 GH
z) RF bias power 0 W Stage temperature −30 ° C. (using alcohol-based refrigerant) Discharge time 15 seconds Shutter opening 100% DC voltage to internal electrodes +100 V (first 0.2 seconds) 0 V (remaining 14. (For 8 seconds)
【００４３】ここで、上記の放電時間１５秒のうち最初
の０．２秒間は、図３（ｂ）に示されるように内部電極
２２にエッチング中とは逆の正の直流電源１４を接続
し、残る時間は図３（ｃ）に示されるように無印加とし
た。ここで、直流電圧の無印加状態で放電を行う間も、
ウェハＷはステージ１０上に置いたままとする。これ
は、ウェハＷをステージ１０から分離する際の割れを防
止し、またステージ１０や単極式静電チャック９の表面
へプラズマ照射損傷が及ぶのを防止するためである。Here, for the first 0.2 seconds of the above discharge time of 15 seconds, as shown in FIG. 3B, the positive DC power source 14 opposite to that during etching is connected to the internal electrode 22. For the remaining time, no voltage was applied as shown in FIG. Here, even while discharging with no DC voltage applied,
The wafer W is left on the stage 10. This is to prevent cracking when the wafer W is separated from the stage 10 and to prevent plasma irradiation damage from reaching the surface of the stage 10 and the unipolar electrostatic chuck 9.
【００４４】この残留電荷除去工程では、Ｏ2 から解離
生成したＯ* により残留するｃ−Ｃ 4 Ｆ8 やＣＨ2 Ｆ2
が分解され、大量のＦ* が発生する。しかし、その多く
はＳｉ系材料層１９と接触することによりＳｉＦx に変
化するため、従来のような炭素系ポリマーの除去が起こ
らず、図４（ｃ）に示されるようにコンタクト・ホール
３６の良好な異方性形状と不純物拡散領域３２に対する
高選択性が維持された。In this residual charge removing step, O2Dissociated from
Generated O*C-C remaining due to FourF8And CH2F2
Is decomposed and a large amount of F*Occurs. But many
Comes into contact with the Si-based material layer 19 so that SiFxStrange
To remove carbon-based polymer as in the past.
Without contact holes as shown in FIG.
36 with good anisotropic shape and impurity diffusion region 32
High selectivity was maintained.
【００４５】上記放電により残留電荷をほぼ完全に除去
することができ、ウェハＷをステージ１０から容易に分
離することができた。なお、上記の総所要時間はある程
度余裕を持たせて設定しており、条件により短縮するこ
とも可能である。By the above discharge, the residual charges can be removed almost completely, and the wafer W can be easily separated from the stage 10. Note that the above total required time is set with some allowance and can be shortened depending on the conditions.
【００４６】実施例２ 本実施例では、同様のコンタクト・ホール・エッチング
においてさらに下地選択性を向上させるために、エッチ
ングをジャストエッチングとオーバーエッチングの２段
階プロセスとし、昇降式シャッタの全開をオーバーエッ
チングの段階から行った。 Embodiment 2 In this embodiment, in order to further improve the underlayer selectivity in the same contact hole etching, the etching is a two-step process of just etching and overetching, and the full opening of the elevating shutter is overetched. I went from the stage.
【００４７】まず、シャッタ開度を０％とし、実施例１
と同じ条件でＳｉＯ2 層間絶縁膜３３をジャストエッチ
ングした。ただし、このジャストエッチングは、被エッ
チング領域の一部で下地の不純物拡散領域３２が露出し
始めた時点で終了させた。First, the shutter opening is set to 0%, and the first embodiment is performed.
The SiO 2 interlayer insulating film 33 was just etched under the same conditions as described above. However, this just etching was terminated when the underlying impurity diffusion region 32 began to be exposed in a part of the etched region.
【００４８】次に、シャッタ開度を１００％とし、他は
同じ条件で引き続きオーバーエッチングを行った。一般
にオーバーエッチング工程では、被エッチング材料の減
少に伴って相対的にラジカルが過剰となり、このラジカ
ルの作用によりアンダカット等の形状異常や下地材料層
の浸触が生じやすい。しかし、ここでは過剰のＦ* がＳ
ｉ系材料層１９と接触することにより消費されるので、
これらの不都合を回避することができた。なお、この段
階でヒータ２３による加熱を行えば、Ｆ* を一層効率良
く除去することも可能である。Next, over-etching was continued under the same conditions except that the shutter opening was 100%. Generally, in the over-etching step, the number of radicals becomes relatively excessive as the material to be etched decreases, and the action of these radicals tends to cause shape abnormalities such as undercuts and the contact of the underlying material layer. But here the excess F * is S
Since it is consumed by coming into contact with the i-based material layer 19,
It was possible to avoid these inconveniences. If heating is performed by the heater 23 at this stage, F * can be removed more efficiently.
【００４９】さらに、実施例１と同じ条件で残留電荷除
去を行った。本実施例では、オーバーエッチング時から
シャッタ開度を１００％とすることにより、プロセス全
体を通じた不純物拡散領域３２の除去をほぼ完全に抑制
することができた。Further, residual charge was removed under the same conditions as in Example 1. In this embodiment, the shutter opening was set to 100% from the time of overetching, whereby the removal of the impurity diffusion region 32 during the entire process could be suppressed almost completely.
【００５０】実施例３ 本実施例では、残留電荷除去時にヒータ２３によるＡｌ
ブロック・チャンバ４の加熱を行い、Ｆ* の捕捉効率を
高めた。すなわち、まず実施例１と同様にＳｉＯ2 層間
絶縁膜３３をエッチングした。この後、ヒータ２３の温
度を２５０℃に設定し、シャッタ開度を５０％とした他
は実施例１と同じ条件で残留電荷除去を行った。 Example 3 In this example, Al is removed by the heater 23 when the residual charge is removed.
The block chamber 4 was heated to improve the capture efficiency of F * . That is, first, the SiO 2 interlayer insulating film 33 was etched as in Example 1. After that, the residual charge was removed under the same conditions as in Example 1 except that the temperature of the heater 23 was set to 250 ° C. and the shutter opening was set to 50%.
【００５１】本実施例では、ヒータ２３への通電により
Ａｌブロック・チャンバ４を通じてＳｉ系材料層１９が
加熱され、その表面におけるＦ* との反応および反応生
成物の脱離が促進された。したがって、Ｓｉ系材料層１
９の露出面積が前述の実施例１の半分であるにもかかわ
らず、同等の良好な結果を得ることができた。In this example, the Si-based material layer 19 was heated through the Al block chamber 4 by energizing the heater 23, and the reaction with F * on the surface and the desorption of the reaction product were promoted. Therefore, the Si-based material layer 1
Even though the exposed area of No. 9 was half that of Example 1 described above, the same good result could be obtained.
【００５２】以上、本発明を３例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、本発明を適用可能なプロセス
は、Ｓｉ基板へのコンタクトをとるためのコンタクト・
ホール加工に限られず、ポリシリコン膜やポリサイド膜
等から構成される下層配線へのコンタクトをとるための
ビアホール加工等であっても良い。The present invention has been described above based on the three embodiments, but the present invention is not limited to these embodiments. For example, the process to which the present invention is applicable is a contact process for contacting a Si substrate.
The hole processing is not limited to the hole processing, and may be via hole processing for making contact with a lower layer wiring formed of a polysilicon film, a polycide film, or the like.
【００５３】また、上述の実施例ではシャッタ部材の構
成として昇降式シャッタを採り上げたが、回転式シャッ
タを採用することも可能である。この場合には、１枚の
シャッタの開口位置とＳｉ系材料層の配設位置との重ね
合わせ方、あるいは２枚の回転式シャッタの回転角の差
により決定されるスリット状の開口面積等にもとづい
て、プラズマとＳｉ系材料層との接触面積を調節するこ
とができる。Further, in the above-mentioned embodiment, the lift type shutter is adopted as the structure of the shutter member, but it is also possible to adopt the rotary type shutter. In this case, the slit-shaped opening area determined by the superposition of the opening position of one shutter and the disposition position of the Si-based material layer, or the slit-shaped opening area determined by the difference in the rotation angle of the two rotary shutters. Based on the above, the contact area between the plasma and the Si-based material layer can be adjusted.
【００５４】その他、サンプル・ウェハの構成、エッチ
ング条件、使用するエッチング装置の種類、残留電荷除
去シーケンスにおける直流電圧の極性、残留電荷除去時
の放電条件、シャッタ開度等が適宜変更可能であること
は、言うまでもない。In addition, the structure of the sample wafer, the etching conditions, the type of etching equipment to be used, the polarity of the DC voltage in the residual charge removal sequence, the discharge conditions for removing the residual charges, the shutter opening, etc. can be changed as appropriate. Needless to say.
【００５５】[0055]
【発明の効果】以上の説明からも明らかなように、本発
明によれば単極式静電チャックの残留電荷除去を、プラ
ズマ処理の結果に悪影響を与えることなく行うことがで
きる。したがって、単極式静電チャックが特に必要とさ
れる低温エッチングの有用性をさらに高めることがで
き、ひいては半導体装置の微細化、高集積化、高性能化
を推進することができる。As is apparent from the above description, according to the present invention, the removal of the residual charges of the unipolar electrostatic chuck can be performed without adversely affecting the result of the plasma treatment. Therefore, the usefulness of low-temperature etching, which particularly requires the monopolar electrostatic chuck, can be further enhanced, and further miniaturization, high integration, and high performance of the semiconductor device can be promoted.
【図１】本発明で使用される有磁場マイクロ波プラズマ
・エッチング装置の一構成例において、Ｓｉ系材料層と
ＥＣＲプラズマとの接触面積が０％とされた状態を表す
概略断面図である。FIG. 1 is a schematic cross-sectional view showing a state in which a contact area between a Si-based material layer and ECR plasma is 0% in a configuration example of a magnetic field microwave plasma etching apparatus used in the present invention.
【図２】図１と同じ装置において、Ｓｉ系材料層とＥＣ
Ｒプラズマとの接触面積が１００％とされた状態を示す
概略断面図である。FIG. 2 shows the same device as in FIG.
FIG. 3 is a schematic cross-sectional view showing a state where the contact area with R plasma is 100%.
【図３】本発明をフルオロカーボン系ガスを用いたコン
タクト・ホール・エッチングに適用した場合の残留電荷
除去シーケンスを説明する模式的断面図であり、（ａ）
はフルオロカーボン系ガスを用いたエッチング中の状
態、（ｂ）はＯ2 ガス・プラズマを用いた残留電荷除去
の途中状態、（ｃ）は残留電荷除去が終了した状態をそ
れぞれ表す。FIG. 3 is a schematic cross-sectional view illustrating a residual charge removal sequence when the present invention is applied to contact hole etching using a fluorocarbon-based gas, (a)
Represents a state during etching using a fluorocarbon-based gas, (b) represents a state in which residual charge removal is being performed using O 2 gas plasma, and (c) represents a state in which residual charge removal is completed.
【図４】本発明をコンタクト・ホール・エッチングに適
用したプロセス例をその工程順にしたがって説明する模
式的断面図であり、（ａ）はエッチング前のウェハの状
態、（ｂ）はエッチングにより異方性形状を有するコン
タクト・ホールが形成された状態、（ｃ）は残留電荷除
去中にも高下地選択性が維持されている状態をそれぞれ
表す。FIG. 4 is a schematic cross-sectional view illustrating an example of a process in which the present invention is applied to contact hole etching in the order of the steps, (a) shows a state of a wafer before etching, and (b) shows anisotropic by etching. And (c) represent a state in which a high underlayer selectivity is maintained even during removal of residual charges.
【図５】従来の残留電荷除去シーケンスにおける問題点
を説明する模式的断面図であり、（ａ）はフルオロカー
ボン系ガスを用いたエッチング中の状態、（ｂ）はＯ2
ガス・プラズマを用いた残留電荷除去の途中状態、
（ｃ）は残留電荷除去が終了した状態をそれぞれ表す。[Figure 5] is a sectional view for explaining the problems of the conventional residual charge elimination sequence, (a) shows the state in etching using the fluorocarbon gas, (b) the O 2
In the middle of residual charge removal using gas / plasma,
Each of (c) represents a state in which residual charge removal is completed.
【図６】従来のコンタクト・ホール・エッチング後の残
留電荷除去における問題点を説明する模式的断面図であ
り、（ａ）はエッチング前のウェハの状態、（ｂ）はエ
ッチングにより異方性形状を有するコンタクト・ホール
が形成された状態、（ｃ）は残留電荷除去中に不純物拡
散領域が浸触された状態をそれぞれ表す。6A and 6B are schematic cross-sectional views illustrating problems in removing residual charge after conventional contact hole etching, in which FIG. 6A is a wafer state before etching, and FIG. 6B is an anisotropic shape by etching. And (c) represent a state in which the impurity diffusion region was infiltrated during residual charge removal.
４ ・・・Ａｌブロック・チャンバ ９ ・・・単極式静電チャック １０ ・・・ステージ １３，１６・・・スイッチ １４，１５・・・直流電源 １８ ・・・ＲＦ電源 １９ ・・・Ｓｉ系材料層 ２０ ・・・昇降式シャッタ ２１ ・・・絶縁ブロック ２２ ・・・内部電極 ２３ ・・・ヒータ ３１ ・・・Ｓｉ基板 ３２ ・・・不純物拡散領域 ３３ ・・・ＳｉＯ2 層間絶縁膜 ３４ ・・・レジスト・マスク ３６ ・・・コンタクト・ホール ３７ ・・・炭素系ポリマー4 ・ ・ ・ Al block chamber 9 ・ ・ ・ Single pole electrostatic chuck 10 ・ ・ ・ Stage 13,16 ・ ・ ・ Switch 14,15 ・ ・ ・ DC power supply 18 ・ ・ ・ RF power supply 19 ・ ・ ・ Si system Material layer 20 ... Elevating shutter 21 ... Insulation block 22 ... Internal electrode 23 ... Heater 31 ... Si substrate 32 ... Impurity diffusion region 33 ... SiO 2 interlayer insulation film 34. ..Resist mask 36 ... Contact hole 37 ... Carbon-based polymer
Claims (4)
料層に被覆され、該シリコン系材料層とプラズマとの接
触面積が可変とされてなるプラズマ・チャンバ内で単極
式静電チャックを備えたステージ上に基板を保持し、該
基板に対して所定のプラズマ処理を行う第１の工程と、 前記シリコン系材料層と前記プラズマとの接触面積を前
記第１の工程におけるよりも大とした状態で、該プラズ
マ中のハロゲン・ラジカルの少なくとも一部を前記シリ
コン系材料層との接触により消費させながら、前記単極
式静電チャックの残留電荷を除去する第２の工程とを有
することを特徴とする半導体装置の製造方法。1. A monopolar electrostatic chuck is provided in a plasma chamber in which at least a part of an inner wall surface is covered with a silicon-based material layer and a contact area between the silicon-based material layer and plasma is variable. The first step of holding the substrate on the stage and performing a predetermined plasma treatment on the substrate, and the contact area between the silicon-based material layer and the plasma were made larger than in the first step. A second step of removing residual electric charges of the monopolar electrostatic chuck while consuming at least a part of halogen radicals in the plasma by contact with the silicon-based material layer. A method for manufacturing a characteristic semiconductor device.
とプラズマとの間に介在されるシャッタ部材を操作する
ことにより増減させることを特徴とする請求項１記載の
半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the contact area is increased or decreased by operating a shutter member interposed between the silicon-based material layer and the plasma.
ラズマ・チャンバの内壁面を加熱することを特徴とする
請求項１または請求項２に記載の半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 1, wherein an inner wall surface of the plasma chamber is heated in at least the second step.
処理はフルオロカーボン系ガスを用いたシリコン化合物
層のドライエッチングであり、前記第２の工程ではプラ
ズマ中のフッ素ラジカルが前記シリコン系材料層との接
触により消費されることを特徴とする請求項１ないし請
求項３のいずれか１項に記載の半導体装置の製造方法。4. The predetermined plasma treatment in the first step is dry etching of a silicon compound layer using a fluorocarbon-based gas, and in the second step, fluorine radicals in the plasma form a silicon compound layer. 4. The method for manufacturing a semiconductor device according to claim 1, wherein the method is consumed by contact.
Priority Applications (1)
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|---|---|---|---|
| JP15348393A JPH0729879A (en) | 1993-06-24 | 1993-06-24 | Preparation of semiconductor device |
Applications Claiming Priority (1)
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| JP15348393A JPH0729879A (en) | 1993-06-24 | 1993-06-24 | Preparation of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729879A true JPH0729879A (en) | 1995-01-31 |
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ID=15563565
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| JP15348393A Withdrawn JPH0729879A (en) | 1993-06-24 | 1993-06-24 | Preparation of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH0729879A (en) |
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1993
- 1993-06-24 JP JP15348393A patent/JPH0729879A/en not_active Withdrawn
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