JPH06176102A - Net list generation device for gate array - Google Patents
Net list generation device for gate arrayInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲートアレイ用ネット
リスト発生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a netlist generator for a gate array.
【０００２】[0002]
【従来の技術】従来、ＰＬＤ（Pragrammable Logic Dev
ice）を設計する従来のＰＬＤ設計装置においては、以
下の手順でＰＬＤを設計していた。 （１）ＣＲＴディスプレイ上でエディタを用いて各種ゲ
ートやインバータなどの回路素子のシンボルを配置す
る。 （２）配置された各回路素子のシンボルに対して所定の
方法で名称を付与する。 （３）各回路素子の入出力端子間の結線をエディタを用
いて行う。2. Description of the Related Art Conventionally, PLD (Pragrammable Logic Dev)
In the conventional PLD design device for designing ice), the PLD was designed in the following procedure. (1) Arrange symbols of circuit elements such as various gates and inverters using an editor on the CRT display. (2) Names are given to the symbols of the arranged circuit elements by a predetermined method. (3) Connect the input and output terminals of each circuit element using an editor.
【０００３】次いで、入力された情報に基づいてＰＬＤ
設計装置は、セル名と結線情報と外部端子情報とを含む
ネットワークのリストであるいわゆるネットリストを出
力データとして外部記憶装置などに出力するとともに、
各回路素子セル名とその座標などの情報を含む図５に示
すような回路図情報をプリントアウトする。さらに、例
えば、回路図情報をネットリストに変換しそのネットリ
ストをＪＥＤＥＣフォーマットなどで出力するＰＬＤ開
発ツールを用いて、得られたネットリストに基づいてＰ
ＬＤチップ上の各ゲートの設計を行っていた。ここでの
ネットリストの一例を表１に示す。なお、以下、本明細
書において、回路図情報とはセル名とそのセルの画像デ
ータを表示するために必要な座標と各入出力端子の名称
を含む情報をいう。Then, based on the input information, the PLD
The design device outputs a so-called netlist, which is a list of networks including cell names, connection information, and external terminal information, as output data to an external storage device or the like,
The circuit diagram information as shown in FIG. 5 including information such as each circuit element cell name and its coordinates is printed out. Furthermore, for example, using a PLD development tool that converts the circuit diagram information into a netlist and outputs the netlist in the JEDEC format, P based on the obtained netlist.
Each gate on the LD chip was designed. Table 1 shows an example of the net list here. Hereinafter, in the present specification, the circuit diagram information refers to information including a cell name, coordinates necessary for displaying image data of the cell, and names of input / output terminals.
【０００４】[0004]
【表１】 設計名：ＰＬＤＣ１ ─────────────── セル名称：Ａ：ＰＩＮＶ Ｃ：ＰＩＮＶ Ｂ：ＰＡＮＤ ─────────────── 結線情報：ＩＮ１−Ａ．Ｉ１ ＩＮ２−Ｃ．Ｉ１ ＯＵＴ１−Ｂ．Ｏ１ Ａ．Ｏ１−Ｂ．Ａ Ｃ．Ｏ１−Ｂ．Ｂ ─────────────── 外部端子情報：ＩＮ１ ＩＮ２ ＯＵＴ ───────────────[Table 1] Design name: PLDC1 ─────────────── Cell name: A: PINV C: PINV B: PAND ──────────────── Connection information: IN1-A. I1 IN2-C. I1 OUT1-B. O1 A. O1-B. AC. O1-B. B ─────────────── External terminal information: IN1 IN2 OUT ───────────────
【０００５】上述の従来のＰＬＤ設計装置を用いてゲー
トアレイを設計する場合は、以下の手順でゲートアレイ
を設計していた。 （１）従来のＰＬＤ設計装置のＰＬＤ用セルライブラリ
１１ａには図６に示すように、ゲートアレイの各素子に
関する情報が格納されていないため、当該ＰＬＤ設計装
置でプリントアウトされた回路図情報に基づいて、当該
ゲートアレイにおいて用いることができる回路素子セル
を参照しながら、手作業で、上記回路図情報中の各回路
素子を１対１でゲートアレイ用のセルに置き換えてＣＲ
Ｔデータ上でエディタを用いて編集入力する。例えば、
ＰＬＤ上のアンドゲートをゲートアレイ上のナンドゲー
トとインバータの組み合わせ回路に置き換え、また、Ｐ
ＬＤ上のオアゲートをノアゲートとインバータとの組み
合わせ回路に置き換える。 （２）次いで、入力された情報に基づいてネットリスト
を設計装置を用いて発生させる。 （３）さらに、発生されたネットリストに基づいて公知
のゲートアレイの設計ツールを用いてゲートアレイチッ
プ上の各ゲートの結線の設計を行う。When designing a gate array using the above-mentioned conventional PLD design device, the gate array was designed in the following procedure. (1) As shown in FIG. 6, the PLD cell library 11a of the conventional PLD design device does not store information about each element of the gate array. Therefore, the circuit diagram information printed out by the PLD design device is included in the information. Based on the above, referring to the circuit element cells that can be used in the gate array, by manually replacing each circuit element in the above circuit diagram information with a cell for the gate array, CR
Edit and input on T data using an editor. For example,
The AND gate on the PLD is replaced with a combination circuit of a NAND gate and an inverter on the gate array, and P
The OR gate on the LD is replaced with a combination circuit of a NOR gate and an inverter. (2) Next, a netlist is generated using a design device based on the input information. (3) Further, based on the generated netlist, the wiring of each gate on the gate array chip is designed by using a known gate array design tool.
【０００６】[0006]
【発明が解決しようとする課題】上述のように、従来の
ＰＬＤ設計装置を用いてゲートアレイを設計する場合
に、手作業で、回路図情報中の各回路素子を１対１でゲ
ートアレイ用のセルに置き換えて入力していたので、作
業時間が長くなるとともに、作業中の誤りも発生する可
能性があるという問題点があった。As described above, when a gate array is designed by using the conventional PLD designing device, each circuit element in the circuit diagram information is manually arranged for the gate array one by one. Since it was replaced with the cell of "No." and input, the work time becomes long and there is a possibility that an error may occur during the work.
【０００７】本発明の目的は以上の問題点を解決し、従
来に比較してゲートアレイの設計に要する時間を短縮す
るとともに、その設計の誤りをなくすことができるゲー
トアレイ用ネットリスト発生装置を提供することにあ
る。An object of the present invention is to solve the above problems, to shorten the time required for designing a gate array as compared with the conventional one, and to eliminate a design error in a gate array netlist generator. To provide.
【０００８】[0008]
【課題を解決するための手段】本発明に係る請求項１記
載のゲートアレイ用ネットリスト発生装置は、各ＰＬＤ
用回路素子セルについてのセルの名称とその画像データ
と各セルと各端子の名称と、上記各ＰＬＤ用回路素子セ
ルをそれぞれゲートアレイ用回路素子セルに置き換えた
ときの各ゲートアレイ用回路素子セルについてのセルの
名称とそのセルの画像データと各端子の名称とを含む回
路図情報を上記各ＰＬＤ用回路素子セルに対応させて予
め格納する第１の記憶手段と、上記各ゲートアレイ用回
路素子セルについてのセルの名称とその画像データを予
め格納する第２の記憶手段と、設計すべき所定の回路を
ＰＬＤで構成したときの各回路素子セルの名称とその画
像データと各回路素子セル間の結線情報とを含む入力さ
れたＰＬＤ用回路図情報に基づいて、上記第１と第２の
記憶手段に格納された情報を参照しながら、上記入力さ
れた回路図情報に含まれる各ＰＬＤ用回路素子セルを上
記第１の記憶手段に格納されたゲートアレイ用回路素子
セルの回路図情報に置き換えることによってゲートアレ
イ用回路図情報を生成する第１の制御手段と、上記第１
の制御手段によって生成されたゲートアレイ用回路図情
報と上記ＰＬＤ用回路図情報とに基づいて、上記ＰＬＤ
用回路図情報の各セル間の結線情報を上記ゲートアレイ
用回路図情報の各端子の名称に置き換えることによっ
て、上記所定の回路をゲートアレイで構成したときに用
いる回路素子セルと結線情報とを含むネットリストを発
生する第２の制御手段とを備えたことを特徴とする。According to a first aspect of the present invention, there is provided a net array generator for a gate array, comprising:
Circuit element cells, image data, names of each cell and each terminal, and each gate array circuit element cell when the above PLD circuit element cell is replaced with a gate array circuit element cell. For storing the circuit diagram information including the cell name, the image data of the cell, and the name of each terminal in advance corresponding to each PLD circuit element cell, and each gate array circuit. Second storage means for storing in advance the cell name of the element cell and its image data, the name of each circuit element cell when the predetermined circuit to be designed is configured by PLD, its image data, and each circuit element cell Based on the input circuit diagram information for PLD including the connection information between the two, referring to the information stored in the first and second storage means, First control means for generating gate array circuit diagram information by replacing each PLD circuit element cell with circuit diagram information of the gate array circuit element cell stored in the first storage means; First
The PLD circuit diagram information and the PLD circuit diagram information generated by the control means of
By replacing the connection information between the cells of the circuit diagram information for each terminal with the name of each terminal of the gate array circuit diagram information, the circuit element cells and the connection information used when the predetermined circuit is configured by the gate array can be obtained. And a second control means for generating a netlist containing the data.
【０００９】また、本発明に係る請求項２記載のゲート
アレイ用ネットリスト発生装置は、各ＰＬＤ用回路素子
セルについてのセルの名称とその画像データと各セルと
各端子の名称と、上記各ＰＬＤ用回路素子セルをそれぞ
れゲートアレイ用回路素子セルに置き換えたときのゲー
トアレイ用回路素子セルについてのセルの名称とそのセ
ルの画像データと各端子の名称とを含む回路図情報を上
記各ＰＬＤ用回路素子セルに対応させて予め格納する第
１の記憶手段と、設計すべき所定の回路をＰＬＤで構成
したときの各回路素子セルの名称とその画像データと各
回路素子セル間の結線情報とを含む入力された回路図情
報に基づいて、上記第１の記憶手段に格納された情報を
参照しながら、上記所定の回路をＰＬＤで構成したとき
に用いる回路素子セルと結線情報とを含む上階層のネッ
トリストを発生する第１の発生手段と、上記入力された
回路図情報に含まれる各回路素子セル毎に、上記第１の
記憶手段に格納された情報を参照しながら、上記各回路
素子セルをゲートアレイ用の回路素子セルに置き換えた
ときに用いる回路素子セルと結線情報を含むゲートアレ
イ用の下階層のネットリストを発生する第２の発生手段
とを備えたことを特徴とする。According to a second aspect of the present invention, there is provided a gate array netlist generating device, wherein the cell name of each PLD circuit element cell, its image data, each cell and each terminal name, and each of the above-mentioned each. The circuit diagram information including the cell name of the gate array circuit element cell when the PLD circuit element cell is replaced with the gate array circuit element cell, the image data of the cell, and the name of each terminal is given to each PLD. First storage means corresponding to each circuit element cell for use in advance, name of each circuit element cell when a predetermined circuit to be designed is configured by PLD, its image data, and connection information between each circuit element cell A circuit element used when the predetermined circuit is configured by a PLD while referring to the information stored in the first storage means based on the input circuit diagram information including And a information stored in the first storage means for each circuit element cell included in the input circuit diagram information. And second generation means for generating a lower-level netlist for the gate array including circuit element cells and connection information used when the circuit element cells are replaced with circuit element cells for the gate array. It is characterized by having.
【００１０】さらに、請求項３記載のゲートアレイ用ネ
ットリスト発生装置は、請求項２記載のゲートアレイ用
ネットリスト発生装置において、さらに、上記第１の発
生手段によって発生された上階層のネットリストと、上
記第２の発生手段によって発生された下階層のネットリ
ストとに基づいて、上記所定の回路をゲートアレイで構
成したときに用いる回路素子セルと結線情報とを含む１
階層のゲートアレイ用ネットリストを発生する第３の発
生手段を備えたことを特徴とする。The gate array netlist generator according to claim 3 is the same as the gate array netlist generator according to claim 2, further comprising the upper-layer netlist generated by the first generating means. And a circuit element cell and connection information used when the predetermined circuit is configured by a gate array based on the lower hierarchical netlist generated by the second generating means.
It is characterized in that it is provided with a third generation means for generating a hierarchical gate array netlist.
【００１１】[0011]
【作用】以上のように構成された請求項１記載のゲート
アレイ用ネットリスト発生装置においては、上記第１の
制御手段は、設計すべき所定の回路をＰＬＤで構成した
ときの各回路素子セルの名称とその画像データと各回路
素子セル間の結線情報とを含む入力されたＰＬＤ用回路
図情報に基づいて、上記第１と第２の記憶手段に格納さ
れた情報を参照しながら、上記入力された回路図情報に
含まれる各ＰＬＤ用回路素子セルを上記第１の記憶手段
に格納されたゲートアレイ用回路素子セルの回路図情報
に置き換えることによってゲートアレイ用回路図情報を
生成する。次いで、上記第２の制御手段は、上記第１の
制御手段によって生成されたゲートアレイ用回路図情報
と上記ＰＬＤ用回路図情報とに基づいて、上記ＰＬＤ用
回路図情報の各セル間の結線情報を上記ゲートアレイ用
回路図情報の各端子の名称に置き換えることによって、
上記所定の回路をゲートアレイで構成したときに用いる
回路素子セルと結線情報とを含むネットリストを発生す
る。従って、設計すべき所定の回路をＰＬＤで構成した
ときの各回路素子セルの名称とその画像データと各回路
素子セル間の結線情報とを含む入力された回路図情報に
基づいて、ゲートアレイ用ネットリストを自動的に発生
させることができる。In the gate array netlist generator of the present invention having the above-mentioned structure, the first control means is a circuit element cell when the predetermined circuit to be designed is composed of a PLD. Based on the input PLD circuit diagram information including the name, its image data, and connection information between each circuit element cell, while referring to the information stored in the first and second storage means. The gate array circuit diagram information is generated by replacing each PLD circuit element cell included in the input circuit diagram information with the circuit diagram information of the gate array circuit element cell stored in the first storage means. Next, the second control means connects the cells of the PLD circuit diagram information based on the gate array circuit diagram information and the PLD circuit diagram information generated by the first control means. By replacing the information with the name of each terminal of the gate array circuit diagram information,
A netlist including circuit element cells and connection information used when the predetermined circuit is configured by a gate array is generated. Therefore, based on the input circuit diagram information including the name of each circuit element cell when the predetermined circuit to be designed is configured by PLD, its image data, and the connection information between each circuit element cell, Netlist can be generated automatically.
【００１２】また、請求項２記載のゲートアレイ用ネッ
トリスト発生装置においては、上記第１の発生手段は、
設計すべき所定の回路をＰＬＤで構成したときの各回路
素子セルの名称とその画像データと各回路素子セル間の
結線情報とを含む入力された回路図情報に基づいて、上
記第１の記憶手段に格納された情報を参照しながら、上
記所定の回路をＰＬＤで構成したときに用いる回路素子
セルと結線情報とを含む上階層のネットリストを発生す
る。次いで、上記第２の発生手段は、上記入力された回
路図情報に含まれる各回路素子セル毎に、上記第１の記
憶手段に格納された情報を参照しながら、上記各回路素
子セルをゲートアレイ用の回路素子セルに置き換えたと
きに用いる回路素子セルと結線情報を含むゲートアレイ
用の下階層のネットリストを発生する。従って、設計す
べき所定の回路をＰＬＤで構成したときの各回路素子セ
ルの名称とその画像データと各回路素子セル間の結線情
報とを含む入力された回路図情報に基づいて、上記所定
の回路のゲートアレイを設計するために必要な上記上階
層と下階層のネットリストとを自動的に発生させること
ができる。In the gate array netlist generating device according to the present invention, the first generating means includes:
The first storage based on the input circuit diagram information including the name of each circuit element cell when the predetermined circuit to be designed is configured by PLD, its image data, and the connection information between each circuit element cell. While referring to the information stored in the means, an upper hierarchical netlist including circuit element cells and connection information used when the predetermined circuit is configured by a PLD is generated. Next, the second generating means gates each circuit element cell while referring to the information stored in the first storage means for each circuit element cell included in the input circuit diagram information. A lower layer netlist for a gate array including circuit element cells and connection information to be used when the circuit element cells for the array is replaced is generated. Therefore, based on the input circuit diagram information including the name of each circuit element cell when the predetermined circuit to be designed is configured by PLD, its image data, and the connection information between each circuit element cell, It is possible to automatically generate the upper-layer and lower-layer netlists necessary for designing a gate array of a circuit.
【００１３】さらに、請求項３記載のゲートアレイ用ネ
ットリスト発生装置においては、さらに、上記第３の発
生手段は、上記第１の発生手段によって発生された上階
層のネットリストと、上記第２の発生手段によって発生
された下階層のネットリストとに基づいて、上記所定の
回路をゲートアレイで構成したときに用いる回路素子セ
ルと結線情報とを含む１階層のゲートアレイ用ネットリ
ストを発生する。従って、ゲートアレイ用ネットリスト
を自動的に発生させることができる。Further, in the gate array netlist generating device according to claim 3, the third generating means further includes the upper-layer netlist generated by the first generating means, and the second generating means. Based on the lower-layer netlist generated by the generating means, a one-layer gate array netlist including circuit element cells and connection information used when the predetermined circuit is configured by a gate array is generated. . Therefore, the gate array netlist can be automatically generated.
【００１４】[0014]
【実施例】以下、図面を参照して本発明に係る実施例に
ついて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１５】図１は本発明に係る一実施例であるゲート
アレイ用ネットリスト発生装置のブロック図である。FIG. 1 is a block diagram of a gate array netlist generator according to an embodiment of the present invention.
【００１６】本実施例のゲートアレイ用ネットリスト発
生装置は、ＰＬＤ用セルライブラリ１１に第１下階層の
画像データのみならずＰＬＤ用のセルをゲートアレイ用
のセルに分解したときの第２下階層の回路図情報を予め
格納し、当該ＰＬＤ用セルライブラリ１１とゲートアレ
イ用セルライブラリ１０とを参照しながら、従来のＰＬ
Ｄ設計装置で得られた設計すべき所定の回路をＰＬＤで
構成したときの回路図情報における各セルの回路図情報
をＰＬＤ用セルライブラリ１１の第２下階層の回路図情
報に置き換え、各セル間の結線情報をＰＬＤ用セルライ
ブラリ１１の第２下階層の回路図情報の各名称に置き換
えることによって、ゲートアレイ用回路図情報を作成
し、作成されたゲートアレイ用回路図情報に基づいてネ
ットリストを発生することを特徴としている。In the gate array netlist generator of this embodiment, the PLD cell library 11 includes not only the image data of the first lower layer but also the second lower layer when the PLD cells are decomposed into the gate array cells. The conventional PL is stored by previously storing the circuit diagram information of the hierarchy and referring to the PLD cell library 11 and the gate array cell library 10.
The circuit diagram information of each cell in the circuit diagram information when the predetermined circuit to be designed obtained by the D design device is configured by the PLD is replaced with the circuit diagram information of the second lower hierarchy of the PLD cell library 11, and each cell is replaced. The circuit information for the gate array is created by replacing the connection information between them with the names of the circuit diagram information in the second lower layer of the PLD cell library 11, and the net is created based on the created circuit information for the gate array. It is characterized by generating a list.
【００１７】図１に示すように、本実施例のネットリス
ト発生装置は、当該装置のシステムの制御プログラムと
その制御プログラムを実行するために必要なデータとを
格納するＲＯＭとワークエリアとして用いられるＲＡＭ
とを含む制御回路のＣＰＵ１と、データ及び実行制御の
指示を入力するためのキーボード２とマウス４と、当該
制御プログラムの実行途中の経過及び実行結果を表示す
るためのＣＲＴディスプレイ３とを備え、これらがバス
を介して接続される。さらに、当該バスは次のそれぞれ
を格納するハードディスクからなる記憶装置に接続され
る。以下、各記憶装置を下記の名称で呼ぶことにする。As shown in FIG. 1, the netlist generating apparatus of this embodiment is used as a ROM and a work area for storing a control program for the system of the apparatus and data necessary for executing the control program. RAM
A control circuit including a CPU 1, a keyboard 2 and a mouse 4 for inputting data and execution control instructions, and a CRT display 3 for displaying the progress and execution result of the control program during execution. These are connected via a bus. Further, the bus is connected to a storage device including a hard disk that stores the following items. Hereinafter, each storage device will be referred to by the following name.
【００１８】（ａ）ゲートアレイ用セルライブラリ１
０：図２に示すように、ゲートアレイで用いることがで
きる各セルについて、そのセル名、シンボルの画像デー
タ（本実施例において、画像データはドットイメージの
データである。）、及び下階層の画像データが格納され
る。例えば、ゲートアレイ用のノアゲートＧＮＯＲ、ナ
ンドゲートＧＮＡＮＤ、インバータＧＩＮＶ及び１ビッ
ト加算器ＧＡＤＤ１には下階層の画像データは格納され
ないが、ゲートアレイ用の４ビット加算器ＧＡＤＤ４に
対する下階層の画像データとして図２に示すように、１
ビット加算器４個の画像データが格納される。(A) Gate array cell library 1
0: As shown in FIG. 2, for each cell that can be used in the gate array, its cell name, symbol image data (in this embodiment, the image data is dot image data), and the lower layer. Image data is stored. For example, the lower-layer image data is not stored in the NOR gate GNOR for the gate array, the NAND gate GNAND, the inverter GINV, and the 1-bit adder GADD1, but as the lower-layer image data for the 4-bit adder GADD4 for the gate array. As shown in 1
The image data of four bit adders is stored.
【００１９】（ｂ）ＰＬＤ用セルライブラリ１１：図３
に示すように、例えば、ＰＬＤ用オアゲートＰＯＲ、ノ
アゲートＰＮＯＲ、アンドゲートＰＡＮＤ及び加算器Ｐ
ＡＤＤに対して各セルを分解した回路の画像データであ
る第１下階層の画像データは格納されないが、以下のよ
うにＰＬＤ用セルをゲートアレイ用セルに置き換えたと
きのゲートアレイ用回路図情報である第２下階層の回路
図情報が各ＰＬＤ用セルに対応させてそれぞれ格納され
る。ここで、第２下階層の回路図情報は、各ＰＬＤ用セ
ルをそれぞれゲートアレイ用セルに置き換えたときのゲ
ートアレイ用セルについてのセルの名称とそのセルの画
像データと各入出力端子の名称とを含む。 （ｉ）ＰＬＤ用オアゲートＰＯＲ：ゲートアレイ用ノア
ゲートＧＮＯＲとゲートアレイ用インバータＧＩＮＶの
縦続接続回路。 （ii）ＰＬＤ用ノアゲートＰＮＯＲ：ゲートアレイ用ノ
アゲートＧＮＯＲ。 （iii）ＰＬＤ用アンドゲートＰＡＮＤ：ゲートアレイ
用ナンドゲートＧＮＡＮＤとゲートアレイ用インバータ
ＧＩＮＶの縦続接続回路。 （iv）ＰＬＤ用加算器ＰＡＤＤ：ゲートアレイ用１ビッ
ト加算器ＧＡＤＤ１。 また、ＰＬＤ用１ビット加算器ＰＡＤＤ１の第１下階層
の画像データとして、１ビット加算器ＰＡＤＤとキャリ
ーアウト信号発生用アンドゲートＰＡＮＤとの組み合わ
せ回路が格納される。さらに、ＰＬＤ用インバータＰＩ
ＮＶの第２下階層の回路図情報としてゲートアレイ用イ
ンバータＧＩＮＶの回路図情報が格納される。(B) PLD cell library 11: FIG.
As shown in, for example, a PLD OR gate POR, NOR gate PNOR, AND gate PAND, and adder P
The image data of the first lower hierarchy, which is the image data of the circuit obtained by disassembling each cell with respect to the ADD, is not stored, but the gate array circuit diagram information when the PLD cell is replaced with the gate array cell as follows: The circuit diagram information of the second lower layer is stored in association with each PLD cell. Here, the circuit diagram information of the second lower hierarchy is the cell name of the gate array cell when each PLD cell is replaced with the gate array cell, the image data of the cell, and the name of each input / output terminal. Including and (I) PLD OR gate POR: Cascade connection circuit of gate array NOR gate GNOR and gate array inverter GINV. (Ii) NOR gate PNOR for PLD: NOR gate GNOR for gate array. (Iii) PLD AND gate PAND: A cascade connection circuit of a gate array NAND gate GNAND and a gate array inverter GINV. (Iv) PLD adder PADD: 1-bit adder GADD1 for gate array. A combination circuit of the 1-bit adder PADD and the carry-out signal generation AND gate PAND is stored as the image data of the first lower layer of the PLD 1-bit adder PADD1. Furthermore, PLD inverter PI
The circuit diagram information of the gate array inverter GINV is stored as the circuit diagram information of the second lower hierarchy of the NV.
【００２０】（ｃ）ネットリストファイル１２：従来の
ＰＬＤ設計装置で発生されるネットリストと、本実施例
において発生されるゲートアレイ用ネットリスト（表２
参照）を格納する。(C) Netlist file 12: A netlist generated by a conventional PLD design device and a netlist for a gate array generated in this embodiment (Table 2)
(Ref.) Is stored.
【００２１】（ｄ）回路図情報ファイル１３：従来のＰ
ＬＤ設計装置で発生される回路図情報と、当該装置の動
作中で編集中の回路図情報を格納する。(D) Circuit diagram information file 13: conventional P
The circuit diagram information generated by the LD design device and the circuit diagram information being edited while the device is operating are stored.
【００２２】以上のように構成されたゲートアレイ用ネ
ットリスト発生装置において、以下の手順でネットリス
トを発生する。 （１）まず、従来のＰＬＤ設計装置で発生された、図５
の所定の回路をＰＬＤで構成したときのＰＬＤ用回路図
情報をファイル１３に格納する。 （２）次いで、ＰＬＤ用セルライブラリ１１とゲートア
レイ用セルライブラリ１０とを参照しながら、ファイル
１３に格納されたＰＬＤ用回路図情報における各セルの
回路図情報をＰＬＤ用セルライブラリ１１の第２下階層
の回路図情報に置き換えることにより、ゲートアレイ用
の結線情報を作成することによって、ＰＬＤ用インバー
タＰＩＮＶの下階層として作成された図７の回路図情報
とＰＬＤ用アンドゲートＰＡＮＤの下階層として作成さ
れた図８の回路図情報とを含むゲートアレイ用回路図情
報を作成する。 （３）さらに、上記作成されたゲートアレイ用回路図情
報と上記ファイル１３に格納されたＰＬＤ用回路図情報
とに基づいて、順次名称を付していく従来と同様の所定
の方法で、ＰＬＤ用回路図情報の各セル間の結線情報を
上記作成されたゲートアレイ用回路図情報の各端子の名
称に置き換えることによって、図４の回路に相当する結
線情報を作成し、図５の所定の回路をゲートアレイで構
成したときに用いる回路素子セルと結線情報とを含む次
の表２に示すネットリストを自動的に発生する。In the gate array netlist generator configured as described above, a netlist is generated in the following procedure. (1) First, FIG. 5 generated by the conventional PLD design device.
The circuit diagram information for PLD when the predetermined circuit is configured by PLD is stored in the file 13. (2) Next, referring to the PLD cell library 11 and the gate array cell library 10, the circuit diagram information of each cell in the PLD circuit diagram information stored in the file 13 is stored in the second of the PLD cell library 11 By creating connection information for the gate array by substituting the circuit diagram information of the lower layer, the circuit diagram information of FIG. 7 created as the lower layer of the inverter PINV for PLD and the lower layer of the AND gate PAND for PLD Gate array circuit diagram information including the created circuit diagram information of FIG. 8 is created. (3) Further, based on the created gate array circuit diagram information and the PLD circuit diagram information stored in the file 13, the PLD is sequentially assigned by a predetermined method similar to the conventional method. By replacing the connection information between each cell of the circuit diagram information for each terminal with the name of each terminal of the gate array circuit diagram information created above, the connection information corresponding to the circuit of FIG. 4 is created, and the predetermined connection information of FIG. A netlist shown in the following Table 2 including circuit element cells and connection information used when the circuit is configured by a gate array is automatically generated.
【００２３】[0023]
【表２】 設計名：ＧＡＴＣ１ ───────────────── セル名称：ＡＸ：ＧＩＮＶ ＣＸ：ＧＩＮＶ ＢＺ：ＧＩＮＶ ＢＹ：ＧＡＮＤ ───────────────── 結線情報：ＩＮ１−ＡＸ．Ｉ１ ＩＮ２−ＣＸ．Ｉ１ ＡＸ．Ｏ１−ＢＹ．Ｉ１ ＣＸ．Ｏ１−ＢＹ．Ｉ２ ＢＹ．Ｏ１−ＢＺ．Ｉ１ ＢＺ．Ｏ１−ＯＵＴ ───────────────── 外部端子情報：ＩＮ１ ＩＮ２ ＯＵＴ１ ─────────────────[Table 2] Design name: GATC1 ───────────────── Cell name: AX: GINV CX: GINV BZ: GINV BY: GAND ─────────── ─────── Connection information: IN1-AX. I1 IN2-CX. I1 AX. O1-BY. I1 CX. O1-BY. I2 BY. O1-BZ. I1 BZ. O1-OUT ───────────────── External terminal information: IN1 IN2 OUT1 ──────────────────
【００２４】以上説明したように、ＰＬＤ用セルライブ
ラリ１１に第１下階層の画像データのみならず第２下階
層の回路図情報を予め格納し、当該ＰＬＤ用セルライブ
ラリ１１とゲートアレイ用セルライブラリ１０とを参照
しながら、従来のＰＬＤ設計装置で得られた設計すべき
所定の回路についてのＰＬＤの回路図情報における各セ
ルの回路図情報をＰＬＤ用セルライブラリ１１の第２下
階層の回路図情報に置き換えることによってゲートアレ
イ用回路図情報を作成し、作成されたゲートアレイ用回
路図情報に基づいて、各セル間の結線情報をＰＬＤ用セ
ルライブラリ１１の第２下階層の回路図情報の各名称に
置き換えることによってネットリストを発生したので、
従来の装置のように手作業でゲートアレイ用回路図情報
を作成しないので、従来の装置に比較して作成時間を大
幅に短縮することができるとともに、設計の誤りを無く
すことができるという利点がある。As described above, the PLD cell library 11 stores in advance not only the image data of the first lower layer but also the circuit diagram information of the second lower layer, and the PLD cell library 11 and the gate array cell library are stored. 10, the circuit diagram information of each cell in the circuit diagram information of the PLD about the predetermined circuit to be designed obtained by the conventional PLD designing apparatus is converted into the circuit diagram of the second lower layer of the PLD cell library 11. The circuit array information for the gate array is created by substituting the information, and based on the created circuit array information for the gate array, the connection information between cells is stored in the circuit diagram information of the second lower layer of the PLD cell library 11. Since the netlist was generated by substituting each name,
Unlike the conventional device, the gate array circuit diagram information is not created manually, so that the creation time can be significantly shortened compared to the conventional device, and the design error can be eliminated. is there.
【００２５】さらに、以下の変形例の手順でゲートアレ
イ用のネットリストを発生するようにしてもよい。 （１）まず、従来のＰＬＤ設計装置で発生された所定の
回路についてのＰＬＤ用回路図情報をファイル１３に格
納する。 （２）次いで、ＰＬＤ用セルライブラリ１１（第１下階
層の画像データのみ参照する。）を参照しながら、ファ
イル１３に格納されたＰＬＤの回路図情報における各セ
ルの回路図情報に基づいて従来の方法でＰＬＤ用ネット
リスト（以下、上階層のネットリストという。）を発生
する。 （３）次いで、ファイル１３に格納されたＰＬＤの回路
図情報に含まれる各セル毎に、ＰＬＤ用セルライブラリ
１１の第２下階層の回路図情報を参照しながら、ゲート
アレイ用ネットリスト（以下、下階層のネットリストと
いう。）を作成する。当該下階層のネットリストは、各
ＰＬＤ用セルをゲートアレイ用セルに置き換えたときに
用いるセルと結線情報と外部端子情報とを含む。例え
ば、ＰＬＤ用インバータＰＩＮＶのときは、表３のネッ
トリストを作成し、ＰＬＤ用アンドゲートＰＡＮＤのと
きは表４のネットリストを作成する。 （４）さらに、上記上階層のネットリストと上記下階層
のネットリストとを合わせて、１階層のゲートアレイ用
ネットリストとして出力する。Further, the netlist for the gate array may be generated by the procedure of the following modified example. (1) First, the PLD circuit diagram information about a predetermined circuit generated in the conventional PLD design apparatus is stored in the file 13. (2) Next, referring to the PLD cell library 11 (only the image data of the first lower layer is referred to), based on the circuit diagram information of each cell in the PLD circuit diagram information stored in the file 13, A PLD netlist (hereinafter, referred to as an upper-level netlist) is generated by the above method. (3) Next, referring to the circuit diagram information of the second lower hierarchy of the PLD cell library 11 for each cell included in the PLD circuit diagram information stored in the file 13, the gate array netlist (hereinafter , Lower-level netlist). The netlist in the lower hierarchy includes cells used for replacing each PLD cell with a gate array cell, connection information, and external terminal information. For example, in the case of the inverter PINV for PLD, the netlist of Table 3 is created, and in the case of the AND gate PAND for PLD, the netlist of Table 4 is created. (4) Further, the netlist of the upper hierarchy and the netlist of the lower hierarchy are combined and output as a netlist for the gate array of one hierarchy.
【００２６】[0026]
【表３】 設計名：ＰＩＮＶ ─────────────── セル名称：Ｘ：ＧＩＮＶ ─────────────── 結線情報：Ｉ１−Ｘ．Ｉ１ Ｏ１−Ｘ．Ｏ１ ─────────────── 外部端子情報：Ｉ１ Ｏ１ ───────────────[Table 3] Design name: PINV ─────────────── Cell name: X: GINV ─────────────── Connection information: I1-X ． I1 O1-X. O1 ─────────────── External terminal information: I1 O1 ────────────────
【００２７】[0027]
【表４】 設計名：ＰＡＮＤ ─────────────── セル名称：Ｙ：ＧＡＮＤ Ｚ：ＧＩＮＶ ─────────────── 結線情報：Ａ−Ｙ．Ｉ１ Ｂ−Ｙ．Ｉ２ Ｙ．Ｏ１−Ｚ．Ｉ１ ＯＵＴ−Ｚ．Ｏ１ ─────────────── 外部端子情報：Ａ Ｂ ＯＵＴ ───────────────[Table 4] Design name: PAND ─────────────── Cell name: Y: GAND Z: GINV ─────────────── Connection information: A-Y. I1 BY. I2 Y. O1-Z. I1 OUT-Z. O1 ─────────────── External terminal information: A B OUT ────────────────
【００２８】以上の変形例において、上記上階層のネッ
トリストと上記下階層のネットリストとを合わせてゲー
トアレイ用ネットリストとして出力しているが、本発明
はこれに限らず、上記上階層のネットリストと上記下階
層のネットリストとに基づいて、各リストを付き合わせ
ていく方法により、例えば表２に示すゲートアレイ用ネ
ットリストを作成してもよい。In the above modification, the netlist of the upper layer and the netlist of the lower layer are combined and output as the netlist for the gate array, but the present invention is not limited to this, and the netlist for the upper layer is not limited to this. For example, the gate array netlist shown in Table 2 may be created by a method of associating the lists with each other based on the netlist and the lower-level netlist.
【００２９】[0029]
【発明の効果】以上詳述したように本発明に係る請求項
１記載のゲートアレイ用ネットリスト発生装置によれ
ば、各ＰＬＤ用回路素子セルについてのセルの名称とそ
の画像データと各セルと各端子の名称と、上記各ＰＬＤ
用回路素子セルをそれぞれゲートアレイ用回路素子セル
に置き換えたときの各ゲートアレイ用回路素子セルにつ
いてのセルの名称とそのセルの画像データと各端子の名
称とを含む回路図情報を上記各ＰＬＤ用回路素子セルに
対応させて予め格納する第１の記憶手段と、上記各ゲー
トアレイ用回路素子セルについてのセルの名称とその画
像データを予め格納する第２の記憶手段と、設計すべき
所定の回路をＰＬＤで構成したときの各回路素子セルの
名称とその画像データと各回路素子セル間の結線情報と
を含む入力されたＰＬＤ用回路図情報に基づいて、上記
第１と第２の記憶手段に格納された情報を参照しなが
ら、上記入力された回路図情報に含まれる各ＰＬＤ用回
路素子セルを上記第１の記憶手段に格納されたゲートア
レイ用回路素子セルの回路図情報に置き換えることによ
ってゲートアレイ用回路図情報を生成する第１の制御手
段と、上記第１の制御手段によって生成されたゲートア
レイ用回路図情報と上記ＰＬＤ用回路図情報とに基づい
て、上記ＰＬＤ用回路図情報の各セル間の結線情報を上
記ゲートアレイ用回路図情報の各端子の名称に置き換え
ることによって、上記所定の回路をゲートアレイで構成
したときに用いる回路素子セルと結線情報とを含むネッ
トリストを発生する第２の制御手段とを備える。従っ
て、設計すべき所定の回路をＰＬＤで構成したときの各
回路素子セルの名称とその画像データと各回路素子セル
間の結線情報とを含む入力された回路図情報に基づい
て、ゲートアレイ用ネットリストを自動的に発生させる
ことができる。これによって、従来の装置のように手作
業でゲートアレイ用回路図情報を作成しないので、従来
の装置に比較して作成時間を大幅に短縮することができ
るとともに、設計の誤りを無くすことができるという利
点がある。As described above in detail, according to the gate array netlist generator of the first aspect of the present invention, the cell name of each PLD circuit element cell, its image data, and each cell. Name of each terminal and each PLD above
The circuit diagram information including the cell name of each gate array circuit element cell when the corresponding circuit element cell is replaced with the gate array circuit element cell, the image data of the cell, and the name of each terminal is given to each PLD. For storing in advance corresponding to each circuit element cell for use, a second memory means for storing the name of each gate array circuit element cell and its image data in advance, and a predetermined design to be designed. Based on the input PLD circuit diagram information including the name of each circuit element cell and its image data and the connection information between each circuit element cell when the circuit of FIG. While referring to the information stored in the storage means, the circuit element cells for PLD included in the input circuit diagram information are stored in the first storage means. Based on first control means for generating gate array circuit diagram information by replacing with circuit diagram information, and based on the gate array circuit diagram information and the PLD circuit diagram information generated by the first control means. By replacing the connection information between the cells of the PLD circuit diagram information with the name of each terminal of the gate array circuit diagram information, the circuit element cell and the connection used when the predetermined circuit is configured by the gate array are connected. And second control means for generating a netlist including the information. Therefore, based on the input circuit diagram information including the name of each circuit element cell when the predetermined circuit to be designed is configured by PLD, its image data, and the connection information between each circuit element cell, Netlist can be generated automatically. As a result, unlike the conventional device, the gate array circuit diagram information is not manually created, so that the creation time can be significantly shortened as compared with the conventional device, and the design error can be eliminated. There is an advantage.
【００３０】また、本発明に係る請求項２記載のゲート
アレイ用ネットリスト発生装置によれば、各ＰＬＤ用回
路素子セルについてのセルの名称とその画像データと各
セルと各端子の名称と、上記各ＰＬＤ用回路素子セルを
それぞれゲートアレイ用回路素子セルに置き換えたとき
のゲートアレイ用回路素子セルについてのセルの名称と
そのセルの画像データと各端子の名称とを含む回路図情
報を上記各ＰＬＤ用回路素子セルに対応させて予め格納
する第１の記憶手段と、設計すべき所定の回路をＰＬＤ
で構成したときの各回路素子セルの名称とその画像デー
タと各回路素子セル間の結線情報とを含む入力された回
路図情報に基づいて、上記第１の記憶手段に格納された
情報を参照しながら、上記所定の回路をＰＬＤで構成し
たときに用いる回路素子セルと結線情報とを含む上階層
のネットリストを発生する第１の発生手段と、上記入力
された回路図情報に含まれる各回路素子セル毎に、上記
第１の記憶手段に格納された情報を参照しながら、上記
各回路素子セルをゲートアレイ用の回路素子セルに置き
換えたときに用いる回路素子セルと結線情報を含むゲー
トアレイ用の下階層のネットリストを発生する第２の発
生手段とを備える。従って、設計すべき所定の回路をＰ
ＬＤで構成したときの各回路素子セルの名称とその画像
データと各回路素子セル間の結線情報とを含む入力され
た回路図情報に基づいて、上記所定の回路のゲートアレ
イを設計するために必要な上記上階層と下階層のネット
リストとを自動的に発生させることができる。これによ
って、従来の装置のように手作業でゲートアレイ用回路
図情報を作成しないので、従来の装置に比較して作成時
間を大幅に短縮することができるとともに、設計の誤り
を無くすことができるという利点がある。According to another aspect of the present invention, in the gate array netlist generator, the cell name of each PLD circuit element cell, its image data, each cell and each terminal name, The circuit diagram information including the cell name of the gate array circuit element cell when each of the PLD circuit element cells is replaced with the gate array circuit element cell, the image data of the cell, and the name of each terminal is described above. A first storage unit that stores in advance each circuit element cell for PLD and a predetermined circuit to be designed are PLD
The information stored in the first storage means is referred to on the basis of the input circuit diagram information including the name of each circuit element cell and the image data thereof and the connection information between the circuit element cells when configured in However, a first generating means for generating a netlist of an upper hierarchy including circuit element cells and connection information used when the predetermined circuit is configured by a PLD, and each included in the input circuit diagram information. A gate including circuit element cells and connection information used when each of the circuit element cells is replaced with a circuit element cell for a gate array while referring to the information stored in the first storage means for each circuit element cell. Second generation means for generating a lower level netlist for the array. Therefore, if a predetermined circuit to be designed is
To design the gate array of the above-mentioned predetermined circuit based on the input circuit diagram information including the name of each circuit element cell when configured by the LD, its image data, and the connection information between each circuit element cell Necessary upper and lower netlists can be automatically generated. As a result, unlike the conventional device, the gate array circuit diagram information is not manually created, so that the creation time can be significantly shortened as compared with the conventional device, and the design error can be eliminated. There is an advantage.
【図１】 本発明に係る一実施例であるゲートアレイ用
ネットリスト発生装置のブロック図である。FIG. 1 is a block diagram of a gate array netlist generator according to an embodiment of the present invention.
【図２】 図１のゲートアレイ用セルライブラリ１０の
内容を示す図である。FIG. 2 is a diagram showing the contents of a gate array cell library 10 of FIG.
【図３】 図１のＰＬＤ用セルライブラリ１１の内容を
示す図である。FIG. 3 is a diagram showing the contents of a PLD cell library 11 of FIG.
【図４】 実施例の装置において得られたネットリスト
を作成するときに作成される結線情報を含む回路図情報
を示す図である。FIG. 4 is a diagram showing circuit diagram information including connection information created when creating a netlist obtained in the apparatus of the embodiment.
【図５】 従来の装置で得られた回路図情報を示す図で
ある。FIG. 5 is a diagram showing circuit diagram information obtained by a conventional device.
【図６】 従来の装置で格納されるＰＬＤ用セルライブ
ラリ１１ａの内容を示す図である。FIG. 6 is a diagram showing the contents of a PLD cell library 11a stored in a conventional device.
【図７】 実施例の装置においてＰＬＤ用インバータＰ
ＩＮＶの下階層として作成された回路図情報を示す図で
ある。FIG. 7 shows a PLD inverter P in the apparatus of the embodiment.
It is a figure which shows the circuit diagram information created as a lower hierarchy of INV.
【図８】 実施例の装置においてＰＬＤ用アンドゲート
ＰＡＮＤの下階層として作成された回路図情報を示す図
である。FIG. 8 is a diagram showing circuit diagram information created as a lower hierarchy of a PLD AND gate PAND in the device of the embodiment.
１…ＣＰＵ、 ２…キーボード、 ３…ディスプレイ、 ４…マウス、 １０…ゲートアレイ用セルライブラリ、 １１…ＰＬＤ用セルライブラリ、 １２…ネットリストファイル、 １３…回路図情報ファイル。 1 ... CPU, 2 ... Keyboard, 3 ... Display, 4 ... Mouse, 10 ... Gate array cell library, 11 ... PLD cell library, 12 ... Netlist file, 13 ... Circuit diagram information file.
Claims (3)
の名称とその画像データと各セルと各端子の名称と、上
記各ＰＬＤ用回路素子セルをそれぞれゲートアレイ用回
路素子セルに置き換えたときの各ゲートアレイ用回路素
子セルについてのセルの名称とそのセルの画像データと
各端子の名称とを含む回路図情報を上記各ＰＬＤ用回路
素子セルに対応させて予め格納する第１の記憶手段と、 上記各ゲートアレイ用回路素子セルについてのセルの名
称とその画像データを予め格納する第２の記憶手段と、 設計すべき所定の回路をＰＬＤで構成したときの各回路
素子セルの名称とその画像データと各回路素子セル間の
結線情報とを含む入力されたＰＬＤ用回路図情報に基づ
いて、上記第１と第２の記憶手段に格納された情報を参
照しながら、上記入力された回路図情報に含まれる各Ｐ
ＬＤ用回路素子セルを上記第１の記憶手段に格納された
ゲートアレイ用回路素子セルの回路図情報に置き換える
ことによってゲートアレイ用回路図情報を生成する第１
の制御手段と、 上記第１の制御手段によって生成されたゲートアレイ用
回路図情報と上記ＰＬＤ用回路図情報とに基づいて、上
記ＰＬＤ用回路図情報の各セル間の結線情報を上記ゲー
トアレイ用回路図情報の各端子の名称に置き換えること
によって、上記所定の回路をゲートアレイで構成したと
きに用いる回路素子セルと結線情報とを含むネットリス
トを発生する第２の制御手段とを備えたことを特徴とす
るゲートアレイ用ネットリスト発生装置。1. A cell name for each PLD circuit element cell, its image data, a name of each cell and each terminal, and each PLD circuit element cell when replaced with a gate array circuit element cell. First storage means for preliminarily storing circuit diagram information including a cell name of each gate array circuit element cell, image data of the cell, and each terminal name in association with each PLD circuit element cell. Second storage means for storing in advance the cell name of each gate array circuit element cell and its image data, and the name of each circuit element cell when a predetermined circuit to be designed is configured by PLD and its Based on the input PLD circuit diagram information including the image data and the connection information between each circuit element cell, referring to the information stored in the first and second storage means, Each P included in the force is a circuit diagram information
A first circuit for generating gate array circuit diagram information by replacing the LD circuit device cell with the circuit diagram information of the gate array circuit device cell stored in the first storage means.
And the connection information between cells of the PLD circuit diagram information based on the gate array circuit diagram information and the PLD circuit diagram information generated by the first control unit. Second circuit means for generating a netlist including circuit element cells and connection information used when the predetermined circuit is formed by a gate array by substituting the names of the respective terminals of the circuit diagram information for use A netlist generator for a gate array, characterized in that
の名称とその画像データと各セルと各端子の名称と、上
記各ＰＬＤ用回路素子セルをそれぞれゲートアレイ用回
路素子セルに置き換えたときのゲートアレイ用回路素子
セルについてのセルの名称とそのセルの画像データと各
端子の名称とを含む回路図情報を上記各ＰＬＤ用回路素
子セルに対応させて予め格納する第１の記憶手段と、 設計すべき所定の回路をＰＬＤで構成したときの各回路
素子セルの名称とその画像データと各回路素子セル間の
結線情報とを含む入力された回路図情報に基づいて、上
記第１の記憶手段に格納された情報を参照しながら、上
記所定の回路をＰＬＤで構成したときに用いる回路素子
セルと結線情報とを含む上階層のネットリストを発生す
る第１の発生手段と、 上記入力された回路図情報に含まれる各回路素子セル毎
に、上記第１の記憶手段に格納された情報を参照しなが
ら、上記各回路素子セルをゲートアレイ用の回路素子セ
ルに置き換えたときに用いる回路素子セルと結線情報を
含むゲートアレイ用の下階層のネットリストを発生する
第２の発生手段とを備えたことを特徴とするゲートアレ
イ用ネットリスト発生装置。2. A cell name for each PLD circuit element cell, its image data, a name of each cell and each terminal, and each PLD circuit element cell when replaced with a gate array circuit element cell. First storage means for pre-storing circuit diagram information including the cell name of the gate array circuit element cell, the image data of the cell, and the name of each terminal in association with each of the PLD circuit element cells. The first storage based on the input circuit diagram information including the name of each circuit element cell when the predetermined circuit to be designed is configured by PLD, its image data, and the connection information between each circuit element cell. First generating means for generating an upper-level netlist including circuit element cells and connection information used when the predetermined circuit is configured by a PLD while referring to information stored in the means; When each circuit element cell is replaced with a circuit element cell for a gate array while referring to the information stored in the first storage means for each circuit element cell included in the input circuit diagram information 2. A gate array netlist generating device, comprising: a circuit element cell used for the above; and a second generating means for generating a lower hierarchical netlist for the gate array, which includes connection information.
置はさらに、 上記第１の発生手段によって発生された上階層のネット
リストと、上記第２の発生手段によって発生された下階
層のネットリストとに基づいて、上記所定の回路をゲー
トアレイで構成したときに用いる回路素子セルと結線情
報とを含む１階層のゲートアレイ用ネットリストを発生
する第３の発生手段を備えたことを特徴とする請求項２
記載のゲートアレイ用ネットリスト発生装置。3. The gate array netlist generator further comprises an upper layer netlist generated by the first generating means and a lower layer netlist generated by the second generating means. Based on the above, there is provided a third generating means for generating a one-layer gate array netlist including circuit element cells and connection information used when the predetermined circuit is configured by a gate array. Item 2
A netlist generator for the gate array described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344006A JPH06176102A (en) | 1992-10-09 | 1992-12-24 | Net list generation device for gate array |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27139292 | 1992-10-09 | ||
| JP4-271392 | 1992-10-09 | ||
| JP4344006A JPH06176102A (en) | 1992-10-09 | 1992-12-24 | Net list generation device for gate array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176102A true JPH06176102A (en) | 1994-06-24 |
Family
ID=26549688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4344006A Pending JPH06176102A (en) | 1992-10-09 | 1992-12-24 | Net list generation device for gate array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176102A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012157054A (en) * | 2004-07-02 | 2012-08-16 | Altera Corp | Application-specific integrated circuit equivalent of programmable logic and associated method |
-
1992
- 1992-12-24 JP JP4344006A patent/JPH06176102A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012157054A (en) * | 2004-07-02 | 2012-08-16 | Altera Corp | Application-specific integrated circuit equivalent of programmable logic and associated method |
| JP2012235499A (en) * | 2004-07-02 | 2012-11-29 | Altera Corp | Application-specific integrated circuit equivalent of programmable logic and associated method |
| JP2014131365A (en) * | 2004-07-02 | 2014-07-10 | Altera Corp | Application-specific integrated circuit equivalent of programmable logic and associated method |
| US8863061B2 (en) | 2004-07-02 | 2014-10-14 | Altera Corporation | Application-specific integrated circuit equivalents of programmable logic and associated methods |
| JP2015008539A (en) * | 2004-07-02 | 2015-01-15 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | Application-specific integrated circuit equivalent of programmable logic and associated method |
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